JP2006108623A - ボトムゲート型薄膜トランジスタ、それを備える平板表示装置及び薄膜トランジスタの製造方法 - Google Patents
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Abstract
【課題】 金属汚染が少なくて、低いリーク電流特性を示すことのできるボトムゲート型薄膜トランジスタ及びその製造方法を提供する。
【解決手段】 前記薄膜トランジスタは、基板上に位置するゲート電極及び前記ゲート電極上に位置するゲート絶縁膜を備える。前記ゲート絶縁膜上に前記ゲート電極を横切るMILC方法によって結晶化された半導体層が位置する。前記半導体層上に前記半導体層のエッジらのうち前記ゲート電極を横切る少なくとも一つのエッジから離隔して前記半導体層の一部の領域を露出させるソース/ドレインコンタクトホールを有する層間絶縁膜が位置する。前記半導体層の前記ソース/ドレインコンタクトホール内に露出した領域上にソース/ドレイン電極が位置する。前記半導体層は、前記ソース/ドレインコンタクトホール内に露出した領域に対応する導電性MIC領域を備える。
【選択図】 図４Ｂ
【解決手段】 前記薄膜トランジスタは、基板上に位置するゲート電極及び前記ゲート電極上に位置するゲート絶縁膜を備える。前記ゲート絶縁膜上に前記ゲート電極を横切るMILC方法によって結晶化された半導体層が位置する。前記半導体層上に前記半導体層のエッジらのうち前記ゲート電極を横切る少なくとも一つのエッジから離隔して前記半導体層の一部の領域を露出させるソース/ドレインコンタクトホールを有する層間絶縁膜が位置する。前記半導体層の前記ソース/ドレインコンタクトホール内に露出した領域上にソース/ドレイン電極が位置する。前記半導体層は、前記ソース/ドレインコンタクトホール内に露出した領域に対応する導電性MIC領域を備える。
【選択図】 図４Ｂ
Description
本発明は、薄膜トランジスタ及びそれを備える平板表示装置に関するもので、特に、ボトムゲート型薄膜トランジスタ及びそれを備える平板表示装置に関するものである。
薄膜トランジスタは、一般的に、半導体層、ゲート電極、ソース電極及びドレイン電極を備え、ここで、前記半導体層は、ソース領域、ドレイン領域及び前記ソース、ドレイン領域間に介在されたチャンネル領域を備える。また、前記半導体層は、多結晶シリコン(Poly Silicon)または非晶質シリコン(Amorphous Silicon)で形成できるが、前記多結晶シリコンの電子移動度が非晶質シリコンのそれよりも高くて、現在は多結晶シリコンを主に適用している。
多結晶シリコン薄膜トランジスタは、ゲート電極が半導体層のチャンネル領域の上にあるトップゲート型(Top Gate Type)とゲート電極が半導体層の下にあるボトムゲート型(Bottom Gate Type)とに区分される。前記ボトムゲート型多結晶シリコン薄膜トランジスタは、前記トップゲート型に比べて低温工程を使って進行可能であるという長所がある。
このようなボトムゲート型多結晶シリコン薄膜トランジスタが、特許文献１に開示されている。
図１Ａ及び図１Ｂは、特許文献１による薄膜トランジスタの製造方法を示す断面図であり、図１Ｃは、図１Ａに対応する平面図である。
図１Ａを参照すれば、基板１０の上にゲート電極１５を形成し、連続的に絶縁膜２０及び純粋非晶質シリコン２５を形成する。前記純粋非晶質シリコン２５の上にエッチング防止膜３０を形成した後、前記純粋非晶質シリコン２５を金属処理する。この時、前記エッチング防止膜３０が前記ゲート電極１５と同じ方向に配置された島状を持ったら、前記エッチング防止膜３０を取り囲む前記純粋非晶質シリコン２５は皆金属処理され得る(図１Ｃ参照)。前記金属処理された純粋非晶質シリコン２５に前記エッチング防止膜３０をドープ防止膜としてイオンドープする。
続いて、前記イオンドープされた純粋非晶質シリコン２５の表面に直流高電圧を印加して結晶化する。この時、前記エッチング防止膜３０下部の純粋非晶質シリコン２５は、金属とは直接的に接触しなくて、側面に結晶化され得る。しかしながら、前記エッチング防止膜３０を取り囲む前記純粋非晶質シリコン２５は皆金属処理されて、前記エッチング防止膜３０の周辺部から流れ込まれる金属によって、前記エッチング防止膜３０下部の結晶化されたシリコンは金属汚染が多くなり得る。
図１Ｂを参照すれば、前記結晶化された多結晶シリコンを島状にパターニングしてアクティブ層２５'を形成する。続いて、ソース電極４０及びドレイン電極４２をそれぞれ形成することで薄膜トランジスタを形成する。このような薄膜トランジスタにおいて前記エッチング防止膜３０下部のアクティブ層２５'はチャンネル領域として作用し、上述したように前記チャンネル領域は、金属汚染が大きくなり得るので、比較的高いリーク電流を示すことができる。
大韓民国登録特許第１０-０３１７６４０号公報
本発明が達成しようとする技術的課題は、上記した従来技術の問題点を解決するためのことで、金属汚染が少なくて、低いリーク電流特性を示すことのできるボトムゲート型薄膜トランジスタ及びその製造方法を提供することである。
本発明が達成しようとする他の技術的課題は、金属汚染が少なくて、低いリーク電流特性を示すことのできるボトムゲート型薄膜トランジスタを備え、不良発生頻度の低い平板表示装置を提供することである。
前記技術的課題を達成するために、本発明の一側面は、薄膜トランジスタを提供する。前記薄膜トランジスタは基板上に位置するゲート電極及び前記ゲート電極上に位置するゲート絶縁膜を備える。前記ゲート絶縁膜上に前記ゲート電極を横切るMILCによって結晶化された半導体層が位置する。前記半導体層上に前記半導体層のエッジらのうち前記ゲート電極を横切る少なくとも一つのエッジから離隔して前記半導体層の一部の領域を露出させるソース/ドレインコンタクトホールを有する層間絶縁膜が位置する。前記半導体層の前記ソース/ドレインコンタクトホール内に露出した領域上にソース/ドレイン電極が位置する。前記半導体層は、前記ソース/ドレインコンタクトホール内に露出した領域に対応する導電性MIC領域を備える。
前記技術的課題を達成するために、本発明の他の一側面は、薄膜トランジスタを提供する。前記薄膜トランジスタは、基板上に位置するゲート電極及び前記ゲート電極上に位置するゲート絶縁膜を備える。前記ゲート絶縁膜上に前記ゲート電極を横切る半導体層が位置する。前記半導体層上に前記半導体層のエッジらのうち前記ゲート電極を横切る少なくとも一つのエッジから離隔して前記半導体層の一部の領域を露出させるソース/ドレインコンタクトホールを有する層間絶縁膜が位置する。前記半導体層の露出した領域上にソース/ドレイン電極が位置する。前記半導体層は、前記ソース/ドレインコンタクトホール内に露出した領域に対応する導電領域を備える。
前記技術的課題を達成するために、本発明の更に他の一側面は、平板表示装置を提供する。前記平板表示装置は、前記薄膜トランジスタ及び前記薄膜トランジスタの前記ソース/ドレイン電極と接続する画素電極を備える。
前記技術的課題を達成するために、本発明の更に他の一側面は、薄膜トランジスタの製造方法を提供する。前記製造方法は、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成する。前記ゲート絶縁膜上に前記ゲート電極を横切る半導体層を形成する。前記半導体層を覆う層間絶縁膜を形成する。前記層間絶縁膜内に前記半導体層のエッジらのうち前記ゲート電極を横切る少なくとも一つのエッジから離隔して前記半導体層の一部の領域を露出させるソース/ドレインコンタクトホールを形成する。前記層間絶縁膜をマスクとして前記半導体層の露出した領域に導電性不純物をドープして導電領域を形成する。前記導電領域上にソース/ドレイン電極を形成する。
上述したように、本発明によれば、ボトムゲート型薄膜トランジスタの半導体層を MILCによって結晶化する際において、ソース/ドレインコンタクトホールを使って結晶化誘導金属膜と半導体層とが接触する領域を減らすことで、薄膜トランジスタのリーク電流を減少させることができる。また、このような薄膜トランジスタを備える表示装置の不良発生頻度を減らすことができる。
また、層間絶縁膜内にソース/ドレインコンタクトホールを形成し、前記層間絶縁膜をマスクとして前記ソース/ドレインコンタクトホール内に露出した半導体層に導電性不純物を注入して、導電領域、すなわち、ソース/ドレイン領域を形成することで、ソース/ドレイン領域を形成するための別途のマスクを省略できる。結果的に、工程プロセスの簡易化が図れる。
以下、本発明をより具体的に説明するために、本発明に係る望ましい実施例を添付の図面を参照してより詳細に説明する。しかし、本発明は、ここで説明される実施例に限定されることなく、他の形態に具体化され得る。
図２Ａ、図３Ａ、図４Ａ、図５Ａ及び図６Ａは、それぞれ本発明の一実施例に係るボトムゲート型薄膜トランジスタの製造方法を工程段階別に示す平面図である。図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ及び図６Ｂは、それぞれ図２Ａ、図３Ａ、図４Ａ、図５Ａ及び図６Ａの切断線Ｉ-Ｉ'による断面図である。
図２Ａ及び図２Ｂを参照すれば、基板１００を提供する。前記基板１００は、単結晶シリコン、ガラス、プラスチック、サファイアまたは石英基板であってもよい。前記基板１００上にゲート電極１１０を形成する。前記ゲート電極１１０は、アルミニウム（Al）、アルミニウム合金(Al alloy)、モリブデン(Mo)及びモリブデン合金(Mo alloy)からなる群より選択された一つの金属膜であってもよい。望ましくは、前記ゲート電極１１０は、伝導性に優れており、安定するモリブデン-タングステン合金膜である。
続いて、前記ゲート電極１１０上にゲート絶縁膜１１５を形成する。前記ゲート絶縁膜１１５は、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜またはこれらの多重膜であってもよい。前記ゲート絶縁膜１１５上に非晶質シリコン膜を形成し、前記非晶質シリコン膜をパターニングして前記ゲート電極１１０を横切る半導体層１２０を形成する。前記半導体層１２０は、直線形態として一定の幅を有するように形成できる。
図３Ａ及び図３Ｂを参照すれば、前記半導体層１２０上に前記半導体層１２０を覆う層間絶縁膜１２５を形成する。前記層間絶縁膜１２５は、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜またはこれらの多重膜であってもよい。前記層間絶縁膜１２５内に前記半導体層１２０の一部の領域、すなわち、両側の端部を露出させるソース/ドレインコンタクトホール１２５aを形成する。前記ソース/ドレインコンタクトホール１２５aは、前記半導体層１２０のエッジらのうち前記ゲート電極を横切る少なくとも一つのエッジ１２０e-１又は１２０e-２から離隔して形成される。望ましくは、前記ソース/ドレインコンタクトホール１２５aは、前記半導体層１２０のエッジらのうち前記ゲート電極を横切るすべてのエッジ１２０e-１、１２０e-２から離隔して形成される。したがって、前記ソース/ドレインコンタクトホール１２５aを備える層間絶縁膜１２５は、前記半導体層１２０のエッジらを露出させない。
図４Ａ及び図４Ｂを参照すれば、前記半導体層１２０の前記ソース/ドレインコンタクトホール１２５a内に露出した領域上に結晶化誘導金属膜１３０を形成する。結果的に、結晶化誘導金属膜１３０は、前記層間絶縁膜１２５によって前記半導体層１２０の露出した領域に選択的に接触する。前記結晶化誘導金属膜１３０は、Ni、Pd、Ti、Ag、Au、Al、Sn、Sb、Cu、Co、Cr、Mo、Tr、Ru、Rh及びCdからなる群より選択された一つの金属で形成できる。望ましくは、前記結晶化誘導金属膜１３０は、シリコンとのミスマッチ(Mismatch)が少なくて、低い温度で非晶質シリコンを結晶化できるNi膜であることが望ましい。また、前記結晶化誘導金属膜１３０は、数乃至２００Åの厚さを有するように形成できる。
続いて、前記結晶化誘導金属膜１３０が形成された基板を熱処理する。前記熱処理は、ファーニスアニーリング(Furnace Annealing)法、急速熱アニーリング(Rapid Thermal Annealing； RTA)法、レーザー照射法または紫外線照射法を使って行える。前記熱処理によって前記半導体層１２０の前記結晶化誘導金属膜１３０と接する領域には、金属シリサイドが形成され、このような金属シリサイドによって結晶化が誘導された金属誘導結晶化(Metal Induced Crystallization；以下、MICと呼ぶ)領域１２０aが形成される。また、前記MIC領域１２０aの金属シリサイドは、前記MIC領域１２０aの両側に位置した半導体層１２０の残りの領域を金属誘導側面結晶化(Metal Induced Lateral Crystallization；以下、MILCと呼ぶ)によって結晶化することで、針状の結晶粒(Needle-like Crystal Grain)を横方向に成長させる。その結果、前記半導体層１２０は、MILC法によって結晶化され、前記MILC法によって結晶化された半導体層１２０は、前記ソース/ドレインコンタクトホール１２５a内に露出した領域に対応する前記MIC領域１２０a及び前記MIC領域１２０aを除いた残りの領域にMILC領域１２０bを備える。一般的に、このようなMILC法によって結晶化された半導体層１２０は、レーザー結晶化法によるものよりも均一な結晶性を有することができる。
このように、前記層間絶縁膜１２５内に前記半導体層１２０のエッジ１２０e-１又は１２０e-２から離隔したソース/ドレインコンタクトホール１２５aを形成し、前記ソース/ドレインコンタクトホール１２５aを介して前記結晶化誘導金属膜１３０と前記半導体層１２０とに選択的に接触させることで、前記結晶化誘導金属膜１３０と前記半導体層１２０とが接触する領域を減らすことができる。これにより、前記コンタクトホール１２５a間の半導体層１２０、すなわち、後続する工程で定義されるチャンネル領域の金属汚染を減らすことができる。結果的に、薄膜トランジスタのリーク電流を減少させることができる。
前記結晶化誘導金属膜１３０と前記半導体層１２０とが接触する領域は、前記ソース/ドレインコンタクトホール１２５aが前記半導体層のエッジ１２０e-１又は１２０e-２から離隔した間隔が大きいほど減少する。したがって、前記ソース/ドレインコンタクトホール１２５aが前記半導体層１２０のエッジらのうち前記ゲート電極を横切るエッジ１２０e-１又は１２０e-２から離隔した間隔(A１からA４)は、０.５μm以上であることが望ましい。また、前記ソース/ドレインコンタクトホール１２５aが露出させる半導体層１２０の領域の大きさを考慮すれば、前記間隔は、１０μm以下であることが望ましい。
一方、前記層間絶縁膜１２５は、前記結晶化誘導金属膜１３０が前記半導体層１２０に浸透しない程度の厚さを有することが望ましい。したがって、前記層間絶縁膜１２５は、１０００から５０００Åの厚さを有することが望ましい。
図５Ａ及び図５Ｂを参照すれば、前記結晶化誘導金属膜(図４Ａ及び図４Ｂの１３０)を除去して、前記コンタクトホール１２５a内に半導体層１２０を露出させる。前記半導体層の露出した領域、すなわち、MIC領域１２０aに前記層間絶縁膜１２５をマスクとして導電性不純物をドープする。前記導電性不純物は、ボロン(B)などのようなP型不純物または燐(P)、砒素(As)などのようなN型不純物であってもよい。その結果、前記半導体層１２０は、前記半導体層の露出した領域に対応する導電領域、すなわち、導電領域でありながらMIC領域である導電性MIC領域１２０aを備える。前記導電性MIC領域１２０aは、ソース/ドレイン領域として作用し、前記導電性MIC領域１２０a間のMILC領域１２０bはチャンネル領域として作用する。
これとは異なり、前記MILC法による結晶化工程と前記導電性不純物をドープする工程とは、互いにその順番を変えることができる。詳しくは、前記層間絶縁膜１２５内にソース/ドレインコンタクトホール１２５aを形成し、前記層間絶縁膜１２０をマスクとして導電性不純物を注入して導電領域を形成した後、前記導電領域上に結晶化誘導金属膜を形成し、前記結晶化誘導金属膜が形成された基板を熱処理して導電性MIC領域１２０a及びMILC領域１２０bを形成できる。さらには、前記基板を熱処理した後、前記結晶化誘導金属膜を除去できる。
このように、層間絶縁膜１２５内にソース/ドレインコンタクトホール１２５aを形成し、前記ソース/ドレインコンタクトホール１２５a内に露出した半導体層１２０に前記層間絶縁膜１２０をマスクとして導電性不純物を注入して導電領域、すなわち、ソース/ドレイン領域を形成することで、ソース/ドレイン領域を形成するための別途のマスクを不要とする。結果的に、工程プロセスの簡易化が図れる。
図６Ａ及び図６Ｂを参照すれば、前記導電性MIC領域１２０a上にソース/ドレイン導電膜を積層し、前記積層されたソース/ドレイン導電膜をパターニングしてソース/ドレイン電極１３５を形成する。その結果、前記ソース/ドレイン電極１３５は、前記半導体層のソース/ドレインコンタクトホール１２５a内に露出した領域上に位置して、前記半導体層の露出した領域、すなわち、導電性MIC領域１２５aと直接的に接触する。この時、前記ソース/ドレイン電極１３５は、前記不純物がドープされた導電性MIC領域１２５aによって前記半導体層１２０にオーム(ohmic)接触できる。前記ソース/ドレイン電極１３５は、アルミニウム(Al)、アルミニウム合金(Al alloy)、モリブデン(Mo)及びモリブデン合金(Mo alloy)からなる群から選ばれる一つの金属膜であってもよい。望ましくは、前記ソース/ドレイン電極１３５は、伝導性に優れており、安定するモリブデン-タングステン合金膜である。
前記ゲート電極１１０、前記半導体層１２０及び前記ソース/ドレイン電極１３５は、ボトムゲート型薄膜トランジスタを形成する。
前記ソース/ドレイン電極１３５上に保護膜１４０を形成する。前記保護膜１４０は、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜またはこれらの多重層であってもよい。望ましくは、下部の素子を効果的にパッシベーションできるシリコン窒化膜である。続いて、前記保護膜１４０内に前記保護膜１４０を貫通して前記ソース/ドレイン電極１３５のいずれか一つを露出させるビアホール１４０aを形成する。前記露出したソース/ドレイン電極１３５及び前記保護膜１４０上に画素電極膜を積層し、積層された画素電極膜をパターニングして前記ビアホール１４０aを介して露出したソース/ドレイン電極１３５と接続する画素電極１５０を形成する。
前記画素電極１５０上に前記画素電極１５０の一部を露出させる画素定義膜１５５を形成し、前記露出した画素電極１５０上に少なくとも発光層を備える有機機能膜１６０を形成し、前記有機機能膜１６０上に対向電極１７０を形成して有機エレクトロルミネッセンス表示装置を形成することができる。前記有機機能膜１６０は、電荷輸送層及び/または電荷注入層を更に含むことができる。前記画素電極１５０、前記有機機能膜１６０及び前記対向電極１７０は、有機エレクトロルミネッセンスダイオードを形成する。前記ダイオードは、前記薄膜トランジスタに接続して、前記薄膜トランジスタを通じて供給された電流によって発光する。上述したように、前記薄膜トランジスタのリーク電流を減少させることで、前記薄膜トランジスタに接続する有機エレクトロルミネッセンスダイオードの表示不良を改善することができる。
１１０ ゲート電極
１２０ 半導体層
１２０a 導電性MIC領域
１２０b MILC領域
１２５ 層間絶縁膜
１２５a ソース/ドレインコンタクトホール
１３０ 結晶化誘導金属膜
１２０ 半導体層
１２０a 導電性MIC領域
１２０b MILC領域
１２５ 層間絶縁膜
１２５a ソース/ドレインコンタクトホール
１３０ 結晶化誘導金属膜
Claims (23)
- 基板上に位置するゲート電極と；
前記ゲート電極上に位置するゲート絶縁膜と；
前記ゲート絶縁膜上に位置して前記ゲート電極を横切るMILC方法によって結晶化された半導体層と；
前記半導体層上に位置し、前記半導体層のエッジらのうち前記ゲート電極を横切る少なくとも一つのエッジから離隔して前記半導体層の一部の領域を露出させるソース/ドレインコンタクトホールを有する層間絶縁膜と；
前記半導体層の前記ソース/ドレインコンタクトホール内に露出した領域上に位置するソース/ドレイン電極と；を含み、
前記半導体層は、前記ソース/ドレインコンタクトホール内に露出した領域に対応する導電性のMIC領域を備えることを特徴とする薄膜トランジスタ。 - 前記ソース/ドレイン電極は、前記半導体層の露出した領域と直接的に接触することを特徴とする請求項１に記載の薄膜トランジスタ。
- 前記ソース/ドレインコンタクトホールは、前記半導体層のエッジらのうち前記ゲート電極を横切るすべてのエッジから離隔したことを特徴とする請求項１に記載の薄膜トランジスタ。
- 前記ソース/ドレインコンタクトホールが前記ゲート電極を横切る半導体層のエッジから離隔した間隔は、０.５から１０μmであることを特徴とする請求項１に記載の薄膜トランジスタ。
- 前記層間絶縁膜は、１０００から５０００Åの厚さを有することを特徴とする請求項１に記載の薄膜トランジスタ。
- 基板上に位置するゲート電極と；
前記ゲート電極上に位置するゲート絶縁膜と；
前記ゲート絶縁膜上に位置して前記ゲート電極を横切る半導体層と；
前記半導体層上に位置し、前記半導体層のエッジらのうち前記ゲート電極を横切る少なくとも一つのエッジから離隔して前記半導体層の一部の領域を露出させるソース/ドレインコンタクトホールを有する層間絶縁膜と；
前記半導体層の露出した領域上に位置するソース/ドレイン電極と；を含み、
前記半導体層は前記ソース/ドレインコンタクトホール内に露出した領域に対応する導電領域を備えることを特徴とする薄膜トランジスタ。 - 前記半導体層は、MIC領域及びMILC領域を備えるMILCによって結晶化された半導体層であることを特徴とする請求項６に記載の薄膜トランジスタ。
- 前記MIC領域は、前記ソース/ドレインコンタクトホール内に露出した領域に対応することを特徴とする請求項７に記載の薄膜トランジスタ。
- 前記ソース/ドレイン電極は、前記半導体層の露出した領域と直接的に接触することを特徴とする請求項６に記載の薄膜トランジスタ。
- 前記ソース/ドレインコンタクトホールは、前記半導体層のエッジらのうち前記ゲート電極を横切るすべてのエッジから離隔したことを特徴とする請求項６に記載の薄膜トランジスタ。
- 基板上に位置するゲート電極と；
前記ゲート電極上に位置するゲート絶縁膜と；
前記ゲート絶縁膜上に位置して前記ゲート電極を横切る半導体層と；
前記半導体層上に位置し、前記半導体層のエッジらのうち前記ゲート電極を横切る少なくとも一つのエッジから離隔して前記半導体層の一部の領域を露出させるソース/ドレインコンタクトホールを有する層間絶縁膜と；
前記半導体層の露出した領域上に位置するソース/ドレイン電極と；
前記ソース/ドレイン電極と接続する画素電極と；を含み、
前記半導体層は、前記ソース/ドレインコンタクトホール内に露出した領域に対応する導電領域を備えることを特徴とする平板表示装置。 - 前記半導体層は、MIC領域及びMILC領域を備えるMILCによって結晶化された半導体層であることを特徴とする請求項１１に記載の平板表示装置。
- 前記MIC領域は、前記ソース/ドレインコンタクトホール内に露出した領域に対応することを特徴とする請求項１２に記載の平板表示装置。
- 前記ソース/ドレイン電極は、前記半導体層の露出した領域と直接的に接触することを特徴とする請求項１１に記載の平板表示装置。
- 前記ソース/ドレイン電極と前記画素電極との間に位置する保護膜を更に含み、
前記画素電極は、前記保護膜を貫通するビアホールを介して前記ソース/ドレイン電極と接続することを特徴とする請求項１１に記載の平板表示装置。 - 前記画素電極上に位置し、少なくとも発光層を備える有機機能膜と；
前記有機機能膜上に位置する対向電極と；を更に含むことを特徴とする請求項１１に記載の平板表示装置。 - 基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記ゲート電極を横切る半導体層を形成する工程と、
前記半導体層を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜内に前記半導体層のエッジらのうち前記ゲート電極を横切る少なくとも一つのエッジから離隔して前記半導体層の一部の領域を露出させるソース/ドレインコンタクトホールを形成する工程と、
前記層間絶縁膜をマスクとして前記半導体層の露出した領域に導電性不純物をドープして導電領域を形成する工程と、
前記導電領域上にソース/ドレイン電極を形成する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。 - 前記導電領域を形成する工程前に、
前記半導体層の露出した領域上に結晶化誘導金属膜を形成する工程と、
前記結晶化誘導金属膜が形成された基板を熱処理する工程と、
を更に含むことを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。 - 前記基板を熱処理する工程後に、前記結晶化誘導金属膜を除去する工程を更に含むことを特徴とする請求項１８に記載の薄膜トランジスタの製造方法。
- 前記ソース/ドレイン電極を形成する工程前に、
前記半導体層の導電領域上に結晶化誘導金属膜を形成する工程と、
前記結晶化誘導金属膜が形成された基板を熱処理する工程と、
を更に含むことを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。 - 前記基板を熱処理する工程後に、前記結晶化誘導金属膜を除去する工程を更に含むことを特徴とする請求項２０に記載の薄膜トランジスタの製造方法。
- 前記ソース/ドレインコンタクトホールは、前記半導体層のエッジらのうち前記ゲート電極を横切るすべてのエッジから離隔するように形成することを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
- 前記ソース/ドレイン電極は、前記半導体層の導電領域と直接的に接触することを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
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