KR20060030816A - 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법 - Google Patents

바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법 Download PDF

Info

Publication number
KR20060030816A
KR20060030816A KR1020040079693A KR20040079693A KR20060030816A KR 20060030816 A KR20060030816 A KR 20060030816A KR 1020040079693 A KR1020040079693 A KR 1020040079693A KR 20040079693 A KR20040079693 A KR 20040079693A KR 20060030816 A KR20060030816 A KR 20060030816A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
source
gate electrode
region
drain
Prior art date
Application number
KR1020040079693A
Other languages
English (en)
Other versions
KR100659759B1 (ko
Inventor
이근수
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020040079693A priority Critical patent/KR100659759B1/ko
Priority to JP2005151498A priority patent/JP4130666B2/ja
Priority to US11/232,290 priority patent/US7709840B2/en
Priority to CNB2005101068479A priority patent/CN100448031C/zh
Publication of KR20060030816A publication Critical patent/KR20060030816A/ko
Application granted granted Critical
Publication of KR100659759B1 publication Critical patent/KR100659759B1/ko
Priority to US12/759,576 priority patent/US7923736B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

바텀 게이트형 박막트랜지스터, 그를 구비하는 평판표시장치 및 박막트랜지스터의 제조방법을 제공한다. 상기 박막트랜지스터는 기판 상에 위치하는 게이트 전극 및 상기 게이트 전극 상에 위치하는 게이트 절연막을 구비한다. 상기 게이트 절연막 상에 상기 게이트 전극을 가로지르는 MILC법에 의해 결정화된 반도체층이 위치한다. 상기 반도체층 상에 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 적어도 하나의 에지로부터 이격되어 상기 반도체층의 일부 영역을 노출시키는 소오스/드레인 콘택홀을 갖는 층간절연막이 위치한다. 상기 반도체층의 상기 소오스/드레인 콘택홀 내에 노출된 영역 상에 소오스/드레인 전극이 위치한다. 상기 반도체층은 상기 소오스/드레인 콘택홀 내에 노출된 영역에 대응하는 도전성 MIC 영역을 구비한다.
박막트랜지스터, 바텀 게이트, MILC

Description

바텀 게이트형 박막트랜지스터, 그를 구비하는 평판표시장치 및 박막트랜지스터의 제조방법 {bottom-gate type thin film transistor, flat panel display including the same and fabrication method of the thin film transistor}
도 1a 및 1b는 종래기술에 따른 박막트랜지스터의 제조방법을 공정 단계별로 나타낸 단면도들이다.
도 1c는 도 1a에 대응하는 평면도이다.
도 2a, 3a, 4a, 5a 및 6a는 본 발명의 일 실시예에 따른 바텀 게이트형 박막트랜지스터의 제조방법을 공정 단계별로 나타낸 평면도들이다.
도 2b, 3b, 4b, 5b 및 6b는 각각 도 2a, 3a, 4a, 5a 및 6a의 절단선 Ⅰ-Ⅰ'를 따라 취해진 단면도들이다.
(도면의 주요 부위에 대한 부호의 설명)
110 : 게이트 전극 120 : 반도체층
120a : 도전성 MIC 영역 120b : MILC 영역
125 : 층간절연막 125a : 소오스/드레인 콘택홀
130 : 결정화 유도 금속막
본 발명은 박막트랜지스터 및 그를 구비하는 평판표시장치에 관한 것으로, 특히 바텀 게이트형 박막트랜지스터 및 그를 구비하는 평판표시장치에 관한 것이다.
박막트랜지스터는 일반적으로 반도체층, 게이트 전극, 소오스 전극 및 드레인 전극을 구비하는데, 여기서 상기 반도체층은 소오스 영역, 드레인 영역 및 상기 소오스, 드레인 영역들 사이에 개재된 채널 영역을 구비한다. 또한, 상기 반도체층은 다결정 실리콘(Poly Silicon) 또는 비정질 실리콘(Amorphous Silicon)으로 형성할 수 있으나, 상기 다결정 실리콘의 전자이동도가 비정질 실리콘의 그것보다 높아 현재는 다결정 실리콘을 주로 적용하고 있다.
다결정 실리콘 박막트랜지스터는 게이트 전극이 반도체층의 채널 영역 위에 있는 탑 게이트형(top gate type)과 게이트 전극이 반도체층의 아래에 있는 바텀 게이트형(bottom gate type)으로 구분된다. 상기 바텀 게이트형 다결정 실리콘 박막트랜지스터는 상기 탑 게이트형에 비해 저온 공정을 사용하여 진행할 수 있는 장점이 있다.
이러한 바텀 게이트형 다결정 실리콘 박막트랜지스터가 대한민국 등록특허공보 제 10-0317640호에 개시된 바 있다.
도 1a 및 1b는 상기 제 10-0317640호에 따른 박막트랜지스터의 제조방법을 단면도들이고, 도 1c는 도 1a에 대응하는 평면도이다.
도 1a를 참조하면, 기판(10) 상에 게이트 전극(15)을 형성하고, 연속적으로 절연막(20) 및 순수 비정질 실리콘(25)을 형성한다. 상기 순수 비정질 실리콘(25) 상에 식각방지막(30)을 형성한 후, 상기 순수 비정질 실리콘(25)을 금속처리한다. 이 때, 상기 식각방지막(30)이 상기 게이트 전극(15)과 같은 방향으로 배치된 아일랜드 형상을 가진다면, 상기 식각방지막(30)을 둘러싸는 상기 순수 비정질 실리콘(25)은 모두 금속처리될 수 있다.(도 1c 참조) 상기 금속처리된 순수 비정질 실리콘(25)에 상기 식각방지막(30)을 도핑방지막으로 하여 이온도핑한다.
이어서, 상기 이온도핑된 순수 비정질 실리콘(25) 표면에 직류 고전압을 인가하여 결정화한다. 이 때, 상기 식각방지막(30) 하부의 순수 비정질 실리콘(25)은 금속과는 직접적으로 접촉하지 않으면서 측면으로 결정화될 수 있다. 그러나, 상기 식각방지막(30)을 둘러싸는 상기 순수 비정질 실리콘(25)은 모두 금속처리되어, 상기 식각방지막(30)의 주변부로부터 유입되는 금속으로 인해 상기 식각방지막(30) 하부의 결정화된 실리콘은 금속오염이 클 수 있다.
도 1b를 참조하면, 상기 결정화된 다결정 실리콘을 아일랜드로 패터닝하여 액티브층(25')을 형성한다. 이어서, 소스 전극(40) 및 드레인 전극(42)을 각각 형성함으로써 박막트랜지스터를 형성한다. 이러한 박막트랜지스터에서 상기 식각방지막(30) 하부의 액티브층(25')은 채널 영역으로 작용하는데, 상술한 바와 같이 상기 채널 영역은 금속오염이 클 수 있어, 비교적 높은 누설전류를 나타낼 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 금속오염이 적고 낮은 누설전류특성을 나타낼 수 있는 바텀 게이 트 박막트랜지스터 및 그의 제조방법을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 금속오염이 적고 낮은 누설전류특성을 나타낼 수 있는 바텀 게이트 박막트랜지스터를 구비하여 오류발생빈도가 낮은 평판표시장치를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 기판 상에 위치하는 게이트 전극 및 상기 게이트 전극 상에 위치하는 게이트 절연막을 구비한다. 상기 게이트 절연막 상에 상기 게이트 전극을 가로지르는 MILC에 의해 결정화된 반도체층이 위치한다. 상기 반도체층 상에 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 적어도 하나의 에지로부터 이격되어 상기 반도체층의 일부 영역을 노출시키는 소오스/드레인 콘택홀을 갖는 층간절연막이 위치한다. 상기 반도체층의 상기 소오스/드레인 콘택홀 내에 노출된 영역 상에 소오스/드레인 전극이 위치한다. 상기 반도체층은 상기 소오스/드레인 콘택홀 내에 노출된 영역에 대응하는 도전성 MIC 영역을 구비한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 기판 상에 위치하는 게이트 전극 및 상기 게이트 전극 상에 위치하는 게이트 절연막을 구비한다. 상기 게이트 절연막 상에 상기 게이트 전극을 가로지르는 반도체층이 위치한다. 상기 반도체층 상에 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 적어도 하나의 에지로부터 이격되어 상기 반도체층의 일부 영역을 노출시키는 소오스/드레인 콘택홀을 갖는 층 간절연막이 위치한다. 상기 반도체층의 노출된 영역 상에 소오스/드레인 전극이 위치한다. 상기 반도체층은 상기 소오스/드레인 콘택홀 내에 노출된 영역에 대응하는 도전영역을 구비한다.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 평판표시장치를 제공한다. 상기 평판표시장치는 상기 박막트랜지스터 및 상기 박막트랜지스터의 상기 소오스/드레인 전극과 접속하는 화소전극을 구비한다.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 박막트랜지스터의 제조방법을 제공한다. 상기 제조방법은 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 게이트 절연막을 형성하는 것을 구비한다. 상기 게이트 절연막 상에 상기 게이트 전극을 가로지르는 반도체층을 형성한다. 상기 반도체층을 덮는 층간절연막을 형성한다. 상기 층간절연막 내에 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 적어도 하나의 에지로부터 이격되어 상기 반도체층의 일부 영역을 노출시키는 소오스/드레인 콘택홀을 형성한다. 상기 층간절연막을 마스크로 하여 상기 반도체층의 노출된 영역에 도전성 불순물을 도핑하여 도전영역을 형성한다. 상기 도전영역 상에 소오스/드레인 전극을 형성한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 2a, 3a, 4a, 5a 및 6a는 본 발명의 일 실시예에 따른 바텀 게이트형 박막트랜지스터의 제조방법을 공정 단계별로 나타낸 평면도들이다. 도 2b, 3b, 4b, 5b 및 6b는 각각 도 2a, 3a, 4a, 5a 및 6b의 절단선 Ⅰ-Ⅰ'를 따라 취해진 단면도들이다.
도 2a 및 2b를 참조하면, 기판(100)을 제공한다. 상기 기판(100)은 단결정 실리콘, 유리, 플라스틱, 사파이어 또는 석영기판일 수 있다. 상기 기판(100) 상에 게이트 전극(110)을 형성한다. 상기 게이트 전극(110)은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)으로 이루어진 군에서 선택되는 하나의 금속막일 수 있다. 바람직하게는 상기 게이트 전극(110)은 전도성이 뛰어나고 안정한 몰리브덴-텅스텐 합금막이다.
이어서, 상기 게이트 전극(110) 상에 게이트 절연막(115)을 형성한다. 상기 게이트 절연막(115)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 또는 이들의 다중막일 수 있다. 상기 게이트 절연막(115) 상에 비정질 실리콘막을 형성하고, 상기 비정질 실리콘막을 패터닝하여 상기 게이트 전극(110)을 가로지르는 반도체층(120)을 형성한다. 상기 반도체층(120)은 직선형태로서 일정한 폭을 갖도록 형성될 수 있다.
도 3a 및 3b를 참조하면, 상기 반도체층(120) 상에 상기 반도체층(120)을 덮는 층간절연막(125)을 형성한다. 상기 층간절연막(125)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 또는 이들의 다중막일 수 있다. 상기 층간절연막(125) 내에 상기 반도체층(120)의 일부 영역 즉, 양측 단부를 노출시키는 소오스/드레인 콘택홀들(125a)을 형성한다. 상기 소오스/드레인 콘택홀(125a)은 상기 반도체층(120)의 에지들 중 상기 게이트 전극을 가로지르는 적어도 하나의 에지(120e-1, 또는 120e-2)로부터 이격되어 형성된다. 바람직하게는 상기 소오스/드레인 콘택홀(125a)은 상기 반도체층(120)의 에지들 중 상기 게이트 전극을 가로지르는 모든 에지들(120e-1, 120e-2)로부터 이격되어 형성된다. 따라서, 상기 소오스/드레인 콘택홀(125a)을 구비하는 층간절연막(125)은 상기 반도체층(120)의 에지들을 노출시키지 않는다.
도 4a 및 4b를 참조하면, 상기 반도체층(120)의 상기 소오스/드레인 콘택홀들(125a) 내에 노출된 영역 상에 결정화 유도 금속막(130)을 형성한다. 결과적으로, 결정화 유도 금속막(130)은 상기 층간절연막(125)으로 인해 상기 반도체층(120)의 노출된 영역에 선택적으로 접촉한다. 상기 결정화 유도 금속막(130)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh 및 Cd로 이루어진 군에서 선택되는 하나의 금속으로 형성될 수 있다. 바람직하게는 상기 결정화 유도 금속막(130)은 실리콘과의 미스매치(mismatch)가 적고, 낮은 온도에서 비정질 실리콘을 결정화할 수 있는 Ni막인 것이 바람직하다. 또한, 상기 결정화 유도 금속막(130)은 수 내지 200Å의 두께를 갖도록 형성할 수 있다.
이어서, 상기 결정화 유도 금속막(130)이 형성된 기판을 열처리한다. 상기 열처리는 퍼니스 어닐링(furnace annealing)법, 급속 열 어닐링(rapid thermal annealing; RTA)법, 레이저 조사법 또는 자외선 조사법을 사용하여 수행할 수 있다. 상기 열처리에 의해 상기 반도체층(120)의 상기 결정화 유도 금속막(130)과 접하는 영역에는 금속 실리사이드들이 형성되고, 이러한 금속 실리사이드들에 의해 결정화가 유도된 금속 유도 결정화(metal induced crystallization; 이하 MIC라 한 다)영역(120a)이 형성된다. 또한, 상기 MIC영역(120a)의 금속 실리사이드들은 상기 MIC영역(120a)의 양측에 위치한 반도체층(120)의 나머지 영역을 금속 유도 측면 결정화(metal induced lateral crystallization; 이하 MILC라 한다)에 의해 결정화함으로써 바늘 모양의 결정립(needle-like crystal grain)들을 횡방향으로 성장시킨다. 그 결과, 상기 반도체층(120)은 MILC법에 의해 결정화되고, 상기 MILC법에 의해 결정화된 반도체층(120)은 상기 소오스/드레인 콘택홀(125a) 내에 노출된 영역에 대응하는 상기 MIC 영역(120a) 및 상기 MIC영역(120a)을 제외한 나머지 영역에 MILC 영역(120b)을 구비한다. 일반적으로 이러한 MILC법에 의해 결정화된 반도체층(120)은 레이저 결정화법에 의한 것보다 균일한 결정성을 가질 수 있다.
이와 같이, 상기 층간절연막(125) 내에 상기 반도체층(120)의 에지(120e-1 또는 120e-2)로부터 이격된 소오스/드레인 콘택홀(125a)을 형성하고, 상기 소오스/드레인 콘택홀(125a)을 통해 상기 결정화 유도 금속막(130)과 상기 반도체층(120)에 선택적으로 접촉시킴으로써, 상기 결정화 유도 금속막(130)과 상기 반도체층(120)이 접촉하는 영역을 줄일 수 있다. 이로써, 상기 콘택홀들(125a) 사이의 반도체층(120), 즉, 후속하는 공정에서 정의되는 채널 영역의 금속오염을 줄일 수 있다. 결과적으로 박막트랜지스터의 누설전류를 감소시킬 수 있다.
상기 결정화 유도 금속막(130)과 상기 반도체층(120)이 접촉하는 영역은 상기 소오스/드레인 콘택홀(125a)이 상기 반도체층의 에지(120e-1 또는 120e-2)로부터 이격된 간격이 클수록 줄어든다. 따라서, 상기 소오스/드레인 콘택홀(125a)이 상기 반도체층(120)의 에지들 중 상기 게이트 전극을 가로지르는 에지(120e-1 또는 120e-2)로부터 이격된 간격(A1 내지 A4)은 0.5㎛이상인 것이 바람직하다. 또한, 상기 소오스/드레인 콘택홀(125a)이 노출시키는 반도체층(120)의 영역의 크기를 고려하면 상기 간격은 10㎛이하인 것이 바람직하다.
한편, 상기 층간절연막(125)은 상기 결정화 유도 금속막(130)이 상기 반도체층(120)으로 침투하지 않을 정도의 두께를 갖는 것이 바람직하다. 따라서, 상기 층간절연막(125)은 1000 내지 5000Å의 두께를 갖는 것이 바람직하다.
도 5a 및 5b를 참조하면, 상기 결정화 유도 금속막(도 4a 및 4b의 130)을 제거하여 상기 콘택홀(125a) 내에 반도체층(120)을 노출시킨다. 상기 반도체층의 노출된 영역 즉, MIC 영역(120a)에 상기 층간절연막(125)을 마스크로 하여 도전성 불순물을 도핑한다. 상기 도전성 불순물은 보론(B) 등과 같은 P형 불순물 또는 인(P), 비소(As) 등과 같은 N형 불순물일 수 있다. 그 결과, 상기 반도체층(120)은 상기 반도체층의 노출된 영역에 대응하는 도전영역 즉, 도전영역이면서 MIC영역인 도전성 MIC 영역(120a)을 구비한다. 상기 도전성 MIC 영역(120a)은 소오스/드레인 영역으로서 작용하고, 상기 도전성 MIC 영역들(120a) 사이의 MILC 영역(120b)은 채널 영역으로 작용한다.
이와는 달리, 상기 MILC법에 의한 결정화 공정과 상기 도전성 불순물을 도핑하는 공정은 서로 그 순서를 바꿀 수 있다. 자세하게는 상기 층간절연막(125) 내에 소오스/드레인 콘택홀(125a)을 형성하고, 상기 층간절연막(120)을 마스크로 하여 도전성 불순물을 주입하여 도전영역을 형성한 후, 상기 도전영역 상에 결정화 유도 금속막을 형성하고, 상기 결정화 유도 금속막이 형성된 기판을 열처리하여 도전성 MIC 영역(120a) 및 MILC 영역(120b)을 형성할 수 있다. 나아가, 상기 기판을 열처리한 후, 상기 결정화 유도 금속막을 제거할 수 있다.
이와 같이, 층간절연막(125) 내에 소오스/드레인 콘택홀(125a)을 형성하고, 상기 소오스/드레인 콘택홀(125a) 내에 노출된 반도체층(120)에 상기 층간절연막(120)을 마스크로 하여 도전성 불순물을 주입하여 도전영역 즉, 소오스/드레인 영역을 형성함으로써, 소오스/드레인 영역을 형성하기 위한 별도의 마스크를 필요로 하지 않는다. 결과적으로 공정 프로세스의 간소화를 도모할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 도전성 MIC 영역(120a) 상에 소오스/드레인 도전막을 적층하고, 상기 적층된 소오스/드레인 도전막을 패터닝하여 소오스/드레인 전극(135)을 형성한다. 그 결과, 상기 소오스/드레인 전극(135)은 상기 반도체층의 소오스/드레인 콘택홀(125a) 내에 노출된 영역 상에 위치하며, 상기 반도체층의 노출된 영역 즉, 도전성 MIC 영역(125a)과 직접적으로 접촉한다. 이 때, 상기 소오스/드레인 전극(135)은 상기 불순물이 도핑된 도전성 MIC 영역(125a)으로 인해 과 상기 반도체층(120)에 오믹 콘택될 수 있다. 상기 소오스/드레인 전극(135)은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)으로 이루어진 군에서 선택되는 하나의 금속막일 수 있다. 바람직하게는 상기 소오스/드레인 전극(135)은 전도성이 뛰어나고 안정한 몰리브덴-텅스텐 합금막이다.
상기 게이트 전극(110), 상기 반도체층(120) 및 상기 소오스/드레인 전극들 (135)은 바텀 게이트형 박막트랜지스터를 형성한다.
상기 소오스/드레인 전극(135) 상에 보호막(140)을 형성한다. 상기 보호막(140)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 또는 이들의 다중층일 수 있다. 바람직하게는 하부의 소자들을 효과적으로 패시베이션할 수 있는 실리콘질화막이다. 이어서, 상기 보호막(140) 내에 상기 보호막(140)을 관통하여 상기 소오스/드레인 전극들(135) 중 어느 하나를 노출시키는 비아홀(140a)을 형성한다. 상기 노출된 소오스/드레인 전극(135) 및 상기 보호막(140) 상에 화소전극막을 적층하고, 적층된 화소전극막을 패터닝하여 상기 비아홀(140a)을 통해 노출된 소오스/드레인 전극(135)와 접속하는 화소전극(150)을 형성한다.
상기 화소전극(150) 상에 상기 화소전극(150)의 일부를 노출시키는 화소정의막(155)를 형성하고, 상기 노출된 화소전극(150) 상에 적어도 발광층을 구비하는 유기기능막(160)을 형성하고, 상기 유기기능막(160) 상에 대향전극(170)을 형성하여 유기전계발광표시장치를 형성할 수 있다. 상기 유기기능막(160)은 전하수송층 및/또는 전하주입층을 더욱 포함할 수 있다. 상기 화소전극(150), 상기 유기기능막(160) 및 상기 대향전극(170)은 유기전계발광다이오드를 형성한다. 상기 다이오드는 상기 박막트랜지스터에 접속하여, 상기 박막트랜지스터를 통해 공급된 전류에 의해 발광한다. 상술한 바와 같이, 상기 박막트랜지스터의 누설전류를 감소시킴으로써, 상기 박막트랜지스터에 접속하는 유기전계발광다이오드의 표시불량을 개선할 수 있다.
상술한 바와 같이 본 발명에 따르면, 바텀 게이트형 박막트랜지스터의 반도체층을 MILC에 의해 결정화함에 있어서, 소오스/드레인 콘택홀을 사용하여 결정화 유도 금속막과 반도체층이 접촉하는 영역을 줄임으로써, 박막트랜지스터의 누설전류를 감소시킬 수 있다. 또한, 이러한 박막트랜지스터를 구비하는 표시장치의 불량발생빈도를 줄일 수 있다.
또한, 층간절연막 내에 소오스/드레인 콘택홀을 형성하고, 상기 층간절연막을 마스크로 하여 상기 소오스/드레인 콘택홀 내에 노출된 반도체층에 도전성 불순물을 주입하여 도전영역 즉, 소오스/드레인 영역을 형성함으로써, 소오스/드레인 영역을 형성하기 위한 별도의 마스크를 생략할 수 있다. 결과적으로 공정 프로세스의 간소화를 도모할 수 있다.

Claims (23)

  1. 기판 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하여 상기 게이트 전극을 가로지르는 MILC법에 의해 결정화된 반도체층;
    상기 반도체층 상에 위치하고, 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 적어도 하나의 에지로부터 이격되어 상기 반도체층의 일부 영역을 노출시키는 소오스/드레인 콘택홀을 갖는 층간절연막; 및
    상기 반도체층의 상기 소오스/드레인 콘택홀 내에 노출된 영역 상에 위치하는 소오스/드레인 전극을 포함하며, 상기 반도체층은 상기 소오스/드레인 콘택홀 내에 노출된 영역에 대응하는 도전성 MIC 영역을 구비하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 소오스/드레인 전극은 상기 반도체층의 노출된 영역과 직접적으로 접촉하는 것을 특징으로 하는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 소오스/드레인 콘택홀은 상기 반도체층의 에지들 중 상기 게이트 전극 을 가로지르는 모든 에지들로부터 이격된 것을 특징으로 하는 박막트랜지스터.
  4. 제 1 항에 있어서,
    상기 소오스/드레인 콘택홀이 상기 게이트 전극을 가로지르는 반도체층의 에지로부터 이격된 간격은 0.5 내지 10㎛인 것을 특징으로 하는 박막트랜지스터.
  5. 제 1 항에 있어서,
    상기 층간절연막은 1000 내지 5000Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
  6. 기판 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하여 상기 게이트 전극을 가로지르는 반도체층;
    상기 반도체층 상에 위치하고, 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 적어도 하나의 에지로부터 이격되어 상기 반도체층의 일부 영역을 노출시키는 소오스/드레인 콘택홀을 갖는 층간절연막; 및
    상기 반도체층의 노출된 영역 상에 위치하는 소오스/드레인 전극을 포함하되, 상기 반도체층은 상기 소오스/드레인 콘택홀 내에 노출된 영역에 대응하는 도전영역을 구비하는 것을 특징으로 하는 박막트랜지스터.
  7. 제 6 항에 있어서,
    상기 반도체층은 MIC 영역 및 MILC 영역을 구비하는 MILC에 의해 결정화된 반도체층인 것을 특징으로 하는 박막트랜지스터.
  8. 제 7 항에 있어서,
    상기 MIC 영역은 상기 소오스/드레인 콘택홀 내에 노출된 영역에 대응하는 것을 특징으로 하는 박막트랜지스터.
  9. 제 6 항에 있어서,
    상기 소오스/드레인 전극은 상기 반도체층의 노출된 영역과 직접적으로 접촉하는 것을 특징으로 하는 박막트랜지스터.
  10. 제 6 항에 있어서,
    상기 소오스/드레인 콘택홀은 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 모든 에지들로부터 이격된 것을 특징으로 하는 박막트랜지스터.
  11. 기판 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하여 상기 게이트 전극을 가로지르는 반도체 층;
    상기 반도체층 상에 위치하고, 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 적어도 하나의 에지로부터 이격되어 상기 반도체층의 일부 영역을 노출시키는 소오스/드레인 콘택홀을 갖는 층간절연막; 및
    상기 반도체층의 노출된 영역 상에 위치하는 소오스/드레인 전극;
    상기 소오스/드레인 전극과 접속하는 화소전극을 포함하되, 상기 반도체층은 상기 소오스/드레인 콘택홀 내에 노출된 영역에 대응하는 도전영역을 구비하는 것을 특징으로 하는 평판표시장치.
  12. 제 11 항에 있어서,
    상기 반도체층은 MIC 영역 및 MILC 영역을 구비하는 MILC에 의해 결정화된 반도체층인 것을 특징으로 하는 평판표시장치.
  13. 제 12 항에 있어서,
    상기 MIC 영역은 상기 소오스/드레인 콘택홀 내에 노출된 영역에 대응하는 것을 특징으로 하는 평판표시장치.
  14. 제 11 항에 있어서,
    상기 소오스/드레인 전극은 상기 반도체층의 노출된 영역과 직접적으로 접촉하는 것을 특징으로 하는 평판표시장치.
  15. 제 11 항에 있어서,
    상기 소오스/드레인 전극과 상기 화소전극 사이에 위치하는 보호막을 더욱 포함하고,
    상기 화소전극은 상기 보호막을 관통하는 비아홀을 통해 상기 소오스/드레인 전극과 접속하는 것을 특징으로 하는 평판표시장치.
  16. 제 11 항에 있어서,
    상기 화소전극 상에 위치하고, 적어도 발광층을 구비하는 유기기능막; 및 상기 유기기능막 상에 위치하는 대향전극을 더욱 포함하는 것을 특징으로 하는 평판표시장치.
  17. 기판 상에 게이트 전극을 형성하고,
    상기 게이트 전극 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 상기 게이트 전극을 가로지르는 반도체층을 형성하고,
    상기 반도체층을 덮는 층간절연막을 형성하고,
    상기 층간절연막 내에 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 적어도 하나의 에지로부터 이격되어 상기 반도체층의 일부 영역을 노출시키는 소오스/드레인 콘택홀을 형성하고,
    상기 층간절연막을 마스크로 하여 상기 반도체층의 노출된 영역에 도전성 불순물을 도핑하여 도전영역을 형성하고,
    상기 도전영역 상에 소오스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  18. 제 17 항에 있어서,
    상기 도전영역을 형성하기 전에,
    상기 반도체층의 노출된 영역 상에 결정화 유도 금속막을 형성하고,
    상기 결정화 유도 금속막이 형성된 기판을 열처리하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  19. 제 18 항에 있어서,
    상기 기판을 열처리 한 후, 상기 결정화 유도 금속막을 제거하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  20. 제 17 항에 있어서,
    상기 소오스/드레인 전극을 형성하기 전에,
    상기 반도체층의 도전영역 상에 결정화 유도 금속막을 형성하고,
    상기 결정화 유도 금속막이 형성된 기판을 열처리하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  21. 제 20 항에 있어서,
    상기 기판을 열처리 한 후, 상기 결정화 유도 금속막을 제거하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  22. 제 17 항에 있어서,
    상기 소오스/드레인 콘택홀은 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 모든 에지들로부터 이격되도록 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  23. 제 17 항에 있어서,
    상기 소오스/드레인 전극은 상기 반도체층의 도전영역과 직접적으로 접촉하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
KR1020040079693A 2004-10-06 2004-10-06 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법 KR100659759B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040079693A KR100659759B1 (ko) 2004-10-06 2004-10-06 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법
JP2005151498A JP4130666B2 (ja) 2004-10-06 2005-05-24 ボトムゲート型薄膜トランジスタ、それを備える平板表示装置及び薄膜トランジスタの製造方法
US11/232,290 US7709840B2 (en) 2004-10-06 2005-09-21 Bottom gate thin film transistor, flat panel display having the same and method of fabricating the same
CNB2005101068479A CN100448031C (zh) 2004-10-06 2005-09-26 底栅极薄膜晶体管、具有其的平板显示器及其制备方法
US12/759,576 US7923736B2 (en) 2004-10-06 2010-04-13 Flat panel display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040079693A KR100659759B1 (ko) 2004-10-06 2004-10-06 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법

Publications (2)

Publication Number Publication Date
KR20060030816A true KR20060030816A (ko) 2006-04-11
KR100659759B1 KR100659759B1 (ko) 2006-12-19

Family

ID=36124650

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040079693A KR100659759B1 (ko) 2004-10-06 2004-10-06 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법

Country Status (4)

Country Link
US (2) US7709840B2 (ko)
JP (1) JP4130666B2 (ko)
KR (1) KR100659759B1 (ko)
CN (1) CN100448031C (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100841371B1 (ko) * 2006-12-19 2008-06-26 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법
KR100934328B1 (ko) * 2007-12-05 2009-12-29 재단법인서울대학교산학협력재단 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그제조방법
US9570534B2 (en) 2010-06-30 2017-02-14 Samsung Display Co., Ltd. Organic light emitting diode display

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI453915B (zh) * 2007-09-10 2014-09-21 Idemitsu Kosan Co Thin film transistor
US8436355B2 (en) 2007-11-14 2013-05-07 Panasonic Corporation Thin-film transistor, manufacturing method therefor, and electronic device using a thin-film transistor
KR100965260B1 (ko) * 2008-01-25 2010-06-22 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치
WO2009144918A1 (ja) 2008-05-29 2009-12-03 パナソニック株式会社 薄膜トランジスタと、その製造方法と、薄膜トランジスタを用いた電子機器
US9269573B2 (en) * 2008-09-17 2016-02-23 Idemitsu Kosan Co., Ltd. Thin film transistor having crystalline indium oxide semiconductor film
KR101534009B1 (ko) * 2008-10-21 2015-07-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판과 그 제조 방법 및 박막 트랜지스터 표시판을 갖는 표시 장치
JP5384088B2 (ja) * 2008-11-28 2014-01-08 株式会社ジャパンディスプレイ 表示装置
KR101594471B1 (ko) * 2009-02-10 2016-02-29 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101041144B1 (ko) * 2009-08-13 2011-06-13 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
KR101649732B1 (ko) * 2009-12-10 2016-08-22 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101117643B1 (ko) * 2010-04-08 2012-03-05 삼성모바일디스플레이주식회사 비정질 실리콘막의 결정화 방법, 그리고 박막 트랜지스터 및 이의 제조 방법
KR101774256B1 (ko) * 2010-11-15 2017-09-05 삼성디스플레이 주식회사 산화물 반도체 박막 트랜지스터 및 그 제조 방법
CN102709184B (zh) * 2011-05-13 2016-08-17 京东方科技集团股份有限公司 含有多晶硅有源层的薄膜晶体管、其制造方法及阵列基板
KR101903565B1 (ko) * 2011-10-13 2018-10-04 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
WO2013057766A1 (ja) * 2011-10-20 2013-04-25 パナソニック株式会社 薄膜トランジスタ装置及びその製造方法
TWI473317B (zh) * 2011-11-17 2015-02-11 Au Optronics Corp 可撓性主動元件陣列基板以及有機電激發光元件
KR101375846B1 (ko) * 2012-04-10 2014-03-18 엘지디스플레이 주식회사 박막트랜지스터 및 그 제조방법
CN102842619B (zh) * 2012-09-03 2016-08-03 南京中电熊猫液晶显示科技有限公司 一种半导体装置及其制造方法
CN103021866A (zh) * 2012-12-19 2013-04-03 青岛意捷通信技术有限公司 底栅结构的单掩模自组装ito薄膜晶体管的制备工艺
CN103021871A (zh) * 2012-12-25 2013-04-03 青岛盛嘉信息科技有限公司 一种薄膜晶体管的制备工艺
TWI621270B (zh) * 2013-02-07 2018-04-11 群創光電股份有限公司 薄膜電晶體元件與薄膜電晶體顯示裝置
CN103985761B (zh) * 2013-02-07 2017-04-12 群创光电股份有限公司 薄膜晶体管元件与薄膜晶体管显示装置
KR102130139B1 (ko) * 2013-07-30 2020-07-03 엘지디스플레이 주식회사 산화물 반도체를 이용한 박막 트랜지스터 기판을 포함하는 유기발광 다이오드 표시장치 및 그 제조 방법
JP2015065202A (ja) * 2013-09-24 2015-04-09 株式会社東芝 半導体素子、表示装置、半導体素子の製造方法及び表示装置の製造方法
CN103715270B (zh) * 2013-12-31 2016-03-09 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示器件
CN103972110B (zh) * 2014-04-22 2016-02-24 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
CN104392928A (zh) * 2014-11-20 2015-03-04 深圳市华星光电技术有限公司 薄膜晶体管的制造方法
WO2017071660A1 (zh) * 2015-10-29 2017-05-04 陆磊 一种显示器面板及制造方法
WO2017187486A1 (ja) * 2016-04-25 2017-11-02 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
US9793156B1 (en) * 2016-09-12 2017-10-17 International Business Machines Corporation Self-aligned low resistance metallic interconnect structures
CN107221552A (zh) * 2017-05-25 2017-09-29 深圳市华星光电技术有限公司 Toc型oled显示器的制作方法及toc型oled显示器
CN207165572U (zh) * 2017-09-12 2018-03-30 京东方科技集团股份有限公司 一种阵列基板及显示装置
WO2019132894A1 (en) * 2017-12-27 2019-07-04 Intel Corporation Self-aligned source electrode and drain electrode for thin film transistors
CN110993697B (zh) * 2019-11-28 2022-08-05 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制造方法、显示面板

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4115584B2 (ja) 1998-03-27 2008-07-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6278130B1 (en) * 1998-05-08 2001-08-21 Seung-Ki Joo Liquid crystal display and fabricating method thereof
KR100317640B1 (ko) 1999-05-21 2001-12-22 구본준, 론 위라하디락사 박막 트랜지스터 및 그 제조방법
CN100592523C (zh) * 1999-06-02 2010-02-24 株式会社半导体能源研究所 半导体器件及其制造方法
KR100439345B1 (ko) 2000-10-31 2004-07-07 피티플러스(주) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
KR100426210B1 (ko) * 2000-11-11 2004-04-03 피티플러스(주) 실리콘 박막 결정화 방법
KR20020057382A (ko) * 2001-01-04 2002-07-11 주승기 반도체 소자 제조 방법 및 장치
KR100378259B1 (ko) * 2001-01-20 2003-03-29 주승기 결정질 활성층을 포함하는 박막트랜지스터 제작 방법 및장치
KR100390523B1 (ko) * 2001-01-20 2003-07-04 주승기 실리콘 박막 결정화 방법
KR100857719B1 (ko) 2001-03-26 2008-09-08 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR20020076791A (ko) * 2001-03-30 2002-10-11 주승기 실리콘 박막의 결정화 방법 및 이를 이용한박막트랜지스터 제조 방법
US6695955B2 (en) * 2001-05-25 2004-02-24 Lg.Philips Lcd Co., Ltd. Method of forming polycrystalline silicon for liquid crystal display device
KR100458710B1 (ko) * 2001-11-06 2004-12-03 네오폴리((주)) Ｏｅｌｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작방법
KR100458714B1 (ko) * 2001-11-06 2004-12-03 네오폴리((주)) Ｏｅｌｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작방법
KR100493378B1 (ko) * 2001-12-08 2005-06-07 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터의 제조 방법
KR100464864B1 (ko) 2002-04-25 2005-01-06 엘지.필립스 엘시디 주식회사 유기전계발광 소자 및 그의 제조방법
US7105999B2 (en) 2002-07-05 2006-09-12 Lg.Philips Lcd Co., Ltd. Organic electroluminescent display device and method of fabricating the same
KR100496287B1 (ko) * 2002-08-03 2005-06-20 삼성에스디아이 주식회사 실리콘 박막의 결정화 방법, 이를 이용한 박막 트랜지스터및 상기 박막 트랜지스터를 구비한 평판 디스플레이 소자
KR100955772B1 (ko) * 2003-06-20 2010-04-30 엘지디스플레이 주식회사 액정 표시 장치용 어레이 기판 및 그 제조 방법
KR100570974B1 (ko) * 2003-06-25 2006-04-13 삼성에스디아이 주식회사 박막 트랜지스터

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100841371B1 (ko) * 2006-12-19 2008-06-26 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법
KR100934328B1 (ko) * 2007-12-05 2009-12-29 재단법인서울대학교산학협력재단 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그제조방법
US9570534B2 (en) 2010-06-30 2017-02-14 Samsung Display Co., Ltd. Organic light emitting diode display

Also Published As

Publication number Publication date
KR100659759B1 (ko) 2006-12-19
CN1761074A (zh) 2006-04-19
US20100193779A1 (en) 2010-08-05
JP4130666B2 (ja) 2008-08-06
US20060071211A1 (en) 2006-04-06
US7709840B2 (en) 2010-05-04
JP2006108623A (ja) 2006-04-20
CN100448031C (zh) 2008-12-31
US7923736B2 (en) 2011-04-12

Similar Documents

Publication Publication Date Title
KR100659759B1 (ko) 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법
US7521303B2 (en) Method of crystallizing amorphous semiconductor thin film and method of fabricating poly crystalline thin film transistor using the same
KR101002666B1 (ko) 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
JP5126849B2 (ja) 薄膜トランジスタ、その製造方法、並びに、それを含む有機電界発光表示装置
KR20090020287A (ko) 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
US7309625B2 (en) Method for fabricating metal oxide semiconductor with lightly doped drain
KR100437474B1 (ko) 듀얼채널층을 갖는 박막 트랜지스터 및 그의 제조방법
KR100811997B1 (ko) 박막트랜지스터 및 그 제조방법과 이를 포함한평판표시장치
JPH10256554A (ja) 薄膜トランジスタ及びその製造方法
JPH1197706A (ja) 半導体装置およびその作製方法
CN114914305A (zh) 薄膜晶体管阵列面板及相关制造方法
KR100965980B1 (ko) 금속 유도 측면 결정화를 이용한 다결정 실리콘 박막트랜지스터 및 그의 제조방법
KR100685402B1 (ko) 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법
JP4286741B2 (ja) 半導体装置の作製方法
US20230132252A1 (en) Thin film transistor array substrate and manufacturing method thereof
US8441051B2 (en) Semiconductor device and manufacturing method thereof
KR100955380B1 (ko) 폴리실리콘 액정표시소자 제조방법
KR101018757B1 (ko) 박막 트랜지스터 표시판의 제조 방법
JP4535921B2 (ja) 薄膜トランジスタおよびその製造方法
KR101128100B1 (ko) 박막 트랜지스터 및 그 제조 방법
JP2009147153A (ja) 薄膜トランジスタ構造、表示装置及びその製造方法
JPH10189993A (ja) 半導体装置及びその製造方法
KR20060041020A (ko) 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조방법과 이를 통하여 제조한 박막 트랜지스터 표시판
KR20060070351A (ko) 박막 트랜지스터 표시판의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee