本発明の装置は、チャネル形成領域、ソース領域、およびドレイン領域を含む結晶質領域を備えた半導体層と、チャネル形成領域の導電性を制御するゲート電極と、半導体層とゲート電極とに挟まれたゲート絶縁膜と、ソース領域およびドレイン領域に接続されたソース電極およびドレイン電極とを有する薄膜トランジスタを備えた装置である。半導体層は、ゲッタリング領域をさらに有している。ゲッタリング領域は、半導体層のうちソース領域およびドレイン領域以外の領域に設けられており、かつ、チャネル形成領域と接触している。
このように、本発明では、ソース領域およびドレイン領域とは別にゲッタリング領域を設け、かつ、ゲッタリング領域をチャネル形成領域と接するように配置している。すなわち、ソース領域およびドレイン領域は、ゲッタリング領域と分離できるため、ドーピング時のドーズ量の低減と低抵抗化とを両立でき、且つゲッタリング効率の向上とゲッタリングのためのアニール時間の短縮が実現できる。
さらに本発明では、ゲッタリング領域は、ソース領域およびドレイン領域と同じあるいは異なる導電型を有するように構成される。ゲッタリング領域には電気信号を入力することができる。ソース領域およびドレイン領域と同じあるいは反対の導電型を有するゲッタリング領域を、比較的低抵抗化し(ソース領域およびドレイン領域ほどの低抵抗値は必要ない)、ゲッタリング領域に電極を接続してもよい。ゲッタリング領域に接続された電極には、ソース電極あるいはドレイン電極に入力される電気信号とは異なる電気信号が入力されることが好ましい。このようにゲッタリング領域に電極を接続し、ソース領域およびドレイン領域と異なる電気信号を入力することにより、以下に説明するような2つの効果が得られる。
一つは、薄膜トランジスタのチャネル形成領域は、Siウエハーという基板自体を母体としてチャネル領域が形成されるICのMOSトランジスタとは異なり、個々のTFTでチャネル形成領域の電位がそれぞれ浮遊しており、それが揺らぐことにより、TFTの閾値電圧(Vth)が揺らぎ、Vthばらつきの原因の一つとなっている。これを防ぐために、チャネル形成領域に直接接続されて成るゲッタリング領域を利用し、電気信号を入力することで、個々のTFTのチャネル形成領域の電位を一定にし、Vthを安定化させることができる。この目的から、ゲッタリング領域に入力される電気信号は、グランド信号(0V)またはコモン信号(コモン電圧)であることが好ましい。コモン電圧とは、ここでは、複数の薄膜トランジスタに対して共通の一定電圧を意味する。
もう一つは、ゲッタリング領域の安定化である。ゲッタリング領域に電極を接続し一定の電気信号を入力する場合としない場合とでは、TFTの長期信頼性に差が見られる。この原因は、まだ解明できていないが、ゲッタリング領域に電極を接続し一定の電気信号を入力することで、ゲッタリング領域における触媒元素のトラップ性が安定し、TFT駆動時におけるゲッタリング領域からチャネル形成領域への触媒元素の逆拡散が抑制されるものと考えられる。
上述したような本発明による装置は、次のような方法で製造できる。まず、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する。次いで、非晶質半導体膜に対して第1の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る。この後、半導体膜をパターニングすることにより、結晶質領域を備えた島状半導体層を形成する。島状半導体層において、チャネル形成領域、ソース領域およびドレイン領域が形成される部分以外の部分に対して、チャネル形成領域に隣接するゲッタリング領域を形成する。続いて、第2の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。
上記ゲッタリング領域を形成する工程は、島状半導体層においてゲッタリング領域となる領域に、選択的にゲッタリング効果を有する元素(ゲッタリング元素)をドーピングすることにより行われる。このとき、島状半導体層においてゲッタリング領域となる領域に、選択的にゲッタリング元素をドーピングする工程は、ソース領域あるいはドレイン領域の形成工程と同時に行われることが望ましい。これにより、ドーピング工程を簡略化でき、ゲッタリング領域を付加工程なく形成することができる。
本発明の装置は、上述したような方法により製造されるため、ゲッタリング領域に非晶質半導体膜の結晶化を促進する触媒元素が存在している。触媒元素としては、Ni、Co、Sn、Pb、Pd、Fe、Cuからなる群から選ばれた一種または複数種の元素を用いることができる。上記のいずれかの元素であれば、微量でも結晶化を助長する効果がある。なかでも、触媒元素としてNiを用いた場合に、最も顕著な効果を得ることができる。したがって、本発明の半導体装置では、ゲッタリング領域に触媒元素種が存在しており、その濃度は1×1018atoms/cm3以上となっている。このときのチャネル形成領域中の触媒元素濃度は、1×1014〜1×1017atoms/cm3程度にまで低減されており、その結果としてゲッタリング領域の触媒元素濃度が1〜4桁上昇している。
また、ゲッタリング領域には、ゲッタリング効果を有する元素(ゲッタリング元素)も含まれている。ここで、ゲッタリング元素としては、n型を付与する周期表第5族Bに属する不純物元素を利用することができる。このような元素を半導体膜に導入した場合には、その領域での触媒元素に対する固溶度が上がり、そこに触媒元素を移動させる作用が引き起こされる。
n型を付与する周期表第5族Bに属する不純物元素に加えて、p型を付与する周期表第3族Bに属する不純物元素を同時に用いることで、ゲッタリング元素としてさらに大きな効果が得られる。ゲッタリング領域に5族B元素だけでなく、3族B元素をドープすると、ゲッタリングメカニズムが変わり、5族B元素のみの場合のゲッタリング作用に加えて、さらに触媒元素をトラップするような欠陥あるいは局所的な偏析サイトを形成し、そこに触媒元素を移動させトラップさせるゲッタリング作用が引き起こされる。これにより、ゲッタリング能力は高められ、より大きなゲッタリング効果が得られる。このときのそれぞれの具体的な元素としては、5族Bから選ばれた元素としてP(燐)、3族B元素から選ばれた元素としてB(ホウ素)を用いた場合に最も効果が高い。
本発明において、上記元素以外に利用できるゲッタリング元素としては、Ar、Kr、Xeから選ばれた一種または複数種類の希ガス元素がある。ゲッタリング領域にこれらの希ガス元素が存在すると、そこで大きな格子間歪みが生じ、欠陥・偏析サイトが形成され、そこに触媒元素を移動させトラップさせるゲッタリング作用が強力に働く。
ゲッタリング領域に含まれるこれらのゲッタリング元素の濃度としては、1×1019〜3×1021atoms/cm3の範囲内であることが望ましい。この範囲内の濃度であれば、十分なゲッタリング効率が得られる。ゲッタリング元素の濃度を上記範囲よりも高く設定しても、ゲッタリング効率は飽和しており、余分な処理時間が必要となるだけでメリットは無い。
本発明では、ゲッタリングのための第2の加熱処理をゲート電極形成後に行う必要がある。この加熱処理には500℃以上の温度が必要であるため、本発明の装置におけるゲート電極は、耐熱性の観点から、高融点金属であることが望ましい。従って、本発明の装置におけるゲート電極の材料は、W、Ta、Ti、Moから選ばれた元素、または元素の合金材料の一種または複数種であることが望ましい。
本発明では、触媒元素を用いて非晶質半導体膜を結晶成長させている。結晶成長によって得られる結晶質半導体膜では、その結晶の面配向が主に〈111〉晶帯面で構成されている。さらに、〈111〉晶帯面の中でも、特に(110)面配向と(211)面配向とで全体の50%以上の領域が占められている。したがって、本発明の装置において、少なくともチャネル形成領域は、上記のような結晶構造となっている。
一般的に触媒元素を用いない結晶化では、半導体膜下地の絶縁体の影響(特に非晶質二酸化ケイ素の場合)で、結晶質半導体膜の面配向は、(111)に向きやすい。これに対して、非晶質半導体膜に触媒元素を添加し結晶化させた場合には、図9(A)に示すような特異な成長が行われる。図9(A)で、61は下地絶縁体、62は未結晶化領域の非晶質半導体膜、63は結晶質半導体膜、64は結晶成長のドライビングフォースとなっている触媒元素の半導体化合物である。図9(A)に示すように、触媒元素化合物64が結晶成長の最前線に存在し、隣接する非晶質領域62を紙面右方向に向かって次々と結晶化していくのであるが、このとき触媒元素化合物64は、〈111〉方向に向かって強く成長する性質がある。その結果、得られる結晶質半導体膜の面方位としては、図9(A)に示すように〈111〉晶帯面が現れる。
図9(B)には、〈111〉晶帯面を示す。図9(B)において、横軸は(−110)面からの傾斜角度で、縦軸は表面エネルギーを表す。グループ65は、〈111〉晶帯面となる結晶面である。(100)面と(111)面は〈111〉晶帯面ではないが、比較のために示してある。また、図9(C)には、結晶方位の標準三角形を示す。ここで、〈111〉晶帯面の分布は、破線のようになる。数字は代表的な極点の指数である。これらの〈111〉晶帯面の中でも、本発明で得られる結晶質半導体膜では、特に(110)面あるいは(211)面が優勢配向となり、これらの面が全体の50%以上を占めるときに優位性が得られる。これらの2つの結晶面は他の面に比べてホール移動度が非常に高く、Nチャネル型TFTに比べ性能の劣るPチャネル型TFTの性能を特に向上でき、半導体回路においてもバランスがとり易いというメリットがある。
本発明で触媒元素を利用することにより得られた結晶質半導体膜の面方位分布を図10に示す。図10はEBSP測定による結果で、個々の微小領域に分けてその結晶方位を特定し、それをつなぎ合わせてマッピングしたものである。図10(A)に示すのは、本発明の結晶質半導体膜における面方位分布であり、図10(B)は、図10(A)のデータに基づいて、隣接する各マッピング点間の面方位の傾角が一定値以下(ここでは5°以下)のものを同色で塗り分け、個々の結晶ドメインの分布を浮かび上がらせたものである。また、図10(C)には、先ほど図10(C)で説明した結晶方位の標準三角形を示す。
図10(C)からわかるように、本発明による結晶質半導体膜は、概ね〈111〉晶帯面に乗った面配向を示しており、特に(110)と(211)に強く配向しているのがわかる。また、図10(B)に示される個々の結晶ドメイン(ほぼ同一の面方位領域)のサイズは、2〜10μmの範囲で分布する。したがって、本発明の半導体装置においては、結果として、少なくともチャネル形成領域を構成する結晶質半導体膜の結晶ドメイン(ほぼ同一の面方位領域)のドメイン径が、2〜10μmである。以上の面配向および面配向の割合、結晶ドメインのドメイン径は、例えばEBSP測定により測定された値である。
本発明では、pチャネル型薄膜トランジスタは次のような方法で製造できる。まず、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する。次いで、非晶質半導体膜に対して第1の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る。この後、半導体膜をパターニングすることにより、結晶質領域を備えた島状半導体層を形成する。島状半導体層において、pチャネル型薄膜トランジスタのソース領域およびドレイン領域となる領域に、p型を付与する不純物元素をドーピングする。また、島状半導体層において、pチャネル型薄膜トランジスタのチャネル形成領域に隣接するゲッタリング領域となる領域に、n型を付与する不純物元素をドーピングする。続いて、第2の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。
また、nチャネル型薄膜トランジスタは次のような方法で製造できる。まず、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する。次いで、非晶質半導体膜に対して第1の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る。この後、半導体膜をパターニングすることにより、結晶質領域を備えた島状半導体層を形成する。島状半導体層において、nチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域、及びnチャネル型薄膜トランジスタのチャネル形成領域に隣接するゲッタリング領域となる領域に、n型を付与する不純物元素をドーピングする。また、島状半導体層において、nチャネル型薄膜トランジスタのゲッタリング領域となる領域にp型を付与する不純物元素をドーピングする。続いて、第2の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。ここで、ゲッタリング領域にp型を付与する不純物元素をドーピングする工程は、n型を付与する不純物元素よりも高い濃度にてドーピングし、ゲッタリング領域を全体的にp型化させる。
さらに、nチャネル型薄膜トランジスタとpチャネル型薄膜トランジスタとを同一基板上に形成する際には、n型を付与する不純物元素をドーピングする工程は、nチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域、及びnチャネル型薄膜トランジスタのチャネル形成領域に隣接して成るゲッタリング領域となる領域と、pチャネル型薄膜トランジスタのチャネル形成領域に隣接するゲッタリング領域となる領域とに対して、同時に行うことができる。同様に、p型を付与する不純物元素をドーピングする工程は、nチャネル型薄膜トランジスタのゲッタリング領域となる領域と、pチャネル型薄膜トランジスタのソース領域およびドレイン領域となる領域とに対して、同時に行うことができる。
このような製造方法により、nチャネル型TFTおよびpチャネル型TFTにおいて、それぞれのソース領域およびドレイン領域とドーピング工程を効率的に行うことができ、ドーピング工程を簡略にできる。特に、nチャネル型TFTとpチャネル型TFTとを相補的に構成するCMOS回路等を作製する場合には、それぞれのTFTのドーピング工程をお互い利用でき、より効果的に工程を簡略化することが可能になる。尚、n型を付与する不純物元素のドーピング工程と、p型を付与する不純物元素のドーピング工程とは、どちらを先に行ってもよい。
上記の製造方法において、第2の加熱処理後に、ゲッタリング領域に接続される電極および配線を形成する工程を行うことが好ましい。この電極および配線により、チャネル形成領域に接続して成るゲッタリング領域に電気信号が入力され、TFTのVthを安定化でき、信頼性を向上できる。さらに、ゲッタリング領域に接続される電極および配線を、ソース領域あるいはドレイン領域に接続される電極および配線と同一層を用いて形成すると、製造工程をさらに簡略化できるので有利である。
また、第2の加熱処理により、島状半導体層のソース領域およびドレイン領域、およびゲッタリング領域にドープされたn型不純物およびp型不純物の活性化を行うことが好ましい。これによりアニール工程を簡略化でき、ゲッタリングに伴う工程付加を軽減することができる。
本発明において、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程は、好ましくは、非晶質半導体膜表面に触媒元素を含む溶液をスピンコートすることにより行われる。また、このとき添加される触媒元素の面密度は、1×1012〜1×1014atoms/cm2であることが望ましい。この面密度が、触媒元素が最も効率的に作用する範囲で、この値より大きいとゲッタリングに支障を来たし、十分なゲッタリングが出来なくなる。また、この面密度の範囲は、Niの場合、単原子層の1/1000から1/10という極微量であり、それを十分にコントロールするために、触媒元素を溶かせた溶液を非晶質半導体膜表面にスピンコートする方法が有効である。この場合、溶液濃度により、簡易に触媒元素の添加量をコントロールできるからである。
本発明では、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程は、開口部を有するマスクを非晶質半導体膜上に形成する工程と、開口部を通して触媒元素を非晶質半導体膜の選択された領域に添加する工程とを含んでいてもよい。このようにして、非晶質半導体膜に選択的に触媒元素を添加し、第1の加熱処理において、触媒元素が選択的に添加された領域からその周辺部へと横方向に結晶成長させ、結晶質半導体膜を形成することで、結晶成長方向がほぼ一方向にそろった良好な結晶質半導体膜を得ることができ、TFTの電流駆動能力をより高めることが可能となる。
第1の加熱処理の後、好ましくは、結晶質半導体膜にレーザー光を照射する工程を行う。本発明で得られる結晶質半導体膜にレーザー光を照射した場合、結晶質部分と非晶質と部分の融点の相違から結晶粒界部や微小な残留非晶質領域(未結晶化領域)が集中的に処理される。触媒元素を導入し結晶化した結晶質ケイ素膜は、柱状結晶で形成されており、その内部は単結晶状態であるため、レーザー光の照射により結晶粒界部が処理されると基板全面にわたって単結晶状態に近い良質の結晶質半導体膜が得られ、結晶性が大きく改善される。この結果、TFTのオン特性は大きく向上し、電流駆動能力により優れた半導体装置が実現できる。
(第1実施形態)
上述してきたように、本発明では、TFTの活性領域を形成する半導体層は、ソースおよびドレイン領域とは異なる領域に、チャネル形成領域と接するゲッタリング領域を有している。
以下、図面を参照しながら、本発明による装置の第1の実施形態を説明する。本実施形態の装置は少なくとも1つのTFTを備えている。なお、本明細書における「TFTを備えた装置」または「装置」とは、単数または複数のTFTを備えていればよく、TFTを備えた基板、アクティブマトリクス基板、TFTを含む回路、各種表示装置、電子機器などを広く含む。本実施形態の装置におけるTFTは、ゲッタリング領域を含む半導体層を有している。本実施形態において、半導体層に形成されるゲッタリング領域の形状及び配置の具体例を以下に説明する。
図1(A)〜(F)は、本実施形態における種々の半導体層11a〜11fを例示する平面図である。なお、本実施形態におけるゲッタリング領域の形状および配置は図1に示す例に限定されない。
図1(A)に示す半導体層11aは凸型形状に形成されており、ゲート電極12aがその凸部の中央を覆うように形成されている。半導体層11aにおいて、ゲート電極12aに覆われた領域がチャネル形成領域13aであり、ソース領域14aとドレイン領域15aとの間で電流が流れ、トランジスタ動作が行われる。ソース領域14aとドレイン領域15aには、電気信号を入力するための電気配線が接続されるコンタクト領域17a、18aがそれぞれ形成されている。ゲッタリング領域16aは、ソースおよびドレイン領域14a、15aを結ぶ方向に対して略直角に配置されている。ゲッタリング領域16aは、チャネル領域13aと接し、かつソース領域およびドレイン領域14a、15aと完全に切り離されている。
図1(B)〜(F)における参照符号11b〜11fは、図1(A)における半導体層11aを表している。同様に、図1(B)〜(F)における参照符号12b〜12f、13b〜13f、14b〜14f、15b〜15f、16b〜16f、17b〜17f、18b〜18fは、図1(A)における参照符号12a〜18fとそれぞれ同様の構成要素を表している。
図1(B)に示す半導体層11bは、図1(A)の半導体層11aとほぼ同様の構成を有している。ただし、図1(B)のゲッタリング領域16bには、電気配線と接続するためのコンタクト領域19bが設けられている。この構成では、コンタクト領域19bを介して、ゲッタリング領域16aに電気信号を入力できる。
図1(C)の半導体層11cは、ゲート電極12cに覆われたチャネル形成領域13cと、チャネル形成領域13cを挟むように配置されたソース領域14cおよびドレイン領域15cと、ソース領域14cおよびドレイン領域15cと並列に配置されたゲッタリング領域16cとを有している。ソース領域14cとドレイン領域15cには、電気信号を入力するための電気配線が接続されるコンタクト領域17c、18cがそれぞれ形成されている。
図1(D)の半導体層11dは、図1(C)の半導体層11cとほぼ同様の構成を有している。ただし、図1(D)のゲッタリング領域16dのチャネル方向のサイズは、図1(C)のゲッタリング領域16cのチャネル方向のサイズよりも大きい。また、ゲッタリング領域16dは、ソース領域14dまたはドレイン領域15dの外側に、電気配線と接続するためのコンタクト領域19dを有している。この構成では、コンタクト領域19dを介して、ゲッタリング領域16dに電気信号を入力できる。
図1(E)の半導体層11eは、特異な形状に形成されている。半導体層11eでは、ゲート電極12eに覆われたチャネル形成領域13eに対して略垂直な方向に、ソース領域14e、ドレイン領域15eおよびゲッタリング領域16eが間隔を空けて並列に配置されている。図1(C)の半導体層11cと異なり、半導体層11eの形状により、ソース領域14e、ドレイン領域15eと、ゲッタリング領域16eとは互いに隣接せず、完全に分離されている。ソース領域14eおよびドレイン領域15eには、電気信号を入力するための電気配線が接続されるコンタクト領域17e、18eがそれぞれ形成されている。
図1(F)の半導体層11fは、図1(E)の半導体層11eとほぼ同様の構成を有している。ただし、半導体層11fにおけるゲッタリング領域16fのチャネル方向のサイズが拡大されている。ゲッタリング領域16fは、ソースまたはドレイン領域14f、15fの外側に電気配線と接続するためのコンタクト領域19fを有している。この構成では、コンタクト領域19fを介して、ゲッタリング領域16fに電気信号を入力できる。
なお、本実施形態におけるTFTの半導体層の形状は、上記半導体層11a〜11fの形状に限定されず、そのTFTに要求される電流量により異なる。ソースおよびドレイン領域の幅とチャネル領域の幅とが同一で、ずん胴形となっている場合と、ソースおよびドレイン領域の幅よりもチャネル領域の幅が狭められ、くさび形となっている場合とがあるが、どちらの場合であっても同様に本発明を適用できる。
また、オフ電流を低減し、信頼性を向上させるために、ソースおよびドレイン領域とチャネル形成領域との接合部にLDD領域が設けられていてもよい。
本発明における半導体層の構成は、上記の半導体層11a〜11fの構成に限られない。ゲッタリング領域が、ソースおよびドレイン領域とは別に、チャネル領域と隣接して形成されていれば、上記半導体層11a〜11fと同様の効果が得られる。従って、ゲッタリング領域の配置を含む半導体層の構成は、用途や製造条件などに応じて適宜決定すればよい。
以下、図面を参照しながら、本実施形態におけるTFTを作製する方法について説明する。
ここでは、図1(A)の半導体層11aを有するnチャネル型TFTをガラス基板上に作製する方法について説明する。なお、以下に説明する方法は、図1に示すいずれの半導体層を有するTFTに対しても、同様に適用できる。
図2(A)〜(G)は、nチャネル型TFTのそれぞれの作製工程における、図1(A)に示すX−X’ラインで切った断面図、及びY−Y’ラインで切った断面図である。
まず、基板101を用意する。基板101には低アルカリガラス基板や石英基板を用いることができる。本実施形態では、基板101として低アルカリガラス基板を用いる。この場合、ガラス歪み点よりも10〜20℃程度低い温度であらかじめ熱処理しておいても良い。基板101の主面(TFTを形成する表面)には、基板101からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、図2(A)に示すように、例えば、プラズマCVD法でSiH4、NH3、N2Oの材料ガスから作製される酸化窒化ケイ素膜を、下層の第1下地膜102として成膜し、その上に同様にプラズマCVD法によりSiH4、N2Oを材料ガスとして第2の下地膜103を積層形成する。このときの第1下地膜102の酸化窒化ケイ素膜の膜厚は、25〜200nm、例えば100nmとし、第2下地膜103の酸化ケイ素膜の膜厚は、25〜300nm、例えば100nmとする。本実施形態では、2層の下地膜を使用したが、例えば酸化ケイ素膜の単層でも問題ない。
次に、図2(A)に示すように、非晶質構造を有するケイ素膜(a−Si膜)104を、プラズマCVD法やスパッタ法などの公知の方法で形成する。ケイ素膜104の厚さは20〜150nm、好ましくは30〜80nmとする。本実施形態では、プラズマCVD法で非晶質ケイ素膜104(厚さ:50nm)を形成する。また、下地膜102、103と非晶質ケイ素膜104とは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するTFTの特性バラツキやしきい値電圧の変動を低減させることができる。
続いて、a−Si膜104に触媒元素を添加し、加熱処理を行う。a−Si膜104に対して、重量換算で例えば8ppmの触媒元素(本実施形態ではニッケル)を含む水溶液(酢酸ニッケル水溶液)をスピンコート法で塗布して、触媒元素含有層105を形成する。ここで使用可能な触媒元素は、ニッケル(Ni)以外に、鉄(Fe)、コバルト(Co)、スズ(Sn)、鉛(Pb)、パラジウム(Pd)、銅(Cu)から選ばれた一種または複数種の元素である。これらの元素よりも触媒効果は小さいが、ルテニウム(Ru)、ロジウム(Rh)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、金(Au)等も触媒元素として機能する。このとき、添加する触媒元素の量は極微量であり、a−Si膜104の表面における触媒元素濃度は、全反射蛍光X線分析(TRXRF)法により、管理される。このときの触媒元素の面密度は、1×1012〜1×1014atoms/cm2であることが望ましく、本実施形態では、7×1012atoms/cm2程度である。
なお、本実施形態ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜(本実施形態の場合はニッケル膜)をa−Si膜104の上に形成する手段をとっても良い。
この後、不活性雰囲気下、例えば窒素雰囲気にて基板101の加熱処理を行う。好ましくは、550〜620℃の温度20分〜4時間のアニール処理を行う。本実施形態では、一例として580℃にて1時間の加熱処理を行う。この加熱処理において、a−Si膜104の表面に添加されたニッケルがa−Si膜104の中に拡散するとともに、ニッケルのシリサイド化が起こり、それを核としてa−Si膜104の結晶化が進行する。その結果、a−Si膜104は結晶化され、結晶質ケイ素膜104aとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるRTA(Rapid Thermal Annealing)装置で結晶化を行ってもよい。
続いて、図2(B)に示すように、加熱処理により得られた結晶質ケイ素膜104aにレーザー光106を照射することにより、結晶質ケイ素膜104aをさらに再結晶化させて、結晶性を向上させた結晶質ケイ素膜104bを形成する。このときのレーザー光106としては、XeClエキシマレーザー(波長308nm、パルス幅40nsec)やKrFエキシマレーザー(波長248nm)が適用できる。レーザー光106のビームサイズは、基板101表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の再結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、結晶質ケイ素膜104aの任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。このようにして、固相結晶化により得られた結晶性ケイ素膜104aは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶性ケイ素膜104bとなる。
その後、結晶質ケイ素膜104bの不要な部分を除去して素子間分離を行う。この工程により、図2(C)に示すように、後にTFTの活性領域(ソースおよびドレイン領域、チャネル領域)となる島状の結晶質ケイ素膜(半導体層)107が形成される。ここで、本実施形態では、図1(A)のTFT配置を用いているので、このときの島状の結晶質ケイ素膜の平面的な形状は、図1(A)の半導体層11aのように凸形となっている。
次に、図2(D)に示すように、これらの島状の結晶質ケイ素膜107を覆うゲート絶縁膜108を形成する。ゲート絶縁膜108としては、厚さが20〜150nmの酸化ケイ素膜が好ましい。本実施形態では、厚さが100nmの酸化ケイ素膜を用いる。
続いて、ゲート絶縁膜108の上に導電膜をスパッタ法またはCVD法などを用いて堆積し、これをパターニングすることにより、ゲート電極109を設ける。このときの平面状態は、図1(A)に示す状態と同様である。すなわち、半導体層107(図1(A)における半導体層11a)のそれぞれの凸部は、ゲート電極109(図1(A)におけるゲート電極12a)と重なっておらず、はみ出た状態となっている。ゲート電極109を形成するための導電膜の材料としては、高融点金属のW、Ta、Ti、Moまたはその合金材料のいずれかを用いればよい。また、導電膜の厚さは、300〜600nmが望ましい。本実施形態では、微量の窒素が添加されたTa(厚さ:例えば450nm)を用いる。
次いで、図2(D)に示すように、イオンドーピング法によって、ゲート電極109をマスクとして半導体層107に低濃度の不純物(リン)110を注入する。ドーピングガスとして、フォスフィン(PH3)を用い、加速電圧を40〜90kV、例えば70kV、ドーズ量を1×1012〜1×1014cm-2、例えば8×1012cm-2とする。この工程により半導体層107において、ゲート電極109に覆われていない領域112には低濃度のリン110が注入され、ゲート電極109にマスクされているためリン110が注入されない領域は、後にTFTのチャネル領域111となる。
続いて、図2(E)に示すように、X−X’断面方向に対しては、ゲート電極109を一回り大きく覆い、Y−Y’断面方向に対しては、ゲート電極109を越えないような形状にフォトレジストによるドーピングマスク113を設ける。その後、イオンドーピング法によって、レジストマスク113をマスクとして半導体層107に不純物(リン)114を高濃度に注入する。ドーピングガスとして、フォスフィン(PH3)を用い、加速電圧を40〜90kV、例えば70kV、ドーズ量を1×1015〜8×1015cm-2、例えば4×1015cm-2とする。このとき、半導体層107において、マスク113及びゲート電極109に覆われていない領域116、117にリンがドーピングされる。
この工程により、X−X’断面図における領域116は、後のTFTのソースおよびドレイン領域となり、Y−Y’断面図における領域117は、ゲッタリング領域となる。半導体層107において、レジストマスク113に覆われ、高濃度のリン114がドーピングされなかった領域115は、低濃度にリンが注入された領域として残り、LDD(Lightly Doped Drain)領域となる。ここで、ゲッタリング領域117は、ソースおよびドレイン領域116のようにLDD領域115を介さず、直接チャネル形成領域111に隣接した配置となっている。また、このように、LDD領域115を形成することで、チャネル領域とソースおよびドレイン領域116との接合部における電界集中を緩和でき、TFTオフ動作時のリーク電流を低減できるとともに、ホットキャリアによる劣化を抑えることができTFTの信頼性を向上できる。
そして、前工程でマスクとして用いたレジスト113を除去した後、不活性雰囲気下、例えば窒素雰囲気にて基板101に対して第2の加熱処理を行う。この熱処理工程で、ソースおよびドレイン領域116およびゲッタリング領域117にドーピングされた高濃度のリンがニッケルに対するケイ素膜の固溶度を高める。その結果、図2(F)に示すように、チャネル領域111およびLDD領域115に残存しているニッケルを、矢印118に示すような方向に移動させる。ゲッタリング領域117は、ソースおよびドレイン領域116と異なり、直接チャネル形成領域111と接しているため、チャネル領域に対してはゲッタリング効率がより高くなる。この加熱処理工程により、ゲッタリング領域117には、触媒元素が移動してくるため、触媒元素が、1×1018/cm3以上の濃度となる。
第2の加熱処理には、一般的な加熱炉を用いてもよいが、大型のガラス基板101を用いる場合には、基板の熱的変形の問題から、RTA(Rapid Thermal Annealing)を用いることがより望ましい。特に、基板表面に高温の不活性ガスを吹き付け、瞬時に昇降温を行う方式の炉が適している。加熱条件は適宜選択されるが、例えば保持温度を550〜750℃、保持時間を30秒〜10分程度とすることができる。昇温速度および降温速度としては、ともに100℃/分以上で行うことが好ましい。なお、第2の加熱処理工程で、ソースおよびドレイン領域116およびLDD領域115にドーピングされたリンの活性化も同時に行われ、ソースおよびドレイン領域116のシート抵抗は、1kΩ/□以下まで低抵抗化され、LDD領域115のシート抵抗は、30〜100kΩ/□となる。
続いて、図2(G)に示すように、酸化ケイ素膜あるいは窒化ケイ素膜を層間絶縁膜119として形成する。層間絶縁膜119およびゲート絶縁膜108にコンタクトホールを形成して、金属材料を用いてTFTの電極および配線120を形成する。この後、1気圧の窒素雰囲気あるいは水素混合雰囲気で350℃、1時間のアニールを行う。これにより、薄膜トランジスタ121が得られる。薄膜トランジスタ121を画素TFTとして用いる場合には、画素電極をスイッチングする素子であるので、一方の電極120には、ITOなど透明導電膜からなる画素電極を設ける。この場合、他方の電極120は、ソースバスラインを構成することになり、ソースバスラインを介してビデオ信号が供給され、ゲートバスライン109のゲート信号に基づいて画素電極に必要な電荷が書き込まれる。また、薄膜トランジスタ121は薄膜集積回路などにも簡単に応用できる。その場合にはゲート電極109の上にもコンタクトホールを形成し、必要とする配線を施せばよい。
必要に応じて、薄膜トランジスタ121を保護するために、薄膜トランジスタ121を覆う保護膜(例えば窒化ケイ素膜など)を設けてもよい。
以上の方法によって作製された薄膜とランジスタ121は、電界効果移動度が200cm2/Vs程度、閾値電圧が1.5V程度と非常に高性能であるにもかかわらず、TFTオフ動作時のリーク電流の異常な増大が無く、単位W当たり0.数pA以下と非常に低いリーク電流値を安定して示す。このリーク電流の値は、触媒元素を用いずに作製した従来のTFTと比べても全く差が無いものであり、製造歩留まりを大きく向上することができる。また、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られず、従来のTFTよりも非常に高い信頼性を有する。
本実施形態に基づいて作製された薄膜トランジスタ121をデュアルゲート構造として液晶表示用アクティブマトリクス基板の画素TFTに適用すると、従来の製造方法により作製されたものと比べて、表示むらが明らかに少なく、TFTリークによる画素欠陥も極めて少なく、コントラスト比の高い高表示品位の液晶パネルが得られる。
(第2実施形態)
以下、本発明による装置の第3の実施形態を説明する。本実施形態の装置は、図1(A)の半導体層11aを有するpチャネル型TFTをガラス基板上に備えている。本実施形態におけるTFTは、アクティブマトリクス型の液晶表示装置や有機EL表示装置のドライバー回路や画素部分に好適に用いられる他、薄膜集積回路を構成する素子としても利用することができる。
以下、図面を参照しながら、本実施形態におけるpチャネル型TFTを作製する方法を説明する。以下に説明する方法は、図1に示したいずれの半導体層を有するpチャネル型TFTに対しても、同様に適用できる。
図3(A)〜(G)は、pチャネル型TFTのそれぞれの作製工程における、図1(A)に示すX−X’ラインで切った断面図、及びY−Y’ラインで切った断面図である。
まず、図3(A)に示すように、ガラス基板201の上に例えばプラズマCVD法によって酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。これらの下地膜は、ガラス基板からの不純物の拡散を防ぐために設けられる。本実施形態では、SiH4、NH3、N2Oの材料ガスを用いて作製される酸化窒化ケイ素膜(厚さ:100nm程度)を、下層の第1下地膜202として形成し、その上に、有機系シラン(TEOS等)および酸素を材料ガスとして第2の下地膜(厚さ:100nm程度)203を形成する。次に、厚さが20〜80nm程度、例えば40nmの真性(I型)の非晶質ケイ素膜(a−Si膜)204をプラズマCVD法などによって成膜する。
次に、図3(A)に示すように、a−Si膜204表面上に微量のニッケル205を添加する。ニッケル205の添加は、ニッケルを溶解した溶液をa−Si膜204の上に保持し、スピナーを用いて溶液を基板201上に均一に延ばした後、乾燥させることにより行う。本実施形態では、溶質として酢酸ニッケルを用い、溶媒として水を用い、溶液中のニッケル濃度は5ppmとなるように設定する。添加する触媒元素の量は極微量であり、a−Si膜204の表面における触媒元素濃度は、全反射蛍光X線分析(TRXRF)法により管理される。本実施形態では、5×1012atoms/cm2程度である。なお、触媒元素を添加する前に、スピン塗布時のa−Si膜204の表面における濡れ性を向上させる目的で、オゾン水等でa−Si膜204の表面をわずかに酸化させてもよい。
続いて、不活性雰囲気下、例えば窒素雰囲気にて、基板201に対して第1の加熱処理を行う。例えば、530〜620℃の温度で20分〜8時間のアニール処理を行う。本実施形態では、一例として、560℃で3時間の加熱処理を行う。第1の加熱処理において、a−Si膜104の表面に添加されたニッケルがa−Si膜204に拡散するとともに、ニッケルのシリサイド化が起こり、それを核としてa−Si膜204の結晶化が進行する。その結果、a−Si膜204は結晶化され、結晶質ケイ素膜204aとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるRTA(Rapid Thermal Annealing)装置で結晶化を行ってもよい。このようにして得られた結晶質ケイ素膜204aの結晶面配向は、主に〈111〉晶帯面で構成された複数の結晶ドメインを有している。これらの結晶ドメインでは、〈111〉晶帯面の中でも、特に(110)面配向と(211)面配向とで全体の50%以上の領域が占められている。また、結晶ドメイン(ほぼ同一の面方位領域)のドメイン径は、2〜10μmとなっている。
続いて、図3(B)に示すように、加熱処理により得られた結晶質ケイ素膜204aにレーザー光207を照射することで、この結晶質ケイ素膜204aをさらに再結晶化し、結晶性を向上させた結晶質ケイ素膜204bを形成する。このときのレーザー光としては、XeClエキシマレーザー(波長308nm、パルス幅40nsec)やKrFエキシマレーザー(波長248nm)が適用できる。このときのレーザー光207のビームサイズは、基板201表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の再結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、結晶質ケイ素膜204aの任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。本実施形態では、レーザー光207の照射エネルギー密度300〜500mJ/cm2、例えば400mJ/cm2で照射する。また、本実施形態では、ビームサイズは基板201表面で150mm×1mmの長尺形状となるように成型されており、長尺方向に対して垂直方向に0.05mmのステップ幅で順次走査を行う。すなわち、結晶質ケイ素膜204aの任意の一点において、計20回のレーザー照射が行われることになる。このときのレーザー光のエネルギーは、低すぎると結晶性改善効果が小さく、高すぎると前工程で得られた結晶質ケイ素膜204aの結晶状態がリセットされてしまうため、適切な範囲に設定する必要がある。このようにして、固相結晶化により得られた結晶質ケイ素膜204aは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶質ケイ素膜204bとなる。なお、このレーザー照射工程後においても、レーザー照射前の結晶面配向及び結晶ドメイン状態はそのまま維持され、EBSP測定において大きな変化は見られない。ただし、結晶質ケイ素膜204b表面にはリッジが発生しており、その平均表面粗さRaは4〜9nmとなっている。
この後、結晶質ケイ素膜204bの不要な部分を除去して素子間分離を行う。これにより、図3(C)に示すように、後にTFTの活性領域(ソースおよびドレイン領域、チャネル領域)となる島状の結晶質ケイ素膜(半導体層)207が形成される。本実施形態では、半導体層207の平面的な形状は、図1(A)の半導体層11aのように凸形となっている。
次に、活性領域となる半導体層207を覆うように、厚さが20〜150nm、ここでは100nmの酸化ケイ素膜をゲート絶縁膜208として形成する。本実施形態では、酸化ケイ素膜208は、原料とするTEOS(Tetra Ethoxy Ortho Silicate)と酸素とを用いて、RFプラズマCVD法で分解し、堆積させることができる。このとき、基板温度を150〜600℃、好ましくは300〜450℃とする。あるいは、基板温度を350〜600℃、好ましくは400〜550℃とし、原料とするTEOSとオゾンガスとを用いて、減圧CVD法もしくは常圧CVD法によって形成できる。ゲート絶縁膜208を形成した後、ゲート絶縁膜208のバルク特性および結晶質ケイ素膜\ゲート絶縁膜の界面特性を向上するために、不活性ガス雰囲気下でアニールを行ってもよい。
続いて、スパッタリング法によって、厚さが300〜600nmの高融点メタル膜を形成する。本実施形態では、タングステン(W)膜(厚さ:例えば450nm)を形成する。この後、タングステン膜をパターニングして、ゲート電極209を形成する。このときの平面状態としては、図1(A)に示すように、ゲート電極209(図1(A)におけるゲート電極12)から半導体層207(図1(A)における半導体層11a)のそれぞれの凸部がはみ出た状態となっている。
次に、図3(D)に示すように、イオンドーピング法によって、ゲート電極209をマスクとして半導体層207にp型を付与する不純物(ホウ素)210を注入する。ドーピングガスとして、ジボラン(B2H6)を用い、加速電圧を40kV〜80kV、例えば65kVとし、ドーズ量は1×1015〜1×1016cm-2、例えば5×1015cm-2とする。この工程により半導体層207において、ゲート電極209に覆われていない領域にはホウ素210が注入され、後のソースおよびドレイン領域212が形成される。また、ゲッタリング領域となる領域213にも同様にホウ素がドーピングされる。また、ゲート電極209にマスクされホウ素210が注入されない領域は、後にTFTのチャネル領域211となる。
続いて、図3(E)に示すように、ソースおよびドレイン領域212を覆うように、ゲート電極209及びゲート絶縁膜208の上にレジストからなるマスク214を形成する。このとき、X−X’断面方向においては、半導体層207が完全にマスク214で覆われており、Y−Y’断面方向においては、ゲート電極109の一部が露出するようにマスク214が設けられている。従って、半導体層207のうちゲッタリング領域となる領域213のみが露呈している。
この後、イオンドーピング法によって、半導体層207にn型不純物(リン)215を注入する。ドーピングガスとして、フォスフィン(PH3)を用い、加速電圧を60〜90kV、例えば80kV、ドーズ量を1×1015〜1×1016cm-2、例えば5×1015cm-2とする。ここで、リンはゲッタリング元素として用いられ、半導体層207において、領域213のみにリン215が注入されて、ゲッタリング領域216となる。ゲッタリング元素として、n型不純物元素以外に、Ar、Kr、Xeから選ばれた一種または複数種類の希ガス元素を用いてもよい。この場合、希ガスそのものを材料ガスとして用い、同様にイオンドーピングを行えばよい。また、ドーピング条件は、ゲッタリング領域216のリン215の濃度が、1×1019〜3×1021atoms/cm3となるように設定されることが好ましい。本実施形態では、ゲッタリング領域216に電気信号を入力しないため、ゲッタリング領域は、ドーピングによって結晶性が完全に破壊されて非晶質化されており、後の熱処理工程でも回復しないような状態であっても構わない。
次に、不活性雰囲気下、例えば窒素雰囲気にて基板201に対して第2の加熱処理を行う。本実施形態では、窒素雰囲気中にて500℃から600℃の温度で30分から8時間、例えば550℃で2時間の熱処理を行う。このとき、図3(F)に示すように、ゲッタリング領域216にドーピングされたリンおよびホウ素と、それぞれのドーピング時に生じた格子欠陥等が、チャネル領域211に存在しているニッケルを、チャネル領域211からゲッタリング領域216へと、矢印217で示される方向に移動させる。第2の加熱処理工程により、ゲッタリング領域216にはニッケルが移動してくるため、ゲッタリング領域216におけるニッケル濃度は、1×1018/cm3以上となる。これにより、TFT半導体層のチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部において残留している触媒元素を効率よくゲッタリングでき、触媒元素の偏析によるリーク電流の発生を抑制することができる。
また、第2の加熱処理工程により、ソースおよびドレイン領域212にドーピングされたp型不純物(ホウ素)の活性化も同時に行われる。その結果、ソースおよびドレイン領域212のシート抵抗値は、1〜1.5kΩ/□程度となる。
続いて、図3(G)に示すように、厚さが400〜900nm程度の酸化ケイ素膜あるいは窒化ケイ素膜を層間絶縁膜218として形成する。酸化ケイ素膜は、原料であるTEOSと酸素とを用いてプラズマCVD法、もしくはTEOSとオゾンガスとを用いて減圧CVD法あるいは常圧CVD法によって形成すると、段差被覆性に優れた良好な層間絶縁膜218が得られる。また、層間絶縁膜218として、SiH4とNH3とを原料ガスとしてプラズマCVD法で窒化ケイ素膜を形成してもよい。この場合、活性領域/ゲート絶縁膜の界面へ水素原子を供給し、TFT特性を劣化させる不対結合手を低減する効果がある。
次に、層間絶縁膜218にコンタクトホールを形成して、金属材料、例えば、窒化チタンおよびアルミニウムの二層膜によってTFTの電極および配線219を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。
最後に、窒素雰囲気あるいは水素雰囲気で350℃、1時間のアニールを行い、図3(G)に示す薄膜トランジスタ220を完成させる。さらに必要に応じて、薄膜トランジスタ220を保護する目的で、薄膜トランジスタ220上に窒化ケイ素膜などからなる保護膜を設けてもよい。
上記方法で作製された薄膜トランジスタ220は、電界効果移動度が120〜150cm2/Vs程度、閾値電圧が−1.5V程度と高性能であるにもかかわらず、従来の方法で作製されたTFTで頻繁に見られたTFTオフ動作時のリーク電流の異常な増大が全く無く、単位W当たり0.数pA以下と非常に低いリーク電流値を安定して示す。この値は、触媒元素を用いずに作製した従来のTFTと比べても全く差が無いものであり、製造歩留まりを大きく向上することができる。また、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、特性劣化はほとんど見られず、従来のTFTと比べて非常に高い信頼性を有する。
本実施形態において、一部の工程を変更することで、図1(B)に示すようなゲッタリング領域に電気信号を入力する構成に、簡単に変更することができる。この場合には、図3(D)に示すホウ素210のドーピング工程において、フォトレジストマスクにより後のゲッタリング領域213のみを覆って、領域213にホウ素がドーピングされないようにする。また、図3(E)において、領域213にリンをドープしてn型化させることにより、ゲッタリング領域216を形成する。この後、第2の加熱処理工程において、ゲッタリング領域216も同時に活性化する。さらに、図3(F)において、ゲッタリング領域216の上にもコンタクトホールを形成し、ソースおよびドレイン領域212の上に電極および配線219を形成する工程と同様に、ゲッタリング領域216の上にも電極および配線219を形成すればよい。
(第3実施形態)
以下、本発明による装置の第4の実施形態を説明する。本実施形態の装置は、同一基板上にpチャネル型TFTおよびnチャネル型TFTを備えている。本実施形態におけるTFTは、アクティブマトリクス型液晶表示装置の周辺駆動回路や、一般の薄膜集積回路を形成するnチャネル型TFTおよびpチャネル型TFTを相補型に構成したCMOS構造の回路などに適用できる。
図面を参照しながら、本実施形態の装置を作製する方法を説明する。
図4は(A)〜(C)は、nチャネル型TFTおよびpチャネル型TFTの各作製工程を示す平面図である。図5および図6は、nチャネル型TFTおよびpチャネル型TFTのそれぞれの作製工程における、図4(C)に示すA−A’ライン、B−B’ライン及びC−C’ラインでそれぞれ切った断面図である。
図面では、簡単のため、pチャネル型およびnチャネル型TFTをそれぞれ1つずつ示すが、典型的にはそれぞれ複数個のpチャネル型およびnチャネル型TFTが同一基板上に形成される。
まず、基板301を用意する。基板301には低アルカリガラス基板や石英基板を用いることができる。本実施形態では、基板301として低アルカリガラス基板を用いる。この場合、ガラス歪み点よりも10〜20℃程度低い温度であらかじめ熱処理しておいても良い。基板301の主面には、基板301からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、下層の第1下地膜302として、例えばSiH4、NH3、N2Oの材料ガスを用いてプラズマCVD法で作製される酸化窒化ケイ素膜を形成し、その上にTEOSおよび酸素を材料ガスとしてプラズマCVD法により酸化ケイ素膜からなる第2の下地膜303を形成する。このときの第1下地膜302の酸化窒化ケイ素膜の厚さは25〜200nm、例えば50nmとし、第2下地膜303の酸化ケイ素膜の厚さは25〜300nm、例えば100nmとする。
次に、非晶質構造を有するケイ素膜(a−Si膜)304を、プラズマCVD法やスパッタ法などの公知の方法で形成する。ケイ素膜304の厚さは20〜150nm、好ましくは30〜80nmとする。本実施形態では、プラズマCVD法で非晶質ケイ素膜(厚さ:50nm)を形成する。また、本実施形態では、マルチチャンバー型のプラズマCVD装置を用い、下地膜302、303と非晶質ケイ素膜304とを大気雰囲気に晒さないで連続形成した。このようにすることで、下地膜とa−Si膜との界面(TFTではバックチャネルとなる)の汚染を防ぐことが可能となり、作製するTFTの特性バラツキやしきい値電圧の変動を低減させることができる。
この後、a−Si膜304の表面に、微量の触媒元素(本実施形態ではニッケル)305を添加する(図5(A))。ニッケル305の添加は、ニッケルを溶解させた溶液をa−Si膜304の上に保持し、スピナーを用いて溶液を基板301上に均一に延ばした後、乾燥させることにより行う。本実施形態では、溶質として酢酸ニッケルを用い、溶媒として水を用い、溶液中のニッケル濃度が8ppmとなるように、上記溶液を調整する。このようにして添加されたa−Si膜304の表面におけるニッケル濃度を全反射蛍光X線分析(TRXRF)法により測定すると、7×1012atoms/cm2程度である。触媒元素をアモルファスシリコン膜に添加する方法としては、触媒元素を含有する溶液を塗布する方法以外に、プラズマドーピング法、蒸着法もしくはスパッタ法等の気相法なども利用することができる。溶液を用いる方法は、触媒元素の添加量の制御が容易であり、ごく微量な添加を行うのも容易である。
続いて、不活性雰囲気下、例えば窒素雰囲気にて基板301に対して加熱処理を行う。加熱処理として、例えば520〜620℃の温度で20分〜8時間のアニール処理を行う。本実施形態では、一例として590℃にて1時間の加熱処理を行う。この加熱処理によって、a−Si膜304の表面に添加されたニッケル305がa−Si膜304に拡散するとともに、ニッケル305のシリサイド化が起こり、それを核としてa−Si膜304の結晶化が進行する。その結果、図5(B)に示すように、a−Si膜304は結晶化され、結晶質ケイ素膜304aとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、急速に昇降温を行うRTA(Rapid Thermal Annealing)装置で結晶化を行ってもよい。このようにして得られた結晶質ケイ素膜304aは、主に〈111〉晶帯面で構成された複数の結晶ドメイン(ほぼ同一の結晶面方位領域)を有する。これらの結晶ドメインでは、〈111〉晶帯面の中でも、特に(110)面配向と(211)面配向とで全体の50%以上の割合が占められている。また、結晶ドメイン(ほぼ同一の面方位領域)のドメイン径は、典型的には2μm以上10μm以下となっている。
次に、図5(C)に示すように、レーザー光306を照射することで、この結晶質ケイ素膜304aをさらに再結晶化し、その結晶性を向上させる。レーザー光306としては、XeClエキシマレーザー(波長308nm、パルス幅40nsec)を用いる。レーザー光306は、350〜500mJ/cm2、例えば400mJ/cm2のエネルギー密度で照射した。ビームサイズは、基板301の表面で150mm×1mmの長尺形状となるように成型されており、長尺方向に対して垂直方向に0.05mmのステップ幅で順次走査を行った。すなわち、結晶質ケイ素膜304aの任意の一点において、計20回のレーザー照射が行われることになる。このようにして、固相結晶化により得られた結晶質ケイ素膜304aは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶性ケイ素膜304bとなる。この時使用できるレーザーとしては、パルス発振型または連続発光型のKrFエキシマレーザー、XeClエキシマレーザー、YAGレーザーまたはYVO4レーザーを用いることができる。結晶化の条件は、TFTの用途や製造条件などに応じて適宜選択すればよい。
その後、結晶質ケイ素膜304bの不要な部分を除去して素子間分離を行う。このときの平面的な形状は、図4(A)に示されるように凸形となるよう構成される。したがって、この工程により、図4(A)および図5(D)に示すように、後にnチャネル型TFTおよびpチャネル型TFTのそれぞれの活性領域(ソースおよびドレイン領域、チャネル領域)となる島状の結晶質ケイ素膜(半導体層)307n、307pが形成される。
ここで、nチャネル型TFTの半導体層307nおよび/またはpチャネル型TFTの半導体層307pの全面に、しきい値電圧を制御する目的で1×1016〜5×1017/cm3程度の低濃度でp型を付与する不純物元素としてホウ素(B)を添加してもよい。ホウ素(B)の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。
次に、半導体層307n、307pを覆うようにゲート絶縁膜308を形成する。本実施形態では、ゲート絶縁膜308として、厚さが20〜150nm、例えば100nmの酸化ケイ素膜を形成する。酸化ケイ素膜は、基板温度を150〜600℃、好ましくは300〜450℃とし、原料とするTEOS(Tetra Ethoxy Ortho Silicate)と酸素と用いてRFプラズマCVD法で分解および堆積させることができる。ゲート絶縁膜308の形成後、ゲート絶縁膜308のバルク特性および結晶性ケイ素膜\ゲート絶縁膜の界面特性を向上するために、不活性ガス雰囲気下でアニールを行ってもよい。また、ゲート絶縁膜308には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
続いて、図4(A)および図5(E)に示すように、スパッタリング法によって高融点メタルを堆積し、これをパターニングすることにより、ゲート電極309n、309pを形成する。このとき、図4(A)に示すように、それぞれの半導体層307n、307pにおける3つの領域(後にソース領域、ドレイン領域およびゲッタリング領域となるそれぞれの領域)が、対応するゲート電極309n、309pから露呈している状態となっている。ゲート電極309n、309pの材料となる高融点メタルとしては、タンタル(Ta)あるいはタングステン(W)、モリブデン(Mo)チタン(Ti)から選ばれた元素、または上記元素を主成分とする合金か、上記元素を組み合わせた合金膜(代表的にはMo−W合金膜、Mo−Ta合金膜)を用いることができる。また、代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。本実施形態では、タングステン(W)を用い、厚さが300〜600nm、例えば450nmの高融点メタルを堆積する。このとき、ゲート電極309n、309pの低抵抗化を図るために、高融点メタルに含まれる不純物濃度を低減させると良い。例えば、酸素濃度を30ppm以下としてスパッタリングすることで20μΩcm以下の比抵抗値を実現することができる。
次に、図5(E)に示すように、ゲート電極309n、309pをマスクとして、イオンドーピング法によって、低濃度の不純物(リン)310を半導体層307n、307pに注入する。ドーピングガスとして、フォスフィン(PH3)を用い、加速電圧を60〜90kV、例えば70kV、ドーズ量を1×1012〜1×1014cm-2、例えば1×1013cm-2とする。この工程により半導体層307n、307pのうち、ゲート電極309n、309pに覆われていない領域は、低濃度のリン310が注入された領域312となり、ゲート電極309n、309pにマスクされて不純物310が注入されない領域は、後にnチャネル型TFTおよびpチャネル型TFTのチャネル領域311n、311pとなる。
次いで、図6(A)に示すように、nチャネル型TFTを形成しようとする領域においては、A−A’方向の断面では、ゲート電極309nを一回り大きく覆い、B−B’方向の断面では、ゲート電極309nの一部が露出するようにフォトレジストによるドーピングマスク313を設ける。また、pチャネル型TFTを形成しようとする領域においては、A−A’方向の断面では、半導体層307pの全体が覆われ、C−C’方向の断面では、ゲート電極309pの一部が露出するようにフォトレジストによるドーピングマスク314を設ける。
その後、レジストマスク313、314をマスクとして、イオンドーピング法によって、それぞれの半導体層307n、307pに不純物(リン)315を注入する。ドーピングガスとして、フォスフィン(PH3)を用い、加速電圧を60〜90kV、例えば80kV、ドーズ量を1×1015〜1×1016cm-2、例えば4×1015cm-2とする。この工程により、nチャネル型TFTの半導体層307nのうち、レジストマスク313から露呈している領域に高濃度に不純物(リン)315が注入される。その結果、nチャネル型TFTのソースおよびドレイン領域となる領域317と、ゲッタリング領域となる領域318とが形成される。また、半導体層307nのうち、レジストマスク313に覆われていて高濃度のリン315がドーピングされなかった領域316は、低濃度にリンが注入された領域として残り、LDD(Lightly Doped Drain)領域となる。一方、pチャネル型TFTの半導体層307pのうち、レジストマスク314から露呈している領域に高濃度に不純物(リン)315が注入され、ゲッタリング領域となる領域319が形成される。ゲッタリング領域318、319におけるn型不純物元素(リン)315の濃度は1×1019〜1×1021/cm3となっている。また、nチャネル型TFTのLDD領域316におけるn型不純物元素(リン)315の濃度は、1×1017〜1×1019/cm3となっており、このような範囲であるときにLDD領域として機能する。LDD領域は、チャネル領域とソースおよびドレイン領域との接合部における電界集中を緩和し、TFTオフ動作時のリーク電流を低減できると共に、ホットキャリアによる劣化を抑えるために設けられる。
次に、レジストマスク313、314を除去した後、図6(B)に示すように、新たにフォトレジストによるマスク320、321を設ける。nチャネル型TFTを形成しようとする領域において、A−A’方向の断面では、半導体層307の全体が覆われ、B−B’方向の断面では、ゲート電極309nの一部が露出するようにレジストマスク320を設ける。また、pチャネル型TFTを形成しようとする領域において、A−A’方向の断面では、半導体層307pおよびゲート電極309pと重ならず、C−C’方向の断面では、ゲッタリング領域319の全体を覆うように、レジストマスク321を設ける。
この後、レジストマスク320、321およびゲート電極309n、309pをマスクとして、イオンドーピング法によってp型を付与する不純物(ホウ素)322を半導体層307n、307pに注入する。ドーピングガスとして、ジボラン(B2H6)を用い、加速電圧を40kV〜80kV、例えば70kVとし、ドーズ量は1×1015〜2×1016cm-2、例えば1×1016cm-2とする。この工程により、pチャネル型TFTの半導体層307pのうち、マスク321またはゲート電極に309pに覆われている領域以外の領域323に高濃度にホウ素322が注入される。その結果、領域323は、先の工程で低濃度に注入されているn型不純物のリン310を反転されるためp型となる。この領域323は、pチャネル型TFTのソースおよびドレイン領域となる。また、マスク321に覆われているゲッタリング領域319、およびゲート電極309pの下にあるチャネル領域311pには、ホウ素322は注入されない。一方、半導体層307nのうち、マスク320またはゲート電極に309nに覆われている領域以外の領域318に高濃度にホウ素322が注入される。その結果、領域318は、先の工程で注入されているn型不純物のリン315が反転されるためp型となる。この領域318は、nチャネル型TFTのゲッタリング領域324となる。
このようにして、簡易に、nチャネル型TFTおよびpチャネル型TFTにおけるゲッタリング領域とソースおよびドレイン領域とを、それぞれの目的に見合った状態で作り分けることができる。このときのnチャネル型TFTのゲッタリング領域324におけるp型不純物元素(ホウ素)322の濃度は1.5×1019〜3×1021/cm3となっている。この後、レジストマスク320、321を除去する。レジストマスク320、321を除去した後の平面状態を図4(B)に示す。
次に、不活性雰囲気下、例えば窒素雰囲気にて基板301に対して第2の加熱処理を行う。第2の加熱処理は、例えばRTA(Rapid Thermal Annealing)を用いて行うことができる。本実施形態では、窒素雰囲気中にて、基板表面に高温の窒素ガスを吹き付け、瞬時に昇降温を行う方式のRTA装置を用いる。第2の加熱処理は、550〜750℃の保持温度で30秒〜15分程度の保持時間、より好ましくは600〜700℃の保持温度で1分〜7分程度の保持時間で行う。本実施形態では、670℃で10分のRTA処理を行う。昇温速度および降温速度としては、ともに100℃/分以上で行うことが好ましく、本実施形態では、250℃/分程度とする。第2の加熱処理は、上記装置以外の装置を用いて、上記条件と異なる条件で行ってもよい。処理条件については、用途や製造条件などに応じて便宜設定すればよい。
第2の熱処理工程により、図6(C)に示すように、半導体層307nにおいては、ソースおよびドレイン領域317にドーピングされているリンが、その領域でのニッケルの固溶度を高め、チャネル領域311nおよびLDD領域316に存在しているニッケルを、チャネル領域からLDD領域、そしてソースおよびドレイン領域317へと、矢印325で示される方向に移動させる。同時に、ゲッタリング領域324に高濃度にドーピングされているリンおよびホウ素と、ホウ素のドーピング時に生じた格子欠陥等が、チャネル領域311nに存在しているニッケルを、チャネル領域からゲッタリング領域324へと、同様に矢印325で示される方向により強力に移動させる。一方、半導体層307pにおいても、ゲッタリング領域319に高濃度にドーピングされているリンが、その領域でのニッケルの固溶度を高め、チャネル領域311pに存在しているニッケルを、チャネル領域からゲッタリング領域319へと、矢印325で示される方向に移動させる。このようにnチャネル型TFTのゲッタリング領域324及びpチャネル型TFTのゲッタリング領域319にニッケルが移動してくるため、これらのゲッタリング領域319、324におけるニッケル濃度は1×1018/cm3以上となる。
また、この第2の加熱処理工程により、上記ゲッタリングが行われるとともに、nチャネル型TFTのソースおよびドレイン領域317、ゲッタリング領域324、LDD領域316、pチャネル型TFTのゲッタリング領域319にドーピングされたn型不純物(リン)と、pチャネル型TFTのソースおよびドレイン領域323、nチャネル型TFTのゲッタリング領域324にドーピングされたp型不純物(ホウ素)とが活性化される。その結果、nチャネル型TFTのソースおよびドレイン領域317のシート抵抗値、およびpチャネル型TFTのゲッタリング領域319のシート抵抗値は、0.5〜1kΩ/□程度となり、LDD領域316のシート抵抗値は、30〜100kΩ/□となる。また、pチャネル型TFTのソースおよびドレイン領域323のシート抵抗値は、0.7〜1.2kΩ/□程度であり、nチャネル型TFTのゲッタリング領域324のシート抵抗値は、2〜3kΩ/□程度である。
ここで、nチャネル型TFTのゲッタリング領域324は、高濃度のリン315をより高濃度のホウ素322で反転させてp型化されている。そのため、ゲッタリング領域324の抵抗は、同じp型領域であるpチャネル型TFTのソースおよびドレイン領域323の抵抗値より高くなる。本実施形態では、ゲッタリング領域324から定電圧信号を入力できる構成のTFTを形成するが、ゲッタリング領域324を介して多くの電流を流す必要はなく、シート抵抗が上記の値程度であれば、全く問題はない。但し、nチャネル型TFTのゲッタリング領域324の抵抗を下げたい場合には、図6(A)を参照しながら説明したn型不純物のドーピング工程において、nチャネル型TFTのゲッタリング領域318の上をフォトレジストマスクで覆い、n型不純物がドーピングされないようにすればよい。この場合、nチャネル型TFTのゲッタリング領域324には、p型不純物のみがドーピングされるので、ゲッタリング領域324は、pチャネル型TFTのソースおよびドレイン領域323と同等の抵抗値を有する。また、この場合、nチャネル型TFTにおいて、ゲッタリング領域324は、チャネル形成領域311nへのコンタクト機能のみを有することになるので、ゲッタリング作用はもたない。従って、nチャネル型TFTにおけるゲッタリングは、n型不純物がドーピングされたソースおよびドレイン領域317により行われることになる。
次いで、図6(D)に示すように、層間絶縁膜327を形成する。層間絶縁膜327は、例えば窒化ケイ素膜、酸化ケイ素膜、または窒化酸化ケイ素膜である。層間絶縁膜327の厚さは400〜1500nm、代表的には600〜1000nmとする。本実施形態では、厚さが200nmの窒化ケイ素膜326と厚さが700nmの酸化ケイ素膜327とを積層することにより、2層構造の層間絶縁膜327を形成する。2層構造の層間絶縁膜327は、プラズマCVD法により、SiH4とNH3とを原料ガスとして窒化ケイ素膜を形成した後、連続してTEOSとO2とを原料として酸化ケイ素膜を形成することにより得られる。層間絶縁膜327は、上記の構造に限定されるものではなく、他のシリコンを含む絶縁膜の単層または積層構造を有していてもよいし、上層にアクリル等の有機絶縁膜を設けた構造を有していてもよい。
この後、300〜500℃の温度で30分〜4時間程度の熱処理を行い、半導体層307n、307pを水素化させる。この工程は、活性領域/ゲート絶縁膜の界面へ水素原子を供給し、TFT特性を劣化させる不対結合手(ダングリングボンド)を終端化し不活性化する工程である。本実施形態では、水素を約3%含む窒素雰囲気下で、400℃、1時間の熱処理を行う。層間絶縁膜327(特に窒化ケイ素膜326)に含まれる水素の量が十分である場合には、窒素雰囲気で熱処理を行っても効果が得られる。水素化の他の手段としては、プラズマ水素化(プラズマにより励起された水素を用いる)を行ってもよい。
次に、層間絶縁膜327にコンタクトホールを形成して、金属材料、例えば、窒化チタンおよびアルミニウムの二層膜によってTFTの電極および配線328、329、330、331を形成する(図4(C))。特に電極および配線331は、nチャネル型TFTのゲッタリング領域324とpチャネル型TFTのゲッタリング領域319とにコンタクトホールを介して接続される。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。最後に、350℃、1時間のアニールを行い、これにより、図4(C)及び図6(D)に示すnチャネル型薄膜トランジスタ332とpチャネル型薄膜トランジスタ333とが完成する。必要に応じて、ゲート電極309n、309pの上にもコンタクトホールを設けて、配線により必要な電極間を接続する。また、TFTを保護する目的で、それぞれの薄膜トランジスタ332、333の上に窒化ケイ素膜などからなる保護膜を設けてもよい。
上記の方法で作製されたnチャネル型薄膜トランジスタ332の電界効果移動度は200〜250cm2/Vsであり、pチャネル型薄膜トランジスタ333の電界効果移動度は120〜150cm2/Vsであり、いずれも高い値が得られる。また、ゲッタリング領域324、319に接続された配線331から定電圧(本実施形態では0V)の電気信号を入力することにより、nチャネル型薄膜トランジスタ332の閾値電圧は1V±0.2V程度となり、pチャネル型薄膜トランジスタ333の閾値電圧は−1.5V±0.2V程度となり、いずれのTFTもバラツキの少ない安定した閾値電圧を示す。また、本実施形態で作製したnチャネル型薄膜トランジスタ332とpチャネル型薄膜トランジスタ333とを相補的に用いてCMOS構造回路を構成し、インバーターチェーンやリングオシレーター等の回路を形成すると、従来の回路と比べて、信頼性が高く、安定した回路特性を示す。
上記の第1〜第3実施形態では、非晶質半導体膜の前面に触媒元素を添加した後、所定の加熱処理を施すことにより、非晶質半導体膜の結晶化を行っているが、この方法と異なる方法で非晶質半導体膜の結晶化を行ってもよい。
以下、図7(A)〜(E)を参照しながら、非晶質半導体膜の他の結晶化方法について説明する。
まず、上記実施形態と同様に、基板(本実施形態ではガラス基板)401の上に、基板からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、下層の第1下地膜402として窒化ケイ素膜を形成した後、第2の下地膜403として酸化ケイ素膜を形成する。次に、a−Si膜(厚さ:30〜80nm)404を、第1〜第3実施形態におけるa−Si膜の形成方法と同様の方法で形成する。これらの工程は、下地膜402、403と非晶質半導体膜404とを大気解放しないで連続的に形成しても構わない。
次に、下地膜403の上に、酸化ケイ素膜からなるマスク絶縁膜405(厚さ:200nm程度)を形成する。マスク絶縁膜405は、図7(A)に示すように、a−Si膜404に触媒元素を添加するための開口部400を有している。
次に、図7(B)に示すように、重量換算で100ppmの触媒元素(本実施形態ではニッケル)を含む水溶液(酢酸ニッケル水溶液)を基板401の露出表面にスピンコート法で塗布して、触媒元素層406を形成する。このとき、触媒元素406は、マスク絶縁膜405の開口部400において、選択的にa−Si膜404に接触する。この結果、開口部400によって露出された非晶質半導体膜404の表面に、触媒元素添加領域400cが形成される。
本実施形態ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素からなる薄膜(本実施形態の場合はニッケル膜)をa−Si膜404の上に形成する手段をとっても良い。
次に、500〜650℃(好ましくは550〜600℃)の温度で6〜20時間(好ましくは8〜15時間)の加熱処理を行う。本実施形態では、570℃で14時間の加熱処理を行う。その結果、図7(C)に示すように、触媒元素添加領域400cに結晶核が発生し、a−Si膜404における触媒元素添加領域400cがまず結晶化されて、結晶質ケイ素膜404aとなる。さらにこの結晶化された領域404aを起点として、概略基板と平行な方向(矢印407で示した方向)に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質ケイ素膜404bが形成される。このとき、マスク405の上に存在するニッケル406は、マスク膜405に阻まれ、下層のa−Si膜404へは到達しないので、触媒元素添加領域400cに導入されたニッケルのみによりa−Si膜404の結晶化が行われる。また、横方向への結晶成長が到達しない領域は非晶質領域404cとして残る。但し、レイアウトによっては、隣接した開口部より横方向に結晶成長した領域とぶつかり合って境界が生じる場合もあり、この場合、非晶質領域404cは残らない。
マスクとして用いた酸化ケイ素膜405を除去した後、得られた結晶質シリコン膜を、図7(D)で示すようにレーザー光408で照射して、第2〜第4の実施形態と同様に、結晶性を改善してもよい。これにより、横方向に結晶成長した領域404bの結晶質ケイ素膜は、より高品質化され、結晶質ケイ素膜404dとなる。
続いて、横方向に結晶成長した領域404dの結晶質ケイ素膜を所定の形状にエッチングして、後のTFTの結晶質半導体層409を形成する。
この後の工程は、上記実施形態と同様である。これにより、結晶質半導体層409を用いて、より電流駆動能力の高い高性能なTFTを実現することができる。
以上、本発明の実施形態について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
例えば、本発明で対象となる半導体膜としては、前記実施形態で示した純粋なケイ素膜以外に、ゲルマニウムとケイ素との混成膜(シリコン・ゲルマニウム膜)や純粋なゲルマニウム膜も利用できる。
また、ニッケルを導入する方法としては、非晶質ケイ素膜表面にニッケル塩を溶かした溶液を塗布する方法を採用したが、非晶質ケイ素膜を形成する前に、下地膜表面にニッケルを導入し、非晶質ケイ素膜の下層よりニッケルを拡散させて結晶成長を行わせる方法でもよい。また、ニッケルの導入方法としても、様々な手法を用いることができる。例えば、ニッケル塩を溶かせる溶媒としてSOG(スピンオングラス)材料を用い、SiO2膜より拡散させる方法もある。また、スパッタリング法や蒸着法、メッキ法により薄膜形成する方法や、イオンドーピング法により直接導入する方法なども利用できる。
また、上記実施形態では、ゲッタリング工程でリンを用いたが、それ以外にヒ素、アンチモンを利用しても良い。また、ゲッタリングのための希ガス元素としてもアルゴンやクリプトン以外にキセノンでも大きな効果がある。
さらに、前述の一部の実施形態では、ソースおよびドレイン領域とチャネル領域との間にLDD領域を設けたが、このLDD領域は、前述の実施形態のようにゲート電極の外側に設けられるだけでなく、ゲート電極の内側に設けてもよい。このような構成とすることで、TFTオフ動作時のリーク電流の低減効果は薄れるが、ホットキャリア耐性が非常に強くなり、より信頼性の高いTFTが得られる。
また、半導体層に添加するn型不純物元素とp型不純物とのドーピング工程順は、本実施形態に限定されず、適宜決定できる。
また、第1実施形態から第3実施形態は、図1(A)あるいは図1(B)の半導体層を有するTFTを備えているが、代わりに、図1(C)から図1(F)の半導体層を有するTFT、あるいは本発明のコンセプトに準ずる他の構成を有するTFTを備えていてもよい。
上述してきたように、本発明はTFTを含む種々の装置に適用できる。そのような装置の一例は、図8(A)および(B)に示す回路構成を有するアクティブマトリクス基板である。これらのアクティブマトリクス基板は、例えば液晶表示装置に好適に用いられる。
図8(A)は、アナログ駆動を行うための回路構成を示すブロック図である。図8(A)に示す回路構成を有するアクティブマトリクス基板は、ソース側駆動回路50、画素部51およびゲート側駆動回路52を有している。本明細書中において、「駆動回路」はソース側処理回路およびゲート側駆動回路を含めた総称である。
ソース側駆動回路50は、シフトレジスタ50a、バッファ50bおよびサンプリング回路(トランスファゲート)50cを有している。また、ゲート側駆動回路52は、シフトレジスタ52a、レベルシフタ52bおよびバッファ52cを有している。必要であれば、サンプリング回路50cとシフトレジスタ52aとの間にレベルシフタ回路を設けてもよい。
画素部51は複数の画素からなり、その複数の画素のそれぞれがTFT素子を含んでいる。
なお、図示していないが、画素部51を挟んでゲート側駆動回路52の反対側にさらにゲート側駆動回路を設けても良い。
また、図8(B)は、デジタル駆動を行うための回路構成を示すブロック図である。図8(B)に示す回路構成を有するアクティブマトリクス基板は、ソース側駆動回路53、画素部54およびゲート側駆動回路55を有している。デジタル駆動させる場合は、図8(B)に示すように、サンプリング回路の代わりにラッチ(A)53b、ラッチ(B)53cを設ければよい。ソース側駆動回路53は、シフトレジスタ53a、ラッチ(A)53b、ラッチ(B)53c、D/Aコンバータ53dおよびバッファ53eを有している。また、ゲート側駆動回路55は、シフトレジスタ55a、レベルシフタ55bおよびバッファ55cを有している。必要であれば、ラッチ(B)53cとD/Aコンバータ53dとの間にレベルシフタ回路を設けてもよい。
図8(A)および(B)では画素部および駆動回路の構成のみを示しているが、本発明におけるTFTを用いてメモリやマイクロプロセッサをも形成し得る。
本発明は、アクティブマトリクス基板の画素部および駆動回路の両方に適用してもよいし、アクティブマトリクス基板における画素部のみ、あるいは駆動回路などの周辺回路(CMOS回路)のみに適用してもよい。そのようなCMOS回路や画素部はアクティブマトリクス型液晶表示装置や有機EL表示装置に好適に用いられる。従って、本発明は、液晶表示装置や有機EL表示装置を表示部とする電気器具全てに適用可能である。
本発明を適用することができる電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター(リア型またはフロント型)、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。このように、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。
本発明を適用することにより、触媒元素を用いた良好な結晶性を有する結晶質半導体膜を形成することができ、さらに、そのような結晶質半導体膜のうちチャネル形成領域における触媒元素の量をゲッタリングにより十分に低減できる。また、TFTのおけるチャネル形成領域の浮遊電位を安定化できる。その結果、nチャネル型TFTおよびpチャネル型TFTの特性を向上できるので、信頼性の高い、安定した回路特性を有する良好なCMOS駆動回路を実現できる。また、オフ動作時のリーク電流が問題となる画素TFT(スイッチングTFT)や、アナログスイッチ部のサンプリング回路のTFT等でも、触媒元素の偏析によると考えられるリーク電流の発生を十分に抑制することができる。その結果、表示ムラのない良好な表示が可能になる。また表示ムラがない良好な表示であるため、光源を必要以上に使用する必要がなく無駄な消費電力を低減することができ、低消費電力化も可能な電気器具(携帯電話、携帯書籍、ディスプレイ)を実現することができる。