JPH09107104A - コプラナ型薄膜トランジスタ及びその製造方法 - Google Patents
コプラナ型薄膜トランジスタ及びその製造方法Info
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- JPH09107104A JPH09107104A JP26418295A JP26418295A JPH09107104A JP H09107104 A JPH09107104 A JP H09107104A JP 26418295 A JP26418295 A JP 26418295A JP 26418295 A JP26418295 A JP 26418295A JP H09107104 A JPH09107104 A JP H09107104A
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- film
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Abstract
(57)【要約】
【課題】 ＴＦＴ特性がバラツキ、再現性、量産性が悪
い。 【課題解決手段】 ガラス基板１上に形成された半導体
層４と、半導体層４上に形成された１層または２層以上
のゲート絶縁膜と、半導体層４のチャネル領域上のゲー
ト絶縁膜上に形成されたゲート電極７と、半導体層４の
ソース・ドレイン領域８，９のゲート絶縁膜上に形成さ
れたコンタクトホールを介して、半導体層４のソース・
ドレイン領域８，９と電気的に接続されたソース・ドレ
イン電極１２，１３とからなるコプラナ型薄膜トランジ
スタにおいて、少なくとも１層以上のゲート絶縁膜が、
ゲート電極７と同一形状またはそれ以上の大きさで、か
つ半導体層４と同一形状またはそれ以下の大きさである
ものである。
い。 【課題解決手段】 ガラス基板１上に形成された半導体
層４と、半導体層４上に形成された１層または２層以上
のゲート絶縁膜と、半導体層４のチャネル領域上のゲー
ト絶縁膜上に形成されたゲート電極７と、半導体層４の
ソース・ドレイン領域８，９のゲート絶縁膜上に形成さ
れたコンタクトホールを介して、半導体層４のソース・
ドレイン領域８，９と電気的に接続されたソース・ドレ
イン電極１２，１３とからなるコプラナ型薄膜トランジ
スタにおいて、少なくとも１層以上のゲート絶縁膜が、
ゲート電極７と同一形状またはそれ以上の大きさで、か
つ半導体層４と同一形状またはそれ以下の大きさである
ものである。
Description
【０００１】
【発明の属する技術分野】本発明は、特に液晶ディスプ
レイに用いられる、ＴＦＴ特性の良いコプラナ型薄膜ト
ランジスタ及びその製造方法に関するものである。
レイに用いられる、ＴＦＴ特性の良いコプラナ型薄膜ト
ランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】従来のコプラナ型薄膜トランジスタで
は、ゲート電極をマスクとして、半導体層にイオンドー
ピングとシリサイド形成とを自己整合的に行うことがで
き、また、半導体層のチャネル長が短く、Ａｌ（アルミ
ニウム）合金をゲート、ソース及びドレイン電極に適用
しやすく、かつ移動度が高い特徴を有していた。
は、ゲート電極をマスクとして、半導体層にイオンドー
ピングとシリサイド形成とを自己整合的に行うことがで
き、また、半導体層のチャネル長が短く、Ａｌ（アルミ
ニウム）合金をゲート、ソース及びドレイン電極に適用
しやすく、かつ移動度が高い特徴を有していた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
コプラナ型薄膜トランジスタでは、半導体層をゲート絶
縁膜で覆う必要性から、まず、半導体層を島状にパター
ニングしてからゲート絶縁膜を成膜するため、半導体層
が大気中に晒されることになり、半導体層が大気中に晒
されると、ＴＦＴ特性に大きな影響をもつ半導体層とゲ
ート絶縁膜のと界面に酸化膜が成膜されてしまい、ＴＦ
Ｔ特性にバラツキが生じたり、再現性、量産性が悪いと
いう問題点があった。
コプラナ型薄膜トランジスタでは、半導体層をゲート絶
縁膜で覆う必要性から、まず、半導体層を島状にパター
ニングしてからゲート絶縁膜を成膜するため、半導体層
が大気中に晒されることになり、半導体層が大気中に晒
されると、ＴＦＴ特性に大きな影響をもつ半導体層とゲ
ート絶縁膜のと界面に酸化膜が成膜されてしまい、ＴＦ
Ｔ特性にバラツキが生じたり、再現性、量産性が悪いと
いう問題点があった。
【０００４】なお、現在、量産の主流である逆スタガ型
構造では、ゲート絶縁膜、半導体層及びチャネル保護層
（エッチングストッパ）を、真空を破らずに順次連続形
成しているが、コプラナ型薄膜トランジスタでは行われ
てはいない。
構造では、ゲート絶縁膜、半導体層及びチャネル保護層
（エッチングストッパ）を、真空を破らずに順次連続形
成しているが、コプラナ型薄膜トランジスタでは行われ
てはいない。
【０００５】本発明は上記のような問題点を解決したも
ので、ＴＦＴ特性のバラツキを小さく、再現性、量産性
が良いコプラナ型薄膜トランジスタ及びその製造方法を
提供することを目的とするものである。
ので、ＴＦＴ特性のバラツキを小さく、再現性、量産性
が良いコプラナ型薄膜トランジスタ及びその製造方法を
提供することを目的とするものである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、絶縁基板上に島状に形成さ
れた半導体層と、該半導体層上に形成された１層または
２層以上のゲート絶縁膜と、上記半導体層のチャネル領
域上のゲート絶縁膜上に形成されたゲート電極と、上記
半導体層のソース・ドレイン領域上のゲート絶縁膜に形
成されたコンタクトホールを介して、半導体層のソース
・ドレイン領域と電気的に接続されたソース・ドレイン
電極とからなるコプラナ型薄膜トランジスタにおいて、
少なくとも１層以上のゲート絶縁膜が、上記ゲート電極
と同一形状またはそれ以上の大きさで、かつ上記半導体
層と同一形状またはそれ以下の大きさであるものであ
る。
に、請求項１記載の発明は、絶縁基板上に島状に形成さ
れた半導体層と、該半導体層上に形成された１層または
２層以上のゲート絶縁膜と、上記半導体層のチャネル領
域上のゲート絶縁膜上に形成されたゲート電極と、上記
半導体層のソース・ドレイン領域上のゲート絶縁膜に形
成されたコンタクトホールを介して、半導体層のソース
・ドレイン領域と電気的に接続されたソース・ドレイン
電極とからなるコプラナ型薄膜トランジスタにおいて、
少なくとも１層以上のゲート絶縁膜が、上記ゲート電極
と同一形状またはそれ以上の大きさで、かつ上記半導体
層と同一形状またはそれ以下の大きさであるものであ
る。
【０００７】請求項２記載の発明は、上記請求項１記載
の発明において、上記半導体層がＳｉＧｅx（０≦ｘ≦
１）、ＳｉＣx（０≦ｘ≦１）、Ｓｉ3Ｎ4-x（０≦ｘ≦
４）、ＳｉＯ2-x（０≦ｘ≦２）の非晶質半導体または
微結晶半導体からなるものである。
の発明において、上記半導体層がＳｉＧｅx（０≦ｘ≦
１）、ＳｉＣx（０≦ｘ≦１）、Ｓｉ3Ｎ4-x（０≦ｘ≦
４）、ＳｉＯ2-x（０≦ｘ≦２）の非晶質半導体または
微結晶半導体からなるものである。
【０００８】請求項３記載の発明は、絶縁基板上に半導
体層と第１のゲート絶縁膜とを真空を破らずに連続形成
する工程と、該半導体層及び第１のゲート絶縁膜を島状
にパターニングする工程と、その島状にパターニングし
た半導体層及び第１のゲート絶縁膜を覆うように第２の
ゲート絶縁膜を形成する工程と、該第２のゲート絶縁膜
上に金属膜を形成し、該金属膜をパターニングしてゲー
ト電極を形成する工程と、該ゲート電極をマスクとし
て、上記半導体層に不純物を注入してソース・ドレイン
領域を形成する工程と、これらを覆うように層間絶縁膜
を形成する工程と、該半導体層のソース・ドレイン領域
上の層間絶縁膜にコンタクトホールを形成する工程と、
該層間絶縁膜上に金属膜を形成し、該金属膜をパターニ
ングしてソース・ドレイン電極を形成する工程とからな
る製造方法である。
体層と第１のゲート絶縁膜とを真空を破らずに連続形成
する工程と、該半導体層及び第１のゲート絶縁膜を島状
にパターニングする工程と、その島状にパターニングし
た半導体層及び第１のゲート絶縁膜を覆うように第２の
ゲート絶縁膜を形成する工程と、該第２のゲート絶縁膜
上に金属膜を形成し、該金属膜をパターニングしてゲー
ト電極を形成する工程と、該ゲート電極をマスクとし
て、上記半導体層に不純物を注入してソース・ドレイン
領域を形成する工程と、これらを覆うように層間絶縁膜
を形成する工程と、該半導体層のソース・ドレイン領域
上の層間絶縁膜にコンタクトホールを形成する工程と、
該層間絶縁膜上に金属膜を形成し、該金属膜をパターニ
ングしてソース・ドレイン電極を形成する工程とからな
る製造方法である。
【０００９】請求項４記載の発明は、絶縁基板上に遮光
膜を形成し、該遮光膜をパターニングする工程と、その
パターニングした遮光膜を覆うように絶縁膜、半導体層
及び少なくとも１層の第１のゲート絶縁膜を真空を破ら
ずに連続形成する工程と、該半導体層及び第１のゲート
絶縁膜を島状にパターニングする工程と、その島状にパ
ターニングした半導体層及び第１のゲート絶縁膜を覆う
ように第２のゲート絶縁膜を形成する工程と、該第２の
ゲート絶縁膜上に金属膜を形成し、該金属膜をパターニ
ングしてゲート電極を形成する工程と、該ゲート電極を
マスクとして、上記半導体層に不純物を注入してソース
・ドレイン領域を形成する工程と、これらを覆うように
層間絶縁膜を形成する工程と、該半導体層のソース・ド
レイン領域上の層間絶縁膜にコンタクトホールを形成す
る工程と、該層間絶縁膜上に金属膜を形成し、該金属膜
をパターニングしてソース・ドレイン電極を形成する工
程とからなる製造方法である。
膜を形成し、該遮光膜をパターニングする工程と、その
パターニングした遮光膜を覆うように絶縁膜、半導体層
及び少なくとも１層の第１のゲート絶縁膜を真空を破ら
ずに連続形成する工程と、該半導体層及び第１のゲート
絶縁膜を島状にパターニングする工程と、その島状にパ
ターニングした半導体層及び第１のゲート絶縁膜を覆う
ように第２のゲート絶縁膜を形成する工程と、該第２の
ゲート絶縁膜上に金属膜を形成し、該金属膜をパターニ
ングしてゲート電極を形成する工程と、該ゲート電極を
マスクとして、上記半導体層に不純物を注入してソース
・ドレイン領域を形成する工程と、これらを覆うように
層間絶縁膜を形成する工程と、該半導体層のソース・ド
レイン領域上の層間絶縁膜にコンタクトホールを形成す
る工程と、該層間絶縁膜上に金属膜を形成し、該金属膜
をパターニングしてソース・ドレイン電極を形成する工
程とからなる製造方法である。
【００１０】以上のように本発明によれば、コプラナ型
薄膜トランジスタにおいて、半導体層と少なくとも１層
の第１のゲート絶縁膜とを真空を破らずに連続形成する
ことにより、半導体層とゲート絶縁膜との界面が大気中
に晒されることがなくなり、ＴＦＴ特性のバラツキが小
さく、再現性、量産性が良い。
薄膜トランジスタにおいて、半導体層と少なくとも１層
の第１のゲート絶縁膜とを真空を破らずに連続形成する
ことにより、半導体層とゲート絶縁膜との界面が大気中
に晒されることがなくなり、ＴＦＴ特性のバラツキが小
さく、再現性、量産性が良い。
【００１１】また、コプラナ型薄膜トランジスタは、ゲ
ート電極をマスクとして、半導体層にイオンドーピング
とシリサイド形成とを行うことにより、半導体層のソー
ス・ドレイン領域を自己整合的に形成することができる
と共に、半導体層のソース・ドレイン領域上にシリサイ
ド層を自己整合的に形成してコンタクト抵抗を小さくす
ることができる。よって、チャネル長が短く、Ａｌ合金
を電極に適用しやすく、かつ移動度の高いコプラナ型薄
膜トランジスタを作製することができる。
ート電極をマスクとして、半導体層にイオンドーピング
とシリサイド形成とを行うことにより、半導体層のソー
ス・ドレイン領域を自己整合的に形成することができる
と共に、半導体層のソース・ドレイン領域上にシリサイ
ド層を自己整合的に形成してコンタクト抵抗を小さくす
ることができる。よって、チャネル長が短く、Ａｌ合金
を電極に適用しやすく、かつ移動度の高いコプラナ型薄
膜トランジスタを作製することができる。
【００１２】
【発明の実施の形態】以下、本発明のコプラナ型薄膜ト
ランジスタ及びその製造方法の実施形態を図１乃至図４
と共に説明する。本発明の第１の実施形態を示すコプラ
ナ型薄膜トランジスタの製造方法を図１と共に説明す
る。図１はコプラナ型薄膜トランジスタの製造工程図で
あり、図１（ａ）において、ガラス基板１上にＴａ（タ
ンタル）をスパッタリング（以下、スパッタと言う）に
より１５００Å堆積した後、そのＴａを島状にパターニ
ングして遮光膜２を形成する。次に、この全面にＳｉＯ
2（酸化シリコン）をスパッタにより２０００Å堆積し
て絶縁膜３を形成する。その後、この基板をインライン
式のＰ−ＣＶＤ装置の一反応室に導入し、絶縁膜３上に
半導体層４としてｉ型ａ−Ｓｉ（ｉ型アモルファスシリ
コン）をＳｉＨ4（シラン）２００ｓｃｃｍ、水素２０
００ｓｃｃｍ、圧力８０Ｐａ、ＲＦパワー１５０Ｗ、基
板温度３００℃の条件を用いて、膜厚４０ｎｍ成膜す
る。次に、真空を破らずに別の反応室へ移し、半導体層
４上に第１のゲート絶縁膜５としてＳｉ3Ｎ4（窒化シリ
コン）をＳｉＨ4１５０ｓｃｃｍ、ＮＨ3（アンモニア）
２００ｓｃｃｍ、Ｎ2（窒素）２０００ｓｃｃｍ、圧力
１１０Ｐａ、ＲＦパワー１０００Ｗ、基板温度３００℃
の条件を用いて、膜厚４０ｎｍ成膜する。その後、半導
体層４及び第１のゲート絶縁膜５をＣＦ（フッ化炭素）
２８０ｓｃｃｍ、Ｏ2（酸素）１２０ｓｃｃｍ、ＰＦパ
ワー５００Ｗの条件のドライエッチングにより、半導体
層４及び第１のゲート絶縁膜５を島状のパターニングす
る。
ランジスタ及びその製造方法の実施形態を図１乃至図４
と共に説明する。本発明の第１の実施形態を示すコプラ
ナ型薄膜トランジスタの製造方法を図１と共に説明す
る。図１はコプラナ型薄膜トランジスタの製造工程図で
あり、図１（ａ）において、ガラス基板１上にＴａ（タ
ンタル）をスパッタリング（以下、スパッタと言う）に
より１５００Å堆積した後、そのＴａを島状にパターニ
ングして遮光膜２を形成する。次に、この全面にＳｉＯ
2（酸化シリコン）をスパッタにより２０００Å堆積し
て絶縁膜３を形成する。その後、この基板をインライン
式のＰ−ＣＶＤ装置の一反応室に導入し、絶縁膜３上に
半導体層４としてｉ型ａ−Ｓｉ（ｉ型アモルファスシリ
コン）をＳｉＨ4（シラン）２００ｓｃｃｍ、水素２０
００ｓｃｃｍ、圧力８０Ｐａ、ＲＦパワー１５０Ｗ、基
板温度３００℃の条件を用いて、膜厚４０ｎｍ成膜す
る。次に、真空を破らずに別の反応室へ移し、半導体層
４上に第１のゲート絶縁膜５としてＳｉ3Ｎ4（窒化シリ
コン）をＳｉＨ4１５０ｓｃｃｍ、ＮＨ3（アンモニア）
２００ｓｃｃｍ、Ｎ2（窒素）２０００ｓｃｃｍ、圧力
１１０Ｐａ、ＲＦパワー１０００Ｗ、基板温度３００℃
の条件を用いて、膜厚４０ｎｍ成膜する。その後、半導
体層４及び第１のゲート絶縁膜５をＣＦ（フッ化炭素）
２８０ｓｃｃｍ、Ｏ2（酸素）１２０ｓｃｃｍ、ＰＦパ
ワー５００Ｗの条件のドライエッチングにより、半導体
層４及び第１のゲート絶縁膜５を島状のパターニングす
る。
【００１３】次に、図１（ｂ）において、この全面に第
２のゲート絶縁膜６としてＳｉＮ4をＳｉＨ4１５０ｓｃ
ｃｍ、ＮＨ3２００ｓｃｃｍ、圧力１１０Ｐａ、ＲＦパ
ワー１０００Ｗ、基板温度３００℃の条件のＰ−ＣＶＤ
により、膜厚約２５０ｎｍ成膜する。
２のゲート絶縁膜６としてＳｉＮ4をＳｉＨ4１５０ｓｃ
ｃｍ、ＮＨ3２００ｓｃｃｍ、圧力１１０Ｐａ、ＲＦパ
ワー１０００Ｗ、基板温度３００℃の条件のＰ−ＣＶＤ
により、膜厚約２５０ｎｍ成膜する。
【００１４】その後、図１（ｃ）において、この全面に
Ｓｉ（シリコン）が２ａｔ％含まれたＡｌ−Ｓｉ合金を
スパッタにより３５００Å堆積した後、そのＡｌ−Ｓｉ
合金をパターニングしてゲート電極７を形成する。次
に、ヒロックの抑制のために、ゲート電極７に陽極酸化
絶縁膜を陽極酸化により、膜厚１０００Å成膜する。そ
の後、ゲート電極７をマスクとして、第１及び第２のゲ
ート絶縁膜５，６をＣＦ4２８０ｓｃｃｍ、Ｈ2（水素）
１２０ｓｃｃｍ、ＲＦパワー５００Ｗの条件のドライエ
ッチングにより、ゲート電極７の領域下のみ残し、他を
取り除く。次に、ゲート電極７をマスクとして、イオン
ドーピング装置により半導体層４にＰＨ3（ホスホニウ
ム）を３０ＫｅＶで１×１０16ｉｏｎ／ｃｍ2イオン注
入して、半導体層４にソース・ドレイン領域８，９を形
成する。
Ｓｉ（シリコン）が２ａｔ％含まれたＡｌ−Ｓｉ合金を
スパッタにより３５００Å堆積した後、そのＡｌ−Ｓｉ
合金をパターニングしてゲート電極７を形成する。次
に、ヒロックの抑制のために、ゲート電極７に陽極酸化
絶縁膜を陽極酸化により、膜厚１０００Å成膜する。そ
の後、ゲート電極７をマスクとして、第１及び第２のゲ
ート絶縁膜５，６をＣＦ4２８０ｓｃｃｍ、Ｈ2（水素）
１２０ｓｃｃｍ、ＲＦパワー５００Ｗの条件のドライエ
ッチングにより、ゲート電極７の領域下のみ残し、他を
取り除く。次に、ゲート電極７をマスクとして、イオン
ドーピング装置により半導体層４にＰＨ3（ホスホニウ
ム）を３０ＫｅＶで１×１０16ｉｏｎ／ｃｍ2イオン注
入して、半導体層４にソース・ドレイン領域８，９を形
成する。
【００１５】その後、図１（ｄ）において、この全面に
層間絶縁膜１０としてＳｉ3Ｎ4をＳｉＨ4１５０ｓｃｃ
ｍ、ＮＨ3２００ｓｃｃｍ、Ｎ2２０００ｓｃｃｍ、圧力
１１０Ｐａ、ＲＦパワー１０００Ｗ、基板温度２７０℃
の条件のＰ−ＣＶＤにより、膜厚約２５０ｎｍ成膜す
る。次に、この全面にＳｎ（スズ）が５ａｔ％含まれた
ＩＴＯをスパッタにより堆積し、そのＩＴＯをエッチン
グして絵素電極１１を形成する。その後、半導体層４の
ソース・ドレイン領域８，９上の層間絶縁膜１０をエッ
チングしてコンタクトホールを形成する。そして、この
全面にバリア層としてＴｉ（チタン）を１５０Å、Ｓｉ
が２ａｔ％含まれたＡｌ−Ｓｉ合金を３５００Åスパッ
タにより連続して堆積し、そのＡｌ−Ｓｉ合金をパター
ニングしてソース・ドレイン電極１２，１３を形成す
る。
層間絶縁膜１０としてＳｉ3Ｎ4をＳｉＨ4１５０ｓｃｃ
ｍ、ＮＨ3２００ｓｃｃｍ、Ｎ2２０００ｓｃｃｍ、圧力
１１０Ｐａ、ＲＦパワー１０００Ｗ、基板温度２７０℃
の条件のＰ−ＣＶＤにより、膜厚約２５０ｎｍ成膜す
る。次に、この全面にＳｎ（スズ）が５ａｔ％含まれた
ＩＴＯをスパッタにより堆積し、そのＩＴＯをエッチン
グして絵素電極１１を形成する。その後、半導体層４の
ソース・ドレイン領域８，９上の層間絶縁膜１０をエッ
チングしてコンタクトホールを形成する。そして、この
全面にバリア層としてＴｉ（チタン）を１５０Å、Ｓｉ
が２ａｔ％含まれたＡｌ−Ｓｉ合金を３５００Åスパッ
タにより連続して堆積し、そのＡｌ−Ｓｉ合金をパター
ニングしてソース・ドレイン電極１２，１３を形成す
る。
【００１６】最後に、図１（ｅ）において、信頼性及び
良品率の向上のために、この全面上に保護膜１４として
ＳｉＮ4を形成して、コプラナ型薄膜トランジスタを作
製する。
良品率の向上のために、この全面上に保護膜１４として
ＳｉＮ4を形成して、コプラナ型薄膜トランジスタを作
製する。
【００１７】以上のような製造方法で作製したコプラナ
型薄膜トランジスタは、チャネル長を従来の１１μｍか
ら５μｍに短縮することができ、そのチャネル幅は１５
μｍであった。この場合の特性を測定すると、ゲート電
圧＋１０Ｖ、ソース・ドレイン間電圧１０Ｖを印加した
ときのオン電流は１．５×１０-6Ａ以上であり、ゲート
電圧−１５Ｖ、ソース・ドレイン間電圧１０Ｖを印加し
たときのオフ電流は１０-12Ａ以下であった。さらに移
動度は約０．７ｃｍ／Ｖｓであり、従来の約１．２倍で
ある。
型薄膜トランジスタは、チャネル長を従来の１１μｍか
ら５μｍに短縮することができ、そのチャネル幅は１５
μｍであった。この場合の特性を測定すると、ゲート電
圧＋１０Ｖ、ソース・ドレイン間電圧１０Ｖを印加した
ときのオン電流は１．５×１０-6Ａ以上であり、ゲート
電圧−１５Ｖ、ソース・ドレイン間電圧１０Ｖを印加し
たときのオフ電流は１０-12Ａ以下であった。さらに移
動度は約０．７ｃｍ／Ｖｓであり、従来の約１．２倍で
ある。
【００１８】このように、ＴＦＴ特性に大きな影響をも
つ半導体層４と第１のゲート絶縁膜５との界面を真空を
破らずに形成することができるため、ＴＦＴ特性のバラ
ツキが小さく、再現性、量産性が良い。
つ半導体層４と第１のゲート絶縁膜５との界面を真空を
破らずに形成することができるため、ＴＦＴ特性のバラ
ツキが小さく、再現性、量産性が良い。
【００１９】次に、本発明の第２の実施形態を示すコプ
ラナ型薄膜トランジスタの製造方法を図２と共に説明す
る。なお、上記第１の実施形態と同一部分は同一符号を
付し、その説明は省略する。
ラナ型薄膜トランジスタの製造方法を図２と共に説明す
る。なお、上記第１の実施形態と同一部分は同一符号を
付し、その説明は省略する。
【００２０】図２はコプラナ型薄膜トランジスタの製造
工程図であり、上記第１の実施形態と相違する点は、半
導体層４にソース・ドレイン領域８，９を形成した後、
以下の製造方法が行われる。
工程図であり、上記第１の実施形態と相違する点は、半
導体層４にソース・ドレイン領域８，９を形成した後、
以下の製造方法が行われる。
【００２１】図２（ｄ）において、半導体層４のソース
・ドレイン領域８，９のコンタクト抵抗を下げるため
に、半導体層４のソース・ドレイン領域８，９上にＭｏ
（モリブデン）をスパッタにより１００Å堆積した後、
そのＭｏをリン酸、酢酸からなるＭｏエッチャントによ
りウエットエッチングして、半導体層４のソース・ドレ
イン領域８，９上にＭｏシリサイド層１５を形成する。
その後の製造方法は、上記第１の実施形態と同様であ
る。
・ドレイン領域８，９のコンタクト抵抗を下げるため
に、半導体層４のソース・ドレイン領域８，９上にＭｏ
（モリブデン）をスパッタにより１００Å堆積した後、
そのＭｏをリン酸、酢酸からなるＭｏエッチャントによ
りウエットエッチングして、半導体層４のソース・ドレ
イン領域８，９上にＭｏシリサイド層１５を形成する。
その後の製造方法は、上記第１の実施形態と同様であ
る。
【００２２】以上のような製造方法で作製したコプラナ
型薄膜トランジスタは、上記第１の実施形態よりもオン
電流が約２０％向上する。
型薄膜トランジスタは、上記第１の実施形態よりもオン
電流が約２０％向上する。
【００２３】次に、本発明の第３の実施形態を示すコプ
ラナ型薄膜トランジスタの製造方法を図３と共に説明す
る。なお、上記第１の実施形態と同一部分には同一符号
を付し、その説明は省略する。
ラナ型薄膜トランジスタの製造方法を図３と共に説明す
る。なお、上記第１の実施形態と同一部分には同一符号
を付し、その説明は省略する。
【００２４】図３はコプラナ型薄膜トランジスタの製造
工程図であり、上記第１の実施形態と相違する点は、第
１の実施形態では、第１及び第２のゲート絶縁膜５，６
をドライエッチングにより、ゲート電極７の領域下のみ
残し、他を取り除いた後、ゲート電極７をマスクとし
て、半導体層４に直接イオンドーピングしていた。
工程図であり、上記第１の実施形態と相違する点は、第
１の実施形態では、第１及び第２のゲート絶縁膜５，６
をドライエッチングにより、ゲート電極７の領域下のみ
残し、他を取り除いた後、ゲート電極７をマスクとし
て、半導体層４に直接イオンドーピングしていた。
【００２５】しかし、半導体層４のソース・ドレイン領
域８，９上の界面特性を改善するために、図３（ｃ）に
おいて、第３の実施形態では、ゲート電極７をマスクと
して、第１及び第２のゲート絶縁膜５，６上から半導体
層４にイオンドーピングする。この場合のイオンドーピ
ング条件は、ＰＨ3を８０ＫｅＶで２×１０16ｉｏｎ／
ｃｍ2をイオン注入して、半導体層４のソース・ドレイ
ン領域８，９を形成する。
域８，９上の界面特性を改善するために、図３（ｃ）に
おいて、第３の実施形態では、ゲート電極７をマスクと
して、第１及び第２のゲート絶縁膜５，６上から半導体
層４にイオンドーピングする。この場合のイオンドーピ
ング条件は、ＰＨ3を８０ＫｅＶで２×１０16ｉｏｎ／
ｃｍ2をイオン注入して、半導体層４のソース・ドレイ
ン領域８，９を形成する。
【００２６】次に、本発明の第４の実施形態を示すコプ
ラナ型薄膜トランジスタの製造方法を図４と共に説明す
る。なお、上記第１の実施形態と同一部分には同一符号
を付し、その説明は省略する。
ラナ型薄膜トランジスタの製造方法を図４と共に説明す
る。なお、上記第１の実施形態と同一部分には同一符号
を付し、その説明は省略する。
【００２７】図４はコプラナ型薄膜トランジスタの製造
工程図であり、上記第１の実施形態と相違する点は、第
１の実施形態では、絶縁膜３をスパッタにより成膜した
が、この場合、絶縁膜３が空気に晒されるため、絶縁膜
３と半導体層４との界面に欠陥が生成され、電荷が蓄積
してＴＦＴ特性に影響を及ぼす場合がある。このため、
第４の実施形態では、絶縁膜３、半導体層４及び第１の
ゲート絶縁膜５を真空を破らずに以下の製造方法で形成
する。
工程図であり、上記第１の実施形態と相違する点は、第
１の実施形態では、絶縁膜３をスパッタにより成膜した
が、この場合、絶縁膜３が空気に晒されるため、絶縁膜
３と半導体層４との界面に欠陥が生成され、電荷が蓄積
してＴＦＴ特性に影響を及ぼす場合がある。このため、
第４の実施形態では、絶縁膜３、半導体層４及び第１の
ゲート絶縁膜５を真空を破らずに以下の製造方法で形成
する。
【００２８】図４（ａ）において、遮光膜２を形成した
基板を、インライン式のＰ−ＣＶＤ装置の一反応室に導
入し、遮光膜２を形成した全面に絶縁膜３としてＳｉＯ
2をＳｉＨ4ガス及びＮ2Ｏ（酸化窒素）から膜厚２００
０Å成膜した後、真空を破らずに別の反応室へ移し、上
記第１の実施形態と同様に、半導体層４を成膜する。
基板を、インライン式のＰ−ＣＶＤ装置の一反応室に導
入し、遮光膜２を形成した全面に絶縁膜３としてＳｉＯ
2をＳｉＨ4ガス及びＮ2Ｏ（酸化窒素）から膜厚２００
０Å成膜した後、真空を破らずに別の反応室へ移し、上
記第１の実施形態と同様に、半導体層４を成膜する。
【００２９】以上のような製造方法で作製したコプラナ
型薄膜トランジスタは、ＴＦＴ特性に大きな影響をもつ
絶縁膜３、半導体層４及び第１のゲート絶縁膜５の界面
を真空を破らずに形成することができるので、上記第１
の実施形態よりも、ＴＦＴ特性のバラツキが小さく、ま
た再現性も良い。また、絶縁膜３のその他の成膜方法と
しては、ＴＥＯＳ（テトラエトキシシラン）を原料ガス
としたＳｉＯ2を用いても良い。
型薄膜トランジスタは、ＴＦＴ特性に大きな影響をもつ
絶縁膜３、半導体層４及び第１のゲート絶縁膜５の界面
を真空を破らずに形成することができるので、上記第１
の実施形態よりも、ＴＦＴ特性のバラツキが小さく、ま
た再現性も良い。また、絶縁膜３のその他の成膜方法と
しては、ＴＥＯＳ（テトラエトキシシラン）を原料ガス
としたＳｉＯ2を用いても良い。
【００３０】また、上記実施形態では、半導体層４がｉ
型ａ−Ｓｉであったが、これ以外に、ＳｉＧｅx（０≦
ｘ≦１）（シリコンゲルマニウム）、ＳｉＣx（０≦ｘ
≦１）（シリコンカーボン）、Ｓｉ3Ｎ4-x（０≦ｘ≦
４）、ＳｉＯ2-x（０≦ｘ≦２）などの非晶質半導体ま
たは微結晶半導体を用いることができる。また、第１及
び第２のゲート絶縁膜５，６と層間絶縁膜１０とをＳｉ
3Ｎ4を用いてＰ−ＣＶＤにより成膜したが、ＳｉＨ4ガ
スとＮ2ＯガスとからのＳｉＯ2またはＴＥＯＳを原料ガ
スとしたＳｉＯ2を用いてＰ−ＣＶＤにより成膜しても
良い、本発明の製造方法で作製した薄膜トランジスタ
は、オン電流が大きいので、１０．４インチＶＧＡの開
口率を、従来の６０％から６５％に改善できたため、明
るくなった。また、移動度の向上によりオン電流が１．
２倍に向上したため、従来、困難であった１７インチの
１２８０×３×１０２４の絵素をもつ、エンジニアリン
グワークステーション用の液晶ディスプレイが作製でき
るようになった。
型ａ−Ｓｉであったが、これ以外に、ＳｉＧｅx（０≦
ｘ≦１）（シリコンゲルマニウム）、ＳｉＣx（０≦ｘ
≦１）（シリコンカーボン）、Ｓｉ3Ｎ4-x（０≦ｘ≦
４）、ＳｉＯ2-x（０≦ｘ≦２）などの非晶質半導体ま
たは微結晶半導体を用いることができる。また、第１及
び第２のゲート絶縁膜５，６と層間絶縁膜１０とをＳｉ
3Ｎ4を用いてＰ−ＣＶＤにより成膜したが、ＳｉＨ4ガ
スとＮ2ＯガスとからのＳｉＯ2またはＴＥＯＳを原料ガ
スとしたＳｉＯ2を用いてＰ−ＣＶＤにより成膜しても
良い、本発明の製造方法で作製した薄膜トランジスタ
は、オン電流が大きいので、１０．４インチＶＧＡの開
口率を、従来の６０％から６５％に改善できたため、明
るくなった。また、移動度の向上によりオン電流が１．
２倍に向上したため、従来、困難であった１７インチの
１２８０×３×１０２４の絵素をもつ、エンジニアリン
グワークステーション用の液晶ディスプレイが作製でき
るようになった。
【００３１】
【発明の効果】以上のように本発明によれば、半導体層
とゲート絶縁膜との界面が大気中に晒されることがなく
なり、ＴＦＴ特性のバラツキが小さく、再現性、量産性
が良い。
とゲート絶縁膜との界面が大気中に晒されることがなく
なり、ＴＦＴ特性のバラツキが小さく、再現性、量産性
が良い。
【００３２】また、半導体層のソース・ドレイン領域を
自己整合的に形成することができると共に、半導体層の
ソース・ドレイン領域上にシリサイドを自己整合的に形
成してコンタクト抵抗を小さくすることができる。よっ
て、チャネル長が短く、Ａｌ合金を電極に適用しやす
く、かつ移動度の高いコプラナ型薄膜トランジスタを作
製することができる。
自己整合的に形成することができると共に、半導体層の
ソース・ドレイン領域上にシリサイドを自己整合的に形
成してコンタクト抵抗を小さくすることができる。よっ
て、チャネル長が短く、Ａｌ合金を電極に適用しやす
く、かつ移動度の高いコプラナ型薄膜トランジスタを作
製することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は本発明の第１の実施形態を示
すコプラナ型薄膜トランジスタの製造工程図である。
すコプラナ型薄膜トランジスタの製造工程図である。
【図２】（ａ）〜（ｆ）は本発明の第２の実施形態を示
すコプラナ型薄膜トランジスタの製造工程図である。
すコプラナ型薄膜トランジスタの製造工程図である。
【図３】（ａ）〜（ｅ）は本発明の第３の実施形態を示
すコプラナ型薄膜トランジスタの製造工程図である。
すコプラナ型薄膜トランジスタの製造工程図である。
【図４】（ａ）〜（ｅ）は本発明の第４実施形態を示す
コプラナ型薄膜トランジスタの製造工程図である。
コプラナ型薄膜トランジスタの製造工程図である。
１ ガラス基板 ２ 遮光膜 ３ 絶縁膜 ４ 半導体層 ５ 第１のゲート絶縁膜 ６ 第２のゲート絶縁膜 ７ ゲート電極 ８ ソース領域 ９ ドレイン領域 １０ 層間絶縁膜 １１ 絵素電極 １２ ソース電極 １３ ドレイン電極 １４ 保護膜 １５ Ｍｏシリサイド層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 緒方 秀武 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (4)
- 【請求項１】 絶縁基板上に島状に形成された半導体層
と、該半導体層上に形成された１層または２層以上のゲ
ート絶縁膜と、上記半導体層のチャネル領域上のゲート
絶縁膜上に形成されたゲート電極と、上記半導体層のソ
ース・ドレイン領域上のゲート絶縁膜に形成されたコン
タクトホールを介して、半導体層のソース・ドレイン領
域と電気的に接続されたソース・ドレイン電極とからな
るコプラナ型薄膜トランジスタにおいて、 少なくとも１層以上のゲート絶縁膜が、上記ゲート電極
と同一形状またはそれ以上の大きさで、かつ上記半導体
層と同一形状またはそれ以下の大きさであることを特徴
とするコプラナ型薄膜トランジスタ。 - 【請求項２】 上記半導体層がＳｉＧｅx（０≦ｘ≦
１）、ＳｉＣx（０≦ｘ≦１）、Ｓｉ3Ｎ4-x（０≦ｘ≦
４）、ＳｉＯ2-x（０≦ｘ≦２）の非晶質半導体または
微結晶半導体からなることを特徴とする請求項１記載の
コプラナ型薄膜トランジスタ。 - 【請求項３】 絶縁基板上に半導体層と第１のゲート絶
縁膜とを真空を破らずに連続形成する工程と、該半導体
層及び第１のゲート絶縁膜を島状にパターニングする工
程と、その島状にパターニングした半導体層及び第１の
ゲート絶縁膜を覆うように第２のゲート絶縁膜を形成す
る工程と、該第２のゲート絶縁膜上に金属膜を形成し、
該金属膜をパターニングしてゲート電極を形成する工程
と、該ゲート電極をマスクとして、上記半導体層に不純
物を注入してソース・ドレイン領域を形成する工程と、
これらを覆うように層間絶縁膜を形成する工程と、該半
導体層のソース・ドレイン領域上の層間絶縁膜にコンタ
クトホールを形成する工程と、該層間絶縁膜上に金属膜
を形成し、該金属膜をパターニングしてソース・ドレイ
ン電極を形成する工程とからなることを特徴とするコプ
ラナ型薄膜トランジスタの製造方法。 - 【請求項４】 絶縁基板上に遮光膜を形成し、該遮光膜
をパターニングする工程と、そのパターニングした遮光
膜を覆うように絶縁膜、半導体層及び第１のゲートの絶
縁膜を真空を破らずに連続形成する工程と、該半導体層
及び第１のゲート絶縁膜を島状にパターニングする工程
と、その島状にパターニングした半導体層及び第１のゲ
ート絶縁膜を覆うように第２のゲート絶縁膜を形成する
工程と、該第２のゲート絶縁膜上に金属膜を形成し、該
金属膜をパターニングしてゲート電極を形成する工程
と、該ゲート電極をマスクとして、上記半導体層に不純
物を注入してソース・ドレイン領域を形成する工程と、
これらを覆うように層間絶縁膜を形成する工程と、該半
導体層のソース・ドレイン領域上の層間絶縁膜にコンタ
クトホールを形成する工程と、該層間絶縁膜上に金属膜
を形成し、該金属膜をパターニングしてソース・ドレイ
ン電極を形成する工程とからなることを特徴とするコプ
ラナ型薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26418295A JPH09107104A (ja) | 1995-10-12 | 1995-10-12 | コプラナ型薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26418295A JPH09107104A (ja) | 1995-10-12 | 1995-10-12 | コプラナ型薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107104A true JPH09107104A (ja) | 1997-04-22 |
Family
ID=17399613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26418295A Pending JPH09107104A (ja) | 1995-10-12 | 1995-10-12 | コプラナ型薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09107104A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112397562A (zh) * | 2020-11-13 | 2021-02-23 | 合肥鑫晟光电科技有限公司 | 一种显示基板及其制备方法、显示装置 |
-
1995
- 1995-10-12 JP JP26418295A patent/JPH09107104A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112397562A (zh) * | 2020-11-13 | 2021-02-23 | 合肥鑫晟光电科技有限公司 | 一种显示基板及其制备方法、显示装置 |
| CN112397562B (zh) * | 2020-11-13 | 2023-09-22 | 合肥鑫晟光电科技有限公司 | 一种显示基板及其制备方法、显示装置 |
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