JPH10189997A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPH10189997A JPH10189997A JP35528496A JP35528496A JPH10189997A JP H10189997 A JPH10189997 A JP H10189997A JP 35528496 A JP35528496 A JP 35528496A JP 35528496 A JP35528496 A JP 35528496A JP H10189997 A JPH10189997 A JP H10189997A
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- channel
- film transistor
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Abstract
(57)【要約】
【課題】 薄膜トランジスタの閾値電圧をイオンドーピ
ングにより効率的且つ正確に調整する。 【解決手段】 まず、絶縁基板０上で下から順にゲート
電極２、ゲート絶縁膜４及び半導体薄膜５を重ねて形成
する。次に、ゲート電極２に整合してパタン化されたチ
ャネルストッパー６を半導体薄膜５の上に形成してチャ
ネル領域ＣＨを確保する。チャネルストッパー６をマス
クとして比較的低加速電圧で不純物のイオンを半導体薄
膜５に注入してソース／ドレイン領域８を設け、薄膜ト
ランジスタを形成する。更に、薄膜トランジスタに接続
する配線１１を形成する。特徴事項として、薄膜トラン
ジスタのチャネル領域ＣＨにチャネルストッパー６を介
して比較的高加速電圧で不純物のイオンを選択的に注入
する工程を行なって、薄膜トランジスタの閾値電圧を制
御する。
ングにより効率的且つ正確に調整する。 【解決手段】 まず、絶縁基板０上で下から順にゲート
電極２、ゲート絶縁膜４及び半導体薄膜５を重ねて形成
する。次に、ゲート電極２に整合してパタン化されたチ
ャネルストッパー６を半導体薄膜５の上に形成してチャ
ネル領域ＣＨを確保する。チャネルストッパー６をマス
クとして比較的低加速電圧で不純物のイオンを半導体薄
膜５に注入してソース／ドレイン領域８を設け、薄膜ト
ランジスタを形成する。更に、薄膜トランジスタに接続
する配線１１を形成する。特徴事項として、薄膜トラン
ジスタのチャネル領域ＣＨにチャネルストッパー６を介
して比較的高加速電圧で不純物のイオンを選択的に注入
する工程を行なって、薄膜トランジスタの閾値電圧を制
御する。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタを
絶縁基板上に集積形成した薄膜半導体装置の製造方法に
関する。より詳しくは、ボトムゲート構造を有する薄膜
トランジスタの作成技術に関する。更に詳しくは、薄膜
トランジスタの閾値電圧制御技術に関する。なお、係る
薄膜半導体装置は例えばアクティブマトリクス型液晶デ
ィスプレイの能動素子基板（駆動基板）として用いられ
る。
絶縁基板上に集積形成した薄膜半導体装置の製造方法に
関する。より詳しくは、ボトムゲート構造を有する薄膜
トランジスタの作成技術に関する。更に詳しくは、薄膜
トランジスタの閾値電圧制御技術に関する。なお、係る
薄膜半導体装置は例えばアクティブマトリクス型液晶デ
ィスプレイの能動素子基板（駆動基板）として用いられ
る。
【０００２】
【従来の技術】まず本発明の背景を明らかにする為に、
図５を参照してアクティブマトリクス型液晶表示装置の
一般的な構成を簡潔に説明する。図示する様に、表示装
置は能動素子基板１０１と対向基板１０２と両者の間に
保持された電気光学物質１０３とを備えたパネル構造を
有する。電気光学物質１０３としては液晶材料などが広
く用いられている。能動素子基板１０１には画素アレイ
部１０４と駆動回路部とが集積形成されている。駆動回
路部は垂直駆動回路１０５と水平駆動回路１０６とに分
かれている。また、能動素子基板１０１の周辺部上端に
は外部接続用の端子部１０７が形成されている。端子部
１０７は配線１０８を介して垂直駆動回路１０５及び水
平駆動回路１０６に接続している。画素アレイ部１０４
には行状のゲート配線１０９と列状の信号配線１１０が
形成されている。両配線の交差部には画素電極１１１と
これを駆動する薄膜トランジスタ１１２が形成されてい
る。この薄膜トランジスタ１１２は例えばＮチャネル型
である。場合によっては、リーク電流を抑制する為にＬ
ＤＤ構造が採用される。薄膜トランジスタ１１２のゲー
ト電極は対応するゲート配線１０９に接続され、ドレイ
ン領域は対応する画素電極１１１に接続され、ソース領
域は対応する信号配線１１０に接続している。ゲート配
線１０９は垂直駆動回路１０５に接続する一方、信号配
線１１０は水平駆動回路１０６に接続している。これら
の垂直駆動回路１０５や水平駆動回路１０６は例えばＣ
ＭＯＳ回路構成を有しており、Ｎチャネル型及びＰチャ
ネル型の薄膜トランジスタが集積形成される。なお、場
合によってはＮチャネル型の薄膜トランジスタは耐圧を
確保する為にＬＤＤ構造が採用される。
図５を参照してアクティブマトリクス型液晶表示装置の
一般的な構成を簡潔に説明する。図示する様に、表示装
置は能動素子基板１０１と対向基板１０２と両者の間に
保持された電気光学物質１０３とを備えたパネル構造を
有する。電気光学物質１０３としては液晶材料などが広
く用いられている。能動素子基板１０１には画素アレイ
部１０４と駆動回路部とが集積形成されている。駆動回
路部は垂直駆動回路１０５と水平駆動回路１０６とに分
かれている。また、能動素子基板１０１の周辺部上端に
は外部接続用の端子部１０７が形成されている。端子部
１０７は配線１０８を介して垂直駆動回路１０５及び水
平駆動回路１０６に接続している。画素アレイ部１０４
には行状のゲート配線１０９と列状の信号配線１１０が
形成されている。両配線の交差部には画素電極１１１と
これを駆動する薄膜トランジスタ１１２が形成されてい
る。この薄膜トランジスタ１１２は例えばＮチャネル型
である。場合によっては、リーク電流を抑制する為にＬ
ＤＤ構造が採用される。薄膜トランジスタ１１２のゲー
ト電極は対応するゲート配線１０９に接続され、ドレイ
ン領域は対応する画素電極１１１に接続され、ソース領
域は対応する信号配線１１０に接続している。ゲート配
線１０９は垂直駆動回路１０５に接続する一方、信号配
線１１０は水平駆動回路１０６に接続している。これら
の垂直駆動回路１０５や水平駆動回路１０６は例えばＣ
ＭＯＳ回路構成を有しており、Ｎチャネル型及びＰチャ
ネル型の薄膜トランジスタが集積形成される。なお、場
合によってはＮチャネル型の薄膜トランジスタは耐圧を
確保する為にＬＤＤ構造が採用される。
【０００３】上述した様に、薄膜半導体装置はアクティ
ブマトリクス型の液晶ディスプレイなどに用いられてお
り、現在盛んに開発が行なわれている。薄膜トランジス
タの活性層として用いられる半導体薄膜には多結晶シリ
コンと非晶質シリコンとがある。多結晶シリコン薄膜ト
ランジスタは小型で高精細のカラー液晶ディスプレイを
作成することができる。透明な基板上に薄膜トランジス
タを集積形成する為、従来の半導体技術では電極や抵抗
材料としてのみ活用されていた多結晶シリコンを活性層
として用いており、高密度設計が可能な高性能の薄膜ト
ランジスタを実現できる。同時に、従来は外付けのＩＣ
を用いていた周辺駆動回路部を、画素アレイ部と同一基
板上に同一プロセスで形成することが可能になる。多結
晶シリコンは移動度が大きく薄膜トランジスタの電流駆
動能力を高くできるので、高速駆動が必要な周辺駆動回
路部を画素アレイ部と同一基板上に同時に作り込むこと
ができる。多結晶シリコン薄膜トランジスタにはトップ
ゲート構造とボトムゲート構造とがある。前者は、絶縁
基板の上に半導体薄膜を成膜した後、その上にゲート絶
縁膜を介してゲート電極を形成する。後者は逆に、絶縁
基板の上にゲート電極を形成した後、その上にゲート絶
縁膜を介して半導体薄膜を成膜する。薄膜半導体装置の
低温プロセス化にはボトムゲート構造が適しており、現
在盛んに開発が進められている。
ブマトリクス型の液晶ディスプレイなどに用いられてお
り、現在盛んに開発が行なわれている。薄膜トランジス
タの活性層として用いられる半導体薄膜には多結晶シリ
コンと非晶質シリコンとがある。多結晶シリコン薄膜ト
ランジスタは小型で高精細のカラー液晶ディスプレイを
作成することができる。透明な基板上に薄膜トランジス
タを集積形成する為、従来の半導体技術では電極や抵抗
材料としてのみ活用されていた多結晶シリコンを活性層
として用いており、高密度設計が可能な高性能の薄膜ト
ランジスタを実現できる。同時に、従来は外付けのＩＣ
を用いていた周辺駆動回路部を、画素アレイ部と同一基
板上に同一プロセスで形成することが可能になる。多結
晶シリコンは移動度が大きく薄膜トランジスタの電流駆
動能力を高くできるので、高速駆動が必要な周辺駆動回
路部を画素アレイ部と同一基板上に同時に作り込むこと
ができる。多結晶シリコン薄膜トランジスタにはトップ
ゲート構造とボトムゲート構造とがある。前者は、絶縁
基板の上に半導体薄膜を成膜した後、その上にゲート絶
縁膜を介してゲート電極を形成する。後者は逆に、絶縁
基板の上にゲート電極を形成した後、その上にゲート絶
縁膜を介して半導体薄膜を成膜する。薄膜半導体装置の
低温プロセス化にはボトムゲート構造が適しており、現
在盛んに開発が進められている。
【０００４】
【発明が解決しようとする課題】薄膜半導体装置を製造
する上で、薄膜トランジスタの閾値電圧を所望の値に制
御することが重要である。閾値電圧の制御方法として従
来からチャネルドープが知られている。これは、薄膜ト
ランジスタのチャネル領域に不純物を所望の濃度でドー
ピングし、閾値電圧をシフトさせる方法である。しかし
ながら、このチャネルドープは全ての薄膜トランジスタ
のチャネル領域に一括照射で不純物を注入する為、Ｎチ
ャネル型及びＰチャネル型の薄膜トランジスタ共に閾値
電圧がシフトしてしまう。Ｎチャネル型の薄膜トランジ
スタのみにＬＤＤ構造を採用した場合、Ｎチャネル型と
Ｐチャネル型では元々閾値電圧が異なる。この場合、Ｎ
チャネル型とＰチャネル型で別々に閾値電圧を調整した
い場合があるにも関わらず、従来のチャネルドープでは
これが困難であった。また、不純物をイオン化して電界
加速しチャネル領域に注入する方法（イオンドープ）で
は微量なドープ量の制御が困難であり、閾値電圧の調整
を精度よく行なえなかった。
する上で、薄膜トランジスタの閾値電圧を所望の値に制
御することが重要である。閾値電圧の制御方法として従
来からチャネルドープが知られている。これは、薄膜ト
ランジスタのチャネル領域に不純物を所望の濃度でドー
ピングし、閾値電圧をシフトさせる方法である。しかし
ながら、このチャネルドープは全ての薄膜トランジスタ
のチャネル領域に一括照射で不純物を注入する為、Ｎチ
ャネル型及びＰチャネル型の薄膜トランジスタ共に閾値
電圧がシフトしてしまう。Ｎチャネル型の薄膜トランジ
スタのみにＬＤＤ構造を採用した場合、Ｎチャネル型と
Ｐチャネル型では元々閾値電圧が異なる。この場合、Ｎ
チャネル型とＰチャネル型で別々に閾値電圧を調整した
い場合があるにも関わらず、従来のチャネルドープでは
これが困難であった。また、不純物をイオン化して電界
加速しチャネル領域に注入する方法（イオンドープ）で
は微量なドープ量の制御が困難であり、閾値電圧の調整
を精度よく行なえなかった。
【０００５】
【課題を解決する為の手段】上述した従来の技術の課題
を解決する為に以下の手段を講じた。即ち、本発明によ
れば、薄膜半導体装置は以下の工程により製造される。
まず、絶縁基板上で下から順に個々のゲート電極、ゲー
ト絶縁膜及び半導体薄膜を重ねて形成する。次に、各ゲ
ート電極に整合してパタン化された保護絶縁膜を該半導
体薄膜の上に形成してチャネル領域を確保する。続い
て、該保護絶縁膜をマスクとして比較的低加速電圧でＮ
型及びＰ型の不純物のイオンを別々に該半導体薄膜に注
入してソース／ドレイン領域を設け、Ｎチャネル薄膜ト
ランジスタ及びＰチャネル薄膜トランジスタを集積的に
形成する。最後に、各薄膜トランジスタを接続する配線
を形成する。特徴事項として、Ｎチャネル薄膜トランジ
スタ及びＰチャネル薄膜トランジスタのうち少くとも片
方のチャネル領域に保護絶縁膜を介して比較的高加速電
圧で不純物のイオンを選択的に注入する工程を行なう。
これにより、Ｎチャネル薄膜トランジスタ及びＰチャネ
ル薄膜トランジスタの閾値電圧を別々に調整する。例え
ば、Ｎチャネル薄膜トランジスタはチャネル領域とソー
ス／ドレイン領域との間により低濃度の不純物領域（Ｌ
ＤＤ領域）が介在し、Ｐチャネル薄膜トランジスタはチ
ャネル領域とソース／ドレイン領域が直接つながってい
る場合、Ｐチャネル薄膜トランジスタ側のチャネル領域
に不純物のイオンを選択的に注入して、Ｐチャネル薄膜
トランジスタの閾値電圧をＮチャネル薄膜トランジスタ
の閾値電圧に合わせて調整する。
を解決する為に以下の手段を講じた。即ち、本発明によ
れば、薄膜半導体装置は以下の工程により製造される。
まず、絶縁基板上で下から順に個々のゲート電極、ゲー
ト絶縁膜及び半導体薄膜を重ねて形成する。次に、各ゲ
ート電極に整合してパタン化された保護絶縁膜を該半導
体薄膜の上に形成してチャネル領域を確保する。続い
て、該保護絶縁膜をマスクとして比較的低加速電圧でＮ
型及びＰ型の不純物のイオンを別々に該半導体薄膜に注
入してソース／ドレイン領域を設け、Ｎチャネル薄膜ト
ランジスタ及びＰチャネル薄膜トランジスタを集積的に
形成する。最後に、各薄膜トランジスタを接続する配線
を形成する。特徴事項として、Ｎチャネル薄膜トランジ
スタ及びＰチャネル薄膜トランジスタのうち少くとも片
方のチャネル領域に保護絶縁膜を介して比較的高加速電
圧で不純物のイオンを選択的に注入する工程を行なう。
これにより、Ｎチャネル薄膜トランジスタ及びＰチャネ
ル薄膜トランジスタの閾値電圧を別々に調整する。例え
ば、Ｎチャネル薄膜トランジスタはチャネル領域とソー
ス／ドレイン領域との間により低濃度の不純物領域（Ｌ
ＤＤ領域）が介在し、Ｐチャネル薄膜トランジスタはチ
ャネル領域とソース／ドレイン領域が直接つながってい
る場合、Ｐチャネル薄膜トランジスタ側のチャネル領域
に不純物のイオンを選択的に注入して、Ｐチャネル薄膜
トランジスタの閾値電圧をＮチャネル薄膜トランジスタ
の閾値電圧に合わせて調整する。
【０００６】本発明によれば、薄膜トランジスタのチャ
ネル領域に保護絶縁膜を介して比較的高加速電圧で不純
物のイオンを選択的に注入することで、薄膜トランジス
タの閾値電圧を制御する。この処理をＮチャネル薄膜ト
ランジスタ及びＰチャネル薄膜トランジスタのいずれか
一方に行なうことで、両者の閾値電圧を別々に調整する
ことが可能になる。
ネル領域に保護絶縁膜を介して比較的高加速電圧で不純
物のイオンを選択的に注入することで、薄膜トランジス
タの閾値電圧を制御する。この処理をＮチャネル薄膜ト
ランジスタ及びＰチャネル薄膜トランジスタのいずれか
一方に行なうことで、両者の閾値電圧を別々に調整する
ことが可能になる。
【０００７】
【発明の実施の形態】以下図面を参照して本発明の最良
な実施形態を詳細に説明する。図１は、本発明に係る薄
膜半導体装置の製造方法の基本的な構成を示す工程図で
ある。ここでは、ボトムゲート構造を有し且つＮチャネ
ル型の薄膜トランジスタを形成している。まず（ａ）に
示す様に、ガラスなどからなる絶縁基板０の上に、Ｓｉ
Ｏ2 膜やＳｉＮx 膜などを約１００ｎｍ乃至２００ｎｍ
の厚みで堆積しバッファ層１とする。次いで、Ａｌ，Ｔ
ａ，Ｍｏ，Ｗ，Ｃｒ又はこれらの合金を１００ｎｍ乃至
２００ｎｍの厚みで成膜し、所定の形状にパタニングし
てゲート電極２に加工する。特に、Ａｌ，Ｔａ，Ｍｏ／
Ｔａなどを用いた場合はその表面を陽極酸化することで
ゲート絶縁膜３を形成できる。次いで、プラズマＣＶＤ
法、常圧ＣＶＤ法、減圧ＣＶＤ法などでＳｉＮx 膜を５
０ｎｍの厚みで堆積し、更に連続的にＳｉＯ2 膜を約２
００ｎｍの厚みで堆積し、ゲート絶縁膜４を形成する。
更に、この上に連続に非晶質シリコンを約３０ｎｍ乃至
８０ｎｍの厚みで成膜し半導体薄膜５を設ける。ここで
プラズマＣＶＤ法を用いた場合は膜中の水素を脱離させ
る為に窒素雰囲気中４００℃乃至４５０℃で２時間程度
のアニールを行なう。この段階でレーザアニールを用い
て非晶質シリコンを結晶化させ、更にパタニングして半
導体薄膜５を薄膜トランジスタの素子領域とする。この
レーザアニールにより、後工程でチャネル領域及びＬＤ
Ｄ領域となる部分が大粒径化される。
な実施形態を詳細に説明する。図１は、本発明に係る薄
膜半導体装置の製造方法の基本的な構成を示す工程図で
ある。ここでは、ボトムゲート構造を有し且つＮチャネ
ル型の薄膜トランジスタを形成している。まず（ａ）に
示す様に、ガラスなどからなる絶縁基板０の上に、Ｓｉ
Ｏ2 膜やＳｉＮx 膜などを約１００ｎｍ乃至２００ｎｍ
の厚みで堆積しバッファ層１とする。次いで、Ａｌ，Ｔ
ａ，Ｍｏ，Ｗ，Ｃｒ又はこれらの合金を１００ｎｍ乃至
２００ｎｍの厚みで成膜し、所定の形状にパタニングし
てゲート電極２に加工する。特に、Ａｌ，Ｔａ，Ｍｏ／
Ｔａなどを用いた場合はその表面を陽極酸化することで
ゲート絶縁膜３を形成できる。次いで、プラズマＣＶＤ
法、常圧ＣＶＤ法、減圧ＣＶＤ法などでＳｉＮx 膜を５
０ｎｍの厚みで堆積し、更に連続的にＳｉＯ2 膜を約２
００ｎｍの厚みで堆積し、ゲート絶縁膜４を形成する。
更に、この上に連続に非晶質シリコンを約３０ｎｍ乃至
８０ｎｍの厚みで成膜し半導体薄膜５を設ける。ここで
プラズマＣＶＤ法を用いた場合は膜中の水素を脱離させ
る為に窒素雰囲気中４００℃乃至４５０℃で２時間程度
のアニールを行なう。この段階でレーザアニールを用い
て非晶質シリコンを結晶化させ、更にパタニングして半
導体薄膜５を薄膜トランジスタの素子領域とする。この
レーザアニールにより、後工程でチャネル領域及びＬＤ
Ｄ領域となる部分が大粒径化される。
【０００８】次に、（ｂ）に示す様に、ＳｉＯ2 膜を約
１００ｎｍ乃至３００ｎｍの厚みで堆積し、ゲート電極
２をマスクとしたセルフアライメントの裏面露光を行な
い、上述したＳｉＯ2 膜をパタニングしてエッチングス
トッパー（保護絶縁膜）６に加工する。ここでＬＤＤ構
造を作成する為のイオン注入を行ない、Ｐ＋イオン７を
絶縁基板０の全面に対して照射する。このイオン注入に
はイオンドーピング装置を用いる。この装置はＮ型の不
純物（例えばＰ）を含む原料ガスをプラズマ化した後質
量分離を行なうことなく電界加速して一斉に絶縁基板０
に対しイオンを照射するものである。このイオン注入で
は、通常加速電圧は半導体薄膜５の膜厚に合わせて５乃
至１０ｋＶを使用する。この後、閾値電圧調整を目的と
して、同じくイオンドーピング装置を用いチャネルスト
ッパー６越しにＰ＋を注入する。この時、加速電圧を４
０ｋＶ乃至５０ｋＶに上げるだけで、Ｐ＋をチャネルス
トッパー６直下の半導体薄膜５の領域に選択的に注入す
ることが可能である。一方、チャネルストッパー６で覆
われていない部分の半導体薄膜５にはＰ＋が注入されず
下方に通過してしまう。この様に、加速電圧を適当に設
定することで、チャネルストッパー６直下の半導体薄膜
５の領域（チャネル領域）のみに所望の不純物を選択的
に注入することができ、これにより閾値電圧を制御可能
である。
１００ｎｍ乃至３００ｎｍの厚みで堆積し、ゲート電極
２をマスクとしたセルフアライメントの裏面露光を行な
い、上述したＳｉＯ2 膜をパタニングしてエッチングス
トッパー（保護絶縁膜）６に加工する。ここでＬＤＤ構
造を作成する為のイオン注入を行ない、Ｐ＋イオン７を
絶縁基板０の全面に対して照射する。このイオン注入に
はイオンドーピング装置を用いる。この装置はＮ型の不
純物（例えばＰ）を含む原料ガスをプラズマ化した後質
量分離を行なうことなく電界加速して一斉に絶縁基板０
に対しイオンを照射するものである。このイオン注入で
は、通常加速電圧は半導体薄膜５の膜厚に合わせて５乃
至１０ｋＶを使用する。この後、閾値電圧調整を目的と
して、同じくイオンドーピング装置を用いチャネルスト
ッパー６越しにＰ＋を注入する。この時、加速電圧を４
０ｋＶ乃至５０ｋＶに上げるだけで、Ｐ＋をチャネルス
トッパー６直下の半導体薄膜５の領域に選択的に注入す
ることが可能である。一方、チャネルストッパー６で覆
われていない部分の半導体薄膜５にはＰ＋が注入されず
下方に通過してしまう。この様に、加速電圧を適当に設
定することで、チャネルストッパー６直下の半導体薄膜
５の領域（チャネル領域）のみに所望の不純物を選択的
に注入することができ、これにより閾値電圧を制御可能
である。
【０００９】（ｃ）に示す様に、ＬＤＤイオン注入後、
Ｎチャネル用のレジストパタン９を作成し、ソース／ド
レイン領域のイオン注入を実行する。例えば、Ｐ＋イオ
ン１０を高ドーズでイオン注入する。これにより、半導
体薄膜５中に高不純物濃度のソース／ドレイン領域８が
形成される。また、チャネルストッパー６の直下に位置
するチャネル領域ＣＨとソース／ドレイン領域８との間
には低不純物濃度のＬＤＤ領域が残される。なお、ＣＭ
ＯＳプロセスの場合は、図に示さないが、Ｐチャネル用
のレジストパタンを形成し、Ｐ型の不純物であるＢ＋イ
オンを注入する。この後、３００℃乃至４００℃程度で
アニールし、ドーパントを活性化させる。
Ｎチャネル用のレジストパタン９を作成し、ソース／ド
レイン領域のイオン注入を実行する。例えば、Ｐ＋イオ
ン１０を高ドーズでイオン注入する。これにより、半導
体薄膜５中に高不純物濃度のソース／ドレイン領域８が
形成される。また、チャネルストッパー６の直下に位置
するチャネル領域ＣＨとソース／ドレイン領域８との間
には低不純物濃度のＬＤＤ領域が残される。なお、ＣＭ
ＯＳプロセスの場合は、図に示さないが、Ｐチャネル用
のレジストパタンを形成し、Ｐ型の不純物であるＢ＋イ
オンを注入する。この後、３００℃乃至４００℃程度で
アニールし、ドーパントを活性化させる。
【００１０】最後に（ｄ）に示す様に、ＳｉＯ2 膜１２
を２００ｎｍ程度の厚みで成膜し、コンタクトホールを
開口した後、Ｍｏ，Ａｌなどの金属膜を２００ｎｍ乃至
４００ｎｍの厚みでスパッタリングし、これをパタニン
グして配線電極１１に加工する。この上に、ＳｉＮx 膜
１３を２００ｎｍ乃至４００ｎｍの厚みで成膜し、窒素
雰囲気中３５０℃で１時間程度水素化アニールを施して
薄膜トランジスタの完成となる。なお、表示用の駆動基
板として用いる場合には、ＳｉＮx 膜１３の上にＩＴＯ
などの透明導電膜からなる画素電極をパタニングする。
この画素電極を薄膜トランジスタのドレイン領域側に接
続すればよい。この様な薄膜半導体装置を用いれば、図
５に示した様なアクティブマトリクス型の表示装置を組
み立てることができる。
を２００ｎｍ程度の厚みで成膜し、コンタクトホールを
開口した後、Ｍｏ，Ａｌなどの金属膜を２００ｎｍ乃至
４００ｎｍの厚みでスパッタリングし、これをパタニン
グして配線電極１１に加工する。この上に、ＳｉＮx 膜
１３を２００ｎｍ乃至４００ｎｍの厚みで成膜し、窒素
雰囲気中３５０℃で１時間程度水素化アニールを施して
薄膜トランジスタの完成となる。なお、表示用の駆動基
板として用いる場合には、ＳｉＮx 膜１３の上にＩＴＯ
などの透明導電膜からなる画素電極をパタニングする。
この画素電極を薄膜トランジスタのドレイン領域側に接
続すればよい。この様な薄膜半導体装置を用いれば、図
５に示した様なアクティブマトリクス型の表示装置を組
み立てることができる。
【００１１】以上説明した様に、本発明に係る薄膜半導
体装置の製造方法では、まず絶縁基板０上で下から順に
ゲート電極２、ゲート絶縁膜４及び半導体薄膜５を重ね
て形成する。この後ゲート電極２に整合してパタン化さ
れたチャネルストッパー（保護絶縁膜）６を半導体薄膜
５の上に形成してチャネル領域ＣＨを確保する。続い
て、チャネルストッパー６をマスクとして比較的低加速
電圧で不純物のイオンを半導体薄膜５に注入してＬＤＤ
領域やソース／ドレイン領域８を設ける。この後薄膜ト
ランジスタに接続する配線電極１１を形成する。特徴事
項として、薄膜トランジスタのチャネル領域ＣＨにチャ
ネルストッパー６を介して比較的高加速電圧で不純物の
イオンを選択的に注入する工程を行なって、薄膜トラン
ジスタの閾値電圧を制御している。
体装置の製造方法では、まず絶縁基板０上で下から順に
ゲート電極２、ゲート絶縁膜４及び半導体薄膜５を重ね
て形成する。この後ゲート電極２に整合してパタン化さ
れたチャネルストッパー（保護絶縁膜）６を半導体薄膜
５の上に形成してチャネル領域ＣＨを確保する。続い
て、チャネルストッパー６をマスクとして比較的低加速
電圧で不純物のイオンを半導体薄膜５に注入してＬＤＤ
領域やソース／ドレイン領域８を設ける。この後薄膜ト
ランジスタに接続する配線電極１１を形成する。特徴事
項として、薄膜トランジスタのチャネル領域ＣＨにチャ
ネルストッパー６を介して比較的高加速電圧で不純物の
イオンを選択的に注入する工程を行なって、薄膜トラン
ジスタの閾値電圧を制御している。
【００１２】図４は図１に示した方法で製造されたＮチ
ャネル薄膜トランジスタの電気特性を示している。Ｎチ
ャネル薄膜トランジスタのゲート電極Ｇ、ソース領域Ｓ
及びドレイン領域Ｄを参考の為模式的に示してある。グ
ラフの横軸はソース領域Ｓから見たゲート電圧Ｖｇｓを
取ってあり、縦軸はドレイン領域Ｄ及びソース領域Ｓ間
に流れるドレイン電流Ｉｄｓを取ってある。グラフから
明らかな様に、チャネルストッパー越しに高加速電圧で
不純物イオンを注入することにより、Ｎチャネル薄膜ト
ランジスタの閾値電圧はデプレッションにシフトしてい
る。なお、イオンドーピングの為の加速電圧は、チャネ
ルストッパーを構成するＳｉＯ2 膜の膜厚に応じて代え
る。また、閾値電圧のシフト量はドーズ量を増減するこ
とで制御可能となる。
ャネル薄膜トランジスタの電気特性を示している。Ｎチ
ャネル薄膜トランジスタのゲート電極Ｇ、ソース領域Ｓ
及びドレイン領域Ｄを参考の為模式的に示してある。グ
ラフの横軸はソース領域Ｓから見たゲート電圧Ｖｇｓを
取ってあり、縦軸はドレイン領域Ｄ及びソース領域Ｓ間
に流れるドレイン電流Ｉｄｓを取ってある。グラフから
明らかな様に、チャネルストッパー越しに高加速電圧で
不純物イオンを注入することにより、Ｎチャネル薄膜ト
ランジスタの閾値電圧はデプレッションにシフトしてい
る。なお、イオンドーピングの為の加速電圧は、チャネ
ルストッパーを構成するＳｉＯ2 膜の膜厚に応じて代え
る。また、閾値電圧のシフト量はドーズ量を増減するこ
とで制御可能となる。
【００１３】図２は、各種の薄膜トランジスタのＶｇｓ
／Ｉｄｓ特性を示すグラフである。Ｎチャネル薄膜トラ
ンジスタ（Ｎｃｈ Ｔｒ）と、Ｐチャネル薄膜トランジ
スタ（Ｐｃｈ Ｔｒ）の閾値電圧は初期的にはほぼ等し
い。即ち、Ｎｃｈ ＴｒとＰｃｈ ＴｒではＶｇｓ／Ｉ
ｄｓ特性のオフ点がほぼ一致している。これに対し、Ｌ
ＤＤ構造を有するＮチャネル薄膜トランジスタ（ＬＤＤ
−Ｎｃｈ Ｔｒ）は、ＬＤＤ領域を設けることでＮｃｈ
Ｔｒよりも閾値電圧が１〜３Ｖ程度エンハンスメント
側にシフトする。ＣＭＯＳ回路を構成する場合、Ｎｃｈ
ＴｒとＰｃｈ Ｔｒを使う。場合によっては、Ｎチャ
ネル薄膜トランジスタの耐圧を確保する為、ＬＤＤ−Ｎ
ｃｈ Ｔｒを用いることがある。この様な場合、Ｐｃｈ
ＴｒとＬＤＤ−Ｎｃｈ Ｔｒではオフ点がずれてしま
う為、ＣＭＯＳ回路を構成する上で障害になる。そこ
で、本発明を使ってＰｃｈ Ｔｒの閾値電圧のみをデプ
レッション側に移してオン電流を確保することが可能に
なる。
／Ｉｄｓ特性を示すグラフである。Ｎチャネル薄膜トラ
ンジスタ（Ｎｃｈ Ｔｒ）と、Ｐチャネル薄膜トランジ
スタ（Ｐｃｈ Ｔｒ）の閾値電圧は初期的にはほぼ等し
い。即ち、Ｎｃｈ ＴｒとＰｃｈ ＴｒではＶｇｓ／Ｉ
ｄｓ特性のオフ点がほぼ一致している。これに対し、Ｌ
ＤＤ構造を有するＮチャネル薄膜トランジスタ（ＬＤＤ
−Ｎｃｈ Ｔｒ）は、ＬＤＤ領域を設けることでＮｃｈ
Ｔｒよりも閾値電圧が１〜３Ｖ程度エンハンスメント
側にシフトする。ＣＭＯＳ回路を構成する場合、Ｎｃｈ
ＴｒとＰｃｈ Ｔｒを使う。場合によっては、Ｎチャ
ネル薄膜トランジスタの耐圧を確保する為、ＬＤＤ−Ｎ
ｃｈ Ｔｒを用いることがある。この様な場合、Ｐｃｈ
ＴｒとＬＤＤ−Ｎｃｈ Ｔｒではオフ点がずれてしま
う為、ＣＭＯＳ回路を構成する上で障害になる。そこ
で、本発明を使ってＰｃｈ Ｔｒの閾値電圧のみをデプ
レッション側に移してオン電流を確保することが可能に
なる。
【００１４】図３を参照して、本発明に係る薄膜半導体
装置の製造方法の別の実施形態を詳細に説明する。な
お、基本的には図１に示した実施形態と同様であり、対
応する部分に対応する参照番号を付して理解を容易にし
ている。本実施形態では、ＬＤＤ−Ｎｃｈ ＴｒとＰｃ
ｈ Ｔｒを同一基板上に集積形成している。まず（ａ）
に示す様に、絶縁基板０の上に各ゲート電極２をパタニ
ング形成する。その上にゲート絶縁膜４を成膜する。例
えば、ＳｉＮx を５０ｎｍ堆積し続けてＳｉＯ2を１０
０ｎｍ堆積してゲート絶縁膜４とする。更にゲート絶縁
膜４の上に半導体薄膜５をパタニング形成する。この半
導体薄膜５は４０ｎｍの厚みを有し、非晶質シリコンを
レーザアニールにより多結晶シリコンに転換したもので
ある。その上に、各ゲート電極２に整合してパタン化さ
れたチャネルストッパー６を形成し、チャネル領域ＣＨ
を確保する。チャネルストッパー６はＳｉＯ2 からなり
その膜厚は２００ｎｍ程度である。ここで、チャネルス
トッパー６をマスクとして比較的低加速電圧でＮ型の不
純物（例えばＰ）のイオンを注入する。これにはイオン
ドーピング装置を用いる。ドーズ量は比較的小さく設定
されており、これにより全ての半導体薄膜５にチャネル
領域ＣＨを除いて低濃度不純物領域が形成される。
装置の製造方法の別の実施形態を詳細に説明する。な
お、基本的には図１に示した実施形態と同様であり、対
応する部分に対応する参照番号を付して理解を容易にし
ている。本実施形態では、ＬＤＤ−Ｎｃｈ ＴｒとＰｃ
ｈ Ｔｒを同一基板上に集積形成している。まず（ａ）
に示す様に、絶縁基板０の上に各ゲート電極２をパタニ
ング形成する。その上にゲート絶縁膜４を成膜する。例
えば、ＳｉＮx を５０ｎｍ堆積し続けてＳｉＯ2を１０
０ｎｍ堆積してゲート絶縁膜４とする。更にゲート絶縁
膜４の上に半導体薄膜５をパタニング形成する。この半
導体薄膜５は４０ｎｍの厚みを有し、非晶質シリコンを
レーザアニールにより多結晶シリコンに転換したもので
ある。その上に、各ゲート電極２に整合してパタン化さ
れたチャネルストッパー６を形成し、チャネル領域ＣＨ
を確保する。チャネルストッパー６はＳｉＯ2 からなり
その膜厚は２００ｎｍ程度である。ここで、チャネルス
トッパー６をマスクとして比較的低加速電圧でＮ型の不
純物（例えばＰ）のイオンを注入する。これにはイオン
ドーピング装置を用いる。ドーズ量は比較的小さく設定
されており、これにより全ての半導体薄膜５にチャネル
領域ＣＨを除いて低濃度不純物領域が形成される。
【００１５】次に（ｂ）に示す様に、Ｎチャネル用のレ
ジスト９をパタニング形成する。即ち、ＬＤＤ−Ｎｃｈ
Ｔｒのチャネルストッパー６を含む領域をレジスト９
で被覆する。この時、Ｐｃｈ Ｔｒは全部をレジスト９
で被覆しておく。この後、イオンドーピングによりＮ型
の不純物（例えばＰ）を比較的低加速電圧で且つ比較的
高ドーズ量でイオンドーピングする。これにより、ＬＤ
Ｄ−Ｎｃｈ Ｔｒのソース／ドレイン領域８が形成され
る。なお、チャネル領域ＣＨとソース／ドレイン領域８
との間により低濃度の不純物領域が残されることにな
り、この部分がＬＤＤ領域となる。
ジスト９をパタニング形成する。即ち、ＬＤＤ−Ｎｃｈ
Ｔｒのチャネルストッパー６を含む領域をレジスト９
で被覆する。この時、Ｐｃｈ Ｔｒは全部をレジスト９
で被覆しておく。この後、イオンドーピングによりＮ型
の不純物（例えばＰ）を比較的低加速電圧で且つ比較的
高ドーズ量でイオンドーピングする。これにより、ＬＤ
Ｄ−Ｎｃｈ Ｔｒのソース／ドレイン領域８が形成され
る。なお、チャネル領域ＣＨとソース／ドレイン領域８
との間により低濃度の不純物領域が残されることにな
り、この部分がＬＤＤ領域となる。
【００１６】最後に（ｃ）に示す様に、使用済みとなっ
た先のレジスト９を除去した後、改めてフォトリソグラ
フィによりＬＤＤ−Ｎｃｈ Ｔｒのみをレジスト９ａで
被覆する。ここで、Ｐ型の不純物（例えばＢ）を５乃至
１０ｋＶ程度の低加速電圧でイオンドーピングし、Ｐｃ
ｈ Ｔｒのソース／ドレイン領域８を形成する。この
後、加速電圧を例えば５０ｋＶ程度に切り換え、再び所
望のドーズ量でＰ型の不純物（例えばＢ）をイオンドー
ピングする。これにより、チャネルストッパー６直下の
チャネル領域ＣＨのみに、不純物が注入され、Ｐｃｈ
Ｔｒの閾値電圧をデプレッション側に調整することがで
きる。
た先のレジスト９を除去した後、改めてフォトリソグラ
フィによりＬＤＤ−Ｎｃｈ Ｔｒのみをレジスト９ａで
被覆する。ここで、Ｐ型の不純物（例えばＢ）を５乃至
１０ｋＶ程度の低加速電圧でイオンドーピングし、Ｐｃ
ｈ Ｔｒのソース／ドレイン領域８を形成する。この
後、加速電圧を例えば５０ｋＶ程度に切り換え、再び所
望のドーズ量でＰ型の不純物（例えばＢ）をイオンドー
ピングする。これにより、チャネルストッパー６直下の
チャネル領域ＣＨのみに、不純物が注入され、Ｐｃｈ
Ｔｒの閾値電圧をデプレッション側に調整することがで
きる。
【００１７】以上の様に、本実施形態では、チャネルス
トッパー６をマスクとして比較的低加速電圧でＮ型及び
Ｐ型の不純物のイオンを別々に半導体薄膜５に注入して
ソース／ドレイン領域８を設け、Ｎチャネル薄膜トラン
ジスタ及びＰチャネル薄膜トランジスタを集積的に形成
している。この際、Ｎチャネル薄膜トランジスタ及びＰ
チャネル薄膜トランジスタのうち少くとも片方のチャネ
ル領域ＣＨにチャネルストッパー６を介して比較的高加
速電圧で不純物のイオンを選択的に注入する工程を行な
い、Ｎチャネル薄膜トランジスタ及びＰチャネル薄膜ト
ランジスタの閾値電圧を別々に調整する。Ｎチャネル薄
膜トランジスタはチャネル領域ＣＨとソース／ドレイン
領域８との間により低濃度の不純物領域（ＬＤＤ領域）
が介在し、Ｐチャネル薄膜トランジスタはチャネル領域
ＣＨとソース／ドレイン領域８が直接つながっている場
合、Ｐチャネル薄膜トランジスタ側のチャネル領域ＣＨ
に不純物のイオンを選択的に注入して、Ｐチャネル薄膜
トランジスタの閾値電圧をＮチャネル薄膜トランジスタ
の閾値電圧に合わせて調整する。
トッパー６をマスクとして比較的低加速電圧でＮ型及び
Ｐ型の不純物のイオンを別々に半導体薄膜５に注入して
ソース／ドレイン領域８を設け、Ｎチャネル薄膜トラン
ジスタ及びＰチャネル薄膜トランジスタを集積的に形成
している。この際、Ｎチャネル薄膜トランジスタ及びＰ
チャネル薄膜トランジスタのうち少くとも片方のチャネ
ル領域ＣＨにチャネルストッパー６を介して比較的高加
速電圧で不純物のイオンを選択的に注入する工程を行な
い、Ｎチャネル薄膜トランジスタ及びＰチャネル薄膜ト
ランジスタの閾値電圧を別々に調整する。Ｎチャネル薄
膜トランジスタはチャネル領域ＣＨとソース／ドレイン
領域８との間により低濃度の不純物領域（ＬＤＤ領域）
が介在し、Ｐチャネル薄膜トランジスタはチャネル領域
ＣＨとソース／ドレイン領域８が直接つながっている場
合、Ｐチャネル薄膜トランジスタ側のチャネル領域ＣＨ
に不純物のイオンを選択的に注入して、Ｐチャネル薄膜
トランジスタの閾値電圧をＮチャネル薄膜トランジスタ
の閾値電圧に合わせて調整する。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
Ｎチャネル薄膜トランジスタ及びＰチャネル薄膜トラン
ジスタのうち少くとも片方のチャネル領域に保護絶縁膜
を介して比較的高加速電圧で不純物のイオンを選択的に
注入する工程を行ない、Ｎチャネル薄膜トランジスタ及
びＰチャネル薄膜トランジスタの閾値電圧を別々に調整
している。これにより、Ｎチャネル薄膜トランジスタ及
びＰチャネル薄膜トランジスタの特性をそれぞれ最適化
できるので、駆動電流が大きくなり、薄膜半導体装置の
製造歩留りが向上する。また、画素電極のスイッチング
駆動用の薄膜トランジスタの閾値電圧を選択的に調整す
ることで、画素欠陥を除くことが可能である。また、Ｎ
チャネル薄膜トランジスタ及びＰチャネル薄膜トランジ
スタの閾値電圧がそれぞれ最適化できるので、結果的に
回路構成の設計が容易になる。
Ｎチャネル薄膜トランジスタ及びＰチャネル薄膜トラン
ジスタのうち少くとも片方のチャネル領域に保護絶縁膜
を介して比較的高加速電圧で不純物のイオンを選択的に
注入する工程を行ない、Ｎチャネル薄膜トランジスタ及
びＰチャネル薄膜トランジスタの閾値電圧を別々に調整
している。これにより、Ｎチャネル薄膜トランジスタ及
びＰチャネル薄膜トランジスタの特性をそれぞれ最適化
できるので、駆動電流が大きくなり、薄膜半導体装置の
製造歩留りが向上する。また、画素電極のスイッチング
駆動用の薄膜トランジスタの閾値電圧を選択的に調整す
ることで、画素欠陥を除くことが可能である。また、Ｎ
チャネル薄膜トランジスタ及びＰチャネル薄膜トランジ
スタの閾値電圧がそれぞれ最適化できるので、結果的に
回路構成の設計が容易になる。
【図１】本発明に係る薄膜半導体装置の製造方法の第１
実施形態を示す工程図である。
実施形態を示す工程図である。
【図２】薄膜トランジスタの電気特性を示すグラフであ
る。
る。
【図３】本発明に係る薄膜半導体装置の製造方法の第２
実施形態を示す工程図である。
実施形態を示す工程図である。
【図４】薄膜トランジスタの電気特性を示すグラフであ
る。
る。
【図５】従来のアクティブマトリクス液晶表示装置の一
例を示す模式的な斜視図である。
例を示す模式的な斜視図である。
０・・・基板、２・・・ゲート電極、４・・・ゲート絶
縁膜、５・・・半導体薄膜、６・・・保護絶縁膜（チャ
ネルストッパー）
縁膜、５・・・半導体薄膜、６・・・保護絶縁膜（チャ
ネルストッパー）
Claims (4)
- 【請求項１】 絶縁基板上で下から順に個々のゲート電
極、ゲート絶縁膜及び半導体薄膜を重ねて形成する工程
と、 各ゲート電極に整合してパタン化された保護絶縁膜を該
半導体薄膜の上に形成してチャネル領域を確保する工程
と、 該保護絶縁膜をマスクとして比較的低加速電圧でＮ型及
びＰ型の不純物のイオンを別々に該半導体薄膜に注入し
てソース／ドレイン領域を設けＮチャネル薄膜トランジ
スタ及びＰチャネル薄膜トランジスタを集積的に形成す
る工程と、 各薄膜トランジスタを接続する配線を形成する工程とを
含む薄膜半導体装置の製造方法であって、 Ｎチャネル薄膜トランジスタ及びＰチャネル薄膜トラン
ジスタのうち少くとも片方のチャネル領域に保護絶縁膜
を介して比較的高加速電圧で不純物のイオンを選択的に
注入する工程を行ない、Ｎチャネル薄膜トランジスタ及
びＰチャネル薄膜トランジスタの閾値電圧を別々に調整
することを特徴とする薄膜半導体装置の製造方法。 - 【請求項２】 Ｎチャネル薄膜トランジスタはチャネル
領域とソース／ドレイン領域との間により低濃度の不純
物領域が介在し、Ｐチャネル薄膜トランジスタはチャネ
ル領域とソース／ドレイン領域が直接つながっている場
合、Ｐチャネル薄膜トランジスタ側のチャネル領域に不
純物のイオンを選択的に注入して、Ｐチャネル薄膜トラ
ンジスタの閾値電圧をＮチャネル薄膜トランジスタの閾
値電圧に合わせて調整することを特徴とする請求項１記
載の薄膜半導体装置の製造方法。 - 【請求項３】 絶縁基板上で下から順にゲート電極、ゲ
ート絶縁膜及び半導体薄膜を重ねて形成する工程と、 該ゲート電極に整合してパタン化された保護絶縁膜を該
半導体薄膜の上に形成してチャネル領域を確保する工程
と、 該保護絶縁膜をマスクとして比較的低加速電圧で不純物
のイオンを該半導体薄膜に注入してソース／ドレイン領
域を設け薄膜トランジスタを形成する工程と、 該薄膜トランジスタに接続する配線を形成する工程とを
含む薄膜半導体装置の製造方法であって、 該薄膜トランジスタのチャネル領域に保護絶縁膜を介し
て比較的高加速電圧で不純物のイオンを選択的に注入す
る工程を行なって薄膜トランジスタの閾値電圧を制御す
ることを特徴とする薄膜半導体装置の製造方法。 - 【請求項４】 一方の絶縁基板上に下から順に個々のゲ
ート電極、ゲート絶縁膜及び半導体薄膜を重ねて形成す
る工程と、 各ゲート電極に整合してパタン化された保護絶縁膜を該
半導体薄膜の上に形成してチャネル領域を確保する工程
と、 該保護絶縁膜をマスクとして比較的低加速電圧でＮ型及
びＰ型の不純物のイオンを別々に該半導体薄膜に注入し
てソース／ドレイン領域を設けＮチャネル薄膜トランジ
スタ及びＰチャネル薄膜トランジスタを集積的に形成す
る工程と、 各薄膜トランジスタを接続する配線及び画素電極を形成
する工程と、 あらかじめ対向電極が形成された他方の絶縁基板を所定
の間隙を介して該一方の絶縁基板に接合するとともに両
者の間隙に電気光学物質を配する工程とを含む表示装置
の製造方法であって、 Ｎチャネル薄膜トランジスタ及びＰチャネル薄膜トラン
ジスタのうち少くとも片方のチャネル領域に保護絶縁膜
を介して比較的高加速電圧で不純物のイオンを選択的に
注入する工程を行ない、Ｎチャネル薄膜トランジスタ及
びＰチャネル薄膜トランジスタの閾値電圧を別々に調整
することを特徴とする表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35528496A JPH10189997A (ja) | 1996-12-20 | 1996-12-20 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35528496A JPH10189997A (ja) | 1996-12-20 | 1996-12-20 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189997A true JPH10189997A (ja) | 1998-07-21 |
Family
ID=18443031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35528496A Pending JPH10189997A (ja) | 1996-12-20 | 1996-12-20 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189997A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8754796B2 (en) | 1999-08-16 | 2014-06-17 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
-
1996
- 1996-12-20 JP JP35528496A patent/JPH10189997A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8754796B2 (en) | 1999-08-16 | 2014-06-17 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
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