KR101396662B1 - 수평 전계 인가형 박막 트랜지스터 어레이 - Google Patents

수평 전계 인가형 박막 트랜지스터 어레이 Download PDF

Info

Publication number
KR101396662B1
KR101396662B1 KR1020070064588A KR20070064588A KR101396662B1 KR 101396662 B1 KR101396662 B1 KR 101396662B1 KR 1020070064588 A KR1020070064588 A KR 1020070064588A KR 20070064588 A KR20070064588 A KR 20070064588A KR 101396662 B1 KR101396662 B1 KR 101396662B1
Authority
KR
South Korea
Prior art keywords
electrode
gate
region
line
pixel
Prior art date
Application number
KR1020070064588A
Other languages
English (en)
Other versions
KR20090000488A (ko
Inventor
김진환
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020070064588A priority Critical patent/KR101396662B1/ko
Publication of KR20090000488A publication Critical patent/KR20090000488A/ko
Application granted granted Critical
Publication of KR101396662B1 publication Critical patent/KR101396662B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line

Abstract

본 발명은 투과율 개선이 가능한 수평 전계 인가형 박막 트랜지스터 어레이에 관한 것이다.
본 발명은 기판 상에 형성된 박막 트랜지스터의 반도체 패턴; 상기 반도체 패턴을 덮는 게이트 절연막; 상기 게이트 절연막 상에 형성되며, 상기 박막 트랜지스터의 게이트 전극을 포함하는 게이트 라인; 상기 게이트 라인을 덮는 층간 절연막; 상기 게이트 라인과 교차하여 화소 영역을 정의함과 아울러 상기 박막 트랜지스터의 소스 전극을 포함하며 상기 층간 절연막 상에 형성된 데이터 라인; 상기 데이터 라인과 분리되어 상기 층간 절연막 상에 형성된 상기 박막 트랜지스터의 드레인 전극; 상기 데이터 라인과 상기 드레인 전극을 덮는 보호막; 상기 보호막을 관통하여 상기 드레인 전극을 노출시키는 화소 접촉홀들; 상기 데이터 라인과 나란하도록 상기 보호막 상에 형성된 공통 전극들; 상기 게이트 라인과 나란하도록 상기 보호막 상에 형성되어 상기 공통 전극들을 연결하는 공통라인; 및 상기 공통 전극들과 교번되며, 상기 화소 접촉홀들을 일대일로 덮고 상기 공통 전극들과 나란하도록 형성되어 상기 드레인 전극에 접속된 화소 전극 핑거부들을 포함한다.

Description

수평 전계 인가형 박막 트랜지스터 어레이{Thin Film Transistor array of Horizontal electornic field applying type}
도 1은 종래 수평 전계 인가형 액정표시장치를 개략적으로 나타내는 도면.
도 2a 및 도 2b는 도 1에 도시된 액정표시장치의 화소 영역에 형성되는 전계 및 이에 따른 액정의 구동특성을 나타내는 도면.
도 3은 본 발명의 실시 예에 수평 전계 인가형 박막 트랜지스터 어레이를 나타내는 평면도.
도 4는 도 3에 도시된 박막 트랜지스터 어레이를 선"I-I'"와 선"Ⅱ-Ⅱ'"를 따라 절취하여 나타내는 단면도.
도 5a 및 도 5b는 도 3 및 도 4에 도시된 박막 트랜지스터 어레이를 제조하는 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 6a 및 도 6b는 도 3 및 도 4에 도시된 박막 트랜지스터 어레이를 제조하는 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 및 도 7b는 도 3 및 도 4에 도시된 박막 트랜지스터 어레이를 제조하는 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 및 도 8b는 도 3 및 도 4에 도시된 박막 트랜지스터 어레이를 제조하 는 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 9a 및 도 9b는 도 3 및 도 4에 도시된 박막 트랜지스터 어레이를 제조하는 제5 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 10a 및 도 10b는 도 3 및 도 4에 도시된 박막 트랜지스터 어레이를 제조하는 제6 마스크 공정을 설명하기 위한 평면도 및 단면도.
<도면의 주요 부분에 대한 부호의 설명>
30 : 반도체 패턴 30T : 스토리지 영역
30D : 드레인 영역 30C : 채널영역
30S : 소스 영역 30a : 채널 링크 영역
30b : 스토리지 링크 영역 32 : 게이트 라인
32a : 게이트 스토리지 전극 32G : 게이트 전극
34 : 데이터 라인 34S : 소스 전극
34D : 드레인 전극 37 : 공통 전극
37a : 데이터 중첩부 37b : 화소부
38 : 화소 전극 핑거부 41 : 기판
45 : 게이트 절연막 47 : 층간 절연막
40S : 소스 접촉홀 40D : 드레인 접촉홀
49 : 보호막 50 : 화소 접촉홀
본 발명은 수평 전계 인가형 박막 트랜지스터 어레이에 관한 것이다. 특히 본 발명은 투과율 개선이 가능한 수평 전계 인가형 박막 트랜지스터 어레이에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.
수직 전계 인가형 액정표시장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수직 전계에 의해 액정을 구동한다. 이러한 수직 전계 인가형 액정표시장치는 개구율이 큰 장점을 가지는 반면 시야각이 좁은 단점을 가진다.
수평 전계 인가형 액정표시장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 액정을 구동한다. 이러한 수평 전계 인가형 액정표시장치는 시야각이 넓은 장점을 가진다.
도 1을 참조하면, 수평 전계 인가형 액정표시장치는 액정(9)을 사이에 두고 대향하는 박막 트랜지스터 어레이(10) 및 칼라 필터 어레이(20)를 포함한다.
칼라 필터 어레이(20)는 상부 기판(1) 상에 순차적으로 형성된 블랙 매트릭스(3), 칼라 필터(5), 오버코트층(7)을 포함한다. 블랙 매트릭스(3)는 빛 샘을 방 지하고 이웃하는 칼라 필터 간의 광 간섭을 방지하는 역할을 한다. 칼라 필터(5)는 적색(R), 녹색(G), 청색(B)을 포함함으로써 칼라를 표시할 수 있게 한다. 오버코트층(7)은 블랙 매트릭스(3)와 칼라 필터(5)가 형성된 상부 기판(1)을 평탄화시키는 역할을 한다.
박막 트랜지스터 어레이(10)는 하부 기판(11) 상에서 서로 교차하여 화소 영역을 정의하는 게이트 라인(12) 및 데이터 라인(14)과, 게이트 라인(12) 및 데이터 라인(14)에 각각에 접속된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)에 접속된 화소 전극(18)과, 화소 전극(18)에 나란한 공통전극(22)과, 공통전극(22)에 접속된 공통 라인(16)을 포함한다. 여기서 공통 전극(22)과 화소 전극(18)은 슬릿 형태로 형성된 부분을 포함하고, 그 슬릿들은 화소 영역에서 서로 나란하도록 형성된다.
박막 트랜지스터(TFT)는 게이트 라인(12)으로부터의 게이트 신호에 응답하여 데이터 라인(14)으로부터의 데이터 신호를 화소 전극(18)으로 공급한다. 박막 트랜지스터(TFT)를 통해 데이터 신호가 공급된 화소 전극(18)과 공통 라인(16)을 통해 기준전압이 공급된 공통전극(22) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 액정(9)이 회전하게 된다. 액정(9)의 회전 정도는 데이터 신호에 따라 조절된다. 수평 전계 인가형 액정표시장치는 상술한 바와 같이 수평 전계에 의해 액정(9)의 회전 정도를 조절하여 화소 영역을 투과하는 광 투과율이 달라지게 함으로써 화상을 구현한다.
박막 트랜지스터 어레이(10)가 형성된 하부 기판(11)과 컬러 필터 어레 이(20)가 형성된 상부 기판(1)에는 액정(9)을 배향시키기 위한 배향막이 더 형성된다. 배향막은 러빙 공정에 의해 방향성을 가지므로 러빙 방향에 따라 액정(9)의 초기 배향상태가 결정된다.
액정(9)을 사이에 두고 대향하는 박막 트랜지스터 어레이(10)와 컬러 필터 어레이(20)를 포함하는 액정셀의 양면에는 편광판(미도시)이 더 형성된다.
편광판은 자신의 광축과 동일한 광축을 가지는 빛을 투과시키는 역할을 한다. 액정셀 양면에 형성된 편광판의 광축은 서로 직교하거나 나란하도록 부착되기 때문에 빛이 액정셀을 투과하는 동안 광축의 회전 정도에 따라 투과 광의 세기가 조절되어 액정표시장치가 계조 표현이 가능하게 된다.
도 2a 및 도 2b는 도 1에 도시된 액정표시장치의 화소 영역에 형성되는 전계 및 이에 따른 액정의 구동특성을 나타내는 도면이다. 이하에서는 도 1의 액정(9)을 전계가 형성되지 않은 상태에서의 액정(9a)과 전계가 형성된 상태에서의 액정(9b)을 구분하여 도시하였다.
도 2a 및 도 2b를 참조하면, 화소 전극(18) 및 공통 전극(22) 사이에 전계(29)가 형성되지 않았을 때 액정(9a)은 그 장축이 러빙방향과 나란한 초기 배향상태를 유지한다. 반면, 화소 전극(18)과 공통 전극(22) 사이에 전계(29)가 형성되었을 때 액정(9b)은 전계(29) 방향과 나란하도록 회전한다. 이 때 액정(9b)의 회전 정도는 편광판의 광축을 고려한 설계치와 일치해야 정확한 계조표현이 가능하다. 그러나 화소 전극(18)과 공통 전극(22) 사이에 형성된 전계(29)가 일부 영역(A)에서 왜곡되어 액정(9b)의 회전정도가 설계치와 일치하지 않게 된다.
화소 전극(18)과 공통 전극(22) 사이에 형성된 전계(29)가 일부 영역(A)에서 왜곡되는 이유는 화소 전극(18)과 공통 전극(22) 각각이 구동신호를 인가받아 수평전계를 형성하기 위해 특정한 구조를 가지기 때문이다. 보다 상세히 하면,수평 전계 인가형 액정표시장치는 상술한 바와 같이 수평 전계를 형성하기 위해 화소 영역에서 나란한 공통 전극(22) 및 화소 전극(18)을 포함한다. 여기서, 화소 전극(18)은 공통 전극(22)과 나란한 화소 전극 핑거부(18a)들과, 화소 전극 핑거부(18a)들을 연결함과 아울러 드레인 접촉홀(25)을 통해 박막 트랜지스터의 드레인 전극(14D)에 접속된 화소 전극 연결부(18b)로 구분된다. 화소 전극 연결부(18b)는 박막 트랜지스터로부터의 화소 신호를 화소 전극 핑거부(18a)들에 공급하기 위해 화소 전극 핑거부(18a)들과 수직한 방향으로 형성되어 화소 전극 핑거부(18a)들을 연결한다. 화소 전극 핑거부(18a)는 화소 전극 연결부(18b)로부터 화소 신호를 공급받아 공통 전극(22)과 수평전계를 형성한다. 한편, 공통 전극(22)은 화소 전극 핑거부(18a)들과 나란하게 형성됨과 아울러 기준 전압을 공급하는 공통 라인(16)에 연결된다. 공통 라인(16)은 공통 전극(22)에 기준 전압을 공급하기 위해 공통 전극(22)과 수직한 방향으로 형성되어 공통 전극(22)에 연결된다. 또한 공통 전극(22), 공통 라인(16), 화소 전극 핑거부(18a) 및 화소 전극 연결부(18b)는 투과율 향상을 위해 동일층에 투명금속으로 형성된다.
상술한 구조적인 특징으로 인하여, 화소 전극 핑거부(18a)와 공통 라인(16)을 따라 흐르는 구동 신호가 공통 전극(22)과 화소 전극 핑거부(18a) 사이에 형성되는 수평전계를 왜곡시키게 된다. 이에 따라 화소 전극 연결부(18b)와 공통 라 인(16)에 인접한 영역에서는 전계가 형성되더라도 액정(9b)이 설계치와 다르게 회전하는 디스클리네이션 영역(A) 발생한다. 디스클리네이션 영역(A)에서 액정(9b)의 비정상적인 구동은 계조를 올바로 표현하지 않을 뿐 아니라 블랙을 표시할 때 빛샘을 유발하여 컨트라스트 비(Contrast ratio)를 저하시킨다. 이를 방지하기 위해 디스클리네이션 영역(A)을 블랙 매트릭스로 가려주는 방법이 제안된 바 있으나, 이로 인해 액정셀의 개구 영역이 감소하므로 전반적인 액정표시장치의 투과율이 감소하는 문제점이 있다. 이와 같이 디스클리네이션 영역(A)에 의한 투과율 저하는 소형의 액정표시장치일수록 더욱 심각하게 부각되는 문제이다.
본 발명의 목적은 투과율 개선이 가능한 수평 전계 인가형 박막 트랜지스터 어레이를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이는 기판 상에 형성된 박막 트랜지스터의 반도체 패턴; 상기 반도체 패턴을 덮는 게이트 절연막; 상기 게이트 절연막 상에 형성되며, 상기 박막 트랜지스터의 게이트 전극을 포함하는 게이트 라인; 상기 게이트 라인을 덮는 층간 절연막; 상기 게이트 라인과 교차하여 화소 영역을 정의함과 아울러 상기 박막 트랜지스터의 소스 전극을 포함하며 상기 층간 절연막 상에 형성된 데이터 라인; 상 기 데이터 라인과 분리되어 상기 층간 절연막 상에 형성된 상기 박막 트랜지스터의 드레인 전극; 상기 데이터 라인과 상기 드레인 전극을 덮는 보호막; 상기 보호막을 관통하여 상기 드레인 전극을 노출시키는 화소 접촉홀들; 상기 데이터 라인과 나란하도록 상기 보호막 상에 형성된 공통 전극들; 상기 게이트 라인과 나란하도록 상기 보호막 상에 형성되어 상기 공통 전극들을 연결하는 공통라인; 및 상기 공통 전극들과 교번되며, 상기 화소 접촉홀들을 일대일로 덮고 상기 공통 전극들과 나란하도록 형성되어 상기 드레인 전극에 접속된 화소 전극 핑거부들을 포함한다.
상기 반도체 패턴은 상기 소스 전극에 접속된 소스 영역; 상기 드레인 전극에 접속된 드레인 영역; 및 상기 소스 영역과 드레인 영역에 연결되고, 상기 게이트 라인에 중첩된 채널 영역을 포함한다.
상기 게이트 라인의 이전 단 또는 다음 단 게이트 라인으로부터 연장된 게이트 스토리지 전극을 더 포함하고, 상기 반도체 패턴은 상기 드레인 영역에 접속되고 상기 게이트 스토리지 전극과 중첩된 스토리지 영역을 더 포함한다.
상기 게이트 스토리지 전극 및 상기 스토리지 영역은 상기 데이터 라인의 이전 단 또는 다음 단 데이터 라인과 중첩된다.
상기 반도체 패턴은 상기 스토리지 영역과 상기 드레인 영역 사이에 형성되어 상기 스토리지 영역과 상기 드레인 영역을 접속시키는 스토리지 링크 영역을 더 포함한다.
상기 스토리지 링크 영역은 상기 화소 전극 핑거부에 중첩된다.
상기 반도체 패턴은 상기 분리된 채널영역 사이에 형성된 채널 링크 영역을 더 포함한다.
상기 공통 전극들은 상기 데이터 라인에 중첩된 데이터 중첩부; 및 상기 화소 영역에 형성된 화소부를 포함한다.
투명 도전 금속으로 형성된 상기 공통 전극들, 상기 공통 라인, 상기 화소 전극 핑거부들을 포함한다.
상기 게이트 라인은 상기 게이트 라인 방향의 상기 드레인 전극과 상기 공통 전극들의 끝단 사이에 형성된다.
상기 목적외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 본 발명의 바람직한 실시 예들을 도 3 내지 도 10b를 참조하여 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이를 나타내는 평면도이다. 또한 도 4는 도 3에 도시된 박막 트랜지스터 어레이를 선"I-I'"와 선"Ⅱ-Ⅱ'"를 따라 절취하여 나타내는 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이는 기판(41) 위에서 층간 절연막(47)을 사이에 두고 서로 교차되어 화소 영역을 정의하는 게이트 라인(32) 및 데이터 라인(34), 게이트 라인(32) 및 데이터 라인(34)에 접속된 박막 트랜지스터(TFT), 보호막(49)을 사이에 두고 데이터 라인(34)과 나란하게 형성된 다수의 공통 전극들(37), 보호막(49)을 사이에 두고 게이트 라인(32)과 나란하게 형성되어 공통 전극들(37)을 연결하는 공통 라 인(36), 공통 전극들(37)과 나란함과 아울러 교번되게 형성되고 박막 트랜지스터(TFT)에 접속된 화소 전극 핑거부들(38)을 구비한다. 또한 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이는 박막 트랜지스터(TFT)에 접속된 스토리지 캐패시터(Cst)를 더 구비한다.
게이트 라인(32)은 박막 트랜지스터(TFT)에 게이트 신호를 공급하고, 데이터 라인(34)은 박막 트랜지스터(TFT)에 데이터 신호를 공급한다. 이를 위하여 게이트 라인(32)은 박막 트랜지스터(TFT)의 게이트 전극(32G)을 포함하고, 데이터 라인(34)은 박막 트랜지스터(TFT)의 소스 전극(34S)을 포함한다.
박막 트랜지스터(TFT)는 게이트 라인(32)의 게이트 신호에 응답하여 데이터 라인(34)의 데이터 신호를 화소 전극 핑거부들(38)에 공급한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(32)에 포함된 게이트 전극(32G), 데이터 라인(34)에 포함된 소스 전극(34S), 화소 핑거부들(38)에 접속된 드레인 전극(34D), 및 게이트 절연막(45)을 사이에 두고 게이트 라인(32) 하부에 형성된 반도체 패턴(30)을 구비한다.
반도체 패턴(30)은 게이트 전극(32G), 소스 전극(34S), 및 드레인 전극(34D)을 따라 연결된 패턴으로 형성된다. 이러한 반도체 패턴(30)은 소스 전극(34S)에 중첩된 소스 영역(30S), 드레인 전극(34D)에 중첩된 드레인 영역(30D), 및 소스 영역(30S)과 드레인 영역(34D)에 연결되고 게이트 전극(32G)에 중첩된 채널 영역(30C)을 포함한다. 소스 영역(30S)은 층간 절연막(47)과 게이트 절연막(45)을 관통하는 소스 접촉홀(40S)을 통해 노출되어 소스 전극(34S)에 접속된다. 드레인 영역(30D)은 층간 절연막(47)과 게이트 절연막(45)을 관통하여 드레인 영역(30D)을 노출시키는 드레인 접촉홀(40D)을 통해 드레인 전극(34D)에 접속된다. 채널 영역(30C)과 소스 영역(30S) 사이 및, 채널 영역(30C)과 드레인 영역(30D) 사이에는 박막 트랜지스터(TFT)의 오프 전류를 감소시키기 위해 n-불순물이 주입된 LDD(Lightly Doped Drain)영역이 더 형성될 수 있다. 이외에도 반도체 패턴(30)은 소스 전극(34S)에 인접한 채널영역(30C)과 드레인 영역(30D)에 인접한 채널 영역(30C)을 접속시키기 위해 상기 채널영역(30C)들 사이에 형성된 채널 링크 영역(30a)을 더 포함한다.
반도체 패턴(30)과 기판(41) 사이에는 기판(41)으로부터 반도체 패턴(30)으로 이물질이 유입되는 현상 등을 방지하기 위한 버퍼막(43)이 더 형성될 수 있다.
공통 전극들(37)은 구동회로에 접속되어 액정 구동을 위한 기준 전압(이하, 공통 전압)을 공급하는 공통 라인(36)에 연결된다. 공통 라인(36)은 액정표시장치의 투과율을 향상시키기 위해 공통 전극들(37)과 함께 투명 도전 금속으로 형성된다. 또한 공통 전극들(37)은 액정표시장치의 투과율을 개선하기 위해 화소 영역 내에 형성된 화소부(37b) 뿐 아니라 데이터 라인(34)에 중첩된 데이터 중첩부(37a)를 포함한다. 데이터 중첩부(37a)는 수평 전계가 인가되는 영역을 확대하여 액정이 구동되는 영역을 확대시키므로 액정표시장치의 투과율을 개선할 수 있다.
화소 전극 핑거부들(38)은 화소 영역에 형성되며, 공통 전극들(37)에 나란함과 아울러 공통 전극들(37)에 교번되도록 형성된다. 또한 화소 전극 핑거부들(38)은 투과율을 더욱 향상시키기 위해 공통 전극들(37)과 마찬가지로 투명 도전 금속 으로 형성된다. 이러한 화소 전극 핑거부들(38)은 드레인 전극(34D)에 접속되어 데이터 라인(34)의 데이터 신호를 공급받는다. 이를 위하여, 화소 전극 핑거부들(38)은 드레인 전극(34D)을 노출시키는 화소 접촉홀들(50)을 일대일(1:1)로 덮도록 드레인 전극(34D)쪽으로 연장되어 형성된다. 이와 같이 본 발명의 실시 예에 따른 박막 트랜지스터 어레이는 화소 전극 핑거부들(38)에 일대일로 대응하는 화소 접촉홀(50)을 포함함으로써 화소 전극 핑거부들(38)이 드레인 전극(34D)에 직접 접속되므로 데이터 신호를 공급하기 위해 별도로 화소 전극 연결부를 형성시키지 않아도 된다. 이에 따라 화소 전극 핑거부들(38)과 공통 전극들(37) 사이에 형성되는 전계는 게이트 라인(32)과 나란한 방향의 드레인 전극(34D)에 흐르는 데이터 신호에 의해 미약하게 왜곡될 수 있다. 그러나 드레인 전극(34D)은 보호막(49)을 사이에 두고 있으므로 화소 전극 핑거부(38) 및 공통 전극(37)과 동일층에 형성되는 종래 화소 전극 연결부보다 전계에 대한 영향력이 현저히 작다. 이에 따라 본 발명의 실시 예에 따른 박막 트랜지스터 어레이는 화소 전극 연결부를 삭제하여 디스클리네이션 영역을 줄일 수 있으므로 수평 전계 인가형 액정표시장치의 투과율을 개선할 수 있다. 또한 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이는 액정표시장치의 투과율을 더욱 향상시키기 위해 게이트 라인(32)과 나란한 방향의 드레인 전극(34D)에 의해 발생할 수 있는 전계 왜곡부를 게이트 라인(32)과 중첩시킨다. 게이트 라인(32) 및 전계 왜곡부는 컨트라스트 비 향상을 위해 블랙 매트릭스에 의해 가려진다. 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이는 드레인 전극(34D)에 의한 전계 왜곡부를 게이트 라 인(32)에 중첩시킴으로써 블랙매트릭스에 의해 가려지는 부분을 감소시킬 수 있으므로 액정표시장치의 투과율을 향상시킬 수 있다. 본 발명의 실시 예에 따른 게이트 라인(32)은 드레인 전극(34D)에 의한 전계 왜곡부를 게이트 라인(32)에 중첩시키기 위해서 게이트 라인(32)과 나란한 방향의 드레인 전극(34D)과 공통 전극(37) 끝단 사이를 지나도록 형성된다.
스토리지 캐패시터(Cst)는 임의의(n번째, n은 자연수) 게이트 라인(32)과 임의의 (m번째, m은 자연수) 데이터 라인(34)에 접속된 박막 트랜지스터(TFT)로부터의 데이터 신호가 화소 전극 핑거부들(38)에 충전되어 유지될 수 있게 한다. 이를 위하여 본 발명의 실시 예에 따른 박막 트랜지스터 어레이는 임의의(n번째) 게이트 라인의 이전 단(n-1번째) 또는 다음 단(n+1번째) 게이트 라인(32)에 연결된 게이트 스토리지 전극(32a)과, 반도체 패턴(30)의 스토리지 영역(30T)을 더 포함한다. 반도체 패턴(30)의 스토리지 영역(30T)은 반도체 패턴(30)의 드레인 영역(30D)에 접속됨과 아울러 게이트 절연막(45)을 사이에 두고 게이트 스토리지 전극(32a)과 중첩되어 스토리지 캐패시터(Cst)를 구성한다. 본 발명의 실시 예에 따른 게이트 스토리지 전극(32a) 및 반도체 패턴(30)의 스토리지 영역(30T)은 액정표시장치의 투과율을 더욱 향상시키기 위해 임의의(m번째, m은 자연수) 데이터 라인(34)의 이전 단(m-1번째) 또는 다음 단(m+1번째) 데이터 라인(34)과 중첩되도록 형성된다. 이경우, 반도체 패턴(30)은 스토리지 영역(30T)과 드레인 영역(30D) 사이에 형성되어 스토리지 영역(30T)과 드레인 영역(30D)을 접속시키는 스토리지 링크 영역(30L)을 더 포함한다. 스토리지 링크 영역(30L)은 액정표시장치의 투과율 저하를 방지하기 위해 데이터 라인(34)과 인접한 화소 전극 핑거부(38)에 중첩되도록 형성하는 것이 바람직하다.
실제 320×240(화소행 방향 픽셀수×화소열 방향 픽셀수)의 해상도를 가지는 2.2인치 액정표시장치에 도 3 및 도 4에 도시된 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 적용한 결과 투과율은 종래 화소 전극 연결부를 포함하는 경우보다 약 2% 상승한다.
이하, 도 5a 내지 도 10b를 참조하여 본 발명의 실시 예에 따른 박막 트랜지스터 어레이의 제조방법에 대해 설명한다.
도 5a 및 도 5b를 참조하면, 기판(41) 상에 버퍼막(43)이 형성되고, 그 위에 포토리쏘그래피 공정 및 식각공정을 포함하는 제1 마스크 공정으로 반도체 패턴(30)이 형성된다.
구체적으로, 버퍼막(43)은 기판(41) 상에 산화 실리콘(SiO2) 등과 같은 무기 절연 물질이 전면 증착되어 형성된다. 반도체 패턴(30)은 버퍼막(43) 상에 아몰퍼스 실리콘 박막 또는 폴리 실리콘 박막을 형성한 다음, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 폴리 실리콘 박막을 패터닝함으로써 형성된다. 폴리 실리콘 박막은 아몰퍼스 실리콘 박막을 형성하고 결정화함으로써 형성된다. 아몰퍼스 실리콘 박막을 결정화하는 방법으로는 레이저 열처리(laser annealing)방법, 고상 결정화(solid phase crystallization ; 이하 "SPC"라 함.) 방법 등이 이용된다. 폴리 실리콘은 아몰퍼스 실리콘에 비해 전하 이동도가 약 100배 정도 빠 르므로 높은 응답 속도를 필요로 하는 구동회로 내장형 박막 트랜지스터 어레이에 적용될 수록 효과적이다.
도 6a 및 도 6b를 참조하면, 반도체 패턴(30)이 형성된 버퍼막(43) 상에 게이트 절연막(45) 및 게이트 금속층을 형성한다. 이 후, 포토리쏘그래피 공정 및 식각공정을 포함하는 제2 마스크 공정을 통해 게이트 금속층을 패터닝하여 게이트 라인(32) 및 게이트 스토리지 라인(32a)을 포함한 게이트 패턴이 형성된다. 이 후, 게이트 패턴을 마스크로 반도체 패턴(30)에 n+ 불순물을 주입을 주입하여 소스 영역, 드레인 영역, 채널 링크 영역, 스토리지 링크 영역(30S, 30D, 30a, 30b)을 형성한다.
게이트 절연막(45)으로는 산화 실리콘(SiO2), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용되고 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층 또는 이중층 이상으로 적층된 것이 이용된다.
도 7a 및 도 7b를 참조하면, 게이트 패턴이 형성된 게이트 절연막(45) 상에 층간 절연막(47)을 형성한다. 이어서, 포토리쏘그래피 공정 및 식각공정을 포함하는 제3 마스크 공정을 통해 층간 절연막(47) 및 게이트 절연막(45)을 패터닝하여 소스 영역(30S)을 노출시키는 소스 접촉홀(40S)과 드레인 영역(30D)을 노출시키는 드레인 접촉홀(40D)을 형성한다.
층간 절연막(47)으로는 산화 실리콘(SiO2), 질화 실리콘(SiNx) 등과 같은 무 기 절연 물질이 이용된다.
도 8a 및 도 8b를 참조하면, 층간 절연막(47)상에 소스/드레인 금속층을 형성한다. 이 후, 포토리쏘그래피 공정 및 식각공정을 포함하는 제4 마스크 공정을 통해 소스/드레인 금속층을 패터닝하여 데이터 라인(34) 및 드레인 전극(34D)을 포함한 소스/드레인 패턴을 형성한다.
소스/드레인 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층 또는 이중층 이상으로 적층된 것이 이용된다.
도 9a 및 도 9b를 참조하면, 소스/드레인 패턴이 형성된 층간 절연막(47) 상에 보호막(49)이 형성되고, 포토리쏘그래피 공정 및 식각공정을 포함하는 제5 마스크 공정을 통해 보호막(49)을 관통하여 드레인 전극(34D)을 노출시키는 화소 접촉홀(50)이 형성된다.
보호막(49)으로는 유기 절연물 또는 산화 실리콘(SiO2), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용된다.
도 10a 및 도 10b를 참조하면, 보호막(49) 상에 투명 금속층을 형성한 후, 포토리쏘그래피 공정 및 식각공정을 포함하는 제6 마스크 공정을 통해 투명 금속층을 패터닝하여 화소 전극 핑거부(38), 공통 전극(37) 및 공통 라인(36)을 포함하는 투명 도전 패턴을 형성한다.
투명 금속층으로는 인듐 틴 옥사이드(ITO ; Indium Tin Oxide), 틴 옥사이드(TO ; Tin Oxide), 인듐 징크 옥사이드 (IZO ; Indium Zinc Oxide), 인듐 틴 징 크 옥사이드(ITZO ; Indium Tin Zinc Oxide)등이 이용된다.
상술한 바와 같이 본 발명의 실시 예에 따른 수평 전계 인가형 액정표시장치는 화소 전극 핑거부들에 일대일로 대응하고 드레인 전극을 노출시키는 화소 접촉홀을 포함함으로써 게이트 라인과 나란한 화소 전극 연결부를 삭제할 수 있으므로 액정표시장치의 투과율을 개선할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (10)

  1. 기판 상에 형성된 박막 트랜지스터의 반도체 패턴;
    상기 반도체 패턴을 덮는 게이트 절연막;
    상기 게이트 절연막 상에 형성되며, 상기 박막 트랜지스터의 게이트 전극을 포함하는 게이트 라인;
    상기 게이트 라인을 덮는 층간 절연막;
    상기 게이트 라인과 교차하여 화소 영역을 정의함과 아울러 상기 박막 트랜지스터의 소스 전극을 포함하며 상기 층간 절연막 상에 형성된 데이터 라인;
    상기 데이터 라인과 분리되어 상기 층간 절연막 상에 형성된 상기 박막 트랜지스터의 드레인 전극;
    상기 데이터 라인과 상기 드레인 전극을 덮는 보호막;
    상기 보호막을 관통하여 상기 드레인 전극을 노출시키는 화소 접촉홀들;
    상기 데이터 라인과 나란하도록 상기 보호막 상에 형성된 공통 전극들;
    상기 게이트 라인과 나란하도록 상기 보호막 상에 형성되어 상기 공통 전극들을 연결하는 공통라인; 및
    상기 공통 전극들과 교번되며, 상기 화소 접촉홀들을 일대일로 덮고 상기 공통 전극들과 나란하도록 형성되어 상기 드레인 전극에 접속된 화소 전극 핑거부들을 포함하고,
    상기 반도체 패턴은
    상기 소스 전극에 접속된 소스 영역;
    상기 드레인 전극에 접속된 드레인 영역; 및
    상기 소스 영역과 드레인 영역에 연결되고, 상기 게이트 라인에 중첩된 채널 영역을 포함하며,
    상기 게이트 라인의 이전 단 또는 다음 단 게이트 라인으로부터 연장된 게이트 스토리지 전극과, 상기 반도체 패턴은 상기 드레인 영역에 접속되고 상기 게이트 스토리지 전극과 중첩된 스토리지 영역을 더 포함하는 수평 전계 인가형 박막 트랜지스터 어레이.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 게이트 스토리지 전극 및 상기 스토리지 영역은
    상기 데이터 라인의 이전 단 또는 다음 단 데이터 라인과 중첩되는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 어레이.
  5. 제 4 항에 있어서,
    상기 반도체 패턴은
    상기 스토리지 영역과 상기 드레인 영역 사이에 형성되어 상기 스토리지 영역과 상기 드레인 영역을 접속시키는 스토리지 링크 영역을 더 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 어레이.
  6. 제 5 항에 있어서,
    상기 스토리지 링크 영역은
    상기 화소 전극 핑거부에 중첩된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 어레이.
  7. 제 1 항에 있어서,
    상기 반도체 패턴은
    상기 분리된 채널영역 사이에 형성된 채널 링크 영역을 더 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 어레이.
  8. 제 1 항에 있어서,
    상기 공통 전극들은
    상기 데이터 라인에 중첩된 데이터 중첩부; 및
    상기 화소 영역에 형성된 화소부를 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 어레이.
  9. 제 1 항에 있어서,
    투명 도전 금속으로 형성된 상기 공통 전극들, 상기 공통 라인, 상기 화소 전극 핑거부들을 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 어레이.
  10. 제 1 항에 있어서,
    상기 게이트 라인은
    상기 게이트 라인 방향의 상기 드레인 전극과 상기 공통 전극들의 끝단 사이에 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 어레이.
KR1020070064588A 2007-06-28 2007-06-28 수평 전계 인가형 박막 트랜지스터 어레이 KR101396662B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070064588A KR101396662B1 (ko) 2007-06-28 2007-06-28 수평 전계 인가형 박막 트랜지스터 어레이

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070064588A KR101396662B1 (ko) 2007-06-28 2007-06-28 수평 전계 인가형 박막 트랜지스터 어레이

Publications (2)

Publication Number Publication Date
KR20090000488A KR20090000488A (ko) 2009-01-07
KR101396662B1 true KR101396662B1 (ko) 2014-05-19

Family

ID=40483668

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070064588A KR101396662B1 (ko) 2007-06-28 2007-06-28 수평 전계 인가형 박막 트랜지스터 어레이

Country Status (1)

Country Link
KR (1) KR101396662B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020011871A (ko) * 2000-08-02 2002-02-09 모리시타 요이찌 박막트랜지스터 및 그 제조방법, 박막트랜지스터어레이기판, 액정표시장치 및 일렉트로 루미네선스형표시장치
KR20050054345A (ko) * 2003-12-04 2005-06-10 엘지.필립스 엘시디 주식회사 박막트랜지스터 어레이 기판 및 그 제조 방법
KR20060119573A (ko) * 2005-05-20 2006-11-24 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
KR20070002224A (ko) * 2005-06-30 2007-01-05 엘지.필립스 엘시디 주식회사 횡전계방식 액정표시소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020011871A (ko) * 2000-08-02 2002-02-09 모리시타 요이찌 박막트랜지스터 및 그 제조방법, 박막트랜지스터어레이기판, 액정표시장치 및 일렉트로 루미네선스형표시장치
KR20050054345A (ko) * 2003-12-04 2005-06-10 엘지.필립스 엘시디 주식회사 박막트랜지스터 어레이 기판 및 그 제조 방법
KR20060119573A (ko) * 2005-05-20 2006-11-24 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
KR20070002224A (ko) * 2005-06-30 2007-01-05 엘지.필립스 엘시디 주식회사 횡전계방식 액정표시소자

Also Published As

Publication number Publication date
KR20090000488A (ko) 2009-01-07

Similar Documents

Publication Publication Date Title
US9190423B2 (en) Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same
US8294863B2 (en) Liquid crystal display device and method of producing the same
US8400606B2 (en) Liquid crystal display apparatus and method of manufacturing the same
EP1986039B1 (en) Liquid crystal display device and driving method thereof
KR101896377B1 (ko) 베젤이 최소화된 액정표시소자
KR101980774B1 (ko) 컬러필터를 가지는 박막트랜지스터 기판 및 그 제조 방법
KR101980773B1 (ko) 컬러필터를 가지는 박막트랜지스터 기판 및 그 제조 방법
KR20090060756A (ko) 표시 패널 및 이의 제조방법
JP2014126872A (ja) Ｆｆｓ方式液晶表示装置用アレイ基板及びその製造方法
KR101338109B1 (ko) 액정표시소자
KR101955992B1 (ko) 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법
US20070188682A1 (en) Method for manufacturing a display device
KR101423909B1 (ko) 표시 기판 및 이를 구비하는 액정 표시 장치
JP5424544B2 (ja) 薄膜トランジスタ基板、それの製造方法及びそれを有する表示パネル
US20080111956A1 (en) Thin film transistor substrate capable of avoiding aperture reduction
KR101172048B1 (ko) 액정 표시패널 및 그 제조방법
KR20080053804A (ko) 액정표시장치와 그 제조방법
KR101396662B1 (ko) 수평 전계 인가형 박막 트랜지스터 어레이
KR101950826B1 (ko) 박막트랜지스터 기판 및 그 제조 방법
KR20090005823A (ko) 수평 전계 인가형 박막 트랜지스터 어레이
KR20080054629A (ko) 박막 트랜지스터 어레이 기판 및 그 제조방법
KR100482165B1 (ko) 리페어패턴을 포함하는 액정표시장치용 어레이기판과 그제조방법
KR20050003898A (ko) 씨오티 구조 액정표시장치용 기판 및 그 제조방법
KR101407305B1 (ko) 박막 트랜지스터 기판의 제조 방법
KR101308461B1 (ko) 액정표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170413

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180416

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 6