KR20020011871A - 박막트랜지스터 및 그 제조방법, 박막트랜지스터어레이기판, 액정표시장치 및 일렉트로 루미네선스형표시장치 - Google Patents

박막트랜지스터 및 그 제조방법, 박막트랜지스터어레이기판, 액정표시장치 및 일렉트로 루미네선스형표시장치 Download PDF

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KR20020011871A
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Abstract

채널부를 형성하는 반도체보다 융점이 낮은 반도체로 이루어지는 저(低)융점부를 갖는 소스부 및 드레인부를 형성함으로써, 채널부와의 경계영역에서의 소스부의 저융점부의 도펀트농도 및 채널부와의 경계영역에서의 드레인부의 저융점부의 도펀트농도가 정밀하게 제어된 박막트랜지스터를 제공한다.
또, 이 박막트랜지스터를 사용한 고성능의 박막트랜지스터 어레이기판 및 고(高)개구율 또는 고(高)정세한 화소를 가지며 또한 표시속도가 빠른 액정표시장치 및 일렉트로 루미네선스(electroluminescence)형 표시장치를 제공한다.

Description

박막트랜지스터 및 그 제조방법, 박막트랜지스터 어레이기판, 액정표시장치 및 일렉트로 루미네선스형 표시장치{THIN FILM TRANSISTOR AND FABRICATION METHOD THEREOF AND THIN FILM TRANSISTOR ARRAY BOARD, LIQUID CRYSTAL DISPLAY DEVICE AND ELECTRO-LUMINESCENCE DISPLAY DEVICE}
본 발명은 박막트랜지스터 및 그 제조방법과, 그 박막트랜지스터를 사용한 박막트랜지스터 어레이기판과, 그 박막트랜지스터 어레이기판을 사용한 액정표시장치 및 일렉트로 루미네선스(electroluminescence)형 표시장치 등의 표시장치에 관한 것이다.
더욱 상세하게는, 채널부와, 채널부를 구성하는 반도체보다 융점이 낮은 반도체로 이루어지는 저(低)융점부를 갖는 소스부 및 드레인부를 가진 박막트랜지스터 및 그 제조방법 및 그 응용에 관한 것이다.
박막트랜지스터(이하, TFT라고도 약칭함)를 사용한 전자기기의 고성능화에 따라 박막트랜지스터의 거듭되는 고정세화, 고속응답성, 저소비전력화가 요구되고 있다.
특히, 그 요구는 액티브매트릭스구동형 액정표시장치 등의 표시장치에 사용되는 박막트랜지스터에 대하여 강하며, 그것들을 실현하기 위해서는 채널길이 및 채널폭이 짧은 채널부를 구비한 박막트랜지스터를 저전압으로 구동할 필요가 있다.
종래, 박막트랜지스터에 있어서의 채널부, 소스부 및 드레인부는 동일한 반도체로 형성되어 있으며, 그들 각 부를 아모르퍼스실리콘박막과 다결정실리콘박막으로 형성한 아모르퍼스실리콘박막트랜지스터(a-SiTFT)와 다결정실리콘박막트랜지스터(p-SiTFT)가 알려져 있다.
또, 근래 채널부, 소스부 및 드레인부를 다결정실리콘게르마늄박막으로 형성한 다결정실리콘게르마늄박막트랜지스터(p-SiGeTFT)가 일본국 특개평6(1994)-6148 9, 일본국 특개평6(1994)-120499에서 제안되어 있다.
또, 종래부터 액정표시장치와 일렉트로 루미네선스형 표시장치(이하, EL형 표시장치라고도 약칭함) 등의 표시장치에는 a-SiTFT와 p-SiTFT가 사용되고 있다. 또한, 액정표시장치와 EL디스플레이에 있어서 p-SiTFT를 사용하여, 화소용 TFT와 주변구동회로용 TFT의 양쪽을 유리기판상에 형성하는 종래기술이 있다.
그러나, 상기와 같이 채널부, 소스부 및 드레인부가 동일한 반도체라면, 제조공정에서 행해지는 소스부 및 드레인부에 함유되는 도펀트를 활성화하는 열처리에서, 도펀트가 채널부에 누설 확산하여 유효한 채널부가 감소하는 동시에 TFT성능이 열화한다.
또한, 결정화하기 위한 열처리가 필요한 p-SiTFT와 p-SiGeTFT 등이라면 도펀트를 도핑하는 공정보다 후에 결정화공정을 하는 경우에도, 상기와 마찬가지로 도펀트가 채널부에 누설 확산된다.
p-SiTFT의 경우, 다결정실리콘내에서는 결정입계에서의 도펀트의 확산이 빠르므로, 소스부 및 드레인부에서 누설된 도펀트는 채널부에 보다 넓게 누설 확산된다.
또한, 채널부에 다결정실리콘박막을 사용한 TFT의 경우, 채널부에 아모르퍼스실리콘박막을 사용한 TFT에 비하여, 오프(OFF)전류가 증가한다.
이 오프전류의 증가를 억제하기 위해, 도펀트농도가 낮은 드레인부인 Light ly Doped Drain(LDD)부를 형성하거나 또는 도펀트농도가 낮은 소스부 및 도펀트농도가 낮은 드레인부를 형성하는 종래기술이 있다.
그러나, LDD부를 가지며 또한 채널부가 다결정실리콘박막인 TFT의 경우, 채널부에 접촉하는 LDD부의 도펀트농도가 낮으므로 채널부에의 도펀트의 확산량은 감소하지만, 도펀트농도가 낮은 다결정실리콘박막의 저항률은 도펀트농도에 민감하므로 도펀트의 확산량이 소량이라도 저항치의 변화가 커져서 균일한 정밀도의 LDD부를 형성하는 것이 어렵다는 다른 문제가 있다.
즉, 기생저항이 균일한 TFT를 형성하는 것이 어려워져, 구동전류에 큰 불균일성이 생긴다. 이것은 도펀트농도가 낮은 소스부에 대해서도 마찬가지이다.
이어서, p-SiGeTFT의 경우, 상기 일본국 특개평6(1994)-61489 및 일본국 특개평6(1994)-120499에 의하면, 제조에서의 열처리의 처리온도를 저온화할 수 있으므로, 도펀트의 채널부에의 누설 확산을 저감할 수 있다.
그러나, 채널부를 다결정실리콘박막으로 형성한 경우와 마찬가지로 오프전류가 증대한다. 또, 채널부에 다결정실리콘게르마늄을 사용한 경우에는, 채널부에 다결정실리콘을 사용한 경우보다 결정결함밀도가 증대하므로, 서브스레숄드특성이 악화된다.
또한, a-SiTFT와 p-SiTFT와 p-SiGeTFT를 미세화한 경우, 도펀트가 채널부에확산하는 확산폭은 일정하므로, TFT특성의 저하에 대한 도펀트 확산에 대한 기여가 커진다.
즉, TFT의 기생저항에 대한 소스부 및 드레인부에서의 확산저항의 비율이 증대한다. 또, 도펀트가 확산하고 있지 않은 유효한 채널부에 일정한 채널길이를 확보하는 경우, 소스부 및 드레인부를 작게 할 필요가 생긴다. 그러나, 소스부와 소스전극의 접촉면적 및 드레인부와 드레인전극의 접촉면적을 작게 하면 TFT의 기생저항에 대한 콘택트저항의 비율이 증대한다.
이상의 것을 요약하면, 상기 종래의 TFT에는 다음에 설명하는 문제점을 들 수 있다.
1) 채널부, 소스부 및 드레인부를 동일한 반도체로 형성하면, 채널부와의 경계영역에서의 소스부의 도펀트농도 및 채널부와의 경계영역에서의 드레인부의 도펀트농도를 정밀하게 제어하는 것이 곤란하다.
2) 특히, 표시장치 등의 고속구동성이 요구되는 용도에서는 채널부에 다결정반도체로 형성할 필요가 있지만, 채널부에 다결정반도체를 사용하면 LDD부를 형성하여 오프전류를 저감시켜야 하며, 도펀트농도를 정밀하게 제어할 수 없다면 동일 동작특성을 갖는 TFT를 균질(均質)로 형성하는 것이 곤란하다.
3) 채널부에 다결정실리콘게르마늄박막을 사용한 경우에는, 제조에 필요한열처리에서의 처리온도를 억제할 수 있지만, TFT의 서브스레숄드특성은 악화된다.
일군(一群)의 본 발명은, 상기 현 상황을 감안하여 이루어진 것이며, 그 제 1의 목적은, 채널부를 형성하는 제1의 반도체보다 융점이 낮은 제2의 반도체로 형성된 제1의 저(低)융점부를 갖는 소스부 및 제1의 반도체보다 융점이 낮은 제3의 반도체로 형성된 제2의 저융점부를 갖는 드레인부를 구비하고, 채널부와의 경계영역에서의 소스부에 함유된 제1의 도펀트 및 채널부와의 경계영역에서의 드레인부에 함유된 제2의 도펀트의 도펀트농도가 정밀하게 제어된 TFT를 제공하는데 있다.
또, 제2의 목적은 본 발명에 관한 TFT를 제조하기 위한 제조방법을 제공하는데 있다.
또한, 제3의 목적은 본 발명에 관한 TFT를 구비한 TFT어레이기판을 제공하는데 있으며, 제4의 목적은 본 발명에 관한 TFT를 구비한 액정표시장치를 제공하는데 있으며, 제5의 목적은 본 발명에 관한 TFT를 구비한 EL형 표시장치를 제공하는데 있다.
먼저, 상기 제1의 목적을 달성하기 위해, 절연기판상에 형성된 TFT는 제1의 반도체로 이루어지는 고(高)융점부를 갖는 채널부와, 채널부의 고융점부와 접촉하는 제1의 반도체보다 융점이 낮은 제2의 반도체로 이루어지는 제1의 저융점부를 가지고 있으며, 또한 제1의 도펀트를 함유하는 소스부와, 소스부의 제1의 저융점부를 통하여 채널부의 고융점부와 전기적으로 접속된 소스전극과, 소스부와 이격하며 또한 채널부의 고융점부와 접촉하는 제1의 반도체보다 융점이 낮은 제3의 반도체로 이루어지는 제2의 저융점부를 가지고 있으며, 또한 제2의 도펀트를 함유하는 드레인부와, 드레인부의 제2의 저융점부를 통하여 채널부의 고융점부와 전기적으로 접속된 드레인전극과, 채널부, 소스전극 및 드레인전극과 전기적으로 절연되어 채널부에 작용하는 전계를 제어하는 게이트전극을 포함하는 것을 특징으로 한다.
상기의 구성에 의하면, 채널부와 소스부와의 경계영역에서의 소스부의 도펀트농도가 정밀하게 제어되고, 또한 채널부와 드레인부와의 경계영역에서의 드레인부의 도펀트농도가 정밀하게 제어된 TFT를 제공할 수 있다.
또, 도펀트가 누설 확산하고 있지 않은 유효한 채널부를 종래보다 넓게 확보할 수 있음으로써, TFT를 미세화해도 고성능의 TFT를 제공할 수 있다.
본 발명에 관한 TFT는 플레이너형 TFT, 톱게이트구조의 스태거형 TFT, 보텀게이트구조의 스태거형 TFT중 어느 것이라도 된다.
여기서「절연기판」이라는 것은, 전기절연성을 갖는 기판 또는 임의의 기판상에 전기절연막을 형성한 절연막이 있는 기판을 의미한다.
또, 채널부의 고융점부라는 것은, 소스부의 제2의 반도체 및 드레인부의 제3의 반도체보다 융점이 높은 제1의 반도체로 구성된 부분인 것을 의미하는 것에 주의한다.
채널부는 일부에 고융점부를 갖는 구성이라도 되지만, 고융점부만으로 구성하는 것이 바람직하다. 또, 소스부는 제1의 저융점부만을 갖는 구성이라도 되고, 소스부의 일부에 제1의 저융점부를 갖는 구성이라도 된다. 더욱 구체적으로는, 소스부의 내부에 제2의 반도체층을 갖는 구성을 들 수 있다. 마찬가지로, 드레인부도 전부 또는 일부에 제2의 저융점부를 갖는 구성으로 할 수 있다.
제2의 반도체 및 제3의 반도체는 제1의 반도체보다 융점이 낮은 반도체라면 된다. 따라서, 제2의 반도체와 제3의 반도체가 동일한 반도체라도 되며, 제2의 반도체와 제3의 반도체가 다른 반도체라도 된다.
제2의 반도체와 제3의 반도체가 동일한 반도체라면, 제조에 있어서의 공정이 간소화되므로, 제조효율을 향상시킬 수 있으며, 또한 제조코스트를 저감할 수 있다. 따라서, 본 발명에 관한 TFT를 저가로 제공할 수 있다.
도펀트는 억셉터도펀트와 도너도펀트와의 2종류로 분류되며, 제1의 도펀트와 제2의 도펀트의 양쪽이 억셉터도펀트라면 N채널형 TFT로 되고, 도너도펀트라면 P채널형 TFT가 된다.
또, 제1의 도펀트와 제2의 도펀트는 동일 종류의 도펀트인 한, 동일 도펀트가 아니라도 되지만, 동일 도펀트를 사용하면 제조에 있어서의 공정이 간소화되므로 제조효율을 향상할 수 있고, 또한 제조코스트를 저감할 수 있다. 따라서, 본 발명에 관한 TFT를 저가로 제공할 수 있다.
채널부의 제1의 반도체가 다결정반도체라면 구동성이 우수한 TFT를 제공할 수 있다. TFT의 구동성은 주로 채널부를 구성하는 제1의 반도체의 성질에 따라 결정되므로, 채널부가 다결정반도체로 형성되어 있는 한, 소스부는 다결정반도체로 구성되어 있어도 되고, 다결정반도체가 아니어도 되며, 또 드레인부에 대해서도 소스부와 동일하다.
다음에, 제1의 반도체와, 제2의 반도체 및 제3의 반도체와의 융점의 상위(相違)에 대하여 설명한다.
반도체의 융점은 반도체를 구성하는 반도체재료의 상위와 결합구조의 상위에 따라 다르다. 또, 반도체의 융점은 동일 반도체재료를 사용한 경우에는 그 결정구조, 동일한 복수의 반도체재료를 사용한 경우에 있어서는 그들의 조성비와 결합구조 등에 따라 다르다.
따라서 첫째로, 소스부의 제2의 반도체와 드레인부의 제3의 반도체의 각각이 채널부의 제1의 반도체를 구성하는 반도체재료와 동일한 반도체재료로 이루어지며, 또한 그 반도체재료의 결정구조가 제1의 반도체와 상위한 TFT라면, 도펀트농도가 정밀한 제어를 확실하게 실현할 수 있다.
더욱 구체적으로는, 제1의 반도체가 다결정반도체이며, 또한 제2의 반도체 및 제3의 반도체가 제1의 반도체를 구성하는 반도체재료로 이루어지는 아모르퍼스반도체인 경우를 들 수 있다.
둘째로, 소스부의 제2의 반도체와 드레인부의 제3의 반도체의 각각이 채널부의 제1의 반도체를 구성하는 반도체재료 및 ⅣB족 원자로 구성되어 있는 TFT라면, 도펀트농도가 정밀한 제어를 확실하게 실현할 수 있다. 여기서, ⅣB족 원자는 탄소(C), 규소(Si), 게르마늄(Ge)이 바람직하다.
더욱 구체적으로는, 제1의 반도체를 구성하는 반도체재료가 규소이며, 또한 제2의 반도체 및 제3의 반도체를 구성하는 반도체재료가 규소 및 게르마늄인 경우와 제1의 반도체를 구성하는 반도체재료가 규소이며, 또한 제2의 반도체 및 제3의반도체를 구성하는 반도체재료가 규소, 게르마늄 및 탄소인 경우와 제1의 반도체를 구성하는 반도체재료가 게르마늄이며, 또한 제2의 반도체 및 제3의 반도체를 구성하는 반도체재료가 게르마늄 및 규소인 경우 등을 들 수 있다.
여기서, 제1의 반도체가 다결정반도체라면, 제2의 반도체와 제3의 반도체의 각각은 다결정반도체라도 되고, 다결정반도체가 아니라도 된다.
여기서, 제2의 반도체와 제3의 반도체의 각각은 제1의 반도체를 구성하는 반도체재료와 ⅣB족 원자가 균일하게 분포된 반도체뿐만이 아니라, ⅣB족 원자가 불균일한 반도체라도 된다.
예를 들면, 제1의 반도체를 구성하는 반도체재료가 균일하게 분포되어 있는 경우에, 표면 부근에는 ⅣB족 원자의 농도가 높고, 하층(下層)으로 됨에 따라서 그 농도가 저하하도록 분포해도 되고, 특정 부위에서의 ⅣB족 원자가 고농도로, 그 특정한 부위 이외에서는 ⅣB족 원자의 농도가 저농도이도록 분포하고 있어도 된다.
더욱 구체적으로는, 소스부와 드레인부와의 다결정실리콘게르마늄으로 이루어지는 저융점부 각각이 국소적으로 게르마늄원자농도가 높은 게르마늄 고농도부를 가지고 있으며, 소스부의 게르마늄 고농도부에 채널부와 소스전극이 접촉하고 또한 드레인부의 게르마늄 고농도부에 채널부와 드레인전극이 접촉하는 TFT를 들 수 있다.
셋째로, 소스부의 제2의 반도체와 드레인부의 제3의 반도체가 채널부의 제1의 반도체를 구성하는 반도체재료와 다른 반도체재료로만 이루어지는 TFT라면, 도펀트농도가 정밀한 제어를 확실하게 실현할 수 있다.
더욱 구체적으로는, 제1의 반도체를 구성하는 반도체재료가 규소이며, 또한 제2의 반도체 및 제3의 반도체를 구성하는 반도체재료가 게르마늄인 경우 등을 들 수 있다.
여기서, 제1의 반도체가 다결정반도체라면, 제2의 반도체 및 제3의 반도체는 다결정반도체라도 되고, 다결정반도체가 아니라도 된다.
드레인부의 제2의 저융점부가 채널부의 고융점부와 접촉하는 저농도도핑드레인부와, 저농도도핑드레인부보다 도펀트농도사 높고, 저농도도핑드레인부를 통하여 채널부와 접속된 고농도도핑드레인부를 가지며, 또한 드레인전극이 고농도도핑드레인부와 접촉하고 있으면, 채널부가 다결정반도체라도 TFT의 오프전류특성의 저하(오프전류의 증대)를 억제할 수 있다.
마찬가지로, 소스부의 제1의 저융점부에 저농도도핑소스부 및 고농도도핑소스부를 형성해도 된다.
다음에, 상기 제2의 목적을 달성하기 위해, TFT의 제조방법은 절연기판상에 제1의 반도체로 이루어지는 반도체박막을 성막하는 성막공정과, 패터닝된 반도체박막을 형성하도록 포토리소그래피와 에칭에 의해 반도체박막을 패터닝하는 패터닝공정과, 패터닝된 반도체박막을 덮도록 제1의 전기절연막을 형성하는 제1전기절연막형성공정과, 제1의 전기절연막을 형성하는 공정 후에, 패터닝된 반도체박막상에 게이트전극을 형성하는 게이트전극형성공정과, 패터닝된 반도체박막에 제1의 반도체보다 융점이 낮은 제2의 반도체로 이루어지는 서로 이격한 1쌍의 저융점부를 형성하도록 패터닝된 반도체박막의 일부에 ⅣB족 원자를 갖는 이온을 주입하는 ⅣB족원자주입공정과,
패터닝된 반도체박막에 도펀트가 도핑된 1쌍의 소스영역 및 드레인영역과, 소스영역과 드레인영역으로 협지되는, 도펀트가 도핑되지 않았던 채널영역을 형성하도록, 1쌍의 저융점부가 형성된 영역에 도펀트를 도핑하는 도핑공정과, 게이트전극을 덮도록 제2의 전기절연막을 형성하는 제2전기절연막형성공정과, 소스영역상의 제1의 전기절연막 및 제2의 전기절연막을 관통하는, 게이트전극과 전기적으로 절연된 소스전극과, 드레인영역상의 제1의 전기절연막 및 제2의 전기절연막을 관통하는, 게이트전극과 전기적으로 절연되며 또한 드레인영역과 전기적으로 접속된 드레인전극을 형성하는 소스ㆍ드레인전극형성공정과, 소스영역과 드레인영역에 포함되는 도펀트를 활성화시키도록 소스영역과 드레인영역을 소정의 온도로 가열하는 가열공정을 포함하는 것을 특징으로 한다.
채널부, 소스부 및 드레인부에 동일한 반도체를 사용한 경우에 비하여, 저온의 처리온도에서 소스부 및 드레인부에 함유되는 도펀트를 활성화할 수 있다. 따라서 상기의 구성에 의하면, 채널부에의 도펀트의 누설 확산을 억제할 수 있고, 채널부와 소스부와의 경계영역 및 채널부와 드레인부와의 경계영역에서의 도펀트의 농도가 정밀하게 제어된 플레이너형 TFT를 제조할 수 있다.
ⅣB족 원자주입공정을 게이트전극형성 후에 실시하면, 게이트전극을 마스크로서 사용할 수 있으므로, 패터닝된 반도체박막내에 1쌍의 융점부를 간편하게 형성할 수 있다.
또, ⅣB족 원자주입공정은 소정 패턴의 레지스트마스크를 사용함으로써 게이트전극 형성공정 전에 실시할 수도 있다.
또한, 본 공정은 1종류의 ⅣB족 원자를 주입하는 공정이라도 되며, 복수종류의 ⅣB족 원자를 동시에 주입하는 공정이라도 된다. 또, 본 공정에서의 ⅣB족 원자를 갖는 이온은 ⅣB족 원자의 수소화합물의 이온인 것이 바람직하다. 또, ⅣB족 원자로서는 탄소, 규소 또는 게르마늄을 사용할 수 있다.
더욱 구체적으로는, 모노실란(SiH4), 수소화 게르마늄(GeH4), 메탄(CH4) 등을 원료분자로서 사용할 수 있다. 또한, ⅣB족 원자주입공정을 주입하는 ⅣB족 원자를 상위시켜서 복수회 행하여, 한쪽의 저융점부에는 제1의 ⅣB족 원자를 주입하고, 또한 다른 쪽의 저융점부에는 제2의 ⅣB족 원자를 주입해도 된다.
또, 상기 제2의 목적을 달성하기 위해, TFT의 제조방법은 절연기판상에 제3의 반도체로 이루어지는 제1의 박막을 성막하는 제1성막공정과, 1쌍의 소스박막과 드레인박막을 형성하도록 포토리소그래피와 에칭에 의해 제1의 박막을 패터닝하는 제1패터닝공정과, 소스박막에는 도펀트가 도프된 소스부를 형성하고, 또한 드레인박막에는 도펀트가 도프된 드레인부를 형성하도록 제1의 박막 또는 소스박막과 드레인박막에 도펀트를 도핑하는 도핑공정과, 상기 절연기판상에 제3의 반도체보다 융점이 높은 제4의 반도체로 이루어지는 제2의 박막을 성막하는 제2성막공정과, 소스박막과 드레인박막을 접속하는 채널박막을 형성하도록, 포토리소그래피와 에칭에 의해 제2의 박막을 패터닝하는 제2패터닝공정과, 소스박막, 드레인박막 및 채널박막을 덮도록 제1의 전기절연막을 형성하는 제1전기절연막형성공정과, 제1의 전기절연막을 형성하는 공정 후에, 채널박막상에 게이트전극을 형성하는 게이트전극형성공정과, 게이트전극을 덮도록 제2의 전기절연막을 형성하는 제2전기절연막형성공정과, 제1의 전기절연막 및 제2의 전기절연막을 관통하여 상기 소스부에 이르는, 게이트전극과 전기절연된 소스전극과, 제1의 전기절연막 및 제2의 전기절연막을 관통하여 드레인부에 이르는 게이트전극과 전기 절연된 드레인전극을 형성하는 소스ㆍ드레인전극형성공정과, 소스부에 함유되는 도펀트와 드레인부에 함유되는 도펀트를 활성화시키도록 소스부와 드레인부를 소정의 온도로 가열하는 가열공정을 포함하는 것을 특징으로 한다.
채널부, 소스부 및 드레인부에 동일한 반도체를 사용한 경우에 비하여, 저온의 처리온도에서 소스부 및 드레인부의 저융점부에 함유되는 도펀트를 활성화할 수 있다. 따라서 상기의 구성에 의하면, 채널부에의 도펀트의 누설 확산을 억제할 수 있고, 채널부와 소스부와의 경계영역 및 채널부와 드레인부와의 경계영역에서의 도펀트의 농도가 정밀하게 제어된 톱게이트구조의 TFT를 제조할 수 있다.
소스ㆍ드레인전극형성공정 대신, 상기 제1성막공정 전에 절연기판상에 소스전극 및 드레인전극을 형성하는 공정을 포함하여, 제1패터닝공정에서 소스전극상에 소스박막 및 드레인전극상에 드레인박막을 형성하면, 톱게이트구조의 스태거형 TFT를 제조할 수 있다.
또한, 제1성막공정 및 제1패터닝공정 대신, 절연기판상에의 제4의 반도체로 이루어지는 제3의 박막의 성막과, 상기 제3의 박막을 포토리소그래피와 에칭에 의해 서로 이격한 박막을 형성하는 패터닝과, 상기 1쌍의 박막에 ⅣB족 원자를 함유하는 이온의 주입에 의해 상기 소스박막과 상기 드레인박막을 형성하는 소스ㆍ드레인박막형성공정을 실시함으로써, 톱게이트구조의 스태거형 TFT를 제조할 수도 있다.
또, 상기 제2의 목적을 달성하기 위해, TFT의 제조방법은 절연기판상에 게이트전극을 형성하는 게이트전극형성공정과, 게이트전극을 덮도록 제1의 전기절연막을 형성하는 제1전기절연막형성공정과, 제1전기절연막형성공정 후에 절연기판상에 제5의 반도체로 이루어지는 제1의 박막을 성막하는 제1성막공정과, 게이트전극의 위쪽에 채널박막을 형성하도록, 제1의 박막을 포토리소그래피와 에칭에 의해 패터닝하는 제1패터닝공정과, 절연기판상에 제5의 반도체보다 융점이 낮은 제6의 반도체로 이루어지는 제2의 박막을 성막하는 제2성막공정과, 채널박막과 접촉하고 또한 서로 이격하는 소스박막 및 드레인박막을 형성하도록, 제2의 박막을 포토리소그래피와 에칭에 의해 패터닝하는 제2패터닝공정과, 소스부 및 드레인부를 형성하도록 소스박막 및 드레인박막 각각에 도펀트를 도핑하는 도핑공정과, 소스부와 전기적으로 접속하는 소스전극과, 소스전극과 이격하며 또한 드레인부와 전기적으로 접속하는 드레인전극을 형성하는 소스ㆍ드레인전극형성공정과, 소스부와 드레인부의 도펀트를 활성화시키도록, 소스부와 드레인부를 소정의 온도에서 가열하는 가열공정을 포함하는 것을 특징으로 한다.
채널부, 소스부 및 드레인부에 동일한 반도체를 사용한 경우에 비하여, 저온의 처리온도에서 소스부 및 드레인부에 함유되는 도펀트를 활성화할 수 있다. 따라서 상기의 구성에 의하면, 채널부에의 도펀트의 확산을 억제할 수 있고, 채널부와 소스부와의 경계영역 및 채널부와 드레인부와의 경계영역에서의 도펀트의 농도가 정밀하게 제어된 보텀게이트구조의 스태거형 TFT를 제조할 수 있다.
또, 처리온도를 저온화할 수 있으므로, 종래 열처리로(爐)에서 행하고 있는 소스부 및 드레인부에 대한 가열공정을 램프어닐 등의 급속가열처리장치를 사용하여 실시해도, 충분히 저(低)저항의 소스부 및 드레인부를 형성할 수 있다. 또한, 급속가열처리장치를 사용한 가열공정을 실시함으로써 스루풋을 대폭적으로 향상시킬 수 있다.
상기 제2성막공정 및 상기 제2패터닝공정 대신,
절연기판상에 상기 제5의 반도체로 이루어지는 제3의 박막의 성막과, 상기 제3의 박막을 포토리소그래피와 에칭에 의해 상기 채널박막을 통하여 접속되는 서로 이격한 1쌍의 박막을 형성하는 패터닝과, 상기 제5의 반도체보다 융점이 낮은 제6의 반도체로 이루어지는 저융점부를 형성하는, 상기 1쌍의 박막으로의 ⅣB족 원자를 갖는 이온의 주입에 의해, 소스박막 및 드레인박막을 형성하는 소스ㆍ드레인박막형성공정을 실시함으로써, 보텀게이트구조의 스태거형 TFT를 제조할 수도 있다.
다음에 기재한 사항은, 플레이너형 TFT, 톱게이트구조의 스태거형 TFT 및 보텀게이트구조의 스태거형 TFT에 대하여 공통인 것에 주의한다.
상기의 제조방법에, 또한 채널부를 형성하는 반도체를 결정화시키는 결정화공정을 포함하면, 고(高)구동성의 TFT를 제조할 수 있다. 채널부의 결정화처리를 하는 한, 소스부와 드레인부의 반도체를 다결정화시켜도 된다. 단, 채널부의 반도체를 다결정화시킨 경우, TFT의 오프전류특성이 저하하게 된다.
그러나, 도핑공정 후에 드레인부의 일부 영역에 도펀트를 추가적으로 도핑하는 추가적 도핑공정을 실시하고, 추가적 도핑공정에서는 추가적인 도핑이 행해지지 않은, 채널부와 접촉하는 저농도 도핑드레인영역과, 추가적인 도핑이 행해진, 저농도 도핑드레인영역보다 도펀트농도가 높은 고농도 도핑드레인영역을 형성함으로써, 채널부가 다결정반도체로 형성된 TFT라도 오프전류특성의 저하를 억제할 수 있다.
가열공정에서, 600℃ 이하의 처리온도로 가열하여 도펀트를 활성화하면, 절연기판으로서 유리기판을 사용해도 열처리에 있어서의 기판의 변형을 억제할 수 있다. 이로써, 기판 선택의 폭이 넓어진다.
다음에, 상기 제3의 목적을 달성하기 위해, TFT어레이기판은 절연기판과, 절연기판상에 형성된 본 발명에 관한 TFT와, TFT의 소스전극과 전기적으로 접속된 소스배선과, TFT의 드레인전극과 전기적으로 접속된 드레인배선과, TFT의 게이트전극과 전기적으로 접속된 게이트배선을 포함하는 것을 특징으로 한다.
상기의 구성에 의하면, 고성능의 TFT를 평면성 양호하게 배열 배치시킨 TFT어레이기판을 제공할 수 있다.
또, 본 발명에 관한 TFT를 사용함으로써 제조에 있어서의 열처리온도를 저온화할 수 있으므로, 유리기판상에 평면성이 우수한 TFT어레이를 갖는 TFT어레이기판을 제공할 수 있다. 이로써, 기판 선택의 폭도 넓어진다.
채널부가 다결정실리콘으로 이루어지는 고융점부만을 가지며, 또한 소스부가 다결정실리콘게르마늄으로 이루어지는 제1의 저융점부만을 가지고, 또한 드레인부가 다결정실리콘게르마늄으로 이루어지는 제2의 저융점부만을 갖는 구성의 TFT를 사용하면, 종래의 p-SiTFT와 p-SiGeTFT를 사용한 경우에 비해 고성능의 TFT어레이기판이 된다.
다음에, 상기 제4의 목적을 달성하기 위해, 액정표시장치는 절연기판과, 절연기판상에 형성된 본 발명에 관한 TFT와, TFT의 소스전극과 전기적으로 접속된 소스배선과, TFT의 드레인전극과 전기적으로 접속된 드레인배선과, TFT의 게이트전극과 전기적으로 접속된 게이트배선과, 절연기판의 표면에 형성되어 드레인배선과 전기적으로 접속된 표시전극과, TFT, 소스배선, 드레인배선, 게이트배선 및 표시전극을 덮는 제1의 액정배향막과, 절연기판과 대향하는 대향기판과, 대향기판상에 형성되어 표시전극과 대향하는 대향전극과, 대향기판상에 형성되어 대향전극을 덮는 제2의 액정배향막과, 제1액정배향막과 제2액정배향막에 접촉하고 또한 절연기판과 대향기판에 협지된 액정층과, 절연기판과 대향기판과의 주위에지부에 형성되어 액정을 봉지하는 액정봉지부를 포함하는 것을 특징으로 한다.
상기의 구성에 의하면, 고성능이며 또한 소형의 TFT가 평면성 양호하게 배열 배치된 절연기판을 사용할 수 있으므로, 고(高)개구율 또는 고정세한 화소를 가진 표시가 고속인 액정표시장치가 된다. 그리고, 본 발명에 관한 TFT를 화소TFT 및/또는 주변구동회로용 TFT로서 사용할 수 있다.
채널부가 다결정실리콘으로 이루어지는 고융점부만을 가지며, 또한 소스부가 다결정실리콘게르마늄으로 이루어지는 제1의 저융점부만을 가지고, 또한 드레인부가 다결정실리콘게르마늄으로 이루어지는 제2의 저융점부만을 갖는 구성의 TFT를사용하면, 종래의 p-SiTFT와 p-SiGeTFT를 사용한 경우에 비해 고성능의 액정표시장치가 된다.
마지막으로, 상기 제5의 목적을 달성하기 위해, EL형 표시장치는 절연기판과, 절연기판상에 형성된 본 발명에 관한 TFT와, TFT의 소스전극과 전기적으로 접속된 소스배선과, TFT의 드레인전극과 전기적으로 접속된 드레인배선과, TFT의 게이트전극과 전기적으로 접속된 게이트배선과, 절연기판의 표면에 형성된 표시전극과, 표시전극과 대향하는 대향전극과, 표시전극과 대향전극과의 사이에 형성된 발광층을 포함하는 것을 특징으로 한다.
상기의 구성에 의하면, 고성능이며 또한 소형의 TFT가 평면성 양호하게 배열 배치된 절연기판을 사용할 수 있으므로, 고(高)개구율 또는 고정세한 화소를 가진 표시가 고속인 EL형 표시장치를 제공할 수 있다. 그리고, 본 발명에 관한 TFT를 화소TFT 및/또는 주변구동회로용 TFT로서 사용할 수 있다.
또, 채널부가 다결정실리콘으로 이루어지는 고융점부만을 가지며, 또한 소스부가 다결정실리콘게르마늄으로 이루어지는 제1의 저융점부만을 가지고, 또한 드레인부가 다결정실리콘게르마늄으로 이루어지는 제2의 저융점부만을 갖는 구성의 TFT를 사용하면, 종래의 p-SiTFT와 p-SiGeTFT를 사용한 경우에 비해 고성능의 EL형 표시장치가 된다.
도 1은 플레이너(planer)형 TFT의 일 예를 나타낸 단면도.
도 2a∼도 2c는 TFT의 구조예를 나타낸 단면도이며, 도 2a는 플레이너형 TFT의 일 예이며, 도 2b는 톱게이트구조의 스태거형 TFT의 일 예이며, 도 2c는 보텀게이트구조의 스태거형 TFT의 일 예를 나타낸 도면.
도 3a∼도 3i는 플레이너형 TFT의 제조방법의 일 예를 설명하는 공정단면도이며, 도 3a는 결정화공정을 나타내며, 도 3b는 패터닝공정 직후를 나타내며, 도 3c는 게이트전극형성공정 직후를 나타내며, 도 3d는 ⅣB족 원자주입공정을 나타내며, 도 3e는 도핑공정을 나타내며, 도 3f는 사이드월형성공정 직후를 나타내며, 도 3g는 추가적 도핑공정을 나타내며, 도 3h는 소스ㆍ드레인전극형성공정 직후를 나타내며, 도 3i는 종단화(終端化) 공정을 나타낸 도면.
도 4는 TFT어레이기판의 일 예를 나타낸 평면도.
도 5는 액정표시장치의 일 예를 나타낸 단면도.
도 6a∼6b는 EL형 표시장치의 구조예를 나타낸 단면도이며, 도 6a는 발광층을 가진 표시장치의 일 예이며, 도 6b는 유기재료로 형성된 발광층을 가진 표시장치의 일 예를 나타낸 도면.
도 7은 도펀트활성화하는 가열공정에 있어서의 처리온도에 대한 NMOS형 TFT의 온(ON)전류의존성을 나타낸 그래프.
실시형태Ⅰ- 1
본 실시형태Ⅰ- 1에 있어서는, 플레이너형 TFT의 제조방법 및 그 구성에 대하여 설명한다. 필요에 따라서 도 1 및 도 2a 및 도 3a∼3i를 참조한다.
도 1에는, 소스부와 드레인부의 각각에 저농도 도핑부를 형성한 플레이너형 TFT의 일 예를 나타내고, 도 2a에는 소스부와 드레인부의 각각이 채널부를 구성하는 반도체보다 융점이 낮은 반도체층을 가진 플레이너형 TFT의 일 예를 나타낸다.
도 3a∼3i에는, LDD부를 형성한 플레이너형 TFT의 제조방법의 일 예를 나타낸다. 단, 본 명세서에 있어서 플레이너형 TFT의 경우에는,「채널부」를「채널영역」이라고도 한다.
또,「소스부」및「드레인부」에 대해서도 마찬가지로「소스영역」및「드레인영역」이라고도 한다.
도 3a∼3i를 참조하면서, 채널부가 다결정반도체로 이루어지는 고융점부만을 가지며, 소스부 및 드레인부가 채널부보다 융점이 낮은 다결정반도체로 이루어지는 저융점부만을 가지고 있으며, 또한 소스부 및 드레인부에 각각 저농도도핑 소스부 및 저농도 도핑드레인부를 가진 플레이너형 TFT를 예로 들어 그 제조방법을 설명한다.
먼저, 기판(101)상에 절연성보호막(102)을 형성하여 절연기판(121)을 제작한다.
절연기판(121)상에 제1의 반도체로 이루어지는 반도체박막을 성막한다(성막공정). 그리고, 반도체박막에 탈수소처리를 한 후, 탈수소처리된 반도체박막에 열처리를 하여 다결정화한 반도체(103)를 형성한다(결정화공정)(도 3a).
다음에, 다결정화한 반도체박막(103)을 포토리소그래피 및 에칭에 의해 패터닝하여 채널부, 소스부 및 드레인부를 형성하게 되는 패터닝된 반도체박막(104)을 형성한다(패터닝공정)(도 3b).
상기와 같이, 반도체박막(103)에 결정화공정을 실시한 후에 패터닝공정을 실시하는 것 외에, 성막공정 및 패터닝공정을 실시한 후에 결정화공정을 실시할 수도 있다.
또, 탈수소처리는 필수공정은 아니지만, 결정성을 향상시키기 위해서는 중요한 처리공정이며, 실시하는 편이 바람직하다.
또, 결정화공정에서의 열처리는 열원(熱源)과 기판(101)과의 접촉에 의한 가열과 레이저광 등의 광조사에 의한 가열이라도 된다.
특히, 패터닝된 반도체박막(104)의 일부를 다결정화시키는 경우에는, 레이저광을 사용하는 것이 바람직하다.
다음에, 패터닝된 반도체박막(104)을 덮도록 실리콘산화막, 실리콘질화막 등의 제1의 전기절연막(105)(게이트절연막)을 형성한 후(제1전기절연막형성공정), 제1의 전기절연막(105)을 통하여 패터닝된 반도체박막(104)상에 게이트전극(106)을 형성한다(게이트전극형성공정)(도 3c).
게이트전극으로서는 MoW 등으로 형성된 금속전극이나 다결정실리콘게르마늄 등으로 형성된 반도체전극을 사용할 수 있다.
다음에, ⅣB족 원자를 가진 이온을 패터닝된 반도체박막(104)에 주입하여 ⅣB족 원자가 첨가된 1쌍의 저융점부(157),(158)를 형성한다(ⅣB족 원자주입공정)(도 3d).
또한, 도펀트를 패터닝된 반도체박막(104)에 저농도로 도핑하여 도펀트가 첨가된 소스부(107) 및 드레인부(108)를 형성하는 동시에, 도펀트가 첨가되지 않은 채널부(109)를 형성한다(도핑공정)(도 3e).
그때, 게이트전극(106)이 마스크로서 작용하므로, 자기(自己)정합적으로 게이트전극(106)아래의 패터닝된 반도체박막(104)에는 제1의 반도체로 이루어지는 채널부(109)를, 게이트전극(106)아래 이외의 패터닝된 반도체박막(104)에는 ⅣB족 원자 및 도펀트가 첨가된 소스부(107) 및 드레인부(108)를 형성할 수 있다. ⅣB족 원자주입공정과 도핑공정과의 순서는 반대라도 된다.
상기와 같이, 게이트전극(106)을 마스크로서 사용하는 것이 간편하고 바람직하지만, 포토리소그래피에 의해 소정의 레지스트마스크를 형성하고, 레지스트마스크의 개구영역의 반도체박막에 ⅣB족 원자 및 도펀트를 첨가하여 저융점부를 형성해도 된다.
또, 상기의 도핑공정은, 소스부 및 드레인부에 동일한 도펀트를 도핑하는 공정이지만, 포토리소그래피에 의해 제1의 레지스트마스크를 형성하고, 제1의 레지스트마스크의 개구영역의 반도체박막에 제1의 도펀트를 도핑하여 소스부를 형성한 후, 제1의 레지스트마스크를 제거하고, 계속해서 포토리소그래피에 의해 제2의 레지스트마스크를 형성하고, 그 개구영역의 반도체박막에 제2의 도펀트를 도핑하여 드레인부를 형성한 후, 제2의 레지스트마스크를 제거함으로써 소스부와 드레인부에 다른 도펀트를 첨가할 수도 있다.
또, 상기의 ⅣB족 원자주입공정에서는, 주입되는 ⅣB족 원자의 원자농도는 1％이상, 80％ 이하로 제어하는 것이 바람직하다. 또한, ⅣB족 원자로서는 탄소 (C), 규소(Si), 게르마늄(Ge)이 바람직하고, 주입되는 ⅣB족 원자의 종류는 1종류라도 복수 종류라도 된다.
단, 1종류의 ⅣB족 원자를 반도체재료로 하는 제1의 반도체에 1종류의 ⅣB족 원자를 주입하는 경우, 주입하는 ⅣB족 원자는 제1의 반도체를 구성하는 반도체재료와 다르게 할 필요가 있다.
다음에, 게이트전극(106)의 측부에 실리콘산화막이나 실리콘질화막 등의 사이드월(113)을 이방성(異方性)에칭기술에 의해 자기정합적으로 형성한 후(사이드월형성공정)(도 3g), 사이드월(113) 및 게이트전극(106)을 마스크로 하여 패터닝된 반도체박막(104)에 추가적인 도핑을 한다(추가적 도핑공정).
이로써, 사이드월(113)아래의 드레인부(108)에 저농도 도핑드레인부(118)를, 또 사이드월(113) 및 게이트전극(106)아래 이외의 드레인부(108)에 고농도 도핑드레인부(128)를 자기정합적으로 형성할 수 있다. 여기서, LDD부를 가진 TFT의 고농도 도핑드레인부는 통상 단지 드레인부라고 불리우는 것에 주의한다.
또한, 저농도 도핑드레인부(118) 및 고농도 도핑드레인부(128)의 형성과 동시에, 사이드월(113)아래의 소스부(107)에 저농도 도핑소스부(117)를, 또 사이드월 (113) 및 게이트전극(106)아래 이외의 소스부(107)에 고농도 도핑소스부(127)를 자기정합적으로 형성할 수 있다(도 3g).
상기에서는 이방성 에칭에 의해 사이드월(113)을 형성하였지만, 포토리소그래피기술을 이용하여 레지스트마스크를 형성하고, 소정의 영역에 추가적 도핑을 해도 된다.
도핑공정과 추가적 도핑공정에 있어서 첨가되는 도펀트는 동일 종류가 아니라도 된다. 또, 오프전류를 충분히 저감시키기 위해서는, 저농도 도핑드레인부 (118)의 도펀트농도는 고농도 도핑드레인부(108)의 도펀트농도의 1/10 이하로 하는 것이 바람직하다.
다음에, 게이트전극을 덮도록 제2의 전기절연막(110)을 형성한 후, 제1의 전기절연막(105)과 제2의 전기절연막(110)을 관통하여, 소스부(107)에 이르는 소스전극용 콘택트홀(제1의 콘택트홀) 및 드레인부에 이르는 드레인전극용 콘택트홀(제2의 콘택트홀)을 포토리소그래피 및 에칭에 의해 형성한다.
계속해서, 소스전극용 콘택트홀을 메우도록 소스전극(111)을 형성하고, 또한 드레인전극을 메우도록 드레인전극(112)을 형성한다(제2 전기절연막형성공정)(도 3h).
도 3h에는 소스전극(111) 및 드레인전극(112)과 동시에 형성된 소스배선 (121) 및 드레인배선(122)도 도시되어 있다.
다음에, 최소한 반도체박막의 소스부(107) 및 드레인부(108)에 열처리를 하여 다결정화된 제2의 반도체 및 제3의 반도체를 형성하는 동시에, 소스부 및 드레인부에 함유되는 도펀트를 활성화한다.
그때, 패터닝된 반도체박막(104) 전체를 가열해도 되고, 소스부(107) 및 드레인부(108)만을 레이저광 등에 의해 가열해도 된다.
마지막으로, 다결정화된 반도체박막에 함유되는 댕글린본드를 수소원자로 종단화(終端化)한다(도 3i). 이상의 공정에 의해, 도 1에 나타낸 플레이너형 TFT를 형성할 수 있다.
도 1에 나타낸 바와 같이, 채널부(109)를 제1의 반도체박막으로 형성하고, 소스부(107)를 제1의 반도체보다 융점이 낮은 제2의 반도체박막으로 형성하고, 또한 드레인부(108)를 제1의 반도체보다 융점이 낮은 제3의 반도체박막으로 형성함으로써, 채널부(109)와 소스부(107)와의 경계영역 및 채널부(109)와 드레인부(108)와의 경계영역에 있어서의 도펀트농도를 정밀하게 제어된 TFT를 제공할 수 있다.
소스부를 형성하는 제2의 반도체박막과 드레인부를 형성하는 제3의 반도체박막은 동일한 반도체박막인 것이 바람직하다.
이하, 제2의 반도체와 제3의 반도체가 동일한 경우에는 이들을 통틀어 저융점반도체라고 한다. 또,「저융점반도체」라는 것은 채널부를 구성하는 제1의 반도체보다 융점이 낮은 반도체를 의미한다.
또, 소스부에 함유되는 제1의 도펀트와 드레인부에 함유되는 제2의 도펀트는 동일 도펀트인 것이 바람직하다.
동일한 반도체와 동일한 도펀트를 사용하면, 소스부 및 드레인부를 동시에 형성할 수 있으므로, 저가의 플레이너형 TFT를 제공할 수 있다.
또, 소스부 및 드레인부는 그 전체가 균질한 저융점반도체만으로 구성되어 있어도 되며, 그 일부에 저융점반도체를 포함하여 구성되어 있어도 된다.
제1의 반도체가 다결정실리콘인 경우, 저융점반도체로서는 다결정실리콘게르마늄, 다결정실리콘게르마늄카본 등이 바람직하다.
상기의 본 실시형태Ⅰ- 1에 있어서는, 저농도 도핑소스부 및 저농도 도핑드레인부를 가진 플레이너형 TFT에 대하여 설명하였지만, 도 2a에 나타낸 바와 같이, 그들이 가지고 있지 않은 플레이너형 TFT라도 된다. 또, 도 2a에 나타낸 바와 같이 소스부(107) 및 드레인부(108)의 표층만을 저융점반도체(137),(138)로 형성한 플레이너형 TFT로 할 수도 있다.
또, 상기 본 실시형태Ⅰ- 1에 있어서는, 채널부, 소스부 및 드레인부의 각 부가 다결정반도체로 형성된 TFT에 대하여 설명하였지만, 채널부가 다결정실리콘으로 형성되고, 또한 소스부 및 드레인부가 아모르퍼스실리콘으로 형성된 플레이너형 TFT와, 채널부가 아모르퍼스실리콘으로 형성되고, 또한 소스부 및 드레인부가 아모르퍼스실리콘게르마늄으로 형성된 플레이너형 TFT라도 된다.
실시예 1
본 실시예 1에 있어서, 상기 본 실시형태Ⅰ- 1에 기재한 플레이너형 TFT에 대하여 더욱 상세하게 설명한다.
먼저, 유리기판(101)상에 플라스마CVD(chemical vapor deposition)법을 적용하여 막두께가 400nm 정도의 실리콘산화막을 언더코트막(302)(절연성 보호막)으로서 형성한다.
계속해서, 플라스마CVD법에 의해 50nm 정도의 아모르퍼스실리콘박막을 성막한다. 형성된 아모르퍼스실리콘박막을 질소분위기하에서 약 450℃ 정도로 가열함으로써 탈수소화처리를 한 후에, 엑시머레이저광을 아모르퍼스실리콘박막에 조사하여, 아모르퍼스실리콘을 결정화시켜서 다결정실리콘박막(103)을 형성한다(도 3a).
그 후, 포토리소그래피와 에칭을 함으로써 다결정실리콘박막을 원하는 패턴으로 패터닝하여, 도 3a에 나타내는 패터닝된 다결정실리콘박막(104)을 형성한다.
다음에, TEOS(tetraethylorthosilicate)가스를 원료가스로 사용한 플라스마 CVD법에 의해 막두께가 약 100nm인 실리콘산화막을 게이트절연막(105)(제1의 전기절연막)으로서 형성한다.
또한, 스퍼터링법에 의해 막두께가 약 400∼500nm의 MoW 합금막을 성막하고, 포토리소그래피 및 에칭에 의해 패터닝을 한 후에 도 3b에 나타내는 게이트전극 (106)을 형성한다.
그리고, 상기 게이트전극 형성공정에 있어서 MoW 합금을 게이트전극에 사용하고 있지만, 다결정실리콘게르마늄으로 이루어지는 반도체전극을 사용해도 된다.
그 경우, 아모르퍼스실리콘박막을 성막한 후, 저융점부형성공정 및 어닐처리공정에 의해 다결정실리콘게르마늄으로 이루어지는 게이트전극을 형성한다. 다결정실리콘게르마늄을 게이트전극에 사용하면, TFT의 임계치전압을 저감할 수 있다.
다음에, 주입량 1 ×1016cm-2정도로 게르마늄을 함유하는 이온을 주입함으로써 채널부 이외의 영역에 게르마늄원자를 첨가할 수 있다.
여기서, 게르마늄원자의 주입량은 1 ×1014cm-2이상이 아니면 소스부 및 드레인부의 저융점반도체의 융점이 저하되지 않고, 또 게르마늄의 주입량은 1×1017cm-2이하가 아니면 TFT의 오프전류가 증대한다.
따라서, 게르마늄의 주입량은 1 ×1014cm-2∼ 1 ×1017cm-2인 것이 바람직하다.
다음에, 포토리소그래피를 하여 레지스트마스크를 형성한 후, 이온도핑법을 이용하여 도즈량 5 ×1012cm-2정도의 저농도로 보론(B)의 도핑을 함으로써, 패터닝된 반도체박막(104)에 p-영역(소스부(107), 드레인부(108))을 형성한다.
다음에, 플라스마CVD법에 의해 실리콘산화막을 약 500nm성막한다. 그후, 실리콘산화막과 다결정실리콘과의 에칭선택비를 충분히 확보할 수 있는 조건에서, 실리콘산화막을 드라이에칭법에 의해 이방성 에칭하여 게이트전극의 측부에 자기정합적으로 실리콘산화막에 의한 사이드월(113)을 형성한다.
그리고, 본 실시예 1에 있어서는, 사이드월(113)을 실리콘산화막으로 형성하고 있지만, 실리콘산화막과 실리콘질화막의 적층막으로 형성해도 된다.
사이드월(113)을 실리콘산화막과 실리콘질화막의 적층막으로 하면, 사이드월 폭의 불균일성을 저감할 수 있다.
다음에, 포토리소그래피에 의해 레지스트마스크를 형성한 후, 이온도핑법을 적용하여 도즈량 1 ×1014cm-2정도의 고농도로 보론의 도핑을 함으로써, p－영역내에 p＋영역(고농도 도핑소스부(127)), 고농도 도핑드레인부(128))을 형성한다.
이로써, 도펀트로서 보론이 첨가된 고농도 도핑소스부(127) 및 고농도 도핑드레인부(128)를 자기정합적으로 형성할 수 있다.
본 실시예 1에 있어서는, 게르마늄원자를 함유하는 이온을 주입한 후에 저농도의 도펀트를 도핑하여 LDD부를 형성하고 있지만, 먼저 저농도의 도펀트를 도핑한 후에 게르마늄을 함유하는 이온주입할 수도 있다.
또, p형 소스부 및 p형 드레인부를 형성하였지만, p채널형 TFT를 형성하는 경우에는, 상기의 도핑공정 및 상기의 추가적 도핑공정에서의 도펀트로서, 인(P)을 상기 보론의 경우와 동일한 농도로 도핑하면 된다.
다음에, 플라스마CVD법에 의해 층간절연막(110)(제2의 전기절연막)으로서, 막두께가 500nm 정도의 실리콘산화막을 형성한다.
계속해서, 포토리소그래피와 에칭을 함으로써, 소스전극용 콘택트홀(제1의 콘택트홀)과 드레인전극용 콘택트홀 (제2의 콘택트홀)을 형성한다.
그후, Ti/Al막을 80/4000nm의 막두께 구성으로 형성하여, 포토리소그래피와 에칭에 의해 소스전극(111) 및 드레인전극(112) 및 원하는 패턴의 소스배선(121) 및 드레인배선(122)을 형성한다.
마지막으로, 보호막으로서 플라스마CVD법에 의해 막두께 약 500nm의 실리콘질화막을 성막한 후에, 수소분위기내 또는 질소분위기내에서 350℃ 정도의 온도에서 1시간 정도 어닐함으로써, 다결정실리콘박막(103) 및 다결정실리콘박막(103)과 게이트절연막(105)과의 계면에 수소를 도입함으로써 수소화처리를 한다.
수소화처리공정으로서는, 층간절연막(110)이 되는 실리콘산화막의 형성 후에 플라스마CVD법을 적용하고, 수소가스의 플라스마방전에 의한 수소래디컬을 사용하여 수소화처리를 할 수 있다.
플라스마방전에 의한 수소래디컬을 사용한 수소화처리를 하면 효율적으로 충분히 수소를 도입할 수 있다.
가열공정에서의 처리온도에 대한 NMOS형 TFT의 ON전류의존성을 도 7에 나타낸다. 여기서, 처리시간은 모든 측정에서 1시간으로 하였다.
소스부 및 드레인부가 다결정실리콘으로 형성되어 있는 경우, 열처리온도가 600℃ 이상이 아니면, TFT의 전계이동도와 임계치전압이 포화하지 않는다.
한편, 게르마늄원자를 주입한 경우, 500℃의 처리온도에 있어서 TFT의 전계이동도와 임계치전압이 포화한다.
따라서, 도 7에서 소스부 및 드레인부를 실리콘게르마늄으로 형성하면, 가열공정에 있어서의 처리온도를 저온화할 수 있는 것을 알 수 있다.
본 실시예 1에 있어서의 소스부 및 드레인부의 시트저항 및 소스부와 소스전극 또는 드레인부와 드레인전극의 콘택트저항을 표 1에 나타낸다.
시트저항 및 콘택트저항의 측정에는 막두께가 500Å 의 다결정실리콘박막과 다결정실리콘게르마늄박막을 사용하였다.
다결정실리콘 다결정실리콘게르마늄
시트저항 콘택트저항 시트저항 콘택트저항
N 채널 800Ω/ □ 50Ω 300Ω/ □ 10Ω
P 채널 1500Ω/ □ 100Ω 500Ω/ □ 20Ω
(단, 비(比)저항[Ωㆍcm]＝시트저항[Ω/ □]ㆍ막두께[Å]×10-8)
표 1에서 다결정실리콘과 비교하여 다결정실리콘게르마늄으로 소스부 및 드레인부를 형성하면, N채널형 TFT라도 P채널형 TFT라도 그들의 시트저항 및 콘택트저항이 작아진다.
그 결과, 소스부 및 드레인부가 다결정실리콘게르마늄으로 형성된 TFT에 있어서는, 소스부 및 드레인부의 시트저항 및 소스부와 소스전극과의 콘택트저항 및 드레인부와 드레인전극과의 콘택트저항이 저하되므로, N채널형 TFT라도 P채널형 TFT라도 구동전류가 증가한다.
소스부 및 드레인부를 다결정실리콘으로 형성한 경우, 열처리온도가 600℃ 라면 NMOS형 TFT의 임계치전압의 불균일성은 크다.
그러나, 소스부 및 드레인부를 다결정실리콘게르마늄으로 형성한 경우에는, 열처리온도가 500℃ 라도 임계치전압의 불균일성을 현저하게 저감할 수 있다.
따라서, 소스부 및 드레인부를 실리콘게르마늄으로 형성하여 열처리온도를 저온화하면, 미세화에 따른 채널TFT의 임계체전압의 불균일성을 억제할 수 있다. 따라서, 종래와 비교하여 소형의 TFT를 형성할 수 있다.
또, 종래의 p-SiTFT라면, 트랜지스터동작중에 채널부의 하부에 홀이 축적되어 기판의 전위가 변동함으로써, TFT의 구동특성에 불안정성이 생긴다.
그러나, 소스부 및 드레인부를 다결정실리콘게르마늄으로 형성하면, 다결정실리콘게르마늄이 다결정실리콘에 대하여 가전자대(價電子帶)에 밴드오프셋을 가지고 있으며, 홀이 드레인부에 흐르기 쉬워진다.
이로써, 채널부의 하층에의 홀의 축적을 억제할 수 있으므로, 채널부의 전위가 홀의 축적에 의한 변동이 저감되어, TFT의 동작안정성이 향상된다.
실시예 2
유리기판상에 플라스마CVD법을 이용하여 500nm 정도의 막두께로 실리콘산화막의 언더코트막(102)(절연성보호막)을 형성하고, 계속하여 SiH4와 GeH4와의 혼합가스를 원료가스로서 사용하여, 플라스마CVD법에 의해 50nm 정도의 막두께로 아모르퍼스실리콘게르마늄박막을 성막하고, 포토리소그래피와 드라이에칭에 의해, 소스부 (107)를 형성하게 되는 소스박막 및 드레인부(108)를 형성하게 되는 드레인박막을 섬모양으로 형성한다.
그 후, 플라스마CVD법에 의해 채널부(109)를 형성하게 되는 아모르퍼스실리콘박막을 성막한다.
그 후, 실시예 1에 나타낸 결정화공정 이후의 각 공정을 거침으로써, 소스영역 및 드레인영역이 다결정실리콘게르마늄박막과 다결정실리콘박막의 적층막으로 형성되고, 채널영역이 다결정실리콘으로 구성된 TFT를 형성할 수 있다.
본 실시예 2에 있어서의 TFT는, 소스영역 및 드레인영역이 다결정실리콘게르마늄박막과 다결정실리콘박막의 적층막으로 형성되어 있으므로, 불순물이온도핑 후의 열처리에 있어서 450℃ 정도의 저온에서 행해도 충분히 재결정화할 수 있다.
그러므로, 종래에는 600℃ 정도에서 행하고 있던 처리온도를 저온화할 수 있다. 그 결과, 소스부 및 드레인부에서 채널부에의 도펀트의 확산이 저감되고 또한열처리에 있어서의 유리의 수축도 억제된다.
실시형태Ⅰ- 2
본 실시형태Ⅰ- 2에 있어서, 톱게이트구조의 스태거형 TFT에 대하여 도 2b 를 참조하면서 설명한다.
먼저, 기판(101)과 절연보호막(102)을 구비한 절연기판(121)상에 제1의 금속막을 성막한 후, 포토리소그래피와 에칭에 의해 소스전극(111) 및 드레인전극(112)을 형성한다.
다음에, 제3의 반도체로 이루어지는 제1의 박막을 성막한 후, 제1의 박막을 포토리소그래피와 에칭에 의해 패터닝하여 소스전극(111) 표면에 소스박막을, 드레인전극(112) 표면에 드레인박막을 형성한다.
다음에, 소스박막과 드레인박막에 도펀트를 도핑하여, 소스박막에는 도펀트가 도핑된 소스부(107)를 형성하고, 드레인박막에는 도펀트가 도핑된 드레인부 (108)를 형성한다. 다음에, 제3의 반도체보다 융점이 높은 제4의 반도체로 이루어지는 제2의 박막을 성막한 후, 제2의 박막을 포토리소그래피와 에칭에 의해 패터닝하여 소스부(107)와 드레인부(108)를 접속하는 채널부(109)(채널박막)를 형성한다.
다음에, 채널부(109), 소스부(107) 및 드레인부(108)에 탈수소화처리를 한 후, 절연기판(121)과 열원을 접촉시킴으로써 각 부를 결정화시킨다.
다음에, 소스부(107), 드레인부(108) 및 채널부(109)를 덮도록 제1의 전기절연막(105)을 형성한다. 다음에, 제2의 금속막을 성막한 후, 포토리소그래피와 에칭에 의해 제1의 전기절연막(105)을 통하여 채널박막상에 게이트전극(106)을 형성한다.
다음에, 게이트전극(106)을 덮도록 보호막을 형성한 후, 열원과의 접촉에 의해 절연기판(121)을 가열하여, 소스부(107) 및 드레인부(108)에 함유되는 도펀트를 활성화한다.
마지막으로, 채널박막(109), 소스박막(107) 및 드레인박막(108)에 수소화처리를 하여, 그들에 포함되는 댕글링본드를 종단화시킨다.
이로써, 도 2b에 나타내는 톱게이트구조의 스태거형 TFT를 형성할 수 있다. 본 실시형태Ⅰ- 2에 있어서, 채널부, 소스부 및 드레인부를 다결정반도체로 제조하는 방법을 나타냈지만, 결정화공정에 있어서 레이저광을 사용하여 채널박막만을 다결정화할 수도 있다. 그때, 소스박막 또는 드레인박막을 다결정화시켜도 된다.
결정화공정을 하는 경우에는, 결정화공정보다 전에 다결정화시키는 반도체박막에 탈수소화처리를 하는 것 및 다결정화공정보다 후에 탈수소화한 반도체박막에 수소화처리를 하는 것이 바람직하다. 또, 결정화공정을 하지 않고, 채널부, 소스부 및 드레인부의 전부를 아모르퍼스반도체로 형성해도 된다.
소스박막 및 드레인박막에 도펀트를 도핑할 때, 그들의 박막의 하층부에 고농도로 도펀트를 도핑하고, 또한 그들의 박막의 상층부에 저농도로 도펀트를 도핑해도 된다.
그 경우, LDD부를 가진 TFT를 형성할 수 있다. 또, 드레인전극과 드레인박막과의 사이에 저농도 도핑드레인부용 박막 또는 저농도 도핑드레인부용 박막 및소스전극과 소스박막과의 사이에 저농도 도핑소스부용 박막을 형성하고, 그들의 박막에 소스박막 및 드레인박막에 있어서의 도펀트농도보다 저농도로 도펀트를 도핑해도 LDD부를 가진 TFT를 형성할 수 있다.
실시형태Ⅰ- 3
본 실시형태Ⅰ- 3에 있어서, 보텀게이트구조의 스태거형 TFT에 대하여 도 2c 를 참조하면서 설명한다.
먼저, 기판(101)과 절연보호막(102)을 갖는 절연기판(121)상에 제1의 금속막을 성막한 후, 포토리소그래피와 에칭에 의해 게이트전극(106)을 형성한다.
다음에, 게이트전극을 덮도록 제1의 전기절연막(105)을 형성한다. 다음에, 절연기판(121)상에 제5의 반도체로 이루어지는 제1의 박막을 성막한 후, 포토리소그래피와 에칭에 의해 패터닝하여 게이트전극(106)의 위쪽으로 채널부(109)(채널박막)을 형성한다.
다음에, 절연기판(121)상에 제5의 반도체보다 융점이 낮은 제6의 반도체로 이루어지는 제2의 박막을 성막한 후, 제2의 박막을 포토리소그래피와 에칭에 의해 패터닝하여 채널부(109)와 접촉하고 또한 서로 이격하는 1쌍의 소스박막 및 드레인박막을 형성한다.
다음에, 채널박막, 소스박막 및 드레인박막에 탈수소화처리를 한 후, 절연기판(121)과 열원을 접촉시킴으로써 각 박막을 결정화시킨다. 다음에, 소스박막 및 드레인박막에 도펀트를 도핑하여, 소스박막에 소스부(107)를 또한 드레인박막에 드레인부(108)를 형성한다. 다음에, 제2의 금속막을 성막한 후, 포토리소그래피와 에칭에 의해 소스부(107)에 접촉한 소스전극(111)과, 소스전극(111)과 이격하고 또한 드레인부(108)에 접촉하는 드레인전극(112)을 형성한다.
다음에, 소스부(107)와 드레인부(108)를 가열하여 소스부(107)의 제1의 도펀트를 활성화하고, 또한 드레인부(108)의 제2의 도펀트를 활성화한다.
마지막으로, 채널부(109), 소스부(107) 및 드레인부(108)에 수소화처리를 하여, 그들에 포함되는 댕글링본드를 종단화시킨다.
이로써, 도 2c에 나타내는 보텀게이트구조의 스태거형 TFT를 형성할 수 있다. 본 실시형태Ⅰ- 3에 있어서, 채널부, 소스부 및 드레인부를 다결정반도체로 제조하는 방법을 나타냈지만, 상기 결정화공정에 있어서 레이저광을 사용하여 채널박막만을 다결정화할 수도 있다. 그때, 소스박막 또는 드레인박막을 다결정화시켜도 된다.
또, 제1의 반도체박막을 성막한 후 또는 채널박막을 형성한 후에 결정화공정을 실시함으로써, 채널부만을 다결정반도체로 형성할 수 있다.
결정화공정을 실시하는 경우에는, 결정화공정보다 전에 다결정화시키는 반도체박막에 탈수소화처리를 하는 것 및 다결정화공정보다 후에 탈수소화한 반도체박막에 수소화처리를 하는 것이 바람직하다. 또, 결정화공정을 실시하지 않고, 채널부, 소스부 및 드레인부의 전부를 아모르퍼스반도체로 형성해도 된다.
소스박막 및 드레인박막에 도펀트를 도핑할 때, 그들의 박막의 하층부에 고농도로 도펀트를 도핑하고, 또한 그들의 박막의 상층부에 저농도로 도펀트를 도핑해도 된다.
그 경우, LDD부를 가진 TFT를 형성할 수 있다. 또, 드레인전극과 드레인박막과의 사이에 저농도 도핑드레인부용 박막 또는 저농도 도핑드레인부용 박막 및 소스전극과 소스박막과의 사이에 저농도 도핑소스부용 박막을 형성하고, 그들의 박막에 소스박막 및 드레인박막에 있어서의 도펀트농도보다 저농도로 도펀트를 도핑해도 LDD부를 가진 TFT를 형성할 수 있다.
실시형태 Ⅱ
본 실시형태 Ⅱ에 있어서는, 본 발명에 관한 TFT를 사용한 TFT어레이기판에 대하여 설명한다.
절연기판상에 형성된 TFT어레이를 구성하는 TFT로서 상기 실시예1의 TFT를 형성하는 것 이외는 종래의 기술을 이용하여 고성능의 TFT어레이를 구비한 TFT어레이기판을 제조할 수 있다.
TFT어레이를 형성하는 모든 TFT가 본 발명에 관한 TFT라도 되고, 일부의 TFT가 본 발명에 관한 TFT라도 된다.
또, 절연기판상에 제1의 패턴의 TFT어레이가 형성된 TFT어레이기판이라도 되고, 절연기판상에 복수의 다른 패턴의 TFT어레이가 형성된 TFT어레이기판이라도 된다.
도 4는 절연기판(401)상에 TFT(402)가 제1의 배열로 배치된 제1의 TFT어레이 (403)와, TFT(402)가 제2의 배열로 배치된 제2의 TFT어레이(404)와, 소스배선(405)과 드레인배선(406)과, 게이트배선(407)을 갖는 TFT어레이기판을 나타낸다.
또한, 절연성기판상에 형성된 모든 TFT가 본 발명에 관한 TFT인 경우에 있어서도, 본 발명에 관한 여러가지 구조의 TFT를 혼재시켜서 형성된 TFT어레이를 가진 TFT어레이기판이라도 된다.
절연성기판상에 형성된 TFT의 일부가 본 발명에 관한 TFT인 TFT어레이기판의 제조에 있어서, 상기 실시형태Ⅰ- 1에서 상기 실시형태Ⅰ- 3에 기재된 TFT의 제조방법에서도 쉽게 알 수 있는 바와 같이, 절연기판상의 소정의 영역에 레지스트마스크를 형성하고, ⅣB족 원자를 주입하는 공정에 있어서, 그 소정의 영역에는 ⅣB족원자를 주입하지 않음으로써, 동일 제조프로세스에서 본 발명에 관한 TFT와 종래의 p-SiTFT 등을 동시에 제작할 수도 있다.
또, 절연기판상의 소정의 영역에 대하여, ⅣB족 원자를 주입하는 공정에서 채널부뿐만이 아닌 소스부 및 드레인부에도 ⅣB족 원자를 주입함으로써, 동일 제조프로세스에서 본 발명에 관한 TFT와 종래의 p-SiGeTFT를 동시에 제작할 수도 있다.
실시형태 Ⅲ
본 실시형태 Ⅲ에 있어서, 본 발명에 관한 TFT를 사용한 액정표시장치에 대하여 설명한다.
액정표시장치에 있어서의 화소용 TFT 및/또는 주변구동회로용 TFT로서 상기 실시예 1에 기재한 TFT를 형성하는 것 이외는 종래의 기술을 이용하여 고성능의 액정표시장치를 제조할 수 있다.
도 5는 본 발명에 관한 TFT를 화소용 TFT로서 사용한 경우의 액정표시장치의 일 예를 나타내고, 기판(501)상에 절연보호막(502)이 형성된 절연기판(521)과, 절연기판(521)상에 형성된 본 발명에 관한 TFT(500)와, 소스전극과 전기적으로 접속된 소스배선과, 드레인전극과 전기적으로 접속된 드레인배선과, 게이트전극과 전기적으로 접속된 게이트배선과, 절연기판(521)의 표면에 형성되고 또한 드레인배선과 전기적으로 접속된 표시전극(503)과, 본 발명에 관한 TFT(500), 소스배선, 드레인배선, 게이트배선 및 표시전극(503)을 덮는 제1의 액정배향막(504)과, 절연기판 (521)과 대향하는 대향기판(505)과, 대향기판(505)상에 형성되어 표시전극(503)과 대향하는 대향전극(506)과, 대향기판(505)상에 형성되어 대향전극(506)을 덮는 제2의 액정배향막(507)과, 제1의 액정배향막과 제2의 액정배향막에 접촉하고 또한 절연기판(521)과 대향기판(505)에 협지된 액정층(508)과, 절연기판(521)과 대향기판 (505)과의 주위에지부에 형성되어, 액정층을 봉지하는 액정봉지부(509)와, 액정층내에 분산된 스페이서(510)와, 대향기판(505)과 제2의 액정배향막(507)과의 사이에 형성된 컬러필터(511) 및 블랙매트릭스(512)와, 컬러필터(511) 및 블랙매트릭스 (512)의 표면을 덮는 컬러필터보호막(513)을 갖는다.
그리고, 도 5에 있어서 각종 배선에 대해서는 생략하고, 도시하고 있지 않은 것에 주의한다.
실시형태 Ⅳ
본 실시형태 Ⅳ에 있어서, 본 발명에 관한 TFT를 사용한 EL형 표시장치에 대하여 설명한다.
EL형 표시장치에 있어서의 화소용 TFT 및/또는 주변구동회로용 TFT로서 상기 실시예 1에 기재한 TFT를 형성하는 것 이외는 종래의 기술을 이용하여 고성능의 EL형 표시장치를 제조할 수 있다.
도 6a는 본 발명에 관한 TFT를 화소용 TFT로서 사용한 EL형 표시장치의 일 예를 나타내고, 기판(601)상에 절연보호막(502)이 형성된 절연기판(621)과, 절연기판(621)상에 형성된 본 발명에 관한 TFT(600)와, TFT(600)의 소스전극과 전기적으로 접속된 소스배선과, TFT(600)의 드레인전극과 전기적으로 접속시킨 드레인배선과, TFT(600)의 게이트전극과 전기적으로 접속된 게이트배선과, 절연기판(621)의 표면에 형성된 화소전극(603)(표시전극)과, 화소전극(603)과 대향하는 투명공통전극(606)(대향전극)과, 화소전극(606)과 투명공통전극(606)과의 사이에 형성된 발광층(608)을 갖는다.
도 6b는 본 발명에 관한 TFT를 화소용 TFT로서 사용한 경우의 유기 EL형 표시장치의 일 예를 나타내고, 기판(601)상에 절연보호막(602)이 형성된 절연기판 (621)과, 절연기판(621)상에 형성된 본 발명에 관한 TFT(600)와, TFT(600)의 소스전극과 전기적으로 접속된 소스배선과, TFT(600)의 드레인전극과 전기적으로 접속된 드레인배선과, TFT(600)의 게이트전극과 전기적으로 접속된 게이트배선과, 절연기판(621)의 표면에 형성된 화소전극(603)(표시전극)과, 화소전극(603)과 대향하는 투명공통전극(606)(대향전극)과, 화소전극(603)과 투명공통전극(606)으로 협지되어, 화소전극(606)측에서 전자주입층(613), 유기발광층(608), 정공(正孔)수송층(614) 및 버퍼층(615)이 적층된 적층발광체를 갖는다.
그리고, 도 6a 및 도 6b에 있어서 각종 배선에 대해서는 생략하고, 도시하고 있지 않은 것에 주의한다.
상기의 구체적인 실시형태 또는 실시예는 어디까지나 본 발명의 기술내용을 명백하게 하는 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허청구사항과의 범위내에서 여러가지로 변경하여 실시할 수 있는 것이다.

Claims (42)

  1. 절연기판상에 형성된 박막트랜지스터는,
    제1의 반도체로 이루어지는 고(高)융점부를 갖는 채널부와,
    상기 채널부의 고융점부와 접촉하는, 상기 제1의 반도체보다 융점이 낮은 제2의 반도체로 이루어지는 제1의 저융점부를 가지고 있으며, 또한 제1의 도펀트를 함유하는 소스부와,
    상기 소스부의 상기 제1의 저융점부를 통하여, 상기 채널부의 상기 고융점부와 전기적으로 접속된 소스전극과,
    상기 소스부와 이격하며 또한 상기 채널부의 고융점부와 접촉하는, 상기 제1의 반도체보다 융점이 낮은 제3의 반도체로 이루어지는 제2의 저융점부를 가지고 있으며, 또한 제2의 도펀트를 함유하는 드레인부와,
    상기 드레인부의 상기 제2의 저융점부를 통하여, 상기 채널부의 상기 고융점부와 전기적으로 접속된 드레인전극과,
    상기 채널부, 상기 소스전극 및 상기 드레인전극과 전기적으로 절연되어, 상기 채널부에 작용하는 전계를 제어하는 게이트전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제1항에 있어서, 상기 채널부의 상기 제1의 반도체가 다결정반도체인 것을 특징으로 하는 박막트랜지스터.
  3. 제2항에 있어서, 상기 소스부의 상기 제2의 반도체를 구성하는 반도체재료가 상기 채널부의 상기 제1의 반도체를 구성하는 반도체재료와 동일하며, 또한 상기 소스부의 상기 제2의 반도체의 결정구조가 상기 채널부의 상기 제1의 반도체의 결정구조와 다르며, 또한,
    상기 드레인부의 상기 제3의 반도체를 구성하는 반도체재료가 상기 채널부의 상기 제1의 반도체를 구성하는 반도체재료와 동일하며, 또한 상기 드레인부의 상기 제3의 반도체의 결정구조가 상기 채널부의 상기 제1의 반도체의 결정구조와 다른 것을 특징으로 하는 박막트랜지스터.
  4. 제3항에 있어서, 상기 채널부의 상기 제1의 반도체가 다결정실리콘이며, 또한 상기 소스부의 제2의 반도체와 상기 드레인부의 상기 제3의 반도체의 각각이 아모르퍼스실리콘인 것을 특징으로 하는 박막트랜지스터.
  5. 제3항에 있어서, 상기 드레인부의 제2의 저융점부가, 상기 채널부와 접촉하는 저농도 도핑드레인부와, 상기 저농도 도핑드레인부보다 도펀트농도가 높고, 상기 저농도 도핑드레인부를 통하여 상기 채널부와 접속된 고농도 도핑드레인부를 가지며, 또한,
    상기 드레인전극이 상기 고농도 도핑드레인부와 접촉하는 것을 특징으로 하는 박막트랜지스터.
  6. 제2항에 있어서, 상기 소스부의 상기 제2의 반도체와 상기 드레인부의 상기 제3의 반도체의 각각이, 상기 채널부의 상기 제1의 반도체를 구성하는 반도체재료 및 ⅣB족 원자로 구성되어 있는 것을 특징으로 하는 박막트랜지스터.
  7. 제6항에 있어서, 상기 드레인부의 상기 제2의 저융점부가, 상기 채널부의 고융점부와 접촉하는 저농도 도핑드레인부와, 상기 저농도 도핑드레인부보다 도펀트농도가 높고, 상기 저농도 도핑드레인부를 통하여 상기 채널부와 접속된 고농도 도핑드레인부를 가지며, 또한,
    상기 드레인전극이 상기 고농도 도핑드레인부와 접촉하는 것을 특징으로 하는 박막트랜지스터.
  8. 제6항에 있어서, 상기 채널부가 다결정실리콘으로 이루어지는 고융점부만을 갖고, 또한 상기 소스부가 다결정실리콘게르마늄으로 이루어지는 저융점부만을 가지며, 또한 상기 드레인부가 다결정실리콘게르마늄으로 이루어지는 저융점부만을 갖는 것을 특징으로 하는 박막트랜지스터.
  9. 제8항에 있어서, 상기 소스부와 상기 드레인부와의 다결정실리콘게르마늄으로 이루어지는 저융점부 각각이 국소적으로 게르마늄원자농도가 높은 게르마늄 고농도부를 가지고 있으며,
    상기 소스부의 상기 게르마늄 고농도부에 상기 채널부와 상기 소스전극이 접촉하고, 또한 상기 드레인부의 상기 게르마늄 고농도부에 상기 채널부와 상기 드레인전극이 접촉하는 것을 특징으로 하는 박막트랜지스터.
  10. 제6항에 있어서, 상기 채널부가 다결정실리콘으로 이루어지는 고융점부만을 갖고, 또한 상기 소스부가 다결정실리콘층과 저융점부로서 다결정실리콘게르마늄층을 가지며, 또한 상기 드레인부가 다결정실리콘층과 저융점부로서 다결정실리콘게르마늄층을 갖는 것을 특징으로 하는 박막트랜지스터.
  11. 제2항에 있어서, 상기 소스부의 상기 제2의 반도체가 상기 채널부의 상기 제1의 반도체를 구성하는 반도체재료와 다른 반도체재료만으로 이루어지고, 또한
    상기 드레인부의 상기 제3의 반도체가 상기 채널부의 상기 제1의 반도체를 구성하는 반도체재료와 다른 반도체재료만으로 이루어지는 것을 특징으로 하는 박막트랜지스터.
  12. 제11항에 있어서, 상기 드레인부의 저융점부가, 상기 채널부와 접촉하는 저농도 도핑드레인부와, 상기 저농도 도핑드레인부보다 도펀트농도가 높고, 상기 저농도 도핑드레인부를 통하여 상기 채널부와 접속된 고농도 도핑드레인부를 가지며, 또한,
    상기 드레인전극이 상기 고농도 도핑드레인부와 접촉하는 것을 특징으로 하는 박막트랜지스터.
  13. 제11항에 있어서, 상기 채널부가 다결정실리콘으로 이루어지는 고융점부만을 갖고, 또한 상기 소스부가 다결정게르마늄으로 이루어지는 저융점부만을 가지며, 또한 상기 드레인부가 다결정게르마늄으로 이루어지는 저융점부만을 갖는 것을 특징으로 하는 박막트랜지스터.
  14. 제11항에 있어서, 상기 채널부가 다결정실리콘으로 이루어지는 고융점부만을 갖고, 또한 상기 소스부가 다결정실리콘층과 저융점부로서 다결정게르마늄층을 가지며, 또한 상기 드레인부가 다결정실리콘층과 저융점부로서 다결정게르마늄층을 갖는 것을 특징으로 하는 박막트랜지스터.
  15. 절연기판상에 제1의 반도체로 이루어지는 반도체박막을 성막하는 성막공정과,
    패터닝된 반도체박막을 형성하도록 포토리소그래피와 에칭에 의해 상기 반도체박막을 패터닝하는 패터닝공정과,
    상기 패터닝된 반도체박막을 덮도록 제1의 전기절연막을 형성하는 제1전기절연막형성공정과,
    상기 제1의 전기절연막을 형성하는 공정 후에, 상기 패터닝된 반도체박막상에 게이트전극을 형성하는 게이트전극형성공정과,
    상기 패터닝된 반도체박막에 상기 제1의 반도체보다 융점이 낮은 제2의 반도체로 이루어지는 서로 이격한 1쌍의 저융점부를 형성하도록, 상기 패터닝된 반도체박막의 일부에 ⅣB족 원자를 갖는 이온을 주입하는 ⅣB족 원자주입공정과,
    상기 패터닝된 반도체박막에 도펀트가 도핑된 1쌍의 소스영역 및 드레인영역과, 상기 소스영역과 상기 드레인영역으로 협지된 도펀트가 도핑되지 않았던 채널영역을 형성하도록, 상기 1쌍의 저융점부가 형성된 영역에 도펀트를 도핑하는 도핑공정과,
    상기 게이트전극을 덮도록 제2의 전기절연막을 형성하는 제2전기절연막형성공정과,
    상기 소스영역상의 상기 제1의 전기절연막 및 상기 제2의 전기절연막을 관통하는 상기 게이트전극과 전기적으로 절연된 소스전극과, 상기 드레인영역상의 상기 제1의 전기절연막 및 상기 제2의 전기절연막을 관통하는 상기 게이트전극과 전기적으로 절연되며 또한 상기 드레인영역과 전기적으로 접속된 드레인전극을 형성하는 소스ㆍ드레인전극형성공정과,
    상기 소스영역과 상기 드레인영역에 함유되는 상기 도펀트를 활성화시키도록, 상기 소스영역과 상기 드레인영역을 소정의 온도로 가열하는 가열공정을 포함하는 것을 특징으로 하는 플레이너형 박막트랜지스터의 제조방법.
  16. 제15항에 있어서, 상기 성막공정 후에, 상기 반도체박막의 소정의 영역을 가열하여 결정화시키는 결정화공정을 더 구비하는 것을 특징으로 하는 플레이너형박막트랜지스터의 제조방법.
  17. 제16항에 있어서, 상기 도핑공정 후에, 상기 드레인부의 부분적인 영역에 도펀트를 추가적으로 도핑하는 공정을 더 구비하고,
    상기 도펀트를 추가적으로 도핑하는 공정에서는, 추가적인 도핑이 행해지지않은, 상기 채널부와 접촉하는 저농도 도핑드레인영역과, 추가적인 도핑이 행해진, 상기 저농도 도핑드레인영역보다 도펀트농도가 높은 고농도 도핑드레인영역을 형성하는 것을 특징으로 하는 플레이너형 박막트랜지스터의 제조방법.
  18. 제16항에 있어서, 상기 가열공정에서 상기 소정의 온도로서 600℃ 이하의 온도로 가열하는 것을 특징으로 하는 플레이너형 박막트랜지스터의 제조방법.
  19. 제16항에 있어서, 상기 성막공정에서, 상기 제1의 반도체로 이루어지는 반도체박막으로서 아모르퍼스실리콘박막을 성막하고, 또한,
    상기 ⅣB족 원자주입공정에서, 상기 ⅣB족 원자로서 게르마늄원자를 갖는 이온을 주입하고, 또한,
    상기 결정화공정에서, 상기 채널영역, 상기 소스영역 및 상기 드레인영역에 결정화처리를 하는 것을 특징으로 하는 플레이너형 박막트랜지스터의 제조방법.
  20. 절연기판상에 제3의 반도체로 이루어지는 제1의 박막을 성막하는 제1성막공정과,
    소스박막과 드레인박막을 형성하도록 포토리소그래피와 에칭에 의해 상기 제1의 박막을 패터닝하는 제1패터닝공정과,
    상기 소스박막에는 도펀트가 도프된 소스부를 형성하고, 또한 상기 드레인박막에는 도펀트가 도프된 드레인부를 형성하도록, 상기 제1의 박막 또는 상기 소스박막 및 상기 드레인박막에 도펀트를 도핑하는 도핑공정과,
    상기 제1의 박막을 패터닝하는 공정 후에, 상기 절연기판상에 상기 제3의 반도체보다 융점이 높은 제4의 반도체로 이루어지는 제2의 박막을 성막하는 제2성막공정과,
    상기 소스박막과 상기 드레인박막을 접속하는 채널박막을 형성하도록, 포토리소그래피와 에칭에 의해 상기 제2의 박막을 패터닝하는 제2패터닝공정과,
    상기 소스박막, 상기 드레인박막 및 상기 채널박막을 덮도록 제1의 전기절연막을 형성하는 제1전기절연막형성공정과,
    상기 제1의 전기절연막을 형성하는 공정 후에, 상기 채널박막상에 게이트전극을 형성하는 게이트전극형성공정과,
    상기 게이트전극을 덮도록 제2의 전기절연막을 형성하는 제2전기절연막형성공정과,
    상기 제1의 전기절연막 및 제2의 전기절연막을 관통하여 상기 소스부에 이르는, 상기 게이트전극과 전기절연된 소스전극과, 상기 제1의 전기절연막 및 상기 제2의 전기절연막을 관통하여 상기 드레인부에 이르는, 상기 게이트전극과 전기 절연된 드레인전극을 형성하는 소스ㆍ드레인전극형성공정과,
    상기 소스부에 함유되는 도펀트와 상기 드레인부에 함유되는 도펀트를 황성화시키도록 상기 소스부와 상기 드레인부를 소정의 온도로 가열하는 가열공정을 포함하는 것을 특징으로 하는 톱게이트형 박막트랜지스터의 제조방법.
  21. 제20항에 있어서, 상기 제2성막공정 후에 상기 제2의 박막을 결정화하는 또는 상기 제2패터닝공정 후에 상기 채널박막을 결정화하는 결정화공정을 더 포함하는 것을 특징으로 하는 톱게이트형 박막트랜지스터의 제조방법.
  22. 제21항에 있어서, 상기 도핑공정 후에 상기 드레인부의 일부 영역에 도펀트를 추가적으로 도핑하는 공정을 더 구비하고,
    상기 추가적 도핑공정에서는 추가적인 도핑이 행해지지 않은, 상기 채널부와 접촉하는 저농도 도핑드레인영역과, 추가적인 도핑이 행해진, 상기 저농도 도핑드레인영역보다 도펀트농도가 높은 고농도 도핑드레인영역을 형성하는 것을 특징으로 하는 톱게이트형 박막트랜지스터의 제조방법.
  23. 제21항에 있어서, 상기 가열공정에서 상기 소정의 온도로서 600℃ 이하의 온도로 가열하는 것을 특징으로 하는 톱게이트형 박막트랜지스터의 제조방법.
  24. 제21항에 있어서, 상기 제1성막공정에서, 상기 제3의 반도체로 이루어지는제1의 박막으로서 아모르퍼스실리콘게르마늄박막 또는 아모르퍼스게르마늄박막을 성막하고, 또한
    상기 제2의 박막성막공정에서, 상기 제4의 반도체로 이루어지는 제2의 박막으로서 아모르퍼스실리콘박막을 성막하고, 또한
    상기 결정화공정에서, 상기 채널부, 상기 소스부 및 상기 드레인부에 결정화처리를 하는 것을 특징으로 하는 톱게이트형 박막트랜지스터의 제조방법.
  25. 절연기판상에 서로 이격하는 소스전극 및 드레인전극을 형성하는 공정과,
    절연기판상에 제3의 반도체로 이루어지는 제1의 박막을 성막하는 제1성막공정과,
    상기 소스전극상에 상기 소스박막 및 드레인전극상에 상기 드레인박막을 형성하도록, 포토리소그래피와 에칭에 의해 상기 제1의 박막을 패터닝하는 제1패터닝공정과,
    상기 소스박막에는 도펀트가 도프된 소스부를 형성하고, 또한 상기 드레인박막에는 도펀트가 도프된 드레인부를 형성하도록, 상기 제1의 박막 또는 상기 소스박막 및 상기 드레인박막에 도펀트를 도핑하는 도핑공정과,
    상기 제1의 박막을 패터닝하는 공정 후에, 상기 절연기판상에 상기 제3의 반도체보다 융점이 높은 제4의 반도체로 이루어지는 제2의 박막을 성막하는 제2성막공정과,
    상기 소스박막과 상기 드레인박막을 접속하는 채널박막을 형성하도록, 포토리소그래피와 에칭에 의해 상기 제2의 박막을 패터닝하는 제2패터닝공정과,
    상기 소스박막, 상기 드레인박막 및 상기 채널박막을 덮도록 상기 제1의 전기절연막을 형성하는 제1전기절연막형성공정과,
    상기 제1의 전기절연막을 형성하는 공정 후에, 상기 채널박막상에 게이트전극을 형성하는 게이트전극형성공정과,
    상기 게이트전극을 덮도록 제2의 전기절연막을 형성하는 제2전기절연막형성공정과,
    상기 소스부에 함유되는 도펀트와 상기 드레인부에 함유되는 도펀트를 활성화시키도록, 상기 소스부와 상기 드레인부를 소정 온도로 가열하는 가열공정을 포함하는 것을 특징으로 하는 톱게이트스태거형 박막트랜지스터의 제조방법.
  26. 제25항에 있어서, 또한 상기 채널박막, 소스박막 및 드레인박막을 결정화시키는 결정화공정을 포함하며, 또한
    상기 제1성막공정에서, 상기 제3의 반도체로 이루어지는 상기 제1의 박막으로서 아모르퍼스실리콘게르마늄박막 또는 아모르퍼스게르마늄박막을 성막하고, 또한
    상기 제2성막공정에서, 상기 제4의 반도체로 이루어지는 상기 제2의 박막으로서 아모르퍼스실리콘박막을 성막하는 것을 특징으로 하는 톱게이트스태거형 박막트랜지스터의 제조방법.
  27. 제25항에 있어서, 절연기판상에 서로 이격하는 소스전극 및 드레인전극을 형성하는 공정과,
    절연기판상에의 상기 제4의 반도체로 이루어지는 제1의 박막을 성막하는 제1성막공정과,
    서로 이격한 소스박막 및 드레인박막을 형성하도록, 상기 제1의 박막을 포토리소그래피와 에칭에 의해 패터닝하는 제1패터닝공정과,
    상기 제4의 반도체보다 융점이 낮은 제3의 반도체로 이루어지는 저융점부를 형성하도록, 상기 소스박막 및 상기 드레인박막에 ⅣB족 원자를 함유하는 이온을 주입하는 주입공정과,
    상기 소스박막에는 도펀트 도프된 소스부를 형성하고, 또한 상기 드레인박막에는 도펀트가 도프된 드레인부를 형성하도록, 상기 제1의 박막 또는 상기 소스박막 및 상기 드레인박막에 도펀트를 도핑하는 도핑공정과,
    상기 제1패터닝공정 후에, 상기 절연기판상에 상기 제4의 반도체로 이루어지는 제2의 박막을 성막하는 제2성막공정과,
    상기 소스박막과 상기 드레인박막을 접속하는 채널박막을 형성하도록, 포토리소그래피와 에칭에 의해 상기 제2의 박막을 패터닝하는 제2패터닝공정과,
    상기 소스박막, 상기 드레인박막 및 상기 채널박막을 덮도록 상기 제1의 전기절연막을 형성하는 제1전기절연막형성공정과,
    상기 제1의 전기절연막을 형성하는 공정 후에, 상기 채널박막상에 게이트전극을 형성하는 게이트전극형성공정과,
    상기 게이트전극을 덮도록 제2의 전기절연막을 형성하는 제2전기절연막형성공정과,
    상기 소스부에 함유되는 도펀트와 상기 드레인부에 함유되는 도펀트를 활성화시키도록, 상기 소스부와 상기 드레인부를 소정 온도로 가열하는 가열공정을 포함하는 것을 특징으로 하는 톱게이트스태거형 박막트랜지스터의 제조방법.
  28. 제27항에 있어서, 또한 상기 채널박막, 소스박막 및 드레인박막을 결정화시키는 결정화공정을 포함하며, 또한
    상기 제1성막공정에서, 상기 제4의 반도체로 이루어지는 상기 제1의 박막으로서 아모르퍼스실리콘박막을 성막하고, 또한
    상기 주입공정에서 상기 ⅣB족 원자로서 게르마늄원자를 갖는 이온을 주입하고, 또한
    상기 제2성막공정에서, 상기 제4의 반도체로 이루어지는 제2의 박막으로서 아모르퍼스실리콘박막을 성막하는 것을 특징으로 하는 톱게이트스태거형 박막트랜지스터의 제조방법.
  29. 절연기판상에 게이트전극을 형성하는 게이트전극형성공정과,
    상기 게이트전극을 덮도록 제1의 전기절연막을 형성하는 제1전기절연막형성공정과,
    상기 제1전기절연막형성공정 후에 절연기판상에 제5의 반도체로 이루어지는 제1의 박막을 성막하는 제1성막공정과,
    상기 게이트전극의 위쪽에 채널박막을 형성하도록, 상기 제1의 박막을 포토리소그래피와 에칭에 의해 패터닝하는 제1패터닝공정과,
    상기 절연기판상에 상기 제5의 반도체보다 융점이 낮은 제6의 반도체로 이루어지는 제2의 박막을 성막하는 제2성막공정과,
    상기 채널박막과 접촉하고 또한 서로 이격하는 소스박막 및 드레인박막을 형성하도록, 상기 제2의 박막을 포토리소그래피와 에칭에 의해 패터닝하는 제2패터닝공정과,
    소스부 및 드레인부를 형성하도록 상기 소스박막 및 드레인박막 각각에 도펀트를 도핑하는 도핑공정과,
    상기 소스부와 전기적으로 접속하는 소스전극과, 상기 소스전극과 이격하고 또한 상기 드레인부와 전기적으로 접속하는 드레인전극을 형성하는 소스ㆍ드레인전극형성공정과,
    상기 소스부와 상기 드레인부와의 상기 도펀트를 활성화시키도록, 상기 소스부와 상기 드레인부를 소정의 온도로 가열하는 가열공정을 포함하는 것을 특징으로 하는 보텀게이트형 박막트랜지스터의 제조방법.
  30. 제29항에 있어서, 상기 제1성막공정보다 후에, 상기 제1의 박막 또는 상기 채널박막을 결정화하는 결정화공정을 더 포함하는 것을 특징으로 하는 보텀게이트형 박막트랜지스터의 제조방법.
  31. 제29항에 있어서, 상기 도핑공정 후에, 상기 드레인부의 일부 영역에 도펀트를 추가적으로 도핑하는 추가적 도핑공정을 더 구비하고,
    상기 추가적 도핑공정에서는, 추가적인 도핑이 행해지지 않은, 상기 채널부와 접촉하는 저농도 도핑드레인영역과, 추가적인 도핑이 행해진, 상기 저농도 도핑드레인영역보다 도펀트농도가 높은 고농도 도핑드레인영역을 형성하는 것을 특징으로 하는 보텀게이트형 박막트랜지스터의 제조방법.
  32. 제29항에 있어서, 상기 가열공정에서, 상기 소스부 및 상기 드레인부를 상기 소정의 온도로서 600℃ 이하의 온도로 가열하는 것을 특징으로 하는 보텀게이트형 박막트랜지스터의 제조방법.
  33. 제30항에 있어서, 상기 제1성막공정에서, 상기 제5의 반도체로 이루어지는 제1의 박막으로서 아모르퍼스실리콘박막을 성막하고, 또한
    상기 제2성막공정에서, 상기 제6의 반도체로 이루어지는 제2의 박막으로서 아모르퍼스실리콘게르마늄박막 또는 아모르퍼스게르마늄박막을 성막하고, 또한,
    상기 결정화공정에서, 상기 채널부, 상기 소스부 및 상기 드레인부에 결정화처리를 하는 것을 특징으로 하는 보텀게이트형 박막트랜지스터의 제조방법.
  34. 절연기판상에 게이트전극을 형성하는 게이트전극형성공정과,
    상기 게이트전극을 덮도록 제1의 전기절연막을 형성하는 제1전기절연막형성공정과,
    상기 제1전기절연막형성공정 후에 절연기판상에 제5의 반도체로 이루어지는 제1의 박막을 성막하는 제1성막공정과,
    상기 게이트전극의 위쪽에 채널박막을 형성하도록, 상기 제1의 박막을 포토리소그래피와 에칭에 의해 패터닝하는 제1패터닝공정과,
    절연기판상에 상기 제5의 반도체로 이루어지는 제2의 박막을 성막하는 제2성막공정과,
    상기 채널박막과 접촉하고 또한 서로 이격한 소스박막 및 드레인박막을 형성하도록, 포토리소그래피와 에칭에 의해 상기 제2의 박막을 패터닝하는 제2패터닝공정과,
    상기 제5의 반도체보다 융점이 낮은 제6의 반도체로 이루어지는 저융점부를 형성하도록, 상기 소스박막 및 상기 드레인박막에 ⅣB족 원자를 갖는 이온을 주입하는 주입공정과,
    소스부 및 드레인부를 형성하도록 상기 소스박막 및 드레인박막 각각에 도펀트를 도핑하는 도핑공정과,
    상기 소스부와 전기적으로 접속하는 소스전극과, 상기 소스전극과 이격하고 또한 상기 드레인부와 전기적으로 접속하는 드레인전극을 형성하는 소스ㆍ드레인전극형성공정과,
    상기 소스부와 상기 드레인부와의 상기 도펀트를 활성화시키도록, 상기 소스부와 상기 드레인부를 소정의 온도로 가열하는 가열공정을 포함하는 것을 특징으로 하는 보텀게이트스태거형 박막트랜지스터의 제조방법.
  35. 제34항에 있어서, 또한 상기 채널박막, 소스박막 및 드레인박막을 결정화시키는 결정화공정을 포함하며, 또한
    상기 제1성막공정에서, 상기 제5의 반도체로 이루어지는 상기 제1의 박막으로서 아모르퍼스실리콘박막을 성막하고, 또한
    상기 제2성막공정에서, 상기 제5의 반도체로 이루어지는 상기 제2의 박막으로서 아모르퍼스실리콘박막을 성막하고, 또한
    상기 주입공정에서, 상기 ⅣB족 원자로서 게르마늄원자를 갖는 이온을 주입하는 것을 특징으로 하는 보톰게이트스태거형 박막트랜지스터의 제조방법.
  36. 절연기판과,
    상기 절연기판상에 소정의 패턴으로 배열 배치된 (다음의 구성을 가짐) 복수의 박막트랜지스터와 ;
    (박막트랜지스터의 구성 ;
    제1의 반도체로 형성된 고융점부를 갖는 채널부 및 상기 채널부의 고융점부와 접촉하는, 상기 제1의 반도체보다 융점이 낮은 제2의 반도체로 형성된 제1의 저융점부를 가지고 있으며, 또한 제1의 도펀트를 함유하는 소스부 및,
    상기 소스부의 제1의 저융점부를 통하여, 상기 채널부와 전기적으로 접속된 소스전극 및,
    상기 소스부와 이격하고 또한 상기 채널부와 접촉하는, 상기 제1의 반도체보다 융점이 낮은 제3의 반도체로 형성된 제2의 저융점부를 가지고 있으며, 또한 제2의 도펀트를 함유하는 드레인부 및,
    상기 드레인부의 제2의 저융점부를 통하여, 상기 채널부와 전기적으로 접속된 드레인전극 및,
    상기 채널부, 상기 소스전극 및 상기 드레인전극과 전기적으로 절연되어, 상기 채널부에 작용하는 전계를 제어하는 게이트전극을 가지는)
    상기 소스전극과 전기적으로 접속된 소스배선과,
    상기 드레인전극과 전기적으로 접속된 드레인배선과,
    상기 게이트전극과 전기적으로 접속된 게이트배선을 포함하는 것을 특징으로 하는 박막트랜지스터어레이기판.
  37. 제36항에 있어서, 상기 채널부가 다결정실리콘으로 이루어지는 고융점부만을 갖고, 또한 상기 소스부가 다결정실리콘게르마늄으로 이루어지는 제1의 저융점부만을 가지며, 또한 상기 드레인부가 다결정실리콘게르마늄으로 이루어지는 제2의 저융점부만을 갖는 것을 특징으로 하는 박막트랜지스터어레이기판.
  38. 절연기판과,
    상기 절연기판상에 형성된 (다음 구성의) 박막트랜지스터와 ;
    (박막트랜지스터의 구성 ;
    제1의 반도체로 형성된 고융점부를 갖는 채널부 및상기 채널부의 고융점부와 접촉하는, 상기 제1의 반도체보다 융점이 낮은 제2의 반도체로 형성된 제1의 저융점부를 가지고 있으며, 또한 제1의 도펀트를 함유하는 소스부 및,
    상기 소스부의 제1의 저융점부를 통하여, 상기 채널부와 전기적으로 접속된 소스전극 및,
    상기 소스부와 이격하고 또한 상기 채널부와 접촉하는, 상기 제1의 반도체보다 융점이 낮은 제3의 반도체로 형성된 제2의 저융점부를 가지고 있으며, 또한 제2의 도펀트를 함유하는 드레인부 및,
    상기 드레인부의 제2의 저융점부를 통하여, 상기 채널부와 전기적으로 접속된 드레인전극 및,
    상기 채널부, 상기 소스전극 및 상기 드레인전극과 전기적으로 절연되어, 상기 채널부에 작용하는 전계를 제어하는 게이트전극을 가지는)
    상기 소스전극과 전기적으로 접속된 소스배선과,
    상기 드레인전극과 전기적으로 접속된 드레인배선과,
    상기 게이트전극과 전기적으로 접속된 게이트배선과,
    상기 절연기판의 표면에 형성되어, 상기 드레인배선과 전기적으로 접속된 표시전극과,
    상기 박막트랜지스터, 상기 소스배선, 드레인배선, 게이트배선 및 상기 표시전극을 덮는 제1의 액정배향막과,
    상기 절연기판과 대향하는 대향기판과,
    상기 대향기판상에 형성되어 상기 표시전극과 대향하는 대향전극과,
    상기 대향기판상에 형성되어, 상기 대향전극을 덮은 제2의 액정배향막과,
    상기 제1의 액정배향막과 상기 제2의 액정배향막에 접촉하고, 또한 상기 절연기판과 상기 대향기판에 협지된 액정층과,
    상기 절연기판과 상기 대향기판과의 주위에지부에 형성되어, 상기 액정층을 봉지하는 액정봉지부를 포함하는 것을 특징으로 하는 액정표시장치.
  39. 제38항에 있어서, 상기 채널부가 다결정실리콘으로 이루어지는 고융점부만을 갖고, 또한 상기 소스부가 다결정실리콘게르마늄으로 이루어지는 제1의 저융점부만을 갖고, 또한 상기 드레인부가 다결정실리콘게르마늄으로 이루어지는 제2의 저융점부만을 갖는 것을 특징으로 하는 액정표시장치.
  40. 절연기판과,
    상기 절연기판상에 형성된(다음 구성의) 박막트랜지스터와 ;
    (박막트랜지스터의 구성 ;
    제1의 반도체로 형성된 고융점부를 갖는 채널부 및 상기 채널부의 고융점부와 접촉하는, 상기 제1의 반도체보다 융점이 낮은 제2의 반도체로 형성된 제1의 저융점부를 가지고 있으며, 또한 제1의 도펀트를 함유하는 소스부 및,
    상기 소스부의 제1의 저융점부를 통하여, 상기 채널부와 전기적으로 접속된 소스전극 및,
    상기 소스부와 이격하고 또한 상기 채널부와 접촉하는, 상기 제1의 반도체보다 융점이 낮은 제3의 반도체로 형성된 제2의 저융점부를 가지고 있으며, 또한 제2의 도펀트를 함유하는 드레인부 및,
    상기 드레인부의 제2의 저융점부를 통하여, 상기 채널부와 전기적으로 접속된 드레인전극 및,
    상기 채널부, 상기 소스전극 및 상기 드레인전극과 전기적으로 절연되어, 상기 채널부에 작용하는 전계를 제어하는 게이트전극을 가지는)
    상기 소스전극과 전기적으로 접속된 소스배선과,
    상기 드레인전극과 전기적으로 접속된 드레인배선과,
    상기 게이트전극과 전기적으로 접속된 게이트배선과,
    상기 절연기판의 표면에 형성된 표시전극과,
    상기 표시전극과 대향하는 대향전극과,
    상기 표시전극과 대향전극과의 사이에 형성된 발광층을 포함하는 것을 특징으로 하는 전기루미네선스형 표시장치.
  41. 제40항에 있어서, 상기 발광층이 유기분자로 이루어지는 유기발광층인 것을 특징으로 하는 전기루미네선스형 표시장치.
  42. 제41항에 있어서,
    상기 채널부가 다결정실리콘으로 이루어지는 고융점부만을 갖고, 또한 상기 소스부가 다결정실리콘게르마늄으로 이루어지는 제1의 저융점부만을 가지며, 또한 상기 드레인부가 다결정실리콘게르마늄으로 이루어지는 제2의 저융점부만을 갖는 것을 특징으로 하는 전기루미네선스형 표시장치.
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