JP4663202B2 - ＴＦＴのためのＳｉ層の金属誘起による自己整合結晶化を用いる半導体デバイス、トップ・ゲート形ＴＦＴおよび該トップ・ゲート形ＴＦＴの製造方法 - Google Patents

ＴＦＴのためのＳｉ層の金属誘起による自己整合結晶化を用いる半導体デバイス、トップ・ゲート形ＴＦＴおよび該トップ・ゲート形ＴＦＴの製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体デバイス、薄膜トランジスタ（ＴＦＴ）およびＴＦＴの製造方法に関し、詳しくは、新規なトップ・ゲート形ＴＦＴを含む半導体デバイス、新規なトップ・ゲート形ＴＦＴ、アモルファス・シリコンの金属誘起による結晶化によって新規なトップ・ゲート形ＴＦＴを製造する方法に関する。
【０００２】
【従来の技術】
薄膜トランジスタ（ＴＦＴ）は、低消費電力で薄く、軽量なデバイスを提供することができるため、アクティブ・マトリックス形液晶ディスプレイ、有機エレクトロ・ルミネセンス・ディスプレイおよびイメージ・センサといった幅広い半導体デバイスに使用されている。ＴＦＴの中で、多結晶シリコン（以下、ポリ−Ｓｉという。）を使用するＴＦＴは、低製造コストで広範囲に、かつ高分解能のデバイスを提供することを可能とするために興味がもたれている。
【０００３】
従来、ポリ−Ｓｉは、固相結晶化またはレーザ結晶化によってガラス、金属、金属酸化物、単結晶シリコンといった基板上に形成されている。典型的な固相結晶化は、アモルファス・シリコン（ａ−Ｓｉ）層を堆積させるステップと、数時間から数十時間の間、約４００℃〜約５５０℃で加熱し、ａ−Ｓｉ層を結晶化するステップとを含んでいる。また、典型的なレーザ結晶化は、ａ−Ｓｉ層を照射し、照射された箇所のａ−Ｓｉを融解するステップと、大気温度まで冷却してＳｉを再結晶するステップとを含んでいる。
【０００４】
図１は、トップ・ゲート形ＴＦＴに適用される固相結晶化のためのプロセスを示す。従来のプロセスでは、図１（ａ）に示すように、ａ−Ｓｉ層１０２が基板１０１上に堆積され、その後、Ｎｉ層１０３が好適な堆積法により堆積される。
堆積された層を有する基板１０１は、４００℃〜５５０℃でアニールされ、図１（ｂ）に示すようにＮｉ層１０３の結晶構造によって誘起されたａ−Ｓｉ層からポリ−Ｓｉ層１０４への結晶化が行われる。図１（ｂ）に示される場合においては、結晶境界１０４ａ、１０４ｂがポリ−Ｓｉ層１０４内でランダムに形成される。次いで、従来のプロセスでは、図１（ｃ）に示すゲッタリング・プロセスへ進み、Ｎｉ層１０３は、ＨＦ処理およびアニール処理され、ゲッタリング・プロセスによりＮｉ層１０３が除去される。
【０００５】
その後、図１（ｄ）に示されるように、ゲート絶縁層１０５がポリ−Ｓｉ層１０４上に堆積され、ゲート電極１０６がポリ−Ｓｉ層１０４上に形成される。次に、Ｎ＋ドーピングが３１Ｐ＋の反応性イオン・ドープといった好適な方法によって施され、ソース電極およびドレイン電極が形成される。
【０００６】
従来の金属誘起による結晶化によって形成されるポリ−Ｓｉを有する従来のＴＦＴは充分な性能を示すものの、結晶境界がポリ−Ｓｉ層内でランダムに生成されるため、オン電流およびオフ電流の両方で不均一になるといった不都合がある。加えて、堆積後のＮｉの除去プロセスおよびドーピング・プロセスがデバイスを形成するために必要とされるので、その後の製造プロセスがさらに複雑となっている。
【０００７】
特開平７−４５５１９号公報は、半導体デバイスおよび半導体デバイスの製造方法を開示しており、ａ−Ｓｉの結晶化温度より低い温度、すなわち、Ｎｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ａｕ、Ａｇやそれらのシリサイドを用いて堆積されるアイランドを用い、与えられたガラス基板のガラス転移温度より低い温度でアニールすることによるａ−Ｓｉの結晶化により、ポリ−Ｓｉが生成することを開示している。これらのアイランドは、結晶化のためのシードとして機能し、得られる結晶境界が制御された方法の下で形成される。開示された半導体デバイスは、充分な性能を示すものの、結晶境界が依然としてランダムさを有しているので、オン電流およびオフ電流が不均一を与えてしまう。この製造プロセスは、依然としてＮｉ層の除去ステップが必要とされ、またドーピング・ステップも必要とされる。
【０００８】
特開平９−２１３９６６号公報は、半導体デバイスの製造方法を開示しており、ａ−Ｓｉ層がレーザ照射を用いて結晶化され、結晶サイズの大きなポリ−Ｓｉ層を有するＴＦＴデバイスが開示されている。得られたＴＦＴデバイスは、ＴＦＴがオフの場合に、リーク電流が充分に低くなる。レーザ照射による結晶化は、上述したように結晶境界の不均一性を改善し、ポリ−Ｓｉ層において大きな結晶サイズを与えることが可能である。しかしながら、この方法は、レーザ・システムを必要とするので、工業規模のプラントを建設するための設備投資が巨額となり、その結果、デバイス・コストを上昇させることになる。加えて、レーザ照射は、ポリ−Ｓｉ層における大きな結晶サイズを与えるものの、さらに大きな結晶サイズがデバイス特性の改善のために望まれている。
【０００９】
したがって、これまで、ＴＦＴのオン電流およびオフ電流が改善され、より簡単な方法で製造される半導体デバイスを提供することが必要とされている。
【００１０】
また、これまで、オン電流およびオフ電流特性が改善され、より簡単な方法で製造されるトップ・ゲート形ＴＦＴを提供することが必要とされている。
【００１１】
さらに、これまで、オン電流およびオフ電流特性が改善され、より簡単な方法で製造されるＴＦＴの製造方法を提供することが必要とされている。
【００１２】
【発明が解決しようとする課題】
したがって、本発明の目的は、ＴＦＴのオン電流およびオフ電流が改善され、より簡単な方法で製造される半導体デバイスを提供することにある。
【００１３】
また、本発明の他の目的は、オンおよびオフ電流特性が改善され、より簡単な方法で製造されるトップ・ゲート形ＴＦＴを提供することにある。
【００１４】
また、本発明のさらに他の目的は、オンおよびオフ電流特性が改善され、より簡単な方法で製造されるＴＦＴの製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は、部分的には、ａ−Ｓｉの結晶化を金属−ドーパント化合物で形成された層上で行わせることにより、金属−ドーパント化合物がトップ・ゲート形ＴＦＴのための優れた電極として機能することを見出したことによりなされたものである。
【００１６】
本発明によれば、トップ・ゲート形薄膜トランジスタ（ＴＦＴ）を含む半導体デバイスであって、前記トップ・ゲート形ＴＦＴは、基板上に形成されており、前記トップ・ゲート形ＴＦＴは、
前記基板上に堆積される絶縁層と、
前記絶縁層上に堆積され、前記トップ・ゲート形ＴＦＴの内側横方向に向かう傾斜端部を有する金属−ドーパント化合物から成るソース電極およびドレイン電極と、
前記絶縁層と前記ソース電極と前記ドレイン電極との上側において、前記金属−ドーパント化合物からのドーパントのマイグレーションによって、前記金属−ドーパント化合物との間に均一な層境界を有するオーミック・コンタクト層を与えながら、前記ソース電極と前記ドレイン電極との間にその一部が配置され、かつａ−Ｓｉ層の外側の側部位置から開始し、前記ａ−Ｓｉ層の内側に向けて進行する、前記金属−ドーパント化合物中の金属誘起による横方向結晶化により、中央に自己整合した結晶境界が形成された多結晶Ｓｉ（ポリ−Ｓｉ）層と、
前記ポリ−Ｓｉ層上に堆積されるゲート絶縁層と、
前記ゲート絶縁層上に形成され、前記ソース電極と前記ドレイン電極との上を横方向に延びるゲート電極と
を含み、
前記金属−ドーパント化合物は、ＮｉＰまたはＮｉＢである。
【００１７】
本発明によれば、前記金属−ドーパント化合物は、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｍｏ、Ｔｉ、ＢおよびＰからなる群から選択される元素を含む。
【００１８】
本発明によれば、前記金属−ドーパント化合物は、ＮｉＰまたはＮｉＢである。
【００１９】
本発明によれば、前記金属−ドーパント化合物は、ＮｉＰであり、Ｐの濃度が０．５原子％〜１０原子％の範囲である。
【００２０】
本発明によれば、前記金属−ドーパント化合物は、ＮｉＢであり、Ｂの濃度が０．２５原子％〜２．０原子％の範囲である。
【００２１】
本発明によれば、遮光層が、前記基板上に形成され、複数の前記ＴＦＴが、前記半導体デバイスにアクティブ・マトリックスを形成するように配置されており、前記半導体デバイスが、アクティブ・マトリックス液晶ディスプレイとして使用される。
【００２２】
本発明によれば、複数の前記ＴＦＴが、前記半導体デバイスにアクティブ・マトリックスを形成するように配置されており、前記半導体デバイスが、アクティブ・マトリックス・エレクトロ・ルミネッセンス・ディスプレイまたはイメージ・センサとして使用される。
【００２３】
本発明によれば、基板上に形成されるトップ・ゲート形薄膜トランジスタ（ＴＦＴ）が提供される。前記トップ・ゲート形ＴＦＴは、
前記基板上に堆積される絶縁層と、
前記絶縁層上に堆積され、前記トップ・ゲート形ＴＦＴの内側横方向に向かう傾斜端部を有する金属−ドーパント化合物から成るソース電極およびドレイン電極と、
前記絶縁層と前記ソース電極と前記ドレイン電極との上側において、前記金属−ドーパント化合物からのドーパントのマイグレーションによって、前記金属−ドーパント化合物との間に均一な層境界を有するオーミック・コンタクト層を与えながら、前記ソース電極と前記ドレイン電極との間にその一部が配置され、かつａ−Ｓｉ層の外側の側部位置から開始し、前記ａ−Ｓｉ層の内側に向けて進行する、前記金属−ドーパント化合物中の金属誘起による横方向結晶化により、中央に自己整合した結晶境界が形成された多結晶Ｓｉ（ポリ−Ｓｉ）層と、
前記ポリ−Ｓｉ層上に堆積されるゲート絶縁層と、
前記ゲート絶縁層上に形成され、前記ソース電極と前記ドレイン電極との上を横方向に延びるゲート電極と
を含み、
前記金属−ドーパント化合物は、ＮｉＰまたはＮｉＢである。
【００２４】
本発明によれば、前記金属−ドーパントは、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｍｏ、Ｔｉ、ＢおよびＰからなる群から選択される元素を含む。
【００２５】
本発明によれば、前記金属−ドーパント化合物は、ＮｉＰまたはＮｉＢである。
【００２６】
本発明によれば、前記金属−ドーパント化合物は、ＮｉＰであり、Ｐの濃度が０．５原子％〜１０原子％の範囲である。
【００２７】
本発明によれば、前記金属−ドーパント化合物は、ＮｉＢであり、Ｂの濃度が０．２５原子％〜２．０原子％の範囲である。
【００２８】
本発明によれば、遮光層が、前記基板上に形成され、複数の前記ＴＦＴが、アクティブ・マトリックスを形成するように配置されており、前記トップ・ゲート形ＴＦＴが、アクティブ・マトリックス液晶ディスプレイに含まれる。
【００２９】
本発明によれば、複数の前記ＴＦＴが、アクティブ・マトリックスを形成するように配置されており、前記トップ・ゲート形ＴＦＴが、アクティブ・マトリックス・エレクトロ・ルミネッセンス・ディスプレイまたはイメージ・センサに含まれる。
【００３０】
本発明によれば、トップ・ゲート形ＴＦＴの製造方法が提供される。前記方法は、
ＴＦＴ構造を支持するための基板を与えるステップと、
前記基板上に絶縁層を堆積させるステップと、
前記絶縁層上に金属−ドーパント化合物を堆積させるステップと、
前記金属−ドーパント化合物をパターニングして、ソース電極とドレイン電極との間に前記絶縁層が露出するようにギャップを形成することにより、前記トップ・ゲート型ＴＦＴの内側横方向に向かう傾斜端部を有する前記ソース電極および前記ドレイン電極を形成するステップと、
前記絶縁層と前記金属−ドーパント化合物との上側にａ−Ｓｉ層を堆積させるステップと、
前記ａ−Ｓｉ層上にゲート絶縁層を堆積させるステップと、
前記ゲート絶縁層上にゲート材料を堆積させるステップと、
前記層をパターニングし、前記ゲート材料が前記ソース電極と前記ドレイン電極との上を横方向に延びて形成されるように、前記基板上にトップ・ゲート形ＴＦＴ構造を形成するステップと、
前記ａ−Ｓｉ層をアニールして、前記ソース電極と前記ドレイン電極との間にその一部が配置され、かつ前記ａ−Ｓｉ層の外側の側部位置から開始し、前記ａ−Ｓｉ層の内側に向けて進行する、前記金属−ドーパント化合物中の金属誘起による横方向結晶化により、中央に自己整合した結晶境界が形成された多結晶Ｓｉ（ポリ−Ｓｉ）層を生成し、前記金属−ドーパント化合物と前記ポリ−Ｓｉ層との間に、前記金属−ドーパント化合物からのドーパントのマイグレーションによって、前記金属−ドーパント化合物との間の均一な層境界を有するオーミック・コンタクト層を形成するステップとを含み、
前記金属−ドーパント化合物は、ＮｉＰまたはＮｉＢである。
【００３１】
本発明によれば、前記ａ−Ｓｉ層の結晶化は、前記ａ−Ｓｉ層の外側の側部位置から開始し、前記ａ−Ｓｉ層の内側に向けて進行し、結晶境界が自己整合的に前記ポリ−Ｓｉ層の略中央部分に形成される。
【００３２】
本発明によれば、前記金属−ドーパント化合物は、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｍｏ、Ｔｉ、ＢおよびＰからなる群から選択される元素を含む。
【００３３】
本発明によれば、前記金属−ドーパント化合物は、ＮｉＰまたはＮｉＢである。
【００３４】
本発明によれば、さらに、前記基板上に遮光層を堆積させるステップを含む。
【００３５】
本発明によれば、トップ・ゲート形ＴＦＴの製造方法が提供される。前記方法は、
ＴＦＴ構造を支持するための基板を与えるステップと、
前記基板上に絶縁層を堆積させるステップと、
前記絶縁層上に金属−ドーパント化合物を堆積させるステップと、
前記金属−ドーパント化合物をパターニングして、ソース電極とドレイン電極との間に前記絶縁層が露出するようにギャップを形成することにより、前記トップ・ゲート型ＴＦＴの内側横方向に向かう傾斜端部を有する前記ソース電極および前記ドレイン電極を形成するステップと、
前記絶縁層と前記金属−ドーパント化合物との上側にａ−Ｓｉ層を堆積させるステップと、
前記ａ−Ｓｉ層をアニールして、前記ソース電極と前記ドレイン電極との間にその一部が配置され、かつ前記ａ−Ｓｉ層の外側の側部位置から開始し、前記ａ−Ｓｉ層の内側に向けて進行する、前記金属−ドーパント化合物中の金属誘起による横方向結晶化により、中央に自己整合した結晶境界が形成された多結晶Ｓｉ（ポリ−Ｓｉ）層を生成し、前記金属−ドーパント化合物と前記ポリ−Ｓｉ層との間に、前記金属−ドーパント化合物からのドーパントのマイグレーションによって、前記金属−ドーパント化合物との間の均一な層境界を有するオーミック・コンタクト層を形成するステップと、
前記ポリ−Ｓｉ層上にゲート絶縁層を堆積させるステップと、
前記層をパターニングし、前記ゲート絶縁層が前記ソース電極と前記ドレイン電極との上を横方向に延びて形成されるように、前記基板上に前記トップ・ゲート形ＴＦＴ構造を形成するステップとを含み、
前記金属−ドーパント化合物は、ＮｉＰまたはＮｉＢである。
【００３６】
【発明の実施の形態】
本発明は、以下の詳細な説明により理解されるものであって、図に示す実施の形態に限られるものではない。本発明の好ましい実施の形態につき、例示的な目的でのみ示す添付の図面をもって詳細に説明する。
【００３７】
図２は、液晶ディスプレイ・デバイスに好適に使用される本発明のトップ・ゲート形ＴＦＴの概略断面図を示す。図２に示されるトップ・ゲート形ＴＦＴは、基板１と、遮光層２と、絶縁層３とを含んでいる。基板１は、実質的にアルカリ元素を含まない非アルカリ・ガラスや石英ガラスの他にも、ソーダ石灰ガラス、ホウ素ケイ酸塩ガラス、アルミノ・ホウ素ケイ酸塩ガラスといったアルカリ・ガラスから選択することができる。遮光層２は、スパッタリングまたは真空蒸着といった好適な堆積法により基板１上に堆積され、基板１を通過する光を遮断している。本発明の半導体デバイスがエレクトロ・ルミネセンス・デバイスまたはＣＣＤとして使用される場合には、基板１の透明性は必要ないため、基板１は、特定の用途に応じてガラス、金属、金属酸化物、セラミックス、単結晶シリコンなどから選択されるいかなる好適な基板から選択することができる。
【００３８】
遮光層２は、ＧｅＳｉ：Ｈ、ＧｅＯｘ、ＧｅＮｘといったゲルマニウム化合物、ＮｂＯｘといったニオブ化合物、クロム（Ｃｒ）、モリブデン（Ｍｏ）またはＭｏＣｒといったクロムとモリブデンとの合金から選択することができる。遮光層２の厚さは、約２００ｎｍ〜約３００ｎｍの範囲とすることができる。ＳｉＯｘからなる絶縁層３はまた、基板１および遮光層２の上側に堆積されていて、遮光層２を通したリーク電流を防止するとともに、液晶ディスプレイの性能を改善させている。絶縁層３は、許容される性能を得ることができる限り、ＳｉＯｘ以外にも、例えば、ＳｉＮｘまたはＳｉＯｘＮｙといった絶縁材料から選択することができる。
【００３９】
ソース電極４およびドレイン電極５は、絶縁層３上に形成されている。図２に示す実施の形態では、ソース電極４およびドレイン電極５は、約２００ｎｍの厚さのＮｉＰ合金から形成されている。本発明者らは、ＮｉＰ合金がＮｉＰによる金属誘起結晶化により充分な結晶サイズでａ−Ｓｉからポリ−Ｓｉへの結晶化を生じさせると同時に、ＮｉＰからのＰの同時的ドーピングにより、ＮｉＰとポリ−Ｓｉとの間にオーミック・コンタクトを生じさせることが可能であることを見出した。本発明において、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｍｏ、Ｔｉ、ＰおよびＢからなる群から製造される他の合金も、ポリ−Ｓｉに対し、充分なオーミック・コンタクトと金属誘起による結晶化とを与えるために用いることができる。図２に示すＴＦＴ構造においては、ポリ−Ｓｉ層６は、ソース電極４およびドレイン電極５上に形成されている。ポリ−Ｓｉ層６は、アニーリングによりプラズマＣＶＤ法によって堆積されたａ−Ｓｉの金属誘起による結晶化により形成されている。
【００４０】
Ｓｉの本質的ドーパントとして金属中に含まれるＰまたはＢの濃度は、本発明においてＰの濃度として０．２５原子％〜１０原子％の範囲とすることができ、Ｂの濃度として０．５原子％〜２．０原子％の範囲とすることができ、ドープされたポリ−Ｓｉ層６の体積抵抗率を１０−４Ω・ｍ程度とし、電極４、５とポリ−Ｓｉ層６との間にオーミック・コンタクトを与えるようにすることができる。
【００４１】
図３は、ソース電極４およびドレイン電極５の周囲の拡大断面図を示す。図２に示された上部の層については、説明を簡潔にするため説明しない。図３に示すように、ポリ−Ｓｉ層がアニーリングによって与えられる場合には、コンタクト層７は、ソース電極４およびドレイン電極５からのＰ原子のマイグレーションにより形成され、電極４、５とポリ−Ｓｉ層６との間にオーミック・コンタクトが形成され、液晶パネルにデバイス化する際の不都合を防止させている。本発明者らは、上述したオーミック・コンタクトが、アニーリング中のＮｉＰの結晶境界に偏析したＰ原子のマイグレーションにより得られることを見出した。図３に示す実施の形態では、結晶境界は、結晶境界８の他にも、電極４、５とポリ−Ｓｉ層６との間にも存在するので、Ｐは、接触した面において効率的に、かつ均一に偏析することとなる。このため、金属誘起による結晶化のためのアニーリングの下でポリ−Ｓｉに変化しながら、同時に、ＮｉＰに隣接したａ−Ｓｉ層が偏析したＰ原子によって充分にドープされることになる。上述したように、本発明は、従来の製造プロセスに含まれるドーピング・ステップを排除することにより、ＴＦＴ構造の製造プロセスを著しく簡略化させることで、本発明のＴＦＴ構造を含む半導体デバイスのコストを低減することができる。
【００４２】
図３にはまた、結晶化されたポリ−Ｓｉ層６の略中央部分に形成される結晶境界８が示されている。ポリ−Ｓｉ層６は、ａ−Ｓｉ層の側部側６ａ、６ｂから結晶化が開始され、この結晶化は、示された実施の形態においては、ポリ−Ｓｉ層６の中央まで達し、ポリ−Ｓｉ層の中央で自己整合的に結晶境界８を形成する（金属誘起による横方向結晶化）。結晶化はまた、ソース電極４およびドレイン電極５の表面から上部方向に向けても発生し、オフ電流およびオン電流の不均一性が、電極４、５とポリ−Ｓｉ層６との間の良好に規定された多結晶構造および均一な層境界により低減されることとなる。本発明において結晶化はまた、ａ−Ｓｉ層中のいかなる側部位置から開始させることができる。しかしながら、結晶境界は、ａ−Ｓｉ層中の温度分布が均一である限り、ポリ−Ｓｉ層６の略中央に形成されることになる。
【００４３】
再度図２を参照すると、ゲート絶縁層９およびゲート電極１０が、ポリ−Ｓｉ層６上に形成されていて、トップ・ゲート形ＴＦＴデバイス構造が形成されている。ゲート絶縁層９は、絶縁層３より容易にエッチングされる材料から形成することができる。図２に示す実施の形態では、絶縁層３は、ＳｉＯｘで形成されていて、ゲート絶縁層９は、例えば、ＳｉＨ４＋ＮＨ３を用いるプラズマＣＶＤといった従来からよく知られた好適な方法により、ＳｉＮｘから形成されている。
【００４４】
ゲート電極１０は、Ａｌ、Ｔａ、Ｃｒ、Ｍｏ、ＭｏＴａ、ＩＴＯを含む群から選択されるよく知られた金属または合金、これらから形成されるいかなる合金から形成することができる。ゲート材料の堆積は、例えば、ケミカル・ベーパ・デポジッション（ＣＶＤ）や、スパッタリングまたは真空蒸着といったフィジカル・ベーパ・デポジッション（ＰＶＤ）といったいかなる好適な方法によっても実施することができる。
【００４５】
図４は、本発明のＴＦＴ構造の別の実施の形態を示した図である。図４に示されるＴＦＴ構造は、例えば、エレクトロ・ルミネセンス・ディスプレイ・デバイス中に含ませることができる。図４に示すエレクトロ・ルミネセンス・ディスプレイ・デバイスが不透明な基板１を用いて構成されるものとしているので、図４に示すＴＦＴ構造は、遮光層２を堆積させないことを除き、図３に示すＴＦＴ構造と同様の構造とされている。同様のＴＦＴ構造はまた、好適な基板の組合わせで電荷結合デバイス（ＣＣＤ）といったイメージ・センサを構成させるために適用することができる。
【００４６】
図５は、ＴＦＴ構造を形成するための方法において各ステップにより基板１上に形成される構造を示す。図５に示す実施の形態では、ＴＦＴは、液晶ディスプレイ・デバイスに使用されるものとする。図５（ａ）に示すように、まず、遮光層２は、ＣＶＤ、スパッタリング、蒸着といった好適な堆積法により基板１上に堆積され、その後、フォトリソグラフィーといったパターニング・ステップにより所望する形状へと実質的にパターニングされる。
【００４７】
次いで、本発明のプロセスは、図５（ｂ）に示す絶縁層３を堆積させるステップを行う。絶縁層３は、基板１および遮光層２を被覆するようにして堆積される。説明する実施の形態では、絶縁層３は、プラズマＣＶＤを使用してＳｉＯｘを基板１上に堆積させることにより形成されている。
【００４８】
次に、本発明に従い、プロセスは、図５（ｃ）に示すＮｉＰまたはＮｉＢ層１１の堆積ステップを行う。上述したＮｉＰまたはＮｉＢ層は、ＣＶＤ、スパッタリング、蒸着、またはめっきといった好適な堆積法により堆積させることができる。本発明において有用な堆積法としては、スパッタリングおよびめっきを挙げることができる。ＮｉＰ層１１を堆積させるためにスパッタリング法を使用する場合には、純粋なＰターゲットが容易に利用できない、すなわち実用的でないので、Ｎｉに好ましい濃度のＰを予め含有させた好適な化合物ターゲットを使用する。
【００４９】
ＮｉＢ層を堆積させるためにスパッタリング法を使用する場合には、Ｂターゲットが容易に利用できるので、化合物ターゲット、または２つの別々のターゲットのいずれかを使用することができる。別々のターゲットを使用するのであれば、ＴＦＴデバイスの性能を最適化するようにＮｉをベースとした合金中でドーパントＢの濃度を調節することができる。スパッタリング法は、これまで知られたいかなる方法からでも選択することができ、当業者であればスパッタリングの条件を容易に選択することができる。典型的な条件としては、例えば、ターゲット・エリアに応じて、Ａｒが１０ｍｔｏｒｒ〜２００ｍｔｏｒｒ、ＲＦまたはＤＣ放電の出力範囲２００Ｊ／ｓ〜３ｋＪ／ｓを挙げることができる。
【００５０】
本発明の他の実施の形態では、ＮｉＰまたはＮｉＢ層１１を無電解めっきにより効果的に得ることができる。ＮｉＰのめっき液は、次亜リン酸ナトリウム一水和物（還元剤）、クエン酸ナトリウム（錯化剤）、硫酸ニッケルを混合することにより調製することができる。この混合物は、界面活性剤および無電解めっき浴中の混合物を安定させるように設計される他の添加剤を含むことができる。無電解めっきがＮｉＰまたはＮｉＢ層１１を堆積させるために使用される場合には、無電解めっき液のｐＨを、典型的には４〜５（わずかに酸性）か、８〜１０（塩基性）とすることができる。
【００５１】
塩基性の溶液は、水酸化アンモニウムとホウ酸を添加することにより調製することができる。ＮｉＢ層をめっきするために使用される浴は、シプレイ・カンパニー・Ｌ．Ｌ．Ｃ．（Ｓｈｉｐｌｅｙ Ｃｏｍｐａｎｙ，Ｌ．Ｌ．Ｃ．）から市販されているＤＭＡＢ（ジメチルアミン−ボラン）を還元剤として使用する。堆積されるＮｉＰまたはＮｉＢ中のＰまたはＢの量は、無電解めっき浴のｐＨに関連して変化させることができる。本発明者らは、ＮｉＰ中のＰの量を５原子％〜１０原子％の範囲とすることができ、ＮｉＢ中のＢの量をＮｉＰ中のＰよりはるかに少なく、典型的に無電解めっきにおいては０．２５原子％〜１原子％の範囲とすることができることを見出した。
【００５２】
図５（ｄ）は、ＮｉＰまたはＮｉＢ層１１をエッチングした後の本発明のＴＦＴ構造を示した図である。このプロセスは、ＮｉＰまたはＮｉＢ層１１を堆積させた後、これまで知られた好適なフォトレジストを用いたパターンニング・プロセスを施して、図５（ｄ）に示すソース電極４およびドレイン電極５が形成される。パターンニング・プロセス、例えば、図５（ｄ）に示すフォト・エングレービング・プロセス（ＰＥＰ）では、図５（ｄ）に示す所望の微小パターンが得られる限り、ポジ型またはネガ型の、いかなるフォトレジストでも使用することができる。
【００５３】
次いで、ＮｉＰまたはＮｉＢ層１１は、Ｈ３ＰＯ４、ＨＮＯ３およびＣＨ３ＣＯＯＨ（ＰＡＮ）を含むエッチャントによりエッチングされる。ＮｉＰ層は、ドーパントの濃度が高くなればなるほどエッチングが容易となる。ドーパント濃度がはるかに少ないＮｉＢ層のエッチングにおいては、ＰＡＮによるエッチングではエッチング速度が非常に遅いので、より強力なＨＮＯ３を使用してＮｉＢ層をエッチングする。本発明においては、ＮｉＰまたはＮｉＢ層が適切にエッチングできる限り、他のエッチャントを使用することができる。
【００５４】
上述したようにして、パターンニングされたソース電極４およびドレイン電極５は、さらにプラズマＣＶＤを使用して堆積される約２００ｎｍの厚さを有するａ−Ｓｉ層１２により被覆される。説明するプロセスでは、その後、ＳｉＮｘを含むゲート絶縁層９と、例えば、Ａｌを含むゲート電極材料１３とを、ａ−Ｓｉ層１２上に堆積させて、ＴＦＴ構造を形成する。図６（ａ）は、上述した堆積が行われた後の構造を示す。
【００５５】
次にフォトレジスト層をゲート電極材料１３上に塗布し、このフォトレジスト層をフォト・マスク（図示せず）を通してＵＶ光により露光し、図６（ｂ）に示すようにゲート電極材料１３上にフォトレジスト・パターン１４を形成する。
【００５６】
次のステップでは、ゲート電極材料１３、ゲート絶縁層９およびａ−Ｓｉ層１２がエッチング除去されて、図７に示すように本発明のＴＦＴ構造が形成される。ゲート電極材料１３のエッチングは、エッチャントとしてＨ３ＰＯ４、ＨＮＯ３、ＣＨ３ＣＯＯＨ、これらの混合物からなる群から選択される水溶液を使用して等方性エッチングにより実施される。本発明は、ＨＣｌまたはＢＣｌ３をエッチャントとして使用するドライ・エッチング・プロセスを適用することもできる。図７（ｂ）に示すようにゲート電極１０の周囲にオフセット範囲を得るためにゲート電極材料１３をオーバ・エッチングすることが好ましい。さらに、エッチング・プロセスは、エッチャントとしてＣＦ４とＯ２との混合物を使用する反応性イオン・エッチング（ＲＩＥ）といった異方性エッチングによるａ−Ｓｉ層１２およびゲート絶縁層９のエッチングを行う。
【００５７】
上述のようにして得られたＴＦＴ構造に対して、その後、数時間から数十時間、４００℃から５５０℃の温度で金属誘起によるプロセスを適用してａ−Ｓｉ層１２をポリ−Ｓｉ層６へと結晶化するためのアニーリングを施す。アニーリング中、Ｐは、結晶境界の周囲に偏析し、この偏析したＰは、効率的にＳｉ内にマイグレートしてコンタクト層７を形成する。上記アニーリングは、ａ−Ｓｉ層１２の堆積直後の、より早いステップで適用することもできる。
【００５８】
図８は、アクティブ・マトリックス形に形成される本発明のＴＦＴが構成された半導体デバイスの平面図である。本発明の半導体デバイスは、ＴＦＴアレイ基板１５上に構成され、複数の画素電極１６が基板１５上に配置されている。画素電極１６は、特定の用途に応じていかなる好適な材料から形成することができる。例えば、半導体デバイスは、アクティブ・マトリックス形液晶ディスプレイ・デバイスとして使用される場合には、画素電極１６は、ＩＴＯ、ＩＺＯ、ＡＴＯまたはＳｎＯ２といった透明導電性材料により形成することができる。ソース電極４は、画素電極１６に接続され、ドレイン電極５は、信号ライン１７ａ、１７ｂに接続されている。ゲート電極１０は、ソース電極４およびドレイン電極５上に形成され、ゲート・ライン１８に接続されている。図８に示した実施の形態では、容量制御ライン１９が与えられている。
【００５９】
半導体デバイスが、アクティブ・マトリックス形エレクトロ・ルミネセンス・ディスプレイ・デバイスとして使用される場合には、同様の導電性材料を使用することができる。しかしながら、透明性に関係なく、充分な伝導性を有するいかなる導電性材料でも用いることができる。上述した半導体デバイスが、ＣＣＤといったセンサとして使用される場合には、画素電極１６は、ａ−Ｓｉ、単結晶Ｓｉまたは多結晶Ｓｉといった光キャリア発生材料で置き換えることができる。ＣＣＤへの適用においては、全体の構造を単結晶シリコン基板上に構成することも可能である。
【００６０】
半導体デバイスに含まれるＴＦＴは、金属誘起による横方向結晶化により形成されるポリ−Ｓｉ層および均一に生成されるコンタクト層に起因して、スイッチング特性の改善された優れた電気的特性を示す。加えて、本発明のＴＦＴは、ドーピング・ステップを排除し、かつＰＥＰプロセスを簡略化することで、簡略化したプロセスにより製造することができ、本発明によれば、半導体デバイスの製造コストが著しく削減されることになる。
【００６１】
これまで本発明につき、特に好ましい実施の形態について図示し、説明してきたが、当業者によれば、形態およびその詳細についての従来知られた変更および他の変更であっても、本発明の趣旨および範囲を逸脱することなく行うことができることは理解されるであろう。
【図面の簡単な説明】
【図１】 トップ・ゲート形ＴＦＴの従来の構造および製造プロセスを示した図。
【図２】 本発明のＴＦＴを示した図。
【図３】 本発明のＴＦＴ構造の拡大した層構造を示した図。
【図４】 本発明のＴＦＴ構造の他の実施の形態を示した図。
【図５】 液晶ディスプレイ・デバイスに使用される本発明のＴＦＴ構造を形成する方法において各ステップにより基板上に形成される構造を示した図。
【図６】 液晶ディスプレイ・デバイスに使用される本発明のＴＦＴ構造を形成する方法において各ステップにより基板上に形成される構造を示した図。
【図７】 ＮｉＰまたはＮｉＢ層をエッチングする前後の本発明のＴＦＴ構造を示した図。
【図８】 アクティブ・マトリックス形に形成される本発明のＴＦＴが構成された半導体デバイスの平面図。
【符号の説明】
１…基板
２…遮光層
３…絶縁層
４…ソース電極
５…ドレイン電極
６…ポリ−Ｓｉ層
６ａ、６ｂ…側部側
７…コンタクト層
８…結晶境界
９…ゲート絶縁層
１０…ゲート電極
１１…ＮｉＰ層
１２…ａ−Ｓｉ層
１３…ゲート電極材料
１４…フォトレジスト・パターン
１５…基板
１６…画素電極
１７ａ、１７ｂ…信号ライン
１８…ゲート・ライン
１９…容量制御ライン
１０１…基板
１０２…ａ−Ｓｉ層
１０３…Ｎｉ層
１０４…ポリ−Ｓｉ層
１０４ａ、１０４ｂ…結晶境界
１０５…ゲート絶縁層
１０６…ゲート電極

Claims (13)

  1. トップ・ゲート形薄膜トランジスタ（ＴＦＴ）を含む半導体デバイスであって、前記トップ・ゲート形ＴＦＴは、基板上に形成されており、前記トップ・ゲート形ＴＦＴは、
    前記基板上に堆積される絶縁層と、
    前記絶縁層上に堆積され、前記トップ・ゲート形ＴＦＴの内側横方向に向かう傾斜端部を有する金属−ドーパント化合物から成るソース電極およびドレイン電極と、
    前記絶縁層と前記ソース電極と前記ドレイン電極との上側において、前記金属−ドーパント化合物からのドーパントのマイグレーションによって、前記金属−ドーパント化合物との間に均一な層境界を有するオーミック・コンタクト層を与えながら、前記ソース電極と前記ドレイン電極との間にその一部が配置され、かつａ−Ｓｉ層の外側の側部位置から開始し、前記ａ−Ｓｉ層の内側に向けて進行する、前記金属−ドーパント化合物中の金属誘起による横方向結晶化により、中央に自己整合した結晶境界が形成された多結晶Ｓｉ（ポリ−Ｓｉ）層と、
    前記ポリ−Ｓｉ層上に堆積されるゲート絶縁層と、
    前記ゲート絶縁層上に形成され、前記ソース電極と前記ドレイン電極との上を横方向に延びるゲート電極と
    を含み、
    前記金属−ドーパント化合物は、ＮｉＰまたはＮｉＢである
    半導体デバイス。
  2. 前記金属−ドーパント化合物は、ＮｉＰであり、Ｐの濃度が０．２５原子％〜１０原子％の範囲である、請求項１に記載の半導体デバイス。
  3. 前記金属−ドーパント化合物は、ＮｉＢであり、Ｂの濃度が０．５原子％〜２．０原子％の範囲である、請求項１に記載の半導体デバイス。
  4. 遮光層が、前記基板上に形成され、複数の前記ＴＦＴが、前記半導体デバイスにアクティブ・マトリックスを形成するように配置されており、前記半導体デバイスが、アクティブ・マトリックス液晶ディスプレイとして使用される、請求項１に記載の半導体デバイス。
  5. 複数の前記ＴＦＴが、前記半導体デバイスにアクティブ・マトリックスを形成するように配置されており、前記半導体デバイスが、アクティブ・マトリックス・エレクトロ・ルミネセンス・ディスプレイまたはイメージ・センサとして使用される、請求項１に記載の半導体デバイス。
  6. 基板上に形成されるトップ・ゲート形薄膜トランジスタ（ＴＦＴ）であって、前記トップ・ゲート形ＴＦＴは、
    前記基板上に堆積される絶縁層と、
    前記絶縁層上に堆積され、前記トップ・ゲート形ＴＦＴの内側横方向に向かう傾斜端部を有する金属−ドーパント化合物から成るソース電極およびドレイン電極と、
    前記絶縁層と前記ソース電極と前記ドレイン電極との上側において、前記金属−ドーパント化合物からのドーパントのマイグレーションによって、前記金属−ドーパント化合物との間に均一な層境界を有するオーミック・コンタクト層を与えながら、前記ソース電極と前記ドレイン電極との間にその一部が配置され、かつａ−Ｓｉ層の外側の側部位置から開始し、前記ａ−Ｓｉ層の内側に向けて進行する、前記金属−ドーパント化合物中の金属誘起による横方向結晶化により、中央に自己整合した結晶境界が形成された多結晶Ｓｉ（ポリ−Ｓｉ）層と、
    前記ポリ−Ｓｉ層上に堆積されるゲート絶縁層と、
    前記ゲート絶縁層上に形成され、前記ソース電極と前記ドレイン電極との上を横方向に延びるゲート電極と
    を含み、
    前記金属−ドーパント化合物は、ＮｉＰまたはＮｉＢである、
    トップ・ゲート形ＴＦＴ。
  7. 前記金属−ドーパント化合物は、ＮｉＰであり、Ｐの濃度が０．２５原子％〜１０原子％の範囲である、請求項６に記載のトップ・ゲート形ＴＦＴ。
  8. 前記金属−ドーパント化合物は、ＮｉＢであり、Ｂの濃度が０．５原子％〜２．０原子％の範囲である、請求項６に記載のトップ・ゲート形ＴＦＴ。
  9. 遮光層が、前記基板上に形成され、複数の前記ＴＦＴが、アクティブ・マトリックスを形成するように配置されており、前記トップ・ゲート形ＴＦＴが、アクティブ・マトリックス液晶ディスプレイに含まれる、請求項６に記載のトップ・ゲート形ＴＦＴ。
  10. 複数の前記トップ・ゲート形ＴＦＴが、アクティブ・マトリックスを形成するように配置されており、前記トップ・ゲート形ＴＦＴが、アクティブ・マトリックス・エレクトロ・ルミネッセンス・ディスプレイまたはイメージ・センサに含まれる、請求項６に記載のトップ・ゲート形ＴＦＴ。
  11. トップ・ゲート形ＴＦＴの製造方法であって、
    ＴＦＴ構造を支持するための基板を与えるステップと、
    前記基板上に絶縁層を堆積させるステップと、
    前記絶縁層上に金属−ドーパント化合物を堆積させるステップと、
    前記金属−ドーパント化合物をパターニングして、ソース電極とドレイン電極との間に前記絶縁層が露出するようにギャップを形成することにより、前記トップ・ゲート型ＴＦＴの内側横方向に向かう傾斜端部を有する前記ソース電極および前記ドレイン電極を形成するステップと、
    前記絶縁層と前記金属−ドーパント化合物との上側にａ−Ｓｉ層を堆積させるステップと、
    前記ａ−Ｓｉ層上にゲート絶縁層を堆積させるステップと、
    前記ゲート絶縁層上にゲート材料を堆積させるステップと、
    前記層をパターニングし、前記ゲート材料が前記ソース電極と前記ドレイン電極との上を横方向に延びて形成されるように、前記基板上にトップ・ゲート形ＴＦＴ構造を形成するステップと、
    前記ａ−Ｓｉ層をアニールして、前記ソース電極と前記ドレイン電極との間にその一部が配置され、かつ前記ａ−Ｓｉ層の外側の側部位置から開始し、前記ａ−Ｓｉ層の内側に向けて進行する、前記金属−ドーパント化合物中の金属誘起による横方向結晶化により、中央に自己整合した結晶境界が形成された多結晶Ｓｉ（ポリ−Ｓｉ）層を生成し、前記金属−ドーパント化合物と前記ポリ−Ｓｉ層との間に、前記金属−ドーパント化合物からのドーパントのマイグレーションによって、前記金属−ドーパント化合物との間の均一な層境界を有するオーミック・コンタクト層を形成するステップとを含み、
    前記金属−ドーパント化合物は、ＮｉＰまたはＮｉＢである、
    トップ・ゲート形ＴＦＴの製造方法。
  12. さらに、前記基板上に遮光層を堆積させるステップを含む、請求項１１に記載のトップ・ゲート形ＴＦＴの製造方法。
  13. トップ・ゲート形ＴＦＴの製造方法であって、
    ＴＦＴ構造を支持するための基板を与えるステップと、
    前記基板上に絶縁層を堆積させるステップと、
    前記絶縁層上に金属−ドーパント化合物を堆積させるステップと、
    前記金属−ドーパント化合物をパターニングして、ソース電極とドレイン電極との間に前記絶縁層が露出するようにギャップを形成することにより、前記トップ・ゲート型ＴＦＴの内側横方向に向かう傾斜端部を有する前記ソース電極および前記ドレイン電極を形成するステップと、
    前記絶縁層と前記金属−ドーパント化合物との上側にａ−Ｓｉ層を堆積させるステップと、
    前記ａ−Ｓｉ層をアニールして、前記ソース電極と前記ドレイン電極との間にその一部が配置され、かつ前記ａ−Ｓｉ層の外側の側部位置から開始し、前記ａ−Ｓｉ層の内側に向けて進行する、前記金属−ドーパント化合物中の金属誘起による横方向結晶化により、中央に自己整合した結晶境界が形成された多結晶Ｓｉ（ポリ−Ｓｉ）層を生成し、前記金属−ドーパント化合物と前記ポリ−Ｓｉ層との間に、前記金属−ドーパント化合物からのドーパントのマイグレーションによって、前記金属−ドーパント化合物との間の均一な層境界を有するオーミック・コンタクト層を形成するステップと、
    前記ポリ−Ｓｉ層上にゲート絶縁層を堆積させるステップと、
    前記層をパターニングし、前記ゲート絶縁層が前記ソース電極と前記ドレイン電極との上を横方向に延びて形成されるように、前記基板上に前記トップ・ゲート形ＴＦＴ構造を形成するステップとを含み、
    前記金属−ドーパント化合物は、ＮｉＰまたはＮｉＢである、
    トップ・ゲート形ＴＦＴの製造方法。
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