JP2002280391A - ＴＦＴのためのＳｉ層の金属誘起による自己整合結晶化を用いる半導体デバイス、トップ・ゲート形ＴＦＴおよび該トップ・ゲート形ＴＦＴの製造方法 - Google Patents

ＴＦＴのためのＳｉ層の金属誘起による自己整合結晶化を用いる半導体デバイス、トップ・ゲート形ＴＦＴおよび該トップ・ゲート形ＴＦＴの製造方法

Info

Publication number
JP2002280391A
JP2002280391A JP2002008478A JP2002008478A JP2002280391A JP 2002280391 A JP2002280391 A JP 2002280391A JP 2002008478 A JP2002008478 A JP 2002008478A JP 2002008478 A JP2002008478 A JP 2002008478A JP 2002280391 A JP2002280391 A JP 2002280391A
Authority
JP
Japan
Prior art keywords
layer
metal
poly
tft
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002008478A
Other languages
English (en)
Other versions
JP4663202B2 (ja
Inventor
S Andree Paul
ポール・エス・アンドリ
R Ribushu Frank
フランク・アール・リブシュ
Takatoshi Tsujimura
隆俊 辻村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2002280391A publication Critical patent/JP2002280391A/ja
Application granted granted Critical
Publication of JP4663202B2 publication Critical patent/JP4663202B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】 【課題】 本発明は、半導体デバイス、薄膜トランジス
タ（ＴＦＴ）およびＴＦＴの製造方法を提供する。 【解決手段】 本発明の半導体デバイスは、トップ・ゲ
ート形薄膜トランジスタ（ＴＦＴ）を含み、トップ・ゲ
ート形ＴＦＴは、基板１上に形成される。トップ・ゲー
ト形ＴＦＴは、基板１上に堆積される絶縁層３と、絶縁
層３上に堆積され、金属−ドーパント化合物から形成さ
れるソース電極４およびドレイン電極５と、絶縁層３と
ソース電極４とドレイン電極５との上側に堆積される多
結晶Ｓｉ（ポリ−Ｓｉ）層６と、金属−ドーパント化合
物からドーパントのマイグレーションにより金属−ドー
パント化合物とポリ−Ｓｉ層６との間に形成されるオー
ミック・コンタクト層７と、ポリ−Ｓｉ層６上に堆積さ
れるゲート絶縁層９と、ゲート絶縁層９上に形成される
ゲート電極１０とを含み、ポリ−Ｓｉ層６が金属誘起に
よる横方向結晶化により結晶化されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス、
薄膜トランジスタ（ＴＦＴ）およびＴＦＴの製造方法に
関し、詳しくは、新規なトップ・ゲート形ＴＦＴを含む
半導体デバイス、新規なトップ・ゲート形ＴＦＴ、アモ
ルファス・シリコンの金属誘起による結晶化によって新
規なトップ・ゲート形ＴＦＴを製造する方法に関する。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）は、低消費
電力で薄く、軽量なデバイスを提供することができるた
め、アクティブ・マトリックス形液晶ディスプレイ、有
機エレクトロ・ルミネセンス・ディスプレイおよびイメ
ージ・センサといった幅広い半導体デバイスに使用され
ている。ＴＦＴの中で、多結晶シリコン（以下、ポリ−
Ｓｉという。）を使用するＴＦＴは、低製造コストで広
範囲に、かつ高分解能のデバイスを提供することを可能
とするために興味がもたれている。
【０００３】従来、ポリ−Ｓｉは、固相結晶化またはレ
ーザ結晶化によってガラス、金属、金属酸化物、単結晶
シリコンといった基板上に形成されている。典型的な固
相結晶化は、アモルファス・シリコン（ａ−Ｓｉ）層を
堆積させるステップと、数時間から数十時間の間、約４
００℃〜約５５０℃で加熱し、ａ−Ｓｉ層を結晶化する
ステップとを含んでいる。また、典型的なレーザ結晶化
は、ａ−Ｓｉ層を照射し、照射された箇所のａ−Ｓｉを
融解するステップと、大気温度まで冷却してＳｉを再結
晶するステップとを含んでいる。
【０００４】図１は、トップ・ゲート形ＴＦＴに適用さ
れる固相結晶化のためのプロセスを示す。従来のプロセ
スでは、図１（ａ）に示すように、ａ−Ｓｉ層１０２が
基板１０１上に堆積され、その後、Ｎｉ層１０３が好適
な堆積法により堆積される。堆積された層を有する基板
１０１は、４００℃〜５５０℃でアニールされ、図１
（ｂ）に示すようにＮｉ層１０３の結晶構造によって誘
起されたａ−Ｓｉ層からポリ−Ｓｉ層１０４への結晶化
が行われる。図１（ｂ）に示される場合においては、結
晶境界１０４ａ、１０４ｂがポリ−Ｓｉ層１０４内でラ
ンダムに形成される。次いで、従来のプロセスでは、図
１（ｃ）に示すゲッタリング・プロセスへ進み、Ｎｉ層
１０３は、ＨＦ処理およびアニール処理され、ゲッタリ
ング・プロセスによりＮｉ層１０３が除去される。
【０００５】その後、図１（ｄ）に示されるように、ゲ
ート絶縁層１０５がポリ−Ｓｉ層１０４上に堆積され、
ゲート電極１０６がポリ−Ｓｉ層１０４上に形成され
る。次に、Ｎ＋ドーピングが３１Ｐ＋の反応性イオン・
ドープといった好適な方法によって施され、ソース電極
およびドレイン電極が形成される。
【０００６】従来の金属誘起による結晶化によって形成
されるポリ−Ｓｉを有する従来のＴＦＴは充分な性能を
示すものの、結晶境界がポリ−Ｓｉ層内でランダムに生
成されるため、オン電流およびオフ電流の両方で不均一
になるといった不都合がある。加えて、堆積後のＮｉの
除去プロセスおよびドーピング・プロセスがデバイスを
形成するために必要とされるので、その後の製造プロセ
スがさらに複雑となっている。
【０００７】特開平７−４５５１９号公報は、半導体デ
バイスおよび半導体デバイスの製造方法を開示してお
り、ａ−Ｓｉの結晶化温度より低い温度、すなわち、Ｎ
ｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐ
ｔ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ａｕ、
Ａｇやそれらのシリサイドを用いて堆積されるアイラン
ドを用い、与えられたガラス基板のガラス転移温度より
低い温度でアニールすることによるａ−Ｓｉの結晶化に
より、ポリ−Ｓｉが生成することを開示している。これ
らのアイランドは、結晶化のためのシードとして機能
し、得られる結晶境界が制御された方法の下で形成され
る。開示された半導体デバイスは、充分な性能を示すも
のの、結晶境界が依然としてランダムさを有しているの
で、オン電流およびオフ電流が不均一を与えてしまう。
この製造プロセスは、依然としてＮｉ層の除去ステップ
が必要とされ、またドーピング・ステップも必要とされ
る。
【０００８】特開平９−２１３９６６号公報は、半導体
デバイスの製造方法を開示しており、ａ−Ｓｉ層がレー
ザ照射を用いて結晶化され、結晶サイズの大きなポリ−
Ｓｉ層を有するＴＦＴデバイスが開示されている。得ら
れたＴＦＴデバイスは、ＴＦＴがオフの場合に、リーク
電流が充分に低くなる。レーザ照射による結晶化は、上
述したように結晶境界の不均一性を改善し、ポリ−Ｓｉ
層において大きな結晶サイズを与えることが可能であ
る。しかしながら、この方法は、レーザ・システムを必
要とするので、工業規模のプラントを建設するための設
備投資が巨額となり、その結果、デバイス・コストを上
昇させることになる。加えて、レーザ照射は、ポリ−Ｓ
ｉ層における大きな結晶サイズを与えるものの、さらに
大きな結晶サイズがデバイス特性の改善のために望まれ
ている。
【０００９】したがって、これまで、ＴＦＴのオン電流
およびオフ電流が改善され、より簡単な方法で製造され
る半導体デバイスを提供することが必要とされている。
【００１０】また、これまで、オン電流およびオフ電流
特性が改善され、より簡単な方法で製造されるトップ・
ゲート形ＴＦＴを提供することが必要とされている。
【００１１】さらに、これまで、オン電流およびオフ電
流特性が改善され、より簡単な方法で製造されるＴＦＴ
の製造方法を提供することが必要とされている。
【００１２】
【発明が解決しようとする課題】したがって、本発明の
目的は、ＴＦＴのオン電流およびオフ電流が改善され、
より簡単な方法で製造される半導体デバイスを提供する
ことにある。
【００１３】また、本発明の他の目的は、オンおよびオ
フ電流特性が改善され、より簡単な方法で製造されるト
ップ・ゲート形ＴＦＴを提供することにある。
【００１４】また、本発明のさらに他の目的は、オンお
よびオフ電流特性が改善され、より簡単な方法で製造さ
れるＴＦＴの製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明は、部分的には、
ａ−Ｓｉの結晶化を金属−ドーパント化合物で形成され
た層上で行わせることにより、金属−ドーパント化合物
がトップ・ゲート形ＴＦＴのための優れた電極として機
能することを見出したことによりなされたものである。
【００１６】本発明によれば、トップ・ゲート形薄膜ト
ランジスタ（ＴＦＴ）を含む半導体デバイスが提供され
る。本発明によれば、半導体デバイスは、トップ・ゲー
ト形薄膜トランジスタ（ＴＦＴ）を含み、前記トップ・
ゲート形ＴＦＴは、基板上に形成されており、前記基板
上に堆積される絶縁層と、前記絶縁層上に堆積される金
属−ドーパント化合物から形成されるソース電極および
ドレイン電極と、前記絶縁層と前記ソース電極と前記ド
レイン電極との上側に堆積される多結晶Ｓｉ（ポリ−Ｓ
ｉ）層と、前記金属−ドーパント化合物から前記ドーパ
ントのマイグレーションにより該金属−ドーパント化合
物と前記ポリ−Ｓｉ層との間に形成されるオーミック・
コンタクト層と、前記ポリ−Ｓｉ層上に堆積されるゲー
ト絶縁層と、前記ゲート絶縁層上に形成されるゲート電
極とを含み、前記ポリ−Ｓｉ層が金属誘起による横方向
結晶化により結晶化される。
【００１７】本発明によれば、前記金属−ドーパント化
合物は、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｍｏ、Ｔｉ、Ｂおよ
びＰからなる群から選択される元素を含む。
【００１８】本発明によれば、前記金属−ドーパント化
合物は、ＮｉＰまたはＮｉＢである。
【００１９】本発明によれば、前記金属−ドーパント化
合物は、ＮｉＰであり、Ｐの濃度が０．５原子％〜１０
原子％の範囲である。
【００２０】本発明によれば、前記金属−ドーパント化
合物は、ＮｉＢであり、Ｂの濃度が０．２５原子％〜
２．０原子％の範囲である。
【００２１】本発明によれば、遮光層が、前記基板上に
形成され、複数の前記ＴＦＴが、前記半導体デバイスに
アクティブ・マトリックスを形成するように配置されて
おり、前記半導体デバイスが、アクティブ・マトリック
ス液晶ディスプレイとして使用される。
【００２２】本発明によれば、複数の前記ＴＦＴが、前
記半導体デバイスにアクティブ・マトリックスを形成す
るように配置されており、前記半導体デバイスが、アク
ティブ・マトリックス・エレクトロ・ルミネッセンス・
ディスプレイまたはイメージ・センサとして使用され
る。
【００２３】本発明によれば、トップ・ゲート形薄膜ト
ランジスタ（ＴＦＴ）が提供される。前記トップ・ゲー
ト形ＴＦＴは、基板上に形成されており、前記基板上に
堆積される絶縁層と、前記絶縁層上に堆積される金属−
ドーパント化合物から形成されるソース電極およびドレ
イン電極と、前記絶縁層と前記ソース電極と前記ドレイ
ン電極との上側に堆積される多結晶Ｓｉ（ポリ−Ｓｉ）
層と、前記金属−ドーパント化合物から前記ドーパント
のマイグレーションにより該金属−ドーパント化合物と
前記ポリ−Ｓｉ層との間に形成されるオーミック・コン
タクト層と、前記ポリ−Ｓｉ層上に堆積されるゲート絶
縁層と、前記ゲート絶縁層上に形成されるゲート電極と
を含み、前記ポリ−Ｓｉ層が金属誘起による横方向結晶
化により結晶化される。
【００２４】本発明によれば、前記金属−ドーパント
は、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｍｏ、Ｔｉ、ＢおよびＰ
からなる群から選択される元素を含む。
【００２５】本発明によれば、前記金属−ドーパント化
合物は、ＮｉＰまたはＮｉＢである。
【００２６】本発明によれば、前記金属−ドーパント化
合物は、ＮｉＰであり、Ｐの濃度が０．５原子％〜１０
原子％の範囲である。
【００２７】本発明によれば、前記金属−ドーパント化
合物は、ＮｉＢであり、Ｂの濃度が０．２５原子％〜
２．０原子％の範囲である。
【００２８】本発明によれば、遮光層が、前記基板上に
形成され、複数の前記ＴＦＴが、アクティブ・マトリッ
クスを形成するように配置されており、前記トップ・ゲ
ート形ＴＦＴが、アクティブ・マトリックス液晶ディス
プレイに含まれる。
【００２９】本発明によれば、複数の前記ＴＦＴが、ア
クティブ・マトリックスを形成するように配置されてお
り、前記トップ・ゲート形ＴＦＴが、アクティブ・マト
リックス・エレクトロ・ルミネッセンス・ディスプレイ
またはイメージ・センサに含まれる。
【００３０】本発明によれば、トップ・ゲート形ＴＦＴ
の製造方法が提供される。前記方法は、ＴＦＴ構造を支
持するための基板を与えるステップと、前記基板上に絶
縁層を堆積させるステップと、前記絶縁層上に金属−ド
ーパントを堆積させるステップと、前記金属−ドーパン
ト化合物をパターニングし、ソース電極およびドレイン
電極を形成するステップと、前記絶縁層と前記金属−ド
ーパント化合物との上側にａ−Ｓｉ層を堆積させるステ
ップと、前記ａ−Ｓｉ層上にゲート絶縁層を堆積させる
ステップと、前記ゲート絶縁層上にゲート材料を堆積さ
せるステップと、前記層をパターニングし、前記基板上
にトップ・ゲート形ＴＦＴ構造を形成するステップと、
前記ａ−Ｓｉ層をアニールして自己整合的に形成された
結晶境界を有する多結晶Ｓｉ（ポリ−Ｓｉ）層を生成
し、前記金属−ドーパント化合物と前記ポリ−Ｓｉ層と
の間にオーミック・コンタクト層を形成するステップと
を含む。
【００３１】本発明によれば、前記ａ−Ｓｉ層の結晶化
は、前記ａ−Ｓｉ層の外側の側部位置から開始し、前記
ａ−Ｓｉ層の内側に向けて進行し、結晶境界が自己整合
的に前記ポリ−Ｓｉ層の略中央部分に形成される。
【００３２】本発明によれば、前記金属−ドーパント化
合物は、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｍｏ、Ｔｉ、Ｂおよ
びＰからなる群から選択される元素を含む。
【００３３】本発明によれば、前記金属−ドーパント化
合物は、ＮｉＰまたはＮｉＢである。
【００３４】本発明によれば、さらに、前記基板上に遮
光層を堆積させるステップを含む。
【００３５】本発明によれば、トップ・ゲート形ＴＦＴ
の製造方法が提供される。前記方法は、ＴＦＴ構造を支
持するための基板を与えるステップと、前記基板上に絶
縁層を堆積させるステップと、前記絶縁層上に金属−ド
ーパント化合物を堆積させるステップと、前記金属−ド
ーパント化合物をパターニングし、ソース電極およびド
レイン電極を形成するステップと、前記絶縁層と前記金
属−ドーパント化合物との上側にａ−Ｓｉ層を堆積させ
るステップと、前記ａ−Ｓｉ層をアニールして自己整合
的に形成された結晶境界を有する多結晶Ｓｉ（ポリ−Ｓ
ｉ）層を生成し、前記金属−ドーパント化合物と前記ポ
リ−Ｓｉ層との間にオーミック・コンタクト層を形成す
るステップと、前記ポリ−Ｓｉ層上にゲート絶縁層を堆
積させるステップと、前記層をパターニングし、前記基
板上に前記トップ・ゲート形ＴＦＴ構造を形成するステ
ップとを含む。
【００３６】
【発明の実施の形態】本発明は、以下の詳細な説明によ
り理解されるものであって、図に示す実施の形態に限ら
れるものではない。本発明の好ましい実施の形態につ
き、例示的な目的でのみ示す添付の図面をもって詳細に
説明する。
【００３７】図２は、液晶ディスプレイ・デバイスに好
適に使用される本発明のトップ・ゲート形ＴＦＴの概略
断面図を示す。図２に示されるトップ・ゲート形ＴＦＴ
は、基板１と、遮光層２と、絶縁層３とを含んでいる。
基板１は、実質的にアルカリ元素を含まない非アルカリ
・ガラスや石英ガラスの他にも、ソーダ石灰ガラス、ホ
ウ素ケイ酸塩ガラス、アルミノ・ホウ素ケイ酸塩ガラス
といったアルカリ・ガラスから選択することができる。
遮光層２は、スパッタリングまたは真空蒸着といった好
適な堆積法により基板１上に堆積され、基板１を通過す
る光を遮断している。本発明の半導体デバイスがエレク
トロ・ルミネセンス・デバイスまたはＣＣＤとして使用
される場合には、基板１の透明性は必要ないため、基板
１は、特定の用途に応じてガラス、金属、金属酸化物、
セラミックス、単結晶シリコンなどから選択されるいか
なる好適な基板から選択することができる。
【００３８】遮光層２は、ＧｅＳｉ：Ｈ、ＧｅＯｘ、Ｇ
ｅＮｘといったゲルマニウム化合物、ＮｂＯｘといった
ニオブ化合物、クロム（Ｃｒ）、モリブデン（Ｍｏ）ま
たはＭｏＣｒといったクロムとモリブデンとの合金から
選択することができる。遮光層２の厚さは、約２００ｎ
ｍ〜約３００ｎｍの範囲とすることができる。ＳｉＯ ｘ
からなる絶縁層３はまた、基板１および遮光層２の上側
に堆積されていて、遮光層２を通したリーク電流を防止
するとともに、液晶ディスプレイの性能を改善させてい
る。絶縁層３は、許容される性能を得ることができる限
り、ＳｉＯｘ以外にも、例えば、ＳｉＮｘまたはＳｉＯ
ｘＮｙといった絶縁材料から選択することができる。
【００３９】ソース電極４およびドレイン電極５は、絶
縁層３上に形成されている。図２に示す実施の形態で
は、ソース電極４およびドレイン電極５は、約２００ｎ
ｍの厚さのＮｉＰ合金から形成されている。本発明者ら
は、ＮｉＰ合金がＮｉＰによる金属誘起結晶化により充
分な結晶サイズでａ−Ｓｉからポリ−Ｓｉへの結晶化を
生じさせると同時に、ＮｉＰからのＰの同時的ドーピン
グにより、ＮｉＰとポリ−Ｓｉとの間にオーミック・コ
ンタクトを生じさせることが可能であることを見出し
た。本発明において、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｍｏ、
Ｔｉ、ＰおよびＢからなる群から製造される他の合金
も、ポリ−Ｓｉに対し、充分なオーミック・コンタクト
と金属誘起による結晶化とを与えるために用いることが
できる。図２に示すＴＦＴ構造においては、ポリ−Ｓｉ
層６は、ソース電極４およびドレイン電極５上に形成さ
れている。ポリ−Ｓｉ層６は、アニーリングによりプラ
ズマＣＶＤ法によって堆積されたａ−Ｓｉの金属誘起に
よる結晶化により形成されている。
【００４０】Ｓｉの本質的ドーパントとして金属中に含
まれるＰまたはＢの濃度は、本発明においてＰの濃度と
して０．２５原子％〜１０原子％の範囲とすることがで
き、Ｂの濃度として０．５原子％〜２．０原子％の範囲
とすることができ、ドープされたポリ−Ｓｉ層６の体積
抵抗率を１０−４Ω・ｍ程度とし、電極４、５とポリ−
Ｓｉ層６との間にオーミック・コンタクトを与えるよう
にすることができる。
【００４１】図３は、ソース電極４およびドレイン電極
５の周囲の拡大断面図を示す。図２に示された上部の層
については、説明を簡潔にするため説明しない。図３に
示すように、ポリ−Ｓｉ層がアニーリングによって与え
られる場合には、コンタクト層７は、ソース電極４およ
びドレイン電極５からのＰ原子のマイグレーションによ
り形成され、電極４、５とポリ−Ｓｉ層６との間にオー
ミック・コンタクトが形成され、液晶パネルにデバイス
化する際の不都合を防止させている。本発明者らは、上
述したオーミック・コンタクトが、アニーリング中のＮ
ｉＰの結晶境界に偏析したＰ原子のマイグレーションに
より得られることを見出した。図３に示す実施の形態で
は、結晶境界は、結晶境界８の他にも、電極４、５とポ
リ−Ｓｉ層６との間にも存在するので、Ｐは、接触した
面において効率的に、かつ均一に偏析することとなる。
このため、金属誘起による結晶化のためのアニーリング
の下でポリ−Ｓｉに変化しながら、同時に、ＮｉＰに隣
接したａ−Ｓｉ層が偏析したＰ原子によって充分にドー
プされることになる。上述したように、本発明は、従来
の製造プロセスに含まれるドーピング・ステップを排除
することにより、ＴＦＴ構造の製造プロセスを著しく簡
略化させることで、本発明のＴＦＴ構造を含む半導体デ
バイスのコストを低減することができる。
【００４２】図３にはまた、結晶化されたポリ−Ｓｉ層
６の略中央部分に形成される結晶境界８が示されてい
る。ポリ−Ｓｉ層６は、ａ−Ｓｉ層の側部側６ａ、６ｂ
から結晶化が開始され、この結晶化は、示された実施の
形態においては、ポリ−Ｓｉ層６の中央まで達し、ポリ
−Ｓｉ層の中央で自己整合的に結晶境界８を形成する
（金属誘起による横方向結晶化）。結晶化はまた、ソー
ス電極４およびドレイン電極５の表面から上部方向に向
けても発生し、オフ電流およびオン電流の不均一性が、
電極４、５とポリ−Ｓｉ層６との間の良好に規定された
多結晶構造および均一な層境界により低減されることと
なる。本発明において結晶化はまた、ａ−Ｓｉ層中のい
かなる側部位置から開始させることができる。しかしな
がら、結晶境界は、ａ−Ｓｉ層中の温度分布が均一であ
る限り、ポリ−Ｓｉ層６の略中央に形成されることにな
る。
【００４３】再度図２を参照すると、ゲート絶縁層９お
よびゲート電極１０が、ポリ−Ｓｉ層６上に形成されて
いて、トップ・ゲート形ＴＦＴデバイス構造が形成され
ている。ゲート絶縁層９は、絶縁層３より容易にエッチ
ングされる材料から形成することができる。図２に示す
実施の形態では、絶縁層３は、ＳｉＯｘで形成されてい
て、ゲート絶縁層９は、例えば、ＳｉＨ４＋ＮＨ３を用
いるプラズマＣＶＤといった従来からよく知られた好適
な方法により、ＳｉＮｘから形成されている。
【００４４】ゲート電極１０は、Ａｌ、Ｔａ、Ｃｒ、Ｍ
ｏ、ＭｏＴａ、ＩＴＯを含む群から選択されるよく知ら
れた金属または合金、これらから形成されるいかなる合
金から形成することができる。ゲート材料の堆積は、例
えば、ケミカル・ベーパ・デポジッション（ＣＶＤ）
や、スパッタリングまたは真空蒸着といったフィジカル
・ベーパ・デポジッション（ＰＶＤ）といったいかなる
好適な方法によっても実施することができる。
【００４５】図４は、本発明のＴＦＴ構造の別の実施の
形態を示した図である。図４に示されるＴＦＴ構造は、
例えば、エレクトロ・ルミネセンス・ディスプレイ・デ
バイス中に含ませることができる。図４に示すエレクト
ロ・ルミネセンス・ディスプレイ・デバイスが不透明な
基板１を用いて構成されるものとしているので、図４に
示すＴＦＴ構造は、遮光層２を堆積させないことを除
き、図３に示すＴＦＴ構造と同様の構造とされている。
同様のＴＦＴ構造はまた、好適な基板の組合わせで電荷
結合デバイス（ＣＣＤ）といったイメージ・センサを構
成させるために適用することができる。
【００４６】図５は、ＴＦＴ構造を形成するための方法
において各ステップにより基板１上に形成される構造を
示す。図５に示す実施の形態では、ＴＦＴは、液晶ディ
スプレイ・デバイスに使用されるものとする。図５
（ａ）に示すように、まず、遮光層２は、ＣＶＤ、スパ
ッタリング、蒸着といった好適な堆積法により基板１上
に堆積され、その後、フォトリソグラフィーといったパ
ターニング・ステップにより所望する形状へと実質的に
パターニングされる。
【００４７】次いで、本発明のプロセスは、図５（ｂ）
に示す絶縁層３を堆積させるステップを行う。絶縁層３
は、基板１および遮光層２を被覆するようにして堆積さ
れる。説明する実施の形態では、絶縁層３は、プラズマ
ＣＶＤを使用してＳｉＯｘを基板１上に堆積させること
により形成されている。
【００４８】次に、本発明に従い、プロセスは、図５
（ｃ）に示すＮｉＰまたはＮｉＢ層１１の堆積ステップ
を行う。上述したＮｉＰまたはＮｉＢ層は、ＣＶＤ、ス
パッタリング、蒸着、またはめっきといった好適な堆積
法により堆積させることができる。本発明において有用
な堆積法としては、スパッタリングおよびめっきを挙げ
ることができる。ＮｉＰ層１１を堆積させるためにスパ
ッタリング法を使用する場合には、純粋なＰターゲット
が容易に利用できない、すなわち実用的でないので、Ｎ
ｉに好ましい濃度のＰを予め含有させた好適な化合物タ
ーゲットを使用する。
【００４９】ＮｉＢ層を堆積させるためにスパッタリン
グ法を使用する場合には、Ｂターゲットが容易に利用で
きるので、化合物ターゲット、または２つの別々のター
ゲットのいずれかを使用することができる。別々のター
ゲットを使用するのであれば、ＴＦＴデバイスの性能を
最適化するようにＮｉをベースとした合金中でドーパン
トＢの濃度を調節することができる。スパッタリング法
は、これまで知られたいかなる方法からでも選択するこ
とができ、当業者であればスパッタリングの条件を容易
に選択することができる。典型的な条件としては、例え
ば、ターゲット・エリアに応じて、Ａｒが１０ｍｔｏｒ
ｒ〜２００ｍｔｏｒｒ、ＲＦまたはＤＣ放電の出力範囲
２００Ｊ／ｓ〜３ｋＪ／ｓを挙げることができる。
【００５０】本発明の他の実施の形態では、ＮｉＰまた
はＮｉＢ層１１を無電解めっきにより効果的に得ること
ができる。ＮｉＰのめっき液は、次亜リン酸ナトリウム
一水和物（還元剤）、クエン酸ナトリウム（錯化剤）、
硫酸ニッケルを混合することにより調製することができ
る。この混合物は、界面活性剤および無電解めっき浴中
の混合物を安定させるように設計される他の添加剤を含
むことができる。無電解めっきがＮｉＰまたはＮｉＢ層
１１を堆積させるために使用される場合には、無電解め
っき液のｐＨを、典型的には４〜５（わずかに酸性）
か、８〜１０（塩基性）とすることができる。
【００５１】塩基性の溶液は、水酸化アンモニウムとホ
ウ酸を添加することにより調製することができる。Ｎｉ
Ｂ層をめっきするために使用される浴は、シプレイ・カ
ンパニー・Ｌ．Ｌ．Ｃ．（Ｓｈｉｐｌｅｙ Ｃｏｍｐａ
ｎｙ，Ｌ．Ｌ．Ｃ．）から市販されているＤＭＡＢ（ジ
メチルアミン−ボラン）を還元剤として使用する。堆積
されるＮｉＰまたはＮｉＢ中のＰまたはＢの量は、無電
解めっき浴のｐＨに関連して変化させることができる。
本発明者らは、ＮｉＰ中のＰの量を５原子％〜１０原子
％の範囲とすることができ、ＮｉＢ中のＢの量をＮｉＰ
中のＰよりはるかに少なく、典型的に無電解めっきにお
いては０．２５原子％〜１原子％の範囲とすることがで
きることを見出した。
【００５２】図５（ｄ）は、ＮｉＰまたはＮｉＢ層１１
をエッチングした後の本発明のＴＦＴ構造を示した図で
ある。このプロセスは、ＮｉＰまたはＮｉＢ層１１を堆
積させた後、これまで知られた好適なフォトレジストを
用いたパターンニング・プロセスを施して、図５（ｄ）
に示すソース電極４およびドレイン電極５が形成され
る。パターンニング・プロセス、例えば、図５（ｄ）に
示すフォト・エングレービング・プロセス（ＰＥＰ）で
は、図５（ｄ）に示す所望の微小パターンが得られる限
り、ポジ型またはネガ型の、いかなるフォトレジストで
も使用することができる。
【００５３】次いで、ＮｉＰまたはＮｉＢ層１１は、Ｈ
３ＰＯ４、ＨＮＯ３およびＣＨ３ＣＯＯＨ（ＰＡＮ）を
含むエッチャントによりエッチングされる。ＮｉＰ層
は、ドーパントの濃度が高くなればなるほどエッチング
が容易となる。ドーパント濃度がはるかに少ないＮｉＢ
層のエッチングにおいては、ＰＡＮによるエッチングで
はエッチング速度が非常に遅いので、より強力なＨＮＯ
３を使用してＮｉＢ層をエッチングする。本発明におい
ては、ＮｉＰまたはＮｉＢ層が適切にエッチングできる
限り、他のエッチャントを使用することができる。
【００５４】上述したようにして、パターンニングされ
たソース電極４およびドレイン電極５は、さらにプラズ
マＣＶＤを使用して堆積される約２００ｎｍの厚さを有
するａ−Ｓｉ層１２により被覆される。説明するプロセ
スでは、その後、ＳｉＮｘを含むゲート絶縁層９と、例
えば、Ａｌを含むゲート電極材料１３とを、ａ−Ｓｉ層
１２上に堆積させて、ＴＦＴ構造を形成する。図６
（ａ）は、上述した堆積が行われた後の構造を示す。
【００５５】次にフォトレジスト層をゲート電極材料１
３上に塗布し、このフォトレジスト層をフォト・マスク
（図示せず）を通してＵＶ光により露光し、図６（ｂ）
に示すようにゲート電極材料１３上にフォトレジスト・
パターン１４を形成する。
【００５６】次のステップでは、ゲート電極材料１３、
ゲート絶縁層９およびａ−Ｓｉ層１２がエッチング除去
されて、図７に示すように本発明のＴＦＴ構造が形成さ
れる。ゲート電極材料１３のエッチングは、エッチャン
トとしてＨ３ＰＯ４、ＨＮＯ ３、ＣＨ３ＣＯＯＨ、これ
らの混合物からなる群から選択される水溶液を使用して
等方性エッチングにより実施される。本発明は、ＨＣｌ
またはＢＣｌ３をエッチャントとして使用するドライ・
エッチング・プロセスを適用することもできる。図７
（ｂ）に示すようにゲート電極１０の周囲にオフセット
範囲を得るためにゲート電極材料１３をオーバ・エッチ
ングすることが好ましい。さらに、エッチング・プロセ
スは、エッチャントとしてＣＦ４とＯ２との混合物を使
用する反応性イオン・エッチング（ＲＩＥ）といった異
方性エッチングによるａ−Ｓｉ層１２およびゲート絶縁
層９のエッチングを行う。
【００５７】上述のようにして得られたＴＦＴ構造に対
して、その後、数時間から数十時間、４００℃から５５
０℃の温度で金属誘起によるプロセスを適用してａ−Ｓ
ｉ層１２をポリ−Ｓｉ層６へと結晶化するためのアニー
リングを施す。アニーリング中、Ｐは、結晶境界の周囲
に偏析し、この偏析したＰは、効率的にＳｉ内にマイグ
レートしてコンタクト層７を形成する。上記アニーリン
グは、ａ−Ｓｉ層１２の堆積直後の、より早いステップ
で適用することもできる。
【００５８】図８は、アクティブ・マトリックス形に形
成される本発明のＴＦＴが構成された半導体デバイスの
平面図である。本発明の半導体デバイスは、ＴＦＴアレ
イ基板１５上に構成され、複数の画素電極１６が基板１
５上に配置されている。画素電極１６は、特定の用途に
応じていかなる好適な材料から形成することができる。
例えば、半導体デバイスは、アクティブ・マトリックス
形液晶ディスプレイ・デバイスとして使用される場合に
は、画素電極１６は、ＩＴＯ、ＩＺＯ、ＡＴＯまたはＳ
ｎＯ２といった透明導電性材料により形成することがで
きる。ソース電極４は、画素電極１６に接続され、ドレ
イン電極５は、信号ライン１７ａ、１７ｂに接続されて
いる。ゲート電極１０は、ソース電極４およびドレイン
電極５上に形成され、ゲート・ライン１８に接続されて
いる。図８に示した実施の形態では、容量制御ライン１
９が与えられている。
【００５９】半導体デバイスが、アクティブ・マトリッ
クス形エレクトロ・ルミネセンス・ディスプレイ・デバ
イスとして使用される場合には、同様の導電性材料を使
用することができる。しかしながら、透明性に関係な
く、充分な伝導性を有するいかなる導電性材料でも用い
ることができる。上述した半導体デバイスが、ＣＣＤと
いったセンサとして使用される場合には、画素電極１６
は、ａ−Ｓｉ、単結晶Ｓｉまたは多結晶Ｓｉといった光
キャリア発生材料で置き換えることができる。ＣＣＤへ
の適用においては、全体の構造を単結晶シリコン基板上
に構成することも可能である。
【００６０】半導体デバイスに含まれるＴＦＴは、金属
誘起による横方向結晶化により形成されるポリ−Ｓｉ層
および均一に生成されるコンタクト層に起因して、スイ
ッチング特性の改善された優れた電気的特性を示す。加
えて、本発明のＴＦＴは、ドーピング・ステップを排除
し、かつＰＥＰプロセスを簡略化することで、簡略化し
たプロセスにより製造することができ、本発明によれ
ば、半導体デバイスの製造コストが著しく削減されるこ
とになる。
【００６１】これまで本発明につき、特に好ましい実施
の形態について図示し、説明してきたが、当業者によれ
ば、形態およびその詳細についての従来知られた変更お
よび他の変更であっても、本発明の趣旨および範囲を逸
脱することなく行うことができることは理解されるであ
ろう。
【図面の簡単な説明】
【図１】 トップ・ゲート形ＴＦＴの従来の構造および
製造プロセスを示した図。
【図２】 本発明のＴＦＴを示した図。
【図３】 本発明のＴＦＴ構造の拡大した層構造を示し
た図。
【図４】 本発明のＴＦＴ構造の他の実施の形態を示し
た図。
【図５】 液晶ディスプレイ・デバイスに使用される本
発明のＴＦＴ構造を形成する方法において各ステップに
より基板上に形成される構造を示した図。
【図６】 液晶ディスプレイ・デバイスに使用される本
発明のＴＦＴ構造を形成する方法において各ステップに
より基板上に形成される構造を示した図。
【図７】 ＮｉＰまたはＮｉＢ層をエッチングする前後
の本発明のＴＦＴ構造を示した図。
【図８】 アクティブ・マトリックス形に形成される本
発明のＴＦＴが構成された半導体デバイスの平面図。
【符号の説明】
１…基板 ２…遮光層 ３…絶縁層 ４…ソース電極 ５…ドレイン電極 ６…ポリ−Ｓｉ層 ６ａ、６ｂ…側部側 ７…コンタクト層 ８…結晶境界 ９…ゲート絶縁層 １０…ゲート電極 １１…ＮｉＰ層 １２…ａ−Ｓｉ層 １３…ゲート電極材料 １４…フォトレジスト・パターン １５…基板 １６…画素電極 １７ａ、１７ｂ…信号ライン １８…ゲート・ライン １９…容量制御ライン １０１…基板 １０２…ａ−Ｓｉ層 １０３…Ｎｉ層 １０４…ポリ−Ｓｉ層 １０４ａ、１０４ｂ…結晶境界 １０５…ゲート絶縁層 １０６…ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１６Ｌ (72)発明者 ポール・エス・アンドリ アメリカ合衆国10547 ニューヨーク州モ ヘガン・レイク ニュー・シャレット・ド ライブ 184 (72)発明者 フランク・アール・リブシュ アメリカ合衆国10605 ニューヨーク州ホ ワイト・プレインズ デイビス・アベニュ ー 100 (72)発明者 辻村 隆俊 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 2H092 JA24 JA25 JA27 JA28 JB51 KA04 KA10 MA04 MA07 MA17 MA18 MA19 MA20 NA21 NA24 NA27 NA29 PA01 PA09 5F052 AA11 AA17 DA01 DA02 EA11 EA13 FA02 JA01 5F110 AA05 AA16 AA30 BB01 BB10 CC06 DD02 DD03 DD13 DD14 DD15 EE03 EE04 EE06 EE07 EE43 EE44 EE45 FF03 GG02 GG13 GG24 GG45 HJ01 HJ16 HK06 HK09 HK21 HK25 HK31 HK32 HK33 HK34 NN45 NN46 NN53 NN54 NN55 NN72 PP01 PP24 PP34

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 トップ・ゲート形薄膜トランジスタ（Ｔ
    ＦＴ）を含む半導体デバイスであって、前記トップ・ゲ
    ート形ＴＦＴは、基板上に形成されており、前記トップ
    ・ゲート形ＴＦＴは、 前記基板上に堆積される絶縁層と、 前記絶縁層上に堆積される金属−ドーパント化合物から
    形成されるソース電極およびドレイン電極と、 前記絶縁層と前記ソース電極と前記ドレイン電極との上
    側に堆積される多結晶Ｓｉ（ポリ−Ｓｉ）層と、 前記金属−ドーパント化合物から前記ドーパントのマイ
    グレーションにより該金属−ドーパント化合物と前記ポ
    リ−Ｓｉ層との間に形成されるオーミック・コンタクト
    層と、 前記ポリ−Ｓｉ層上に堆積されるゲート絶縁層と、 前記ゲート絶縁層上に形成されるゲート電極とを含み、 前記ポリ−Ｓｉ層が金属誘起による横方向結晶化により
    結晶化された、半導体デバイス。
  2. 【請求項２】 前記金属−ドーパント化合物は、Ｎｉ、
    Ｆｅ、Ｃｏ、Ｐｔ、Ｍｏ、Ｔｉ、ＢおよびＰからなる群
    から選択される元素を含む、請求項１に記載の半導体デ
    バイス。
  3. 【請求項３】 前記金属−ドーパント化合物は、ＮｉＰ
    またはＮｉＢである、請求項１に記載の半導体デバイ
    ス。
  4. 【請求項４】 前記金属−ドーパント化合物は、ＮｉＰ
    であり、Ｐの濃度が０．５原子％〜１０原子％の範囲で
    ある、請求項１に記載の半導体デバイス。
  5. 【請求項５】 前記金属−ドーパント化合物は、ＮｉＢ
    であり、Ｂの濃度が０．２５原子％〜２．０原子％の範
    囲である、請求項１に記載の半導体デバイス。
  6. 【請求項６】 遮光層が、前記基板上に形成され、複数
    の前記ＴＦＴが、前記半導体デバイスにアクティブ・マ
    トリックスを形成するように配置されており、前記半導
    体デバイスが、アクティブ・マトリックス液晶ディスプ
    レイとして使用される、請求項１に記載の半導体デバイ
    ス。
  7. 【請求項７】 複数の前記ＴＦＴが、前記半導体デバイ
    スにアクティブ・マトリックスを形成するように配置さ
    れており、前記半導体デバイスが、アクティブ・マトリ
    ックス・エレクトロ・ルミネセンス・ディスプレイまた
    はイメージ・センサとして使用される、請求項１に記載
    の半導体デバイス。
  8. 【請求項８】 基板上に形成されるトップ・ゲート形薄
    膜トランジスタ（ＴＦＴ）であって、前記トップ・ゲー
    ト形ＴＦＴは、 前記基板上に堆積される絶縁層と、 前記絶縁層上に堆積される金属−ドーパント化合物から
    形成されるソース電極およびドレイン電極と、 前記絶縁層と前記ソース電極と前記ドレイン電極との上
    側に堆積される多結晶Ｓｉ（ポリ−Ｓｉ）層と、 前記金属−ドーパント化合物から前記ドーパントのマイ
    グレーションにより該金属−ドーパント化合物と前記ポ
    リ−Ｓｉ層との間に形成されるオーミック・コンタクト
    層と、 前記ポリ−Ｓｉ層上に堆積されるゲート絶縁層と、 前記ゲート絶縁層上に形成されるゲート電極とを含み、 前記ポリ−Ｓｉ層が金属誘起による横方向結晶化により
    結晶化された、トップ・ゲート形ＴＦＴ。
  9. 【請求項９】 前記金属−ドーパントは、Ｎｉ、Ｆｅ、
    Ｃｏ、Ｐｔ、Ｍｏ、Ｔｉ、ＢおよびＰからなる群から選
    択される元素を含む、請求項８に記載のトップ・ゲート
    形ＴＦＴ。
  10. 【請求項１０】 前記金属−ドーパント化合物は、Ｎｉ
    ＰまたはＮｉＢである、請求項８に記載のトップ・ゲー
    ト形ＴＦＴ。
  11. 【請求項１１】 前記金属−ドーパント化合物は、Ｎｉ
    Ｐであり、Ｐの濃度が０．５原子％〜１０原子％の範囲
    である、請求項８に記載のトップ・ゲート形ＴＦＴ。
  12. 【請求項１２】 前記金属−ドーパント化合物は、Ｎｉ
    Ｂであり、Ｂの濃度が０．２５原子％〜２．０原子％の
    範囲である、請求項８に記載のトップ・ゲート形ＴＦ
    Ｔ。
  13. 【請求項１３】 遮光層が、前記基板上に形成され、複
    数の前記ＴＦＴが、アクティブ・マトリックスを形成す
    るように配置されており、前記トップ・ゲート形ＴＦＴ
    が、アクティブ・マトリックス液晶ディスプレイに含ま
    れる、請求項８に記載のトップ・ゲート形ＴＦＴ。
  14. 【請求項１４】 複数の前記ＴＦＴが、アクティブ・マ
    トリックスを形成するように配置されており、前記トッ
    プ・ゲート形ＴＦＴが、アクティブ・マトリックス・エ
    レクトロ・ルミネッセンス・ディスプレイまたはイメー
    ジ・センサに含まれる、請求項８に記載のトップ・ゲー
    ト形ＴＦＴ。
  15. 【請求項１５】 トップ・ゲート形ＴＦＴの製造方法で
    あって、 ＴＦＴ構造を支持するための基板を与えるステップと、 前記基板上に絶縁層を堆積させるステップと、 前記絶縁層上に金属−ドーパント化合物を堆積させるス
    テップと、 前記金属−ドーパント化合物をパターニングし、ソース
    電極およびドレイン電極を形成するステップと、 前記絶縁層と前記金属−ドーパント化合物との上側にａ
    −Ｓｉ層を堆積させるステップと、 前記ａ−Ｓｉ層上にゲート絶縁層を堆積させるステップ
    と、 前記ゲート絶縁層上にゲート材料を堆積させるステップ
    と、 前記層をパターニングし、前記基板上にトップ・ゲート
    形ＴＦＴ構造を形成するステップと、 前記ａ−Ｓｉ層をアニールして自己整合的に形成された
    結晶境界を有する多結晶Ｓｉ（ポリ−Ｓｉ）層を生成
    し、前記金属−ドーパント化合物と前記ポリ−Ｓｉ層と
    の間にオーミック・コンタクト層を形成するステップと
    を含む、トップ・ゲート形ＴＦＴの製造方法。
  16. 【請求項１６】 前記ａ−Ｓｉ層の結晶化は、前記ａ−
    Ｓｉ層の外側の側部位置から開始し、前記ａ−Ｓｉ層の
    内側に向けて進行し、結晶境界が自己整合的に前記ポリ
    −Ｓｉ層の略中央部分に形成される、請求項１５に記載
    のトップ・ゲート形ＴＦＴの製造方法。
  17. 【請求項１７】 前記金属−ドーパント化合物は、Ｎ
    ｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｍｏ、Ｔｉ、ＢおよびＰからな
    る群から選択される元素を含む、請求項１５に記載のト
    ップ・ゲート形ＴＦＴの製造方法。
  18. 【請求項１８】 前記金属−ドーパント化合物は、Ｎｉ
    ＰまたはＮｉＢである、請求項１５に記載のトップ・ゲ
    ート形ＴＦＴの製造方法。
  19. 【請求項１９】 さらに、前記基板上に遮光層を堆積さ
    せるステップを含む、請求項１５に記載のトップ・ゲー
    ト形ＴＦＴの製造方法。
  20. 【請求項２０】 トップ・ゲート形ＴＦＴの製造方法で
    あって、 ＴＦＴ構造を支持するための基板を与えるステップと、 前記基板上に絶縁層を堆積させるステップと、 前記絶縁層上に金属−ドーパント化合物を堆積させるス
    テップと、 前記金属−ドーパント化合物をパターニングし、ソース
    電極およびドレイン電極を形成するステップと、 前記絶縁層と前記金属−ドーパント化合物との上側にａ
    −Ｓｉ層を堆積させるステップと、 前記ａ−Ｓｉ層をアニールして自己整合的に形成された
    結晶境界を有する多結晶Ｓｉ（ポリ−Ｓｉ）層を生成
    し、前記金属−ドーパント化合物と前記ポリ−Ｓｉ層と
    の間にオーミック・コンタクト層を形成するステップ
    と、 前記ポリ−Ｓｉ層上にゲート絶縁層を堆積させるステッ
    プと、 前記層をパターニングし、前記基板上に前記トップ・ゲ
    ート形ＴＦＴ構造を形成するステップとを含む、トップ
    ・ゲート形ＴＦＴの製造方法。
JP2002008478A 2001-01-18 2002-01-17 ＴＦＴのためのＳｉ層の金属誘起による自己整合結晶化を用いる半導体デバイス、トップ・ゲート形ＴＦＴおよび該トップ・ゲート形ＴＦＴの製造方法 Expired - Lifetime JP4663202B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/765,134 US6566687B2 (en) 2001-01-18 2001-01-18 Metal induced self-aligned crystallization of Si layer for TFT
US09/765134 2001-01-18

Publications (2)

Publication Number Publication Date
JP2002280391A true JP2002280391A (ja) 2002-09-27
JP4663202B2 JP4663202B2 (ja) 2011-04-06

Family

ID=25072732

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002008478A Expired - Lifetime JP4663202B2 (ja) 2001-01-18 2002-01-17 ＴＦＴのためのＳｉ層の金属誘起による自己整合結晶化を用いる半導体デバイス、トップ・ゲート形ＴＦＴおよび該トップ・ゲート形ＴＦＴの製造方法

Country Status (5)

Country Link
US (1) US6566687B2 (ja)
JP (1) JP4663202B2 (ja)
KR (1) KR100462508B1 (ja)
CN (1) CN1183604C (ja)
TW (1) TW522572B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6881686B1 (en) * 2003-11-13 2005-04-19 Sharp Laboratories Of America, Inc. Low-fluence irradiation for lateral crystallization enabled by a heating source

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100496287B1 (ko) * 2002-08-03 2005-06-20 삼성에스디아이 주식회사 실리콘 박막의 결정화 방법, 이를 이용한 박막 트랜지스터및 상기 박막 트랜지스터를 구비한 평판 디스플레이 소자
WO2004063805A1 (en) * 2002-12-03 2004-07-29 Quanta Display Inc. Pixel structure and thin film transistor array
GB0316395D0 (en) 2003-07-12 2003-08-13 Hewlett Packard Development Co A transistor device with metallic electrodes and a method for use in forming such a device
GB2404082A (en) * 2003-07-12 2005-01-19 Hewlett Packard Development Co Semiconductor device with metallic electrodes and method of forming a device
US20060210837A1 (en) * 2004-04-16 2006-09-21 Fuji Electric Device Method of plating on a glass base plate, a method of manufacturing a disk substrate for a perpendicular magnetic recording medium, a disk substrate for a perpendicular magnetic recording medium, and a perpendicular magnetic recording medium
JP4479528B2 (ja) * 2004-07-27 2010-06-09 富士電機デバイステクノロジー株式会社 ガラス基体へのめっき方法、そのめっき方法を用いる磁気記録媒体用ディスク基板の製造方法及び垂直磁気記録媒体の製造方法
JP4479571B2 (ja) * 2005-04-08 2010-06-09 富士電機デバイステクノロジー株式会社 磁気記録媒体の製造方法
CN100397661C (zh) * 2005-07-12 2008-06-25 南开大学 金属诱导单一方向横向晶化薄膜晶体管器件及其制备方法
KR101293566B1 (ko) * 2007-01-11 2013-08-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101108178B1 (ko) * 2010-07-27 2012-01-31 삼성모바일디스플레이주식회사 박막 트랜지스터 센서 및 박막 트랜지스터 제조 방법
WO2012072129A1 (en) * 2010-12-01 2012-06-07 Brainlab Ag Longitudinal monitoring of pathology
KR102281848B1 (ko) 2015-01-26 2021-07-26 삼성디스플레이 주식회사 박막 트랜지스터 제조 방법과 박막 트랜지스터
CN106129112B (zh) 2016-07-04 2019-04-26 华为技术有限公司 一种基于二维半导体的电子器件及其制造方法
CN107785461B (zh) * 2016-08-25 2019-06-07 西安电子科技大学 一种激光辅助再晶化Ge/Si虚衬底上直接带隙Ge及其制备方法
US10679847B2 (en) 2018-03-01 2020-06-09 International Business Machines Corporation Self-aligned spacerless thin film transistor
CN109212854B (zh) * 2018-08-29 2021-06-01 武汉华星光电技术有限公司 一种ltps阵列基板的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02163971A (ja) * 1988-12-16 1990-06-25 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JPH07321333A (ja) * 1994-05-20 1995-12-08 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2852853B2 (ja) 1993-07-27 1999-02-03 株式会社半導体エネルギー研究所 半導体装置の製造方法
TW226478B (en) 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5604360A (en) 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
JPH06275835A (ja) * 1993-03-18 1994-09-30 Kawasaki Steel Corp 薄膜トランジスタ
FR2732781B1 (fr) * 1995-04-07 1997-06-20 Thomson Lcd Procede de fabrication de matrice active tft pour ecran de systeme de projection
JP2776411B2 (ja) * 1995-10-23 1998-07-16 日本電気株式会社 順スタガ型薄膜トランジスタ及びその製造方法
JPH09213966A (ja) 1996-01-31 1997-08-15 Sharp Corp 半導体装置の製造方法
JP2757850B2 (ja) * 1996-04-18 1998-05-25 日本電気株式会社 薄膜トランジスタおよびその製造方法
GB9617885D0 (en) * 1996-08-28 1996-10-09 Philips Electronics Nv Electronic device manufacture
KR100225097B1 (ko) * 1996-10-29 1999-10-15 구자홍 액정표시장치 및 그 제조방법
JP4401448B2 (ja) 1997-02-24 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100537882B1 (ko) * 1997-08-25 2006-03-14 삼성전자주식회사 액정표시장치및그제조방법
GB9726511D0 (en) * 1997-12-13 1998-02-11 Philips Electronics Nv Thin film transistors and electronic devices comprising such
KR100482460B1 (ko) * 1998-10-28 2005-09-02 비오이 하이디스 테크놀로지 주식회사 액정 표시 장치의 폴리실리콘-박막 트랜지스터 형성방법
US6579749B2 (en) * 1998-11-17 2003-06-17 Nec Corporation Fabrication method and fabrication apparatus for thin film transistor
KR100317641B1 (ko) * 1999-05-21 2001-12-22 구본준, 론 위라하디락사 박막 트랜지스터 및 그 제조방법
US6245602B1 (en) * 1999-11-18 2001-06-12 Xerox Corporation Top gate self-aligned polysilicon TFT and a method for its production
US6136702A (en) * 1999-11-29 2000-10-24 Lucent Technologies Inc. Thin film transistors
JP2002050764A (ja) * 2000-08-02 2002-02-15 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、アレイ基板、液晶表示装置、有機ｅｌ表示装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02163971A (ja) * 1988-12-16 1990-06-25 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JPH07321333A (ja) * 1994-05-20 1995-12-08 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6881686B1 (en) * 2003-11-13 2005-04-19 Sharp Laboratories Of America, Inc. Low-fluence irradiation for lateral crystallization enabled by a heating source
US7056843B2 (en) * 2003-11-13 2006-06-06 Sharp Laboratories Of America, Inc. Low-fluence irradiation for lateral crystallization enabled by a heating source

Also Published As

Publication number Publication date
JP4663202B2 (ja) 2011-04-06
TW522572B (en) 2003-03-01
KR20020061510A (ko) 2002-07-24
CN1366351A (zh) 2002-08-28
US20020093017A1 (en) 2002-07-18
US6566687B2 (en) 2003-05-20
CN1183604C (zh) 2005-01-05
KR100462508B1 (ko) 2004-12-17

Similar Documents

Publication Publication Date Title
JP3713232B2 (ja) 結晶質シリコン活性層を含む薄膜トランジスタの製造方法
JP2002280391A (ja) ＴＦＴのためのＳｉ層の金属誘起による自己整合結晶化を用いる半導体デバイス、トップ・ゲート形ＴＦＴおよび該トップ・ゲート形ＴＦＴの製造方法
WO2017140036A1 (zh) 低温多晶硅薄膜晶体管及其制造方法
CN105957805B (zh) 低温多晶硅薄膜制作方法、薄膜晶体管、阵列基板和显示装置
JPH0454375B2 (ja)
KR100577795B1 (ko) 다결정 실리콘막 형성방법
CN107342260B (zh) 一种低温多晶硅tft阵列基板制备方法及阵列基板
JPH1195256A (ja) アクティブマトリクス基板
KR100958826B1 (ko) 금속유도 측면 결정화를 이용한 하부 게이트 구조를 갖는다결정 실리콘 박막 트랜지스터 및 그의 제조방법
JPH0680685B2 (ja) 薄膜トランジスタとその製造方法
US6784034B1 (en) Method for fabricating a thin film transistor
JPH08330593A (ja) 薄膜トランジスタの製造方法
US20050009249A1 (en) Method for fabricating polycrystalline silicon liquid crystal display device
US6306692B1 (en) Coplanar type polysilicon thin film transistor and method of manufacturing the same
KR20070043393A (ko) 비정질 실리콘 박막의 결정화 방법 및 박막 트랜지스터제조 방법
JP2556550B2 (ja) Ｎ▲上＋▼非晶質シリコンに対する高歩留りの電気的コンタクトを形成するための方法
JP3749328B2 (ja) 薄膜トランジスタの製造方法及び液晶ディスプレイの製造方法
JP3216173B2 (ja) 薄膜トランジスタ回路の製造方法
JPH07263704A (ja) 薄膜トランジスタおよびその製造方法
KR20040019594A (ko) 비정질 실리콘의 결정화 방법 및 이를 이용한액정표시장치의제조방법
JP2000147535A (ja) 透明導電膜
JPH04348041A (ja) 薄膜トランジスタの製造方法
JPS63158875A (ja) 薄膜トランジスタの製造方法
JPH08186262A (ja) 薄膜トランジスタの製造方法
JP2000195793A (ja) 多結晶シリコン膜の作製方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060411

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060706

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060711

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060925

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20061004

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20061221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20061225

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070807

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071105

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080104

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20080321

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101119

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110105

R150 Certificate of patent or registration of utility model

Ref document number: 4663202

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140114

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term