JPH07321333A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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JPH07321333A JP6131412A JP13141294A JPH07321333A JP H07321333 A JPH07321333 A JP H07321333A JP 6131412 A JP6131412 A JP 6131412A JP 13141294 A JP13141294 A JP 13141294A JP H07321333 A JPH07321333 A JP H07321333A
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保彦 竹村
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Abstract

(57)【要約】 【目的】 スタガー型の薄膜トランジスタ（ＴＦＴ）に
おいて、チャネル形成領域の結晶化温度を下げ、かつ、
処理時間を短くするとともに、特性の改善を図る。 【構成】 Ｎ型もしくはＰ型の不純物のドーピングされ
たソース／ドレイン領域と、これに密着してニッケル等
の触媒元素もしくは触媒元素化合物層を設け、さらに、
真性のアモルファスシリコン膜を形成する。そして、熱
アニールを行うことにより、前記真性アモルファスシリ
コン中に触媒元素を拡散させるとともに、真性アモルフ
ァスシリコン膜を結晶化させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は結晶性を有する半導体、
特に薄膜状シリコン半導体とそれを用いた半導体装置及
びそれらの作製方法に関する。
【０００２】
【従来の技術】薄膜デバイスとして用いられる薄膜トラ
ンジスタは、大きく分けて、プレーナー型とスタガー型
の２つに分けられる。このうち、スタガー型の薄膜トラ
ンジスタ（ＴＦＴ）を作製は以下のようになされる。ま
ず、ソース／ドレイン領域となるＮ型もしくはＰ型アモ
ルファスシリコン領域４１を形成する。（図４（Ａ））
【０００３】それから、チャネル形成領域となる真性ア
モルファスシリコン層４２をプラズマＣＶＤ法や減圧Ｃ
ＶＤ法、光ＣＶＤ法、スパッタリング法等の手段によっ
て成膜する。真性アモルファスシリコン層４２の厚さ
は、良好な結晶を得るために、１０００Å以上、好まし
くは、１５００Å以上とされた。（図４（Ｂ））
【０００４】そして、固相成長法（熱アニール法）をお
こない、結晶性シリコン膜４３を得る。固相成長法の条
件としては、６００〜７５０℃で２４〜７２時間が一般
的であった。（図４（Ｃ）） その後、ゲート絶縁膜４４をスパッタリング法やプラズ
マＣＶＤ法等によって数千Åの膜厚に成膜し、さらに、
結晶性シリコン膜４３とゲート絶縁膜４４をエッチング
し，ソース／ドレイン領域４１にコンタクトホールを開
ける。（図４（Ｄ））
【０００５】その後、スパッタ法等で金属電極４５ａ、
４５ｂ、４５ｃを形成する。ここで４５ａ、４５ｃはソ
ース／ドレイン電極、４５ｂはゲート電極である。この
ようにしてＴＦＴを作製する。（図４（Ｄ））
【０００６】
【発明が解決しようとする課題】従来、上記の工程にお
いて、固相成長法は、最低でも６００℃の温度で１２時
間以上の長時間にわたる熱アニールが必要であるため、
高価な石英基板を使わなければならずコストが高くなる
という問題があった。しかも、高温で熱アニールを行う
ため、ソース／ドレイン領域となるＮ型もしくはＰ型ア
モルファスシリコン領域から、ｎ+ あるいはｐ+ がチャ
ネル中に拡散するという問題があった。また、結晶化す
る際、結晶成長の方向がランダムであるため、チャネル
形成領域となる結晶性シリコン半導体薄膜の結晶方向が
ばらばらになり、ＴＦＴの特性が悪くなるといった問題
があった。
【０００７】
【課題を解決するための手段】本発明は、アモルファス
シリコン膜にニッケル等のアモルファスシリコンの結晶
化を促進せしめる触媒元素を含有する層を添加すること
で、通常のアモルファスシリコンの結晶化温度よりも低
い温度で、かつ、短時間の熱アニールで結晶性シリコン
半導体薄膜が得られることを利用して、上記の課題を解
決するものである。本発明人は、アモルファスシリコン
膜に微量のニッケルを添加することにより、結晶化が促
進されることを見出した。この結晶化は、アモルファス
シリコンとニッケルが容易に化合して、ニッケルシリサ
イドが形成され、これが、隣接するアモルファスシリコ
ンと以下のような反応を起こすことによって進行するも
のと推測される。
【０００８】アモルファスシリコン（シリコンＡ）＋ニ
ッケルシリサイド（シリコンＢ）→ニッケルシリサイド
（シリコンＡ）＋結晶性シリコン（シリコンＢ） （シリコンＡ、シリコンＢはシリコンの位置を示す） この反応式は、ニッケルがアモルファスシリコンを結晶
性シリコンに造り変えながら進行してゆくことを示して
いる。実際には、５８０℃以下で反応が開始され、４５
０℃でも反応が観測されることが明らかになっている。
また、この反応の結果、シリコン中には１×１０16／ｃ
ｍ3 以上のニッケルが残存した。
【０００９】また、このことは、結晶化が一方向に進行
することをも意味し、すなわち、結晶化の方向を制御で
きることをも意味している。特にニッケルの移動が横方
向におこる場合は、結晶化は横方向に進行する（これ
を、ニッケル添加低温結晶化プロセスの横成長プロセス
という）。このようなアモルファスシリコンの結晶化を
促進せしめる元素としては、ニッケル（Ｎｉ）の他に、
８族元素である鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニ
ウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐ
ｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金
（Ｐｔ）、また３ｄ元素であるスカンジウム（Ｓｃ）、
バナジウム（Ｖ）、マンガン（Ｍｎ）、銅（Ｃｕ）、亜
鉛（Ｚｎ）、さらに、金（Ａｕ）、銀（Ａｇ）も利用で
きる。本発明は上記のようなアモルファスシリコンの結
晶化を促進せしめる元素（以下、触媒元素という）の添
加による結晶化の特色を利用することにより、従来の方
法で問題であった、熱アニール温度の低下と結晶化方向
の制御を同時におこなうものである。
【００１０】本発明においては、チャネル形成領域とな
る結晶性シリコン半導体薄膜の結晶方向をそろえるため
に、ソース／ドレイン領域となるアモルファスシリコン
領域の下もしくは上に、触媒元素もしくは触媒元素化合
物の層（触媒元素含有層）を設け、触媒元素がソース／
ドレインからチャネルの方向に進行することにより、結
晶化をソース／ドレインからチャネルの方向におこなう
ことを利用するものである。ＴＦＴの電流はソースから
ドレイン（もしくはその逆）の方向に流れるものである
ので、上記のような方向に結晶化することはＴＦＴの特
性を向上せしめる上で効果がある。
【００１１】また、一般的にチャネル形成領域の厚さは
薄いほど良好な特性が得られることが分かっていたが、
従来の固相成長法においては、良好な結晶性シリコン膜
を得るには、界面による影響を少なくする必要から、シ
リコン膜の厚さを少なくとも、１０００Å以上、好まし
くは、１５００Å以上とする必要があり、薄膜トランジ
スタの特性を制限する要因となっていた。しかしなが
ら、上記のように触媒元素を添加すると、３００〜１０
００Åという薄いアモルファスシリコン膜も結晶化する
ことが明らかになった。そのため、触媒元素添加によ
り、薄膜トランジスタのチャネル形成領域の厚さを薄く
することができ、よって、特性の向上を図ることができ
る。
【００１２】本発明の第１は、以下の工程を経ることに
よって、上記の目的を達する。まず、基板上に触媒元素
もしくは触媒元素化合物層（触媒元素含有層）を形成す
る。触媒元素含有層の下に、適当な金属材料の被膜を形
成してもよい。このような被膜は後にソース／ドレイン
の導電性を向上させる上で効果がある。この際に用いる
べき金属材料としては、後の熱アニール工程でシリコン
と反応しない、耐熱性に優れたものが望ましく、例え
ば、タングステン（Ｗ）、モリブテン（Ｍｏ）、チタン
（Ｔｉ）、クロム（Ｃｒ）等が望ましい。（工程１−
１） 触媒元素含有層を形成したのちに、不純物が添加された
Ｎ型もしくはＰ型アモルファスシリコンを化学気相成長
法によって数百〜数千Åの膜厚で成膜する。または、ア
モルファスシリコン膜をスパッタリング法やプラズマＣ
ＶＤ法等によって成膜し、その後、イオンドーピング法
によって不純物を添加することによって、Ｎ型もしくは
Ｐ型アモルファスシリコンとしてもよい。（工程１−
２）
【００１３】この状態においてパターニング、アモルフ
ァスシリコン膜と触媒元素層をエッチングし、ソース／
ドレイン領域となるＮ型もしくはＰ型アモルファスシリ
コン領域を形成せしめる。Ｎ型もしくはＰ型アモルファ
スシリコン領域の下には触媒元素含有層があり、その形
状はソース／ドレイン領域と実質的に同じである。ま
た、工程１−１において、触媒元素含有層の下に、適当
な金属材料の被膜を形成した場合には、この被膜も同時
にエッチングし、その形状をソース／ドレイン領域と実
質的に同じものとする。（工程１−３） つぎにチャネル形成領域となる真性アモルファスシリコ
ン層をプラズマＣＶＤ法やＬＰＣＶＤ法によって５００
〜１０００Åに成膜する。（工程１−４）
【００１４】そして、４００〜５８０℃、好ましくは、
４５０〜５５０℃で熱アニールをおこなう。この工程に
よって、触媒元素含有層からニッケルが真性アモルファ
スシリコン層およびソース／ドレイン領域に拡散し、結
晶化する。特に、真性アモルファスシリコン層におい
て、ソース／ドレイン領域に挟まれたところ（この部分
は後でＴＦＴのチャネルとなる）では、ソース／ドレイ
ンの電流の向きに結晶化が進行する。このようにして、
チャネル領域およびソース／ドレイン領域の結晶化をお
こなう。（工程１−５）
【００１５】上記工程１−１において、触媒元素含有層
を形成するには、触媒元素を含有した溶液を塗布したの
ち、乾燥させる方法（例えば、スピンコーティング法や
ディッピング法）や、触媒元素もしくは触媒元素化合物
をスパッタリング法によって成膜する方法、あるいは、
ガス状の有機ニッケルを熱・光やプラズマによって分解
・堆積させる方法（気相成長法）を用いればよい。いず
れの方法も、層の厚さは必要とする触媒元素の量によっ
て決定すればよい。一般に、シリコン膜中において、許
容されるニッケルの濃度は１×１０19原子／ｃｍ3 以下
であるので、触媒元素もしくは触媒元素化合物層の厚さ
は、極めて薄いものとなる。したがって、実際には膜状
とはならない場合もある。
【００１６】触媒元素もしくは触媒元素化合物層をスパ
ッタリング法によって堆積する場合には、スパッタリン
グターゲットの素材としては、触媒元素単体以外に、触
媒元素シリサイドを用いてもよい。触媒元素もしくは触
媒元素化合物層を形成する方法のうち、溶液の塗布・乾
燥による方法に関しては、溶液として水溶液、有機溶媒
溶液等を用いればよい。ここで含有とは、化合物として
含ませるという意味と、単に分散させることにより含ま
せるという意味との両方を含む。
【００１７】溶媒としては、極性溶媒である水、アルコ
ール、酸、アンモニアから選ばれたものを用いる場合、
溶質となる触媒元素化合物としては、代表的には臭化
物、酢酸塩、蓚酸塩、炭酸塩、沃化塩、硝酸塩、硫酸
塩、蟻酸塩、触媒元素のアセチルアセトネート化合物、
４─シクロヘキシル酪酸塩、酸化物、水酸化物、から選
ばれたものが用いられる。
【００１８】また、無極性溶媒であるベンゼン、トルエ
ン、キシレン、四塩化炭素、クロロホルム、エーテルか
ら選ばれたものが用いる場合は、触媒元素化合物として
は代表的には、触媒元素のアセチルアセトネート、２─
エチルヘキサン酸塩から選ばれたものをものを用いるこ
とができる。もちろん、その他の溶媒・溶質を用いても
よい。
【００１９】また触媒元素を含有させた溶液に界面活性
剤を添加することも有用である。これは、被塗布面に対
する密着性を高め吸着性を制御するためである。この界
面活性剤は予め被塗布面上に塗布するのでもよい。
【００２０】以上述べたのは、触媒元素が完全に溶解し
た溶液を用いる例であるが、触媒元素が完全に溶解して
いなくとも、触媒元素単体あるいは触媒元素の化合物か
らなる粉末が分散媒中に均一に分散したエマルジョンの
如き材料を用いてもよい。溶液に含ませる触媒元素の量
は、その溶液の種類にも依存するが、概略の傾向として
は触媒元素量として溶液に対して２００ｐｐｍ〜１ｐｐ
ｍ、好ましくは５０ｐｐｍ〜１ｐｐｍ（重量換算）とす
ることが望ましい。これは、結晶化終了後における膜中
の触媒元素濃度や耐フッ酸性に鑑みて決められる値であ
る。
【００２１】また、上記工程１−５において、熱アニー
ル後、結晶性シリコンの結晶性をより良くするために、
レーザーもしくはそれと同等な強光を照射してもかまわ
ない。このとき用いられるレーザーとしては、各種エキ
シマレーザーのごとき紫外線レーザーや、Ｎｄ：ＹＡＧ
レーザー、Ｎｄ：ガラスレーザー、ルビーレーザーのご
とき赤外線。可視光線レーザーがよい。いずれもパルス
レーザーであることが好ましい。さらに、上記工程１−
５において、熱アニールの前にゲート絶縁膜を成膜し、
その後、熱アニールをおこなってもよい。
【００２２】本発明の第２は、以下の構成を有する。ま
ず、不純物が添加されたＮ型もしくはＰ型アモルファス
シリコンを化学気相成長法によって数百〜数千Åの膜厚
で成膜する。または、アモルファスシリコン膜をスパッ
タリング法やプラズマＣＶＤ法等によって成膜し、その
後、イオンドーピング法によって不純物を添加すること
によって、Ｎ型もしくはＰ型アモルファスシリコンとし
てもよい。また、前記Ｎ型もしくはＰ型アモルファスシ
リコン膜の下に、適当な金属材料の被膜を形成してもよ
い。このような被膜は後にソース／ドレインの導電性を
向上させる上で効果がある。この際に用いるべき金属材
料としては、後の熱アニール工程でシリコンと反応しな
い、耐熱性に優れたものが望ましく、例えば、タングス
テン（Ｗ）、モリブテン（Ｍｏ）、チタン（Ｔｉ）、ク
ロム（Ｃｒ）等が望ましい。（工程２−１）
【００２３】その後、触媒元素もしくは触媒元素化合物
層（触媒元素含有層）をＮ型もしくはＰ型アモルファス
シリコン膜上に形成する。ここで、触媒元素含有層を形
成するのにスピンコーティング法やディッピング法等を
用いる場合には、溶液溶媒として水の如き極性溶媒を用
いて、直接、アモルファスシリコン膜に塗布すると、溶
液が弾かれてしまい、均一に塗布できない。このような
場合には、１００Å以下の薄い酸化膜をまず形成し、そ
の上に触媒元素を含有させた溶液を塗布することで、均
一に溶液を塗布することができる。また、界面活性剤の
如き材料を溶液中に添加する方法により濡れを改善する
方法も有効である。
【００２４】また、溶液として２─エチルヘキサン酸ニ
ッケルのトルエン溶液の如き無極性溶媒を用いること
で、アモルファスシリコン膜に直接塗布することができ
る。この場合にはレジスト塗布の際に使用されている密
着剤の如き材料を予め塗布すると効果的でよい。しかし
塗布量が多すぎる場合には逆にアモルファスシリコン中
への触媒元素の添加を妨害してしまうために注意が必要
である。（工程２−２）
【００２５】この状態においてパターニング、アモルフ
ァスシリコン膜と触媒元素層をエッチングし、ソース／
ドレイン領域となるＮ型もしくはＰ型アモルファスシリ
コン領域を形成せしめる。Ｎ型もしくはＰ型アモルファ
スシリコン領域の上には触媒元素含有層があり、その形
状はソース／ドレイン領域と実質的に同じである。ま
た、Ｎ型もしくはＰ型アモルファスシリコン領域の下に
金属材料の被膜を形成した場合には、この被膜も同時に
エッチングし、その形状をソース／ドレイン領域と実質
的に同じものとする。（工程２−３） つぎにチャネル形成領域となる真性アモルファスシリコ
ン層をプラズマＣＶＤ法やＬＰＣＶＤ法によって５００
〜１０００Åに成膜する。（工程２−４）
【００２６】そして、４００〜５８０℃、好ましくは、
４５０〜５５０℃で熱アニールをおこなう。この工程に
よって、触媒元素含有層からニッケルが真性アモルファ
スシリコン層およびソース／ドレイン領域に拡散し、結
晶化する。特に、真性アモルファスシリコン層におい
て、ソース／ドレイン領域に挟まれたところ（この部分
は後でＴＦＴのチャネルとなる）では、ソース／ドレイ
ンの電流の向きに結晶化が進行する。このようにして、
チャネル領域およびソース／ドレイン領域の結晶化をお
こなう。この場合も、熱アニールの前にゲート絶縁膜を
成膜し、その後、熱アニールをおこなってもよい。ま
た、熱アニールの後で、レーザーもしくはそれと同等な
強光を照射して、結晶化をより向上させてもよい。（工
程２−５）
【００２７】本発明の第３は、以下の構成を有する。ま
ず、不純物が添加されたＮ型もしくはＰ型アモルファス
シリコンを化学気相成長法によって数百〜数千Åの膜厚
で成膜する。または、アモルファスシリコン膜をスパッ
タリング法やプラズマＣＶＤ法等によって成膜し、その
後、イオンドーピング法によって不純物を添加すること
によって、Ｎ型もしくはＰ型アモルファスシリコンとし
てもよい。また、前記Ｎ型もしくはＰ型アモルファスシ
リコン膜の下に、適当な金属材料の被膜を形成してもよ
い。このような被膜は後にソース／ドレインの導電性を
向上させる上で効果がある。この際に用いるべき金属材
料としては、後の熱アニール工程でシリコンと反応しな
い、耐熱性に優れたものが望ましく、例えば、タングス
テン（Ｗ）、モリブテン（Ｍｏ）、チタン（Ｔｉ）、ク
ロム（Ｃｒ）等が望ましい。（工程３−１） この後、前記アモルファスシリコン膜をエッチングし、
ソース／ドレイン領域となるＮ型もしくはＰ型アモルフ
ァスシリコン領域を形成せしめる。なお、Ｎ型もしくは
Ｐ型アモルファスシリコン領域の下に金属材料の被膜を
形成した場合には、この被膜も同時にエッチングし、そ
の形状をソース／ドレイン領域と実質的に同じものとす
る。（工程３−２）
【００２８】つぎにチャネル形成領域となる真性アモル
ファスシリコン層をプラズマＣＶＤ法やＬＰＣＶＤ法に
よって５００〜１０００Åに成膜する。（工程３−３） さらに、ゲート絶縁膜となる絶縁膜を形成し、これをエ
ッチングし、ソース／ドレイン領域に対してコンタクト
ホールを形成する。（工程３−４） その後、触媒元素もしくは触媒元素化合物層（触媒元素
含有層）を全面に形成するが、ソース／ドレイン領域の
うち上記のコンタクトホールの開けられた部分では、触
媒元素含有層が直接、接することとなる。（工程３−
５）
【００２９】そして、４００〜５８０℃、好ましくは、
４５０〜５５０℃で熱アニールをおこなう。この工程に
よって、触媒元素含有層から触媒元素が、まず、ソース
／ドレイン領域に拡散し、この領域が結晶化する。次
に、触媒元素は真性アモルファスシリコン層に拡散し、
この部分が結晶化する。本発明の第１および第２と同様
に、真性アモルファスシリコン層において、ソース／ド
レイン領域に挟まれたところ（この部分は後でＴＦＴの
チャネルとなる）では、ソース／ドレインの電流の向き
に結晶化が進行する。このようにして、チャネル領域お
よびソース／ドレイン領域の結晶化をおこなう。この場
合も、熱アニールの後で、レーザーもしくはそれと同等
な強光を照射して、結晶化をより向上させてもよい。
（工程３−６）
【００３０】
【実施例】
〔実施例１〕本実施例は、触媒元素としてニッケルを用
いたもので、スタガー型の薄膜トランジスタ（ＴＦＴ）
を作製する際、チャネル形成領域となる半導体層を結晶
化させる工程において、ニッケル添加低温結晶化プロセ
スの横成長プロセスを利用した例である。本実施例にお
いては、基板としてコーニング７０５９ガラスを用い
る。またその大きさは１００ｍｍ×１００ｍｍとする。
【００３１】まず、ガラス基板１上に数〜数十Åのニッ
ケル含有層を形成する。ニッケルを含有した層を作製す
るには、ニッケルを含有した溶液を塗布したのち、乾燥
させる方法（たとえば、スピンコーティング法やディッ
ピング法）や、ニッケルもしくはニッケル化合物をスパ
ッタリング法によって成膜する方法、あるいは、ガス状
の有機ニッケルを熱・光やプラズマによって分解・堆積
させる方法（気相成長法）によって形成すればよい。こ
こでは、ニッケル層をスパッタリング法によって２０Å
の膜厚に成膜する。このときニッケルもしくはニッケル
化合物層の厚さは、極めて薄いため、実際には膜状とは
ならない場合もある。
【００３２】その後、不純物が添加されたＮ型もしくは
Ｐ型アモルファスシリコンを化学気相成長法によって数
百Å〜１μｍの膜厚で成膜する。ここでは、ＰＨ4 、Ｓ
ｉＨ4 、Ｈ2 混合ガスによるプラズマＣＶＤ法によって
Ｎ型アモルファスシリコン膜を３０００Åの膜厚に成膜
する。この状態においてパターニングを行い、アモルフ
ァスシリコン膜とニッケル層をエッチングし、ソース／
ドレイン領域３となるＮ型アモルファスシリコン領域を
形成せしめる。Ｎ型アモルファスシリコン領域の下には
ニッケル領域２がある。（図１（Ａ））
【００３３】つぎにチャネル形成領域となる真性アモル
ファスシリコン層４をプラズマＣＶＤ法やＬＰＣＶＤ法
によって３００〜１０００Åに成膜する。本実施例にお
いてはプラズマＣＶＤ法によって５００Åの膜厚に成膜
する。この状態において、ソース／ドレイン領域となる
半導体層であるＮ型アモルファスシリコン領域３は、ア
モルファスシリコン層４に全面を覆われている。（図１
（Ｂ））
【００３４】つぎに、４５０℃、１時間の水素出しを行
い、引き続き、５５０℃、４時間の熱アニールを行う。
その結果、ニッケルがアモルファスシリコン層４および
ソース／ドレイン領域３に拡散し、結晶化する。特に、
アモルファスシリコン層４においてソース／ドレイン領
域３に挟まれたところ（この部分は後でＴＦＴのチャネ
ルとなる）では、横方向に結晶化が進行する。このよう
にして結晶性シリコン膜５を得る。
【００３５】この工程の後、ゲート絶縁膜をスパッタリ
ング法やプラズマＣＶＤ法等によって数百〜数千Åの膜
厚に成膜する。本実施例においてはプラズマＣＶＤ法に
よって、酸化シリコン膜６を１０００Åの厚さに形成す
る。さらにソース／ドレイン領域３にコンタクトホール
を開ける。（図１（Ｃ）） その後、スパッタ法でＡｌ膜を７０００Å堆積し、エッ
チングを行いＡｌ電極７ａ、７ｂ、７ｃを形成する。こ
こで７ａ、７ｃはソース／ドレイン電極、７ｂはゲート
電極である。このようにしてＴＦＴを作製する。（図１
（Ｄ））
【００３６】〔実施例２〕本実施例は、触媒元素として
ニッケルを用い、実施例１と同様にアモルファスシリコ
ンの結晶化を熱アニールで行った後に、さらに、レーザ
ーアニールを行うことにより、ＴＦＴの特性をより向上
せしめる例である。この場合、実施例１に比べて、レー
ザー照射の工程が増えるが、作製したＴＦＴの性能（特
にモビリティー、しきい値電圧、サブスレシュホールド
特性）が改善されるという利点がある。
【００３７】本実施例においては、実施例１と同様に基
板としてコーニング７０５９ガラスを用いる。またその
大きさは１００ｍｍ×１００ｍｍとする。まず、ガラス
基板２１上に、ニッケル化合物膜をスピンコーティング
法によって２０Åの膜厚に成膜する。本実施例において
は、酢酸ニッケル層を形成する。これは以下のように作
製する。まず、酢酸塩溶液中にニッケルを添加した酢酸
塩溶液を作る。ニッケルの濃度は２５ｐｐｍとする。そ
して、回転させた基板上にこの酢酸塩溶液を基板表面に
２ｍｌ滴下し、この状態を５分間保持してこの酢酸ニッ
ケル溶液を均一に基板上に行き渡らせる。その後、基板
の回転数を上げてスピンドライ（２０００ｒｐｍ，６０
秒）を行なう。
【００３８】酢酸塩溶液中におけるニッケル濃度は、１
ｐｐｍ以上であれば実用になる。このニッケル溶液の塗
布工程を、１回〜複数回行うことにより、スピンドライ
後のアモルファスシリコン膜の表面に２０Åの平均の膜
厚を有する酢酸ニッケル層を形成することが出来る。他
のニッケル化合物を用いても同様にできる。その後、不
純物が添加されたＮ型アモルファスシリコン膜をＰ
Ｈ4 、ＳｉＨ4、Ｈ2 混合ガスによるプラズマＣＶＤ法
によって２０００Åの膜厚に成膜する。
【００３９】この状態においてパターニング、エッチン
グを行い、アモルファスシリコン膜とニッケル層をエッ
チングし、ソース／ドレイン領域２３となるＮ型アモル
ファスシリコン領域を形成せしめる。Ｎ型アモルファス
シリコン領域の下には酢酸ニッケル層からなる領域（ニ
ッケル領域）２２がある。（図２（Ａ））
【００４０】つぎにチャネル形成領域となる真性アモル
ファスシリコン層２４をプラズマＣＶＤ法によって８０
０Åの膜厚に成膜する。この状態において、ソース／ド
レイン領域となる半導体層であるＮ型アモルファスシリ
コン領域２３は、アモルファスシリコン層２４に全面を
覆われている。（図２（Ｂ））
【００４１】つぎに、４５０℃、１時間の水素出しを行
い、引き続き、５５０℃、４時間の熱アニールを行う。
その結果、ニッケルがアモルファスシリコン層２４およ
びソース／ドレイン領域２３に拡散し、結晶化する。特
に、アモルファスシリコン層２４においてソース／ドレ
イン領域２３に挟まれたところ（この部分は後でＴＦＴ
のチャネルとなる）では、横方向に結晶化が進行する。
このようにして結晶性シリコン膜２５を得る。
【００４２】その後、レーザーアニールを行うことによ
って、より結晶性のよいシリコン膜２５を得ることがで
きる。このとき用いられるレーザーとしては、各種エキ
シマレーザーのごとき紫外線レーザーや、Ｎｄ：ＹＡＧ
レーザー、Ｎｄ：ガラスレーザー、ルビーレーザーのご
とき赤外線。可視光線レーザーがよい。いずれもパルス
レーザーであることが好ましい。本実施例では、ＫｒＦ
エキシマレーザー（波長２４８ｎｍ、パルス幅３０ｎｓ
ｅｃ）を大気中において２００〜３５０ｍＪ／ｃｍ2 の
パワー密度で１〜５０ショット、好ましくは１〜１０シ
ョット照射し、シリコン層の結晶性を更に向上させる。
（図２（Ｃ））
【００４３】このようなレーザー照射を行ってＴＦＴの
性能が向上するのは、熱アニールだけでは結晶性シリコ
ン中にアモルファスシリコン成分が一部残留しており、
レーザーアニールを行うことによって、その残留成分の
結晶化が成されるためと考えられる。この工程の後、プ
ラズマＣＶＤ法によって、ゲート絶縁膜として酸化シリ
コン膜２６を１０００Åの厚さに形成する。さらにコン
タクトホール開けパターニングを行った後（図２
（Ｄ））Ａｌ電極２７ａ〜ｃを形成しＴＦＴが完成す
る。（図２（Ｅ））
【００４４】〔実施例３〕本実施例は、触媒元素として
ニッケルを用い、ＣＭＯＳ型のＴＦＴ作製を行った場合
を示す。まず、ガラス基板３１上に、ニッケル膜３２を
スパッタリング法によって２０Åの膜厚に成膜し、さら
に、１５００Åのアモルファスシリコン膜を成膜する。
アモルファスシリコン膜の成膜方法としては、スパッタ
リング法やプラズマＣＶＤ法等によって行う。
【００４５】次に、このようにして得られたアモルファ
スシリコン膜に、イオンドーピング法によって不純物を
拡散させてＮ型の不純物領域３３ａとＰ型の不純物領域
３３ｂを形成する。この際には、例えば、Ｎ型不純物と
して燐（ドーピングガスはＰＨ3 ）を用い、１０〜３０
ｋＶの加速電圧で全面にドーピングを行い、次に、フォ
トレジストでＮチャネル型ＴＦＴの領域を覆って、Ｐ型
不純物、例えばホウ素（ドーピングガスはＢ2 Ｈ6)を用
い、１０〜３０ｋＶの加速電圧で全面にドーピングすれ
ばよい。このときドーズ量は、例えば、燐を１×１０15
ｃｍ-2、ホウ素を４×１０15ｃｍ-2とする。領域３３ｂ
は燐とホウ素の双方がドーピングされるが、燐のドーズ
量がホウ素のドーズ量よりも小さいのでＰ型となる。
（図３（Ａ））
【００４６】この状態においてパターニングを行い、ア
モルファスシリコン膜とニッケル層をエッチングし、ソ
ース／ドレイン領域となるＮ型およびＰ型アモルファス
シリコン領域を形成せしめる。Ｎ型およびＰ型アモルフ
ァスシリコン領域の下には酢酸ニッケル層からなる領域
（ニッケル領域）がある。つぎにチャネル形成領域とな
る真性アモルファスシリコン層３４をプラズマＣＶＤ法
によって５００Åの膜厚に成膜する。この状態におい
て、ソース／ドレイン領域となる半導体層であるＮ型お
よびＰ型アモルファスシリコン層は、アモルファスシリ
コン層に全面を覆われた状態になる。（図３（Ｂ））
【００４７】つぎに、４５０℃、１時間の水素出しを行
い、引き続き、５５０℃、４時間の熱アニールを行う。
その結果、ニッケルがアモルファスシリコン層３４およ
びソース／ドレイン領域に拡散し、結晶化する。その
後、レーザーアニールを行うことによって、より結晶性
のよいシリコン膜３５を得ることができ、かつＮ型およ
びＰ型アモルファスシリコン層の活性化が行われる。本
実施例ではエキシマレーザーを使用する。（図３
（Ｃ））
【００４８】この工程の後、プラズマＣＶＤ法によっ
て、ゲート絶縁膜として酸化シリコン膜３６を１０００
Åの厚さに形成する。さらにコンタクトホール開けパタ
ーニングを行った後（図３（Ｄ））、Ａｌ電極３７ａ〜
ｅを形成し、Ｎチャネル型ＴＦＴ３８ａ、Ｐチャネル型
ＴＦＴ３８ｂを作製しＣＭＯＳ型回路のＴＦＴを作製す
る。（図３（Ｅ））
【００４９】〔実施例４〕本実施例は、触媒元素として
ニッケルを用い、スタガー型の薄膜トランジスタ（ＴＦ
Ｔ）を作製する工程において、ゲート絶縁膜形成後に、
チャネル形成領域となる半導体層を結晶化させる例であ
る。まず、ガラス基板５１上に、ニッケル化合物層をス
ピンコーティング法によって２０Åの膜厚に成膜する。
本実施例においては、酢酸ニッケル溶液を用いて酢酸ニ
ッケル層を形成する。その後、不純物が添加されたＮ型
アモルファスシリコン膜をＰＨ4 、ＳｉＨ4、Ｈ2 混合
ガスによるプラズマＣＶＤ法によって３５００Åの膜厚
に成膜する。
【００５０】この状態においてパターニング、エッチン
グを行い、アモルファスシリコン膜とニッケル層をエッ
チングし、ソース／ドレイン領域５３となるＮ型アモル
ファスシリコン領域を形成せしめる。Ｎ型アモルファス
シリコン領域の下には酢酸ニッケル層からなる領域（ニ
ッケル領域）５２がある。（図５（Ａ））
【００５１】つぎにチャネル形成領域となる真性アモル
ファスシリコン層５４をプラズマＣＶＤ法によって５０
０Åの膜厚に成膜する。この状態において、ソース／ド
レイン領域となる半導体層であるＮ型アモルファスシリ
コン領域５３は、アモルファスシリコン層５４に全面を
覆われている。この工程の後、ゲート絶縁膜をスパッタ
リング法やプラズマＣＶＤ法等によって数千Åの膜厚に
成膜する。本実施例においてはプラズマＣＶＤ法によっ
て、酸化シリコン膜５６を１０００Åの厚さに形成す
る。（図５（Ｂ））
【００５２】つぎに、４５０℃、１時間の水素出しを行
い、引き続き、５５０℃、４時間の熱アニールを行う。
その結果、ニッケルがアモルファスシリコン層５４およ
びソース／ドレイン領域５３に拡散し、結晶化する。特
に、アモルファスシリコン層５４においてソース／ドレ
イン領域５３に挟まれたところ（この部分は後でＴＦＴ
のチャネルとなる）では、横方向に結晶化が進行する。
このようにして結晶性シリコン膜５５を得る。（図５
（Ｃ））
【００５３】さらに、酸化シリコン膜５６および結晶性
シリコン膜５５をエッチングし、ソース／ドレイン領域
５３にコンタクトホールを開ける。（図５（Ｄ）） その後、スパッタ法でＡｌ膜を７０００Å堆積し、エッ
チングを行いＡｌ電極５７ａ、５７ｂ、５７ｃを形成す
る。ここで５７ａ、５７ｃはソース／ドレイン電極、５
７ｂはゲート電極である。このようにしてＴＦＴを作製
する。（図５（Ｅ））
【００５４】〔実施例５〕本実施例は触媒元素としてニ
ッケルを用いたものである。本実施例を図６に示す。ま
ず、ガラス基板６１上に、不純物が添加されたＮ型もし
くはＰ型アモルファスシリコンを化学気相成長法によっ
て数百Åの膜厚で成膜する。ここでは、ＰＨ4 、ＳｉＨ
4 、Ｈ2 混合ガスによるプラズマＣＶＤ法によってＮ型
アモルファスシリコン膜を１５００Åの膜厚に成膜す
る。
【００５５】その後、数〜数十Åのニッケル層を形成す
る。ここでは、ニッケル層をスパッタリング法によって
平均して２０Åの膜厚に成膜する。このときニッケル層
の厚さは、極めて薄いため、実際には膜状とはならない
場合もある。その後、アモルファスシリコン膜とニッケ
ル層をエッチングし、ソース／ドレイン領域６３となる
Ｎ型アモルファスシリコン領域を形成せしめる。Ｎ型ア
モルファスシリコン領域の上にはニッケル領域６２があ
る。（図６（Ａ））
【００５６】つぎに、チャネル形成領域となる真性アモ
ルファスシリコン層６４をプラズマＣＶＤ法やＬＰＣＶ
Ｄ法によって３００〜１０００Åに成膜する。本実施例
においてはプラズマＣＶＤ法によって５００Åの膜厚に
成膜する。この状態において、ソース／ドレイン領域と
なる半導体層であるＮ型アモルファスシリコン領域６３
は、真性アモルファスシリコン層６４に全面を覆われて
いる。（図６（Ｂ））
【００５７】つぎに、４５０℃、１時間の水素出しを行
い、引き続き、５３０℃、８時間の熱アニールを行う。
その結果、ニッケルがアモルファスシリコン層６４およ
びソース／ドレイン領域６３に拡散し、結晶化する。特
に、アモルファスシリコン層６４においてソース／ドレ
イン領域６３に挟まれたところ（この部分は後でＴＦＴ
のチャネルとなる）では、横方向に結晶化が進行する。
このようにして結晶性シリコン膜６５を得る。
【００５８】この工程の後、ゲート絶縁膜をスパッタリ
ング法やプラズマＣＶＤ法等によって数千Åの膜厚に成
膜する。本実施例においてはプラズマＣＶＤ法によっ
て、酸化シリコン膜６６を１０００Åの厚さに形成す
る。さらにソース／ドレイン領域６３にコンタクトホー
ルを開ける。（図６（Ｃ））
【００５９】その後、スパッタ法でＡｌ膜を７０００Å
堆積し、エッチングを行いＡｌ電極６７ａ、６７ｂ、６
７ｃを形成する。ここで６７ａ、６７ｃはソース／ドレ
イン電極、６７ｂはゲート電極である。このようにして
ＴＦＴを作製する。（図６（Ｄ））
【００６０】〔実施例６〕本実施例は触媒元素としてニ
ッケルを用いたものである。本実施例を図７に示す。ま
ず、ガラス基板７１上に、Ｎ型もしくはＰ型アモルファ
スシリコンを化学気相成長法によって数百Åの膜厚で成
膜する。ここでは、ＰＨ4 、ＳｉＨ4 、Ｈ2 混合ガスに
よるプラズマＣＶＤ法によってＮ型アモルファスシリコ
ン膜を３０００Åの膜厚に成膜する。
【００６１】その後、この状態においてパターニングを
行い、アモルファスシリコン膜をエッチングし、ソース
／ドレイン領域７３となるＮ型アモルファスシリコン領
域を形成せしめる。つぎに、チャネル形成領域となる真
性アモルファスシリコン層７４を、プラズマＣＶＤ法に
よって５００Åの膜厚に成膜し、引き続き、ゲート絶縁
膜として酸化シリコン膜７６を、プラズマＣＶＤ法によ
って、１０００Åの厚さに形成する。（図７（Ａ））
【００６２】その後、真性アモルファスシリコン層７４
および酸化シリコン膜７６をエッチングし、ソース／ド
レイン領域７３にコンタクトホールを開ける。（図７
（Ｂ）） その後、数〜数十Åのニッケル含有層７２を形成する。
ここでは、ニッケル層をスパッタリング法によって２０
Åの膜厚に成膜する。このとき、ニッケル含有層は、コ
ンタクトホール中にも堆積し、Ｎ型アモルファスシリコ
ン領域の上にニッケル領域７２が形成される。（図７
（Ｃ））
【００６３】つぎに、４５０℃、１時間の水素出しを行
い、引き続き、５５０℃、８時間の熱アニールを行う。
その結果、ニッケルが、ソース／ドレイン領域７３に接
した部分よりソース／ドレイン領域７３内部に拡散し、
ついで、アモルファスシリコン層７４にも拡散し、これ
らの領域が結晶化する。特に、アモルファスシリコン層
７４においてソース／ドレイン領域７３に挟まれたとこ
ろ（この部分は後でＴＦＴのチャネルとなる）では、横
方向に結晶化が進行する。このようにして結晶性シリコ
ン膜７５を得る。ただし、上記の熱アニールの工程にお
いては、ゲート絶縁膜７６上に形成されたニッケル膜は
ゲート絶縁膜によって遮られて、拡散することがなく、
そのまま残存する。熱アニール工程が修了した後、塩酸
系のエッチャントを用いて、エッチングを行い、ゲート
絶縁膜上に残ったニッケルを除去する。（図７（Ｄ））
【００６４】そして、スパッタ法でＡｌ膜を７０００Å
堆積し、エッチングを行いＡｌ電極７７ａ、７７ｂ、７
７ｃを形成する。ここで７７ａ、７７ｃはソース／ドレ
イン電極、６７ｂはゲート電極である。このようにして
ＴＦＴを作製する。（図７（Ｄ））
【００６５】〔実施例７〕本実施例は、触媒元素として
ニッケルを用いたもので、スタガー型の薄膜トランジス
タ（ＴＦＴ）のソース／ドレインの導電性を向上させる
ためにソース／ドレインの下にチタン被膜を形成したも
のである。本実施例を図８に示す。最初に、ガラス基板
８１上に厚さ５００Åのチタン膜をスパッタリング法に
よって形成する。そして、実施例２に示したスピンコー
ティング法によって数〜数十Åのニッケル含有層を形成
する。
【００６６】その後、プラズマＣＶＤ法によってＮ型ア
モルファスシリコン膜を１０００Åの膜厚に成膜する。
この状態においてパターニングを行い、アモルファスシ
リコン膜とニッケル含有層およびチタン膜をエッチング
し、ソース／ドレイン領域８３となるＮ型アモルファス
シリコン領域を形成せしめる。Ｎ型アモルファスシリコ
ン領域の下にはニッケル含有領域８２が、さらに下には
チタン領域８０がある。（図８（Ａ））
【００６７】つぎにチャネル形成領域となる真性アモル
ファスシリコン層８４をプラズマＣＶＤ法やＬＰＣＶＤ
法によって３００〜１０００Åに成膜する。本実施例に
おいてはプラズマＣＶＤ法によって５００Åの膜厚に成
膜する。この状態において、ソース／ドレイン領域とな
る半導体層であるＮ型アモルファスシリコン領域８３
は、アモルファスシリコン層８４に全面を覆われてい
る。（図１（Ｂ））
【００６８】つぎに、４５０℃、１時間の水素出しを行
い、引き続き、５５０℃、４時間の熱アニールを行う。
その結果、ニッケルがアモルファスシリコン層４および
ソース／ドレイン領域８３に拡散し、結晶化する。特
に、アモルファスシリコン層８４においてソース／ドレ
イン領域３に挟まれたところ（この部分は後でＴＦＴの
チャネルとなる）では、横方向に結晶化が進行する。こ
のようにして結晶性シリコン膜８５を得る。
【００６９】この工程の後、プラズマＣＶＤ法によっ
て、酸化シリコン膜８６を１０００Åの厚さに形成す
る。さらにソース／ドレイン領域３にコンタクトホール
を開ける。この際には、コンタクトホールは他の実施例
とは異なり、酸化シリコン膜８４、真性シリコン膜８５
のみならず、Ｎ型シリコン領域（ソース／ドレイン領
域）８３までエッチングする。（図１（Ｃ）） その後、スパッタ法でＡｌ膜を７０００Å堆積し、エッ
チングを行いＡｌ電極７ａ、７ｂ、７ｃを形成する。こ
こで７ａ、７ｃはソース／ドレイン電極、７ｂはゲート
電極である。このようにしてＴＦＴを作製する。（図１
（Ｄ））
【００７０】本実施例では、コンタクトホールの形成工
程が他の実施例とは異なる。他の実施例では真性シリコ
ン膜とソース／ドレイン領域との境界付近でエッチング
を停止させる必要がある。真性シリコンとソース／ドレ
イン領域とは同質の材料であるため、その境界でエッチ
ングを停止させることは非常に難しい。そのため、ソー
ス／ドレイン領域を厚くして、エッチングのマージンを
大きくする必要がある。また、ソース／ドレイン領域の
導電性を高める目的からも、ソース／ドレイン領域を厚
くすることが必要とされた。
【００７１】これに対し、本実施例では、チタン領域８
０とソース／ドレイン領域８３との境界でエッチングを
停止させる。チタンとソース／ドレインとは異質な材料
であるため、エッチングの選択比が大きく、したがっ
て、エッチングのためにそれほど大きなマージンを設け
る必要はない。すなわち、チタン領域もソース／ドレイ
ン領域も薄くできる。この結果、真性シリコン膜の段差
被覆性を改善することができる。また、チタンは導電性
が高いので、ソース／ドレイン領域を薄くしても、素子
の機能の障害とはならない。本実施例のように、導電性
の高い金属膜をソース／ドレイン領域の下に設けること
は効果的である。
【００７２】
【発明の効果】以上、述べたように、本発明はアモルフ
ァスシリコン結晶化の低温化、短時間化を促進するとと
もに、チャネル領域の薄膜化を図るという意味で画期的
なものであり、また、そのための設備、装置、手法は極
めて一般的で、かつ量産性に優れたものであるので、産
業にもたらす利益は図りしれないものである。実施例で
は、触媒元素としてニッケルを用いた例を示したが、実
施例と同様な効果は、大小の差はあれ、他の触媒元素、
鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、
ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム
（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、スカン
ジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、
クロム（Ｃｒ）、マンガン（Ｍｎ）、銅（Ｃｕ）、亜鉛
（Ｚｎ）、金（Ａｕ）、銀（Ａｇ）を用いても得られる
ことは自明であろう。このように本発明は工業上、有益
であり、特許されるにふさわしいものである。
【図面の簡単な説明】
【図１】 実施例の工程の断面図を示す。（実施例１
参照）
【図２】 実施例の工程の断面図を示す。（実施例２
参照）
【図３】 実施例の工程の断面図を示す。（実施例３
参照）
【図４】 従来の工程を示す。
【図５】 実施例の工程の断面図を示す。（実施例４
参照）
【図６】 実施例の工程の断面図を示す。（実施例５
参照）
【図７】 実施例の工程の断面図を示す。（実施例６
参照）
【図８】 実施例の工程の断面図を示す。（実施例７
参照）
【符号の説明】
１・・・・ガラス基板 ２・・・・ニッケル含有領域 ３・・・・ソース／ドレイン領域 ４・・・・真性アモルファスシリコン層 ５・・・・結晶性シリコン層 ６・・・・酸化シリコン膜 ７ａ・・・ソース／ドレイン電極 ７ｂ・・・ゲ─ト電極 ７ｃ・・・ソース／ドレイン電極

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 Ｎ型もしくはＰ型の不純物を含有する１
    対の半導体領域と、 該半導体領域の上もしくは下に設けられ、該半導体領域
    と実質的に同じ形状のアモルファスシリコンの結晶化を
    促進せしめる触媒元素を含有する層と、 該半導体領域を覆って設けられた実質的に真性の半導体
    層と該半導体層を覆って設けられた絶縁膜と該絶縁膜上
    に設けられたゲート電極とを有することを特徴とする半
    導体装置。
  2. 【請求項２】 Ｎ型もしくはＰ型の不純物を含有する１
    対の半導体領域と、 該半導体領域を覆って設けられた実質的に真性の半導体
    層と該半導体層を覆って設けられた絶縁膜と該絶縁膜上
    に設けられたゲート電極とを有し、前記ゲート電極の下
    部の半導体層には、１×１０16〜１×１０19原子／ｃｍ
    3 のアモルファスシリコンの結晶化を促進せしめる触媒
    元素が含まれていることを特徴とする半導体装置。
  3. 【請求項３】 Ｎ型もしくはＰ型の不純物を含有する１
    対の半導体領域と、 該半導体領域を覆って設けられた実質的に真性の半導体
    層と該半導体層を覆って設けられた絶縁膜と該絶縁膜上
    に設けられたゲート電極とを有し、前記ゲート電極の下
    部の半導体層は、前記１対の半導体領域を結ぶ方向に結
    晶化していることを特徴とする半導体装置。
  4. 【請求項４】 基板上に設けられたソースおよびドレイ
    ン領域と、 該ソースおよびドレイン領域の上もしくは下に設けら
    れ、該ソースおよびドレイン領域と実質的に同じ形状の
    アモルファスシリコンの結晶化を促進せしめる触媒元素
    を含有する層と、 該ソースおよびドレイン領域を覆って設けられた実質的
    に真性の半導体層と該半導体層を覆って設けられた絶縁
    膜と該絶縁膜上に設けられたゲート電極とを有すること
    を特徴とする半導体装置。
  5. 【請求項５】 基板上に設けられたソースおよびドレイ
    ン領域と、 該ソースおよびドレイン領域の上もしくは下に設けら
    れ、該ソースおよびドレイン領域と実質的に同じ形状の
    アモルファスシリコンの結晶化を促進せしめる触媒元素
    を含有する層と、 該ソースおよびドレイン領域を覆って設けられた実質的
    に真性の半導体層と該半導体層を覆って設けられた絶縁
    膜と該絶縁膜上に設けられたゲート電極とを有し、前記
    ゲート電極の下部の半導体層は、ソース領域とドレイン
    領域を結ぶ方向に結晶化していることを特徴とする半導
    体装置。
  6. 【請求項６】 基板上にアモルファスシリコンの結晶化
    を促進せしめる触媒元素を含有する層を形成する第１の
    工程と、 Ｎ型もしくはＰ型のアモルファスシリコン膜を形成する
    第２の工程と、 前記Ｎ型もしくはＰ型のアモルファスシリコン膜をエッ
    チングして、ソース／ドレイン領域となる１対の半導体
    領域を形成する第３の工程と、 真性のアモルファスシリコン膜を形成する第４の工程
    と、 熱アニールにより、前記真性のアモルファスシリコン膜
    を結晶化せしめて、実質的に真性の結晶化シリコン膜を
    形成する第５の工程と、 絶縁膜を形成する第６の工程と、 前記絶縁膜と真性の結晶化シリコン膜をエッチングし
    て、前記ソース／ドレイン領域に対してコンタクトホー
    ルを形成する第７の工程と、 ゲート電極およびソース／ドレイン電極を形成する第８
    の工程と、を有する半導体装置の作製方法。
  7. 【請求項７】 請求項６の第５の工程において、熱アニ
    ールの後、レーザーもしくはそれと同等な強光を照射す
    る工程を有する半導体装置の作製方法。
  8. 【請求項８】 請求項６の第１の工程において、アモル
    ファスシリコンの結晶化を促進せしめる触媒元素を含有
    する層はスピンコーティング法によって形成されること
    を特徴とする半導体装置の作製方法。
  9. 【請求項９】 請求項６の第１の工程において、アモル
    ファスシリコンの結晶化を促進せしめる触媒元素を含有
    する層はスパッタ法によって形成されることを特徴とす
    る半導体装置の作製方法。
  10. 【請求項１０】 基板上にアモルファスシリコンの結晶
    化を促進せしめる触媒元素を含有する層を形成する第１
    の工程と、 Ｎ型もしくはＰ型のアモルファスシリコン膜を形成する
    第２の工程と、 前記Ｎ型もしくはＰ型のアモルファスシリコン膜をエッ
    チングして、ソース／ドレイン領域となる１対の半導体
    領域を形成する第３の工程と、 真性のアモルファスシリコン膜を形成する第４の工程
    と、 絶縁膜を形成する第５の工程と、 熱アニールにより、前記真性のアモルファスシリコン膜
    を結晶化せしめて、実質的に真性の結晶化シリコン膜を
    形成する第６の工程と、 前記絶縁膜と真性の結晶化シリコン膜をエッチングし
    て、前記ソース／ドレイン領域に対してコンタクトホー
    ルを形成する第７の工程と、 ゲート電極およびソース／ドレイン電極を形成する第８
    の工程と、を有する半導体装置の作製方法。
  11. 【請求項１１】 Ｎ型もしくはＰ型のアモルファスシリ
    コン膜を形成する第１の工程と、 アモルファスシリコンの結晶化を促進せしめる触媒元素
    を含有する層を形成する第２の工程と、 前記Ｎ型もしくはＰ型のアモルファスシリコン膜をエッ
    チングして、ソース／ドレイン領域となる１対の半導体
    領域を形成する第３の工程と、 真性のアモルファスシリコン膜を形成する第４の工程
    と、 熱アニールにより、前記真性のアモルファスシリコン膜
    を結晶化せしめて、実質的に真性の結晶化シリコン膜を
    形成する第５の工程と、 絶縁膜を形成する第６の工程と、 前記絶縁膜と真性の結晶化シリコン膜をエッチングし
    て、前記ソース／ドレイン領域に対してコンタクトホー
    ルを形成する第７の工程と、 ゲート電極およびソース／ドレイン電極を形成する第８
    の工程と、を有する半導体装置の作製方法。
  12. 【請求項１２】 Ｎ型もしくはＰ型のアモルファスシリ
    コン膜を形成する第１の工程と、 アモルファスシリコンの結晶化を促進せしめる触媒元素
    を含有する層を形成する第２の工程と、 前記Ｎ型もしくはＰ型のアモルファスシリコン膜をエッ
    チングして、ソース／ドレイン領域となる１対の半導体
    領域を形成する第３の工程と、 真性のアモルファスシリコン膜を形成する第４の工程
    と、 絶縁膜を形成する第５の工程と、 熱アニールにより、前記真性のアモルファスシリコン膜
    を結晶化せしめて、実質的に真性の結晶化シリコン膜を
    形成する第６の工程と、 前記絶縁膜と真性の結晶化シリコン膜をエッチングし
    て、前記ソース／ドレイン領域に対してコンタクトホー
    ルを形成する第７の工程と、 ゲート電極およびソース／ドレイン電極を形成する第８
    の工程と、を有する半導体装置の作製方法。
  13. 【請求項１３】 Ｎ型もしくはＰ型のアモルファスシリ
    コン膜を形成する第１の工程と、 前記Ｎ型もしくはＰ型のアモルファスシリコン膜をエッ
    チングして、ソース／ドレイン領域となる１対の半導体
    領域を形成する第２の工程と、 真性のアモルファスシリコン膜を形成する第３の工程
    と、 絶縁膜を形成する第４の工程と、 前記絶縁膜と真性の結晶化シリコン膜をエッチングし
    て、前記ソース／ドレイン領域に対してコンタクトホー
    ルを形成する第５の工程と、 基板上にアモルファスシリコンの結晶化を促進せしめる
    触媒元素を含有する層を形成する第６の工程と、 熱アニールにより、前記真性のアモルファスシリコン膜
    を結晶化せしめて、実質的に真性の結晶化シリコン膜を
    形成する第７の工程と、 ゲート電極およびソース／ドレイン電極を形成する第８
    の工程と、を有する半導体装置の作製方法。
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