CN1123471A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1123471A
CN1123471A CN95107198A CN95107198A CN1123471A CN 1123471 A CN1123471 A CN 1123471A CN 95107198 A CN95107198 A CN 95107198A CN 95107198 A CN95107198 A CN 95107198A CN 1123471 A CN1123471 A CN 1123471A
Authority
CN
China
Prior art keywords
layer
amorphous silicon
semiconductor
source
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN95107198A
Other languages
English (en)
Inventor
寺本聪
大谷久
竹村保彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN1123471A publication Critical patent/CN1123471A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Inorganic Chemistry (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体器件，特别是交错型薄膜晶体管，包括：一种含N或P型杂质的半导体区；在半导体区之上或之下设置的一层，所述层含有催化元素，对非晶硅的晶化起加速作用，并具有基本与半导体区相同的形状；覆盖半导体区的基本上为本征的半导体层；覆盖半导体区的基本上为本征的半导体区；覆盖半导体层的绝缘膜；设置在绝缘膜上的栅电极。权利要求还包括制造上述半导体器件的方法。

Description

半导体器件及其制造方法
本发明涉及结晶半导体，特别涉及薄膜硅半导体，包含薄膜硅半导体的半导体器件及其制造方法。
薄膜晶体管(TFT)可大致分为两类，一类是平面型，另一类是交错型的。交错型TFT可按图4A至4E所示工艺来制造。
首先，形成N或P型非晶硅区41，由此提供源/漏区(图4A)。
接着，通过例如等离子CVD、减压CVD、光致CVD、溅射等，淀积本征非晶硅层42，以此提供沟道区。为了获取良好的结晶性，本征非晶硅层42的厚度应为1000埃以上，更好地为1500埃以上(图4B)。
之后，利用固相生长工艺(热退火)获得结晶硅膜43。通常是在600-750℃的温度范围，进行24-72小时的固相生长(图4C)。
随后，利用例如溅射或者等离子CVD，淀积厚为几千埃的栅绝缘层44。通过对结晶硅膜43和栅绝缘层44进行蚀刻，在源/漏区41形成接触孔(图4D)。
采用溅射等方法，形成金属电极，更具体地讲，是源/漏电极45a和45b以及栅电极45c。按此方式可获得完整的TFT(图4E)。
传统的固相生长工艺需要在不低于600℃的温度下持续12小时或者更长的热退火。此工艺是不经济的，并且需要使用昂贵的石英衬底。而且，由于在高温进行热退火，所以发现用作源/漏区的N或P型非晶硅区扩散出n+或P+杂质。此外，在晶化期间发现晶体生长是随机的。由此导致形成具有随机结晶取向的薄膜结晶硅半导体，并发现这成为改善TFT特性中需克服的又一问题。
本发明的目的是提供一种不存在上述问题的半导体器件及其制造方法。根据本发明的最基本的原理，该方法包括，向非晶硅膜增加含有催化元素如镍的一层，用以加速硅膜的晶化。设置含有催化元素的这种层，可使硅半导体薄膜在低于传统晶化温度的温度下晶化，而且热退火持续时间缩短。假设，加速的晶化发生于如下方式中。亦即，易于与非晶硅反应，从而提供硅化镍，然后，按照如下方式，硅化镍继续与相邻的非晶硅反应：
非晶硅(硅A)＋硅化镍(硅B)→硅化镍(硅A)＋结晶硅(硅B)
其中硅A和硅B均代表硅的位置。上述公式表明，镍使非晶硅重新形成结晶硅，使反应得以继续。事实上，已经证实反应开始于不高于580℃的温度，并且在450℃的低温仍可观察到反应的发生。反应完成之后，发现硅中存留的镍的浓度为1×1016cm-3以上。
上述发现还表明晶化发生于一个方向上。亦即，晶化方向是可控的。具体讲，当发现镍在横向扩散，具体地，晶化发生于横向。此工艺表示为添加镍的低温晶化工艺的横向生长工艺。加速非晶硅的晶化不仅可以使用镍，而且可以使用能加速晶化的其它元素，包括属于元素周期表VIII族的元素，即铁(Fe)、钴(Co)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)和铂(Pt)，以及IIIb族元素，即钪(Sc)、钒(V)、锰(Mn)、铜(Cu)、锌(Zn)、金(Au)和银(Ag)。
本发明采用对非晶硅的晶化起加速作用的上述元素1以下称为“催化元素”)的特性，并提供还能同时控制晶化方向的低温工艺。
在本发明的实施例中，通过在提供源/漏区的非晶硅区之上或之下，设置一层催化元素或其化合物(即含催化元素的层)，使提供沟道区的结晶硅半导体薄膜中的晶粒在一个方向上取向。更具体地讲，利用催化元素迁移的优点，即催化元素在沟道方向上从源/漏区迁移，可使晶化在沟道方向上从源/漏区继续下去。由于TFT中的电流是在源至漏(或者相反)的方向上流动，所以通过使硅晶粒在上述的一个方向上晶化，可获取晶质改善的TFT。
一般而言，TFT的品质随沟道区厚度的减小而上升是公知的。然而，在传统的固相生长工艺中，为了获得良好的结晶硅膜，要求硅膜厚度至少为1000埃，最好为1500埃，以便使相边界的影响减至最小。已经发现这是TFT的质受限制的一个因素。
但是，已经了解到，通过添加以上列举的催化元素，可以使厚度薄至300-1000埃的范围内的非晶硅膜晶化。通过添加催化元素，可以减小TFT的沟道区厚度，因而可获得品质改善的TFT。
根据本发明的第一方案，提供了一种半导体器件的制造工艺，包括如下步骤。
在衬底上形成含有催化元素或催化元素的化合物的层。在含催化元素的层之下可形成适合金属材料的涂层。这种涂层有效地提高了源/漏在后续步骤中的电导率。在本步骤中所用金属材料最好是耐热材料，在后续的热退火中不会与硅发生反应，例如钨(W)、钼(Mo)、钛(Ti)或铬(Cr)(步骤1-1)。
含有催化元素的层形成之后，采用化学汽相淀积，淀积含有杂质添加物的N型或P型非晶硅层，厚度为几百至几千埃。另外，可以先通过溅射或等离子CVD淀积非晶硅膜，之后通过离子掺杂等方法添加杂质，由此制取N型或P型非晶硅层(步骤1-2)。
然后对所得结构进行蚀刻。对非晶硅层和含有催化元素的层进行蚀刻，形成提供源/漏区的N型或P型非晶硅区。含催化元素的层位于N型或P型非晶硅区之下，其形状基本与源/漏区相同。当在上述步骤1-1中形成适合的金属材料时，同时把该涂层蚀刻成为与源/漏区基本相同的形状(步骤1-3)。
随后采用等离子CVD或LPCVD，淀积用于沟道区的本征非晶硅层，厚度为500-1000埃(步骤1-4)。
在400-580℃的温度范围，最好是450-550℃的范围内进行热退火。在此步骤中，镍从含有催化元素的层扩散至本征非晶硅层和源/漏区，使这些层和区晶化。特别是在本征非晶硅层的源/漏区之间的部位(即在后续步骤提供TFT的沟道的部件)，在源/漏区的电流流动的方向上发生晶化。在此方式中沟道区及源/漏区均被晶化(步骤1-5)。
在上述的步骤1-1中，可采用如下工艺来形成含催化元素的层，包括：施加含催化元素的溶液，然后使涂覆部位干燥(如施涂或浸渍)；通过溅射来淀积催化元素或其化合物；或者通过热、光或等离子使镍的气态有机化合物分解，并淀积该产物(汽相生长)。该层的厚度可根据各种情形中所需催化元素的量来确定。一般，硅膜中适合的镍浓度为1×1019原子/cm3以下。因此，含催化元素或其化合物的层厚变得极薄。
当采用溅射来淀积含催化元素或其化合物的层时，可使用催化元素的硅化物作为靶，来代替仅由催化元素本身制成的靶。
在上述所列举的形成含催化元素的层的方法中，包含有机溶剂等的溶液来完成。这里所用的“含有”一词包括两种情形，其一是“以溶解在溶液中的化合物的形式含有催化元素”，其二是“以分散在溶液(溶剂′的方式含有催化元素”。
当溶剂采用极化溶剂如水、乙醇、酸或者氨水时，有代表性的溶质可选自下列组：溴化物、乙酸盐、乙二酸盐、碳酸盐、氯化物、碘化物、硝酸盐、硫酸盐、甲酸盐、乙酰丙酮化物、4-环己基丁酸酯、氧化物和氢氧化物。
当含催化元素的溶液采用非极化溶剂时，更具体地讲，溶剂选自苯、甲苯、二甲苯、四氯化碳、三氯甲烷和乙醚时，催化元素的化合物选自催化元素的乙酰丙酮化物和2-乙基己酸盐(酯)也可使用其它溶剂的溶质。
向含催化元素的溶液添加表面活性剂(表面活化剂)也是有用的。表面活化剂提高了溶液的粘着强度，并控制吸附性，进一步改善了含催化元素的层的形成均匀性。表面活化剂也可预先施加在其上淀积非晶硅的衬底表面上。
以上所述是针对催化元素完全溶解在溶液中的情形。催化元素不必完全溶解于溶液，也可以采用其它材料，例如以粉末形式分散在分散剂中的只含有催化元素或其化合物的乳状液。
溶液中催化元素的浓度取决于溶液种类，然而，粗略来说，催化元素的浓度(重量)为1-200ppm，最好地为1-50ppm。该浓度的确定是基于完成晶化后的镍浓度或者半导体的抗氢氟酸的能力。
在上述的步骤1-5中，通过照射激光或者与其等效的强光，可以进一步改善所得结晶硅的结晶度。这里所用的激光包括那些发射光在紫外波长区(UV发射激光)、例如各种准分子激光，或者那些发射光在红外和可见光波长区、例如Nd：YAG激光、Nd：玻璃激光或者红宝石激光。激光发射最好是脉冲辐射。
步骤1-5中，可以在热退火之前淀积栅绝缘膜。
根据本发明的第二方案，提供了一种半导体器件的制造工艺，包括如下步骤：
采用化学汽相淀积，淀积含有杂质添加物的N型或P型非晶硅层，厚度从几百至几千埃。另外，也可通过溅射或者等离子CVD先淀积非晶硅膜，然后通过离子掺杂等方法添加杂质，由此获取N型或P型非晶硅层。而且，在N型或P型非晶硅膜之下可形成适合金属材料的涂层。此涂层可有效地在后续步骤中提高源/漏的电导率。此步骤中所用金属材料最好是耐热材料，当进行后续的热退火时不与硅发生反应，例如钨(W)、钼(Mo)、钛(Ti)或铬(Cr)(步骤2-1)。
随后在N型或P型非晶硅膜上，形成催化元素或者催化元素的化合物层(含催化元素的层)。考虑到形成含催化元素层时，采用极化溶剂和水作为溶液，以及使用如旋涂或浸渍的方法，如果企图把溶液直接施于要制作的非晶硅膜，则溶液会被排斥。然而，先形成厚为100埃以下的氧化薄膜，再在其上施以含催化元素的溶液，即可均匀地施加溶液。预先形成一种材料的涂层，即通常用作保护涂层的粘着层，也是有宜的。然而，粘着材料的量应足够地少，以便不阻碍向半导体膜引入催化元素(步骤2-2)。
例如，采用非极化溶剂的，含2-乙基己酸镍的甲苯溶液，可以直接施于非晶硅膜表面。预先添加通常用于保护涂层的粘着层也是有效的。但是，施加过量的溶液反而含妨碍催化元素进入非晶硅膜。于是，必须极小心地来把溶液施于非晶硅膜的表面(步骤2-2)。
随后对所得结构进行刻图。对非晶硅层和含催化元素层进行蚀刻，形成N型或P型非晶硅区，以此提供源/漏区。含催化元素层位于N型或P型非晶硅区之上，其形状基本上与源/漏区相同。当形成适合的金属材料涂层时，同时把涂层蚀刻以形状基本与源/漏区相同(步骤2-3)。
随后，采用等离子CVD或LPCVD，淀积厚度为500-1000埃的本征非晶硅层用于沟道区(步骤2-4)。
在400-580℃、最好是450-550℃的温度范围内进行热退火。在此步骤，镍从含催化元素的层扩散进入本征非晶硅层和源/漏区，使这些层和区晶化。尤其是在位于源/漏区之间的本征非晶硅层的部位(该部位在后续步骤中提供TFT的沟道)，晶化发生于源/漏区中电流流动的方向上。按此方式，沟道区以及源/漏区被晶化。而且在本例中，栅绝缘膜可在热退火之前淀积。此外，通过照射激光或者与其等效的强光，可进一步改善所得结晶硅的结晶度(步骤2-5)。
根据本发明的第三方案，提供一种半导体器件的制造工艺，它包括以下步骤：
采用化学汽相淀积，淀积含杂质添加剂的N型或P型非晶硅层，厚度为几百至几千埃。另外，也可采用如溅射或等离子CVD方法，先淀积非晶硅膜，然后再通过离子掺杂等方法添加杂质，由此获得N型或P型非晶硅层。而且，在N型或P型非晶硅膜之下，可以形成适合的金属材料的涂层。此涂层有效地在后续步骤中提高了源/漏的电导率。此步骤所用的金属材料最好是耐热材料，在后续的热退火步骤中不与硅发生反应，例如钨(W)、钼(Mo)、钛(Ti)、铬(Cr)(步骤3-1)。
随后对所得结构进行刻图。蚀刻非晶硅层，形成提供源/漏区的N型或P型非晶硅区。在N型或P型非晶硅区之下，形成适合金属材料的涂层，同时把金属材料蚀刻成形状基本与源/漏区相同的形状(步骤3-2)。
之后利用等离子CVD或者LPCVD，淀积本征非晶硅层用作沟道区，厚度为500-1000埃(步骤3-3)。
形成栅绝缘膜，并进行蚀刻，提供用于源/漏区的接触孔(步骤3-4)。
随后在所得结构的整个表面上，形成催化元素或催化元素的化合物的层(含催化元素的层)。由此，在具有接触孔的部位，使设置在源/漏区上的含催化元素的层部分地成为直接接触(步骤3-5)。
在400-500℃、最好是450-550℃的温度范围内进行热退火。在此步骤中，催化元素从含催化元素的层扩散进入源/漏区，使其晶化。催化元素随后扩散进入本征非晶硅层，使该层晶化。按与本发明第一和第二要点所述相同的方式，位于源/漏之间的本征非晶硅层的部位(在后续步骤中提供TFT沟道的部位)，晶化发生于源/漏区中电流流动的方向上。按此方式，沟道区以及源/漏区被晶化。此外，通过照射激光或者与其等效的强光，可进一步改善所得结晶硅的结晶度(步骤3-6)。
图1A-1D是展示本发明的实施例的工艺步骤的截面图(实施例1)。
图2A-2E是展示本发明的另一实施例的另一工艺步骤的截面图(实施例2)。
图3A-3E是展示本发明的另一实施例的又一工艺步骤的截面图(实施例3)。
图4A-4E是展示已有工艺步骤的截面图。
图5A-5E是展示本发明的另一实施例的别的工艺步骤的截面图(实施例4)。
图6A-6D是展示本发明的另一实施例的别的工艺步骤的截面图(实施例5)。
图7A-7E是展示本发明的另一实施例的又一工艺步骤的截面图(实施例6)。
图8A-8E是展示本发明的另一实施例的另一工艺步骤的截面图(实施例7)。
以下结合本发明的优选实施例更详细地说明本发明。但是，应该明白，本发明不受以下实施例的限制。
实施例1
本实施例涉及用镍作为催化元素来制造交错型薄膜晶体管(TFT)的工艺。采用添加镍的低温晶化工艺的横向生长工艺，使提供沟道的半导体层晶化。使用尺寸为100mm×100mm的Corning7059玻璃衬底。
首先在玻璃衬底1上淀积含镍层，厚度为几个至几十埃。含镍层的形成可用如下方法，例如，把含镍溶液施于衬底，然后使涂覆部位干燥(如旋涂或浸渍)；通过溅射淀积镍或者镍化合物，用热、光或等离子体分解气态有机镍化合物，并使产物淀积(即汽相生长)。具体地在本例中，是通过溅射来淀积厚20埃的镍层。由于镍层或者镍化合物层的厚度极薄，所以存在不能以膜的形式制取该层的情形。
采用化学汽相淀积，来淀积含杂质添加物的N型或P型非晶硅层，厚度从几百埃至1μm。具体在本例中，采用等离子CVD、PH4、SiH4和H2的混合气体，淀积厚3000埃的N型非晶硅膜。
随后对所得结构进行刻图。对非晶化硅层和镍层进行蚀刻，形成提供源/漏区3的N型非晶硅区。镍层2位于N型非晶硅区之下(图1A)。
之后采用等离子CVD或LPCVD，淀积用作沟道区的本征非晶硅层4，厚度从300至1000埃。具体在本例中，淀积该层作为薄膜，厚度为500埃。
由此获取的结构包括用作源/漏区的N型非晶硅区3，其整体被非晶硅层4所覆盖(图1B)。
在450℃对所得结构加热一小时，用于脱氢，然后在550℃进行4小时的热退火。在此步骤，镍从含催化元素的层扩散进入非晶硅层4和源/漏区3，使这些层和区晶化。尤其是在本征非晶层4位于源/漏区3之间的部位(在后续步骤中提供TFT沟道的部位)，晶化发生于横向。由此制成结晶硅膜5。
接着，采用例如溅射或者等离子CVD，淀积栅绝缘膜，厚度从几百至几千埃。具体在本例，通过等离子CVD淀积厚1000埃的氧化硅膜6。
在源/漏区3形成接触孔(图1C)。
然后通过溅射来淀积700埃厚的铝(Al)膜，并刻成铝电极7a、7b和7c。由此设置了源/漏电极7a和7c、栅电极7b，制成TFT(图1D)。
实施例2
本实施例涉及使用镍作为催化元素的制造交错型薄膜晶体管(TFT)的工艺。与实施例1所述工艺类似，通过热退火使非晶硅晶化，但进行附加的激光退火，以制取品质优良的TFT。尽管本工艺需要附加的激光照射的步骤，但所得TFT呈现改善的特性，这尤其涉及到迁移率、阈值电压和亚阈值特性。而且在本例中，使用100mm×100mm的Corning7059玻璃衬底。
利用旋涂法，在玻璃衬底21上，形成厚20埃的含镍化合物的层。更具体地在本例中，设置乙酸镍层。可按下述方式形成含镍化合物层。首先，在乙酸溶液中添加镍，制备含25ppm镍的乙酸溶液。把两毫升所得溶液滴落在旋转衬底上，使此状态保持5分钟，以使乙酸镍溶液均匀地散布在衬底的表面上。以2000rpm的增加速度旋转衬底60秒，使其上具有乙酸镍溶液的衬底经受旋转干燥。
乙酸溶液中镍浓度的实用范围是1ppm以上。此涂覆镍溶液的步骤可进行一次或者多次。由此在衬底表面上获得的乙酸镍层具有20埃的平均膜厚。也可采用任何其它的镍化合物来完成同样的处理。
之后，采用PH4、SiH4和H2的混合气体，通过等离子CVD，淀积含杂质添加物的N型非晶硅膜，厚度为2000埃。
然后对所得结构刻图。把非晶硅层和镍层蚀刻成N型非晶硅区，以此提供源/漏区23。包括乙酸镍层的区(镍区)22位于N型非晶硅区之下(图2A)。
之后通过等离子CVD，淀积厚800埃的本征非晶硅层24用于沟道区。
由此获得的结构包括用于源/漏区的N型非晶硅区23，其整体被非晶硅层24覆盖(图2B)。
在450℃对所得结构加热一小时用于脱氢，之后在550℃热退火4小时。此步骤中，镍从含催化元素的层扩散进入非晶硅层24和源/漏区23，使这些层和区晶化。尤其是在本征非晶硅层24位于源/漏区23的部位(后续步骤中提供TFT沟道的部位)，在横向发生晶化。由此制成结晶硅膜25。
通过激光退火可获得进一步改善结晶度的硅膜25。这里所用激光包括在紫外波长区的发射光(UV发射激光)，例如各种准分子激光，或者在红外和可见光波长区的发射光，例如Nd：YAG激光、Nd：玻璃激光或者红宝石激光。特别是，本发明所用激光为脉冲工作模式。具体地说，在本例中，使用KrF准分子激光，波长为248mm，脉宽为30nsec。在空气中照射1-50次激光，最好是每一位置照射1-10次，能量密度为200-350mJ/cm2。由此获得结晶度进一步改善的硅层(图2C)。
如此照射激光后可制取性能优良的TFT，其原因大概是，即使热退火之后，仍有部分非晶硅的成分保留在结晶硅内。这样，把经过热退火的结构进行激光退火，可使残留的非晶成分晶化。
完成激光退火后，通过等离子CVD淀积1000埃厚的氧化硅膜26，提供栅绝缘膜。
再刻出接触孔及时所得结构刻图，并通过形成铝电极27a、27b和27c即可制成TFT(图2E)。
实施例3
本例涉及用镍作为催化元素来制造CMOSTFT的工艺。
首先在玻璃衬底31上淀积厚20埃的镍膜32，然后再淀积1500埃厚的非晶硅膜。可采用例如溅射或等离子CVD来淀积非晶膜。
通过离子掺杂，在如此淀积的非晶硅膜中形成N型非晶硅区33a和P型非晶硅区33b，从而使杂质扩散进入非晶硅膜。离子掺杂可用如下方法，例如，首先以10-30KV的加速电压，在整个表面注入磷(使用磷化氢PH3)作为掺杂气体)作为N型杂质，然后以10-30KV的电压，注入硼(使用乙硼烷(B2H6)作为掺杂气体)作为P型杂质，同时覆盖N沟道TFT的区域。由此，磷的注入剂量例如为1×1015cm-2，硼的注入量为4×1015cm2。区域33b含有磷和硼两者，但由于磷注入量低于硼，所以离子注入之后形成了P型区(图3A)。
随后对所得结构刻图。对硅层之下的非晶硅层和镍层蚀刻，形成N型和P型非晶硅区，用以提供源/漏区。
之后采用等离子CVD，淀积厚500埃的本征非晶硅层34用作沟道区。
由此所得结构包含用于源/漏区的N型和P型非晶半导体区，其整体被非晶硅层所覆盖(图3B)。
在450℃对所得结构加热一小时用于脱氢，然后在550℃热退火4小时。此步骤中，镍从含催化元素的层扩散进入非晶硅层34和源/漏区23，使这些层和区晶化。
通过激光退火可制取进一步改善结晶度的硅膜35。此外，N型和P型非晶硅层可被激活。本例中使用准分子激光(图3C)。
完成激光退火后，通过等离子CVD淀积厚1000埃的氧化硅膜36，提供栅绝缘膜。
进而刻出接触孔及对所得结构刻图(图3D)，形成铝电极37a-37e后，即制成包含N沟道TFT和P沟道TFT的完整的CMOS式电路(图3E)。
实施例4
本例涉及使用镍作为催化元素来制造交错型的薄膜晶体管(TFT)的工艺。在此工艺中，形成栅绝缘膜之后，对用于沟道区的半导体层进行晶化。
采用旋涂法在玻璃衬底51上，形成含镍化合物层，厚度为20埃。更具体地说在本例中，使用乙酸镍溶液来设置乙酸镍层。
然后使用PH4、SiH4和H2的混合气体，通过等离子CVD，淀积厚3500埃的含杂质添加物的N型非晶硅膜。
之后对所得结构刻图。对非晶硅层和镍层蚀刻，形成N型非晶硅区，用以提供源/漏区53。包含乙酸镍层的区(镍区)52位于N型非晶硅区(图5A)。
通过等离子CVD淀积厚500埃的本征非晶硅层54，用于沟道区。
由此获得的结构包含用于源/漏区的N型非晶硅区53，其整体被非晶硅层54所覆盖。
随后，淀积栅绝缘膜，厚度为几千埃。具体在本例中，淀积厚1000埃的氧化硅膜56(图5B)。
在450℃对所得结构加热一小时时用于脱氢，之后在550℃热退火4小时。此步骤中，镍从含催化元素的层扩散进入非晶硅层54和源/漏区53，使这些区和层晶化。尤其是本征非晶硅层54位于源/漏53的部位(在后续步骤中提供TFT沟道的部件)，在横向发生晶化。由此获得结晶硅膜55(图5C)。
进而蚀刻氧化硅膜56和结晶硅膜55，在源/漏区53设置接触孔(图5D)。
利用溅射淀积700埃厚的铝膜之后，实施刻蚀以便形成铝电极，即源/漏电极57a和57c、栅电极57b。由此获得完整的TFT(图5E)。
实施例5
本例涉及使用镍作为催化元素来制造交错型薄膜晶体管(TFT)的方法。参看图6A-6D，以下说明本发明。通过化学汽相淀积，在玻璃衬底上淀积其中添加了杂质的N型或P型非晶硅，厚度为几百埃。本例中，使用PH4、SiH4和H2的混合气体，通过等离子CVD淀积厚1500埃的N型非晶硅。
在玻璃衬底上淀积厚度为几个至几十埃的镍层。具体在本例，采用溅射淀积厚20埃的镍层。由于镍层或镍化合物层的厚度极薄，所以存在不能以膜的形式获得该层的情形。
对非晶硅层和镍层蚀刻，形成N型非晶硅区，提供源/漏区63。镍区62位于N型非晶硅区之上(图6A)。
之后淀积用于沟道区的本征非晶硅层64，厚度在300-1000埃的范围。具体地说，在本例中，采用等离子CVD淀积500埃厚的膜。
如此获得的结构包括用于源/漏区的N型非晶硅区63，其整体被非晶硅层64所覆盖(图6B)。
在450℃对所得结构加热一小时用于脱氢，之后在530℃热退火8小时。此步骤中，镍从含催化元素的层扩散进入非晶硅层64和源/漏区63，使这些层和区晶化。尤其是在本征非晶硅层64位于源/漏区63之间的部位(后续步骤中提供TFT的沟道的部件)，在横向上发生晶化。由此获得结晶硅膜65。
然后，采用溅射或等离子CVD，淀积厚几千埃的栅绝缘膜。具体地说，在本例中，淀积厚1000埃的氧化硅膜66。
之后给源/漏区53设置接触孔(图6C)。
通过溅射淀积厚7000埃的铝膜，随后进行蚀刻形成铝电极，即源/漏电极67a和67c、和栅电极67b。由此制成完整的TFT(图6D)。
实施例6
本例涉及使用镍作为催化元素来制造交错型薄膜晶体管(TFT)的工艺。参看图7，以下说明本发明。采用化学汽相淀积，在玻璃衬底71上淀积在其中含有添加杂质的N型或P型非晶硅，厚度为几百埃。在本例中，使用PH4、SiH4和H2的混合气体，通过等离子CVD，淀积厚3000埃的N型非晶硅。
随后对所得结构刻图。对非晶硅层和镍层蚀刻，形成N型非晶硅区，用以提供源/漏区73。
采用等离子CVD，淀积用作沟道的本征非晶硅层74，厚度为500埃。接着采用等离子CVD，淀积氧化硅膜76，作为栅绝缘膜，厚度为1000埃(图7A)。
对本征非晶硅层74和氧化硅膜76蚀刻，在源/漏区73提供接触孔(图7B)。
然后形成含镍层72，厚度为几个至几十埃。具体地说在本例中，淀积厚20埃的镍层。把含镍层也淀积在接触孔内，从而在N型非晶硅区形成镍区72(图7C)。
在450℃对所得结构加热一小时用于脱氢，之后在550℃加热8小时。在此步骤中，镍从与源/漏区73接触的部位扩散进入源/漏区73的内部，然后进入非晶硅层74，使这些层和区晶化。尤其是在本征非晶硅层74位于源/漏区73之间的部位(在后续步骤中提供TFT沟道的部位)，在横向发生晶化。由此获得结晶硅膜75。在上述热退火步骤中，由于镍被栅绝缘膜掩蔽，不能从形成在栅绝缘膜76之上的镍膜扩散，所以仍保持原状。完成热退火后，使用基于盐酸的腐蚀剂进行腐蚀，从栅绝缘膜上涂去镍(图7D)。
通过溅射、淀积7000埃厚的铝膜后，进行腐蚀，形成铝电极，即源/漏电极77a，77c，栅电极77b。结果制成TFT(图7E)。
实施例7
本例涉及使用镍作为催化元素来制造交错型的薄膜晶体管(TFT)的工艺。在源/漏之下设置钛涂层，以此改善晶体管的源/漏的电导率。参看图8A，采用溅射在玻璃衬底81上形成厚500埃的钛膜。然后，按实施例2所述方式，通过旋涂法形成含镍层，厚度为几个至几十埃。
采用等离子CVD，淀积厚1000埃的N型非晶硅。然后对所得结构刻图。对非晶硅层、含镍层和钛层蚀刻，形成N型非晶硅区，以此提供源/漏区83。
采用等离子CVD或者LPCVD，淀积用作沟道区的本征非晶硅层84，厚度为300-1000埃的范围内。具体在本例中，是采用等离子CVD淀积厚500埃的本征非晶硅层。
如此获得的结构包括用于源/漏区的N型非晶硅区83，其整体被非晶硅层84所覆盖(图8B)。
在450℃对所得结构加热一小时用于脱氢，之后在550℃热退火4小时。在此步骤中，镍从含催化元素的层扩散进入非晶硅层84和源/漏区83，使这些层和区晶化。尤其在本征非晶硅层84位于源/漏区83之间的部位(在后续步骤中提供TFT沟道的部位)，在横向上发生晶化。由此获得结晶硅膜85。
完成前述步骤后，形成厚1000埃的氧化硅膜86。在源/漏区83设置接触孔。在本例中，接触孔不同于前述实施例。亦即，不仅蚀刻氧化硅膜84和非晶硅膜85，而且蚀刻N型硅区(源/漏区)83(图8C)。
采用溅射淀积完7000埃厚的铝膜后，进行蚀刻形成铝电极，即源/漏电极87a和87c、栅电极87b。由此获得完整的TFT(图8D)。
本例与前述各例相比，在形成接触孔的工艺有所不同。在上述各例中，蚀刻必须停止于本征硅膜与源/漏区之间的边界附近。由于本征硅和源/漏区由同一材料制成，所以在其边界停止蚀刻是极为困难的。因此，必须把源/漏区设置成较厚，以便增加蚀刻的度。此外，从提高电导率的角度来看，也需要设置较厚的源/漏区。
为了满足上述需求，蚀刻停止于钛区80和源/漏区83的边界。由于钛材料不同于构成源/漏的材料，所以可实现对蚀刻的高度选择。由此，蚀刻所需裕度不必太大。亦即，可以较薄地设置钛区和源/漏区两者。结果，本征硅膜的台阶分布可得以改善。
而且，钛是良导体。因此，即使源/漏区设置得较薄，该元素的功能也可无削弱地充分显示。这对在源/漏区之下设置高电导率的金属薄膜是有效的。
如上所述，本发明的特征在于，它不仅中以在低温下，而且可以在短时间内，使非晶硅晶化。还可以采用薄沟道区。其所提供的工艺适合用于批量生产，并可利用通常已有的设备、装置及工艺来实现。所以，本发明在工业上有很大优势。
尽管上述各例涉及用镍作为催化元素，但其它催化元素也可获得相同效果，即铁(Fe)、钴(Co)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)和铂(Pt)，以及IIIb族元素，即钪(Sc)、钒(V)、锰(Mn)、铜(Cu)、锌(Zn)、金(Au)和银(Ag)。
尽管以上结合具体实施例对本发明做了详细说明，但可以了解到，对于本领域的技术人员来说，在不脱离本发明的精神和范围的条件下，可以做出各种变化及改型。例如本发明还可用于倒向的交错型TFT。

Claims (24)

1.一种半导体器件，包括：
一对半导体区，包含硅并具有杂质导电类型；
在所述半导体区之上或者之下设置的一层，所述层含有催化元素，对硅的晶化起加速作用，并且基本上是与所述半导区共同延伸的；
基本上为本征的半导体层，在所述半导体区上形成半延伸于其间，所述半导体层包含硅；
形成于所述半导体层之上的绝缘膜；
设置在绝缘膜之上的栅电极。
2.根据权利要求1的半导体器件，其中所述具有杂质导电类型的半导体区起源和漏区的作用，所述基本上为本征的半导体层起沟道区的作用。
3.根据权利要求1的半导体器件，其中所述半导体和所述基本上为本征的半导体层包含结晶硅。
4.一种半导体器件，包括：
一对半导体区，包含硅并具有杂质导电类型；
基本上为本征的半导体层，在所述半导体区之上形成并延伸于其间，所述半导体层包含硅；
形成于所述半导体层之上的绝缘膜；
设置在绝缘膜上的栅电极；
其中至少位于所述栅电极之下的所述半导体层的部位含有催化元素，能促进硅的晶化，其浓度为1×1016-1×1019原子/cm3。
5.根据权利要求4的半导体器件，其中所述催化元素选自下列组：镍(Ni)、铁(Fe)、钴(Co)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、钪(Sc)、钒(V)、锰(Mn)、铜(Cu)、锌(Zn)、金(Au)和银(Ag)。
6.一种半导体器件，包括：
一对半导体区，包含硅并具有杂质导电类型；
基本上为本征的半导体层，在所述半导体区上形成并延伸于其间，所述半导体层包含硅；
形成于所述半导体层上的绝缘膜；
设置在绝缘膜上的栅电极；
其中在所述一对半导体区之间延伸的所述半导体层的部位沿所述半导体区的方向发生晶化。
7.根据权利要求6的半导体器件，其中所述具有杂质导电类型的半导体区起源和漏区的作用，所述基本上为本征的半导体层起沟道区的作用。
8.一种半导体器件，包括：
具有绝缘表面的衬底；
一对源和漏半导体层，包含结晶硅并形成于所述衬底上；
沟道半导体层，包含在所述源和漏半导体层之间延伸的结晶体；
其中所述源和漏半导体层和所述沟道半导体层中的每一个含有催化元素，能在其晶化处理期间促进所述各层的晶化。
9.根据权利要求8的半导体器件，其中在所述各层所含有的所述催化元素的浓度不高于1×1019原子/cm3。
10.根据权利要求8的半导体器件，还包括一对金属层，与所述源和漏区接触地形成。
11.一种半导体器件的制造方法，包括：
在衬底上形成含有能促进硅的晶化的催化元素的一层；
与所述层接触地形成N型或P型非晶硅膜；
蚀刻所述N型或P型非晶硅膜，形成一对半导体区，作为源和漏区；
在所述一对半导体区上形成本征非晶硅膜；
借助于所述催化元素通过加热，使所述本征非晶硅膜晶化。
12.根据权利要求11的方法，还包括以下步骤：在所述加热之后，对所述硅膜照射激光或者强度等效于激光的强光。
13.根据根据11的方法，其中通过旋涂方法来形成含所述催化元素的层。
14.根据权利要求11的方法，其中通过溅射来形成含所述催化元素的层。
15.根据权利要求11的方法，其中所述衬底是玻璃衬底。
16.根据权利要求11的方法，还包括在所述晶化之前在所述硅膜上形成绝缘膜的步骤。
17.根据权利要求16的方法，还包括以下步骤：对所述绝缘膜和所述硅膜蚀刻，形成用于所述源和漏区的接触孔；
在所述绝缘膜上形成栅电极。
18.根据权利要求11的方法，还包括在所述晶化之后在所述硅膜上形成绝缘膜的步骤。
19.根据权利要求18的方法，还包括以下步骤：蚀刻所述绝缘膜和所述硅膜，形成用于所述源和漏区的接触孔；
在所述绝缘膜上形成栅电极。
20.根据权利要求16的方法，其中所述层形成在所述N型或P型非晶硅膜之下。
21.根据权利要求16的方法，其中所述层形成在所述N型或P型非晶硅膜之上。
22.根据权利要求18的方法，其中所述层形成在所述N型或P型非晶硅膜之下。
23.根据权利要求18的方法，其中所述层形成于所述N型或P型非晶硅膜之上。
24.一种半导体器件的制造方法，包括：
第一步骤，形成N型或者P型非晶硅膜；
第二步骤，蚀刻N型或P型非晶硅膜，形成一对半导体区，用以提供源/漏区；
第三步骤，形成本征非晶硅膜；
第四步骤，形成绝缘膜；
第五步骤，蚀刻绝缘膜和本征结晶硅膜，在源/漏区形成接触孔；
第六步骤，在衬底上形成含催化元素的层，对非晶硅的晶化起加速作用；
第七步骤，通过热退火使本征非晶硅膜晶化，由此形成基本上为本征的结晶硅膜；
第八步骤，形成栅电极和源/漏电极。
CN95107198A 1994-05-20 1995-05-19 半导体器件及其制造方法 Pending CN1123471A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP06131412A JP3105396B2 (ja) 1994-05-20 1994-05-20 半導体装置およびその作製方法
JP131412/94 1994-05-20

Publications (1)

Publication Number Publication Date
CN1123471A true CN1123471A (zh) 1996-05-29

Family

ID=15057371

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95107198A Pending CN1123471A (zh) 1994-05-20 1995-05-19 半导体器件及其制造方法

Country Status (3)

Country Link
JP (1) JP3105396B2 (zh)
KR (1) KR950034839A (zh)
CN (1) CN1123471A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3192546B2 (ja) * 1994-04-15 2001-07-30 シャープ株式会社 半導体装置およびその製造方法
US6566687B2 (en) * 2001-01-18 2003-05-20 International Business Machines Corporation Metal induced self-aligned crystallization of Si layer for TFT
US8034724B2 (en) 2006-07-21 2011-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
JPH07321333A (ja) 1995-12-08
JP3105396B2 (ja) 2000-10-30
KR950034839A (ko) 1995-12-28

Similar Documents

Publication Publication Date Title
CN1051877C (zh) 半导体器件及其制造方法
CN1106694C (zh) 半导体器件
CN1197164C (zh) 具有薄膜晶体管的器件
CN1052565C (zh) 一种制造半导体器件的方法
CN1052572C (zh) 制造半导体器件的方法
CN1052571C (zh) 半导体器件及其制造方法
CN1045688C (zh) 半导体薄膜及使用这种薄膜的半导体器件的制造方法
CN1088255C (zh) 半导体器件的制造方法
CN1078014C (zh) 半导体器件及其制造方法
CN1061468C (zh) Mis半导体器件的制造方法
CN1134046C (zh) 半导体器件的制造方法
CN1151085A (zh) 半导体器件及其制造方法
CN1097298C (zh) 制造结晶硅半导体和薄膜晶体管的方法
CN1238553A (zh) 制造半导体器件的方法
CN1051640C (zh) 半导体器件及其制造方法
CN1638065A (zh) 半导体装置和半导体装置的制造方法
CN1123471A (zh) 半导体器件及其制造方法
CN1917154A (zh) 金属－绝缘体－半导体器件的制造方法
CN1132409A (zh) 制造半导体器件的方法及晶体生长促进剂
CN1111400A (zh) 半导体制作方法及其制作装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C01 Deemed withdrawal of patent application (patent law 1993)
WD01 Invention patent application deemed withdrawn after publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: GR

Ref document number: 1035353

Country of ref document: HK