JP3533477B2 - ポリシリコン膜の形成方法 - Google Patents
ポリシリコン膜の形成方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体薄膜の形成方
法に関し、さらに詳しくは、移動度の高いポリシリコン
薄膜の形成に係る。
法に関し、さらに詳しくは、移動度の高いポリシリコン
薄膜の形成に係る。
【０００２】
【従来の技術】従来、ポリシリコンは、半導体のゲート
電極やアクティブマトリクス液晶表示素子等の駆動回路
の半導体層等として用いられてきた。
電極やアクティブマトリクス液晶表示素子等の駆動回路
の半導体層等として用いられてきた。
【０００３】このように、液晶表示素子の駆動回路とし
てポリシリコン薄膜を半導体層するＴＦＴの製造方法に
おいて、図９に示すような方法が知られている。この方
法は、まず同図（Ａ）に示すように、ガラス基板１上に
例えば水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）膜
２を、例えばプラズマＣＶＤ法にて堆積させた後、所定
の形状にパターニングする。このとき、ａ−Ｓｉ：Ｈ膜
２は画素へのスイッチング素子の半導体層としても用い
るため、駆動回路領域および画素領域に一括して成膜し
ていた。その後、同図（Ａ）に示すように、パターニン
グされたａ−Ｓｉ：Ｈ膜２に、エキシマレーザを照射す
る。すると、図９（Ｂ）に示すように、ａ−Ｓｉ：Ｈ膜
２は、エキシマレーザ照射により溶融再結晶化されてポ
リシリコン膜３に変化する。その後、周知の技術を用い
て、図９（Ｃ）に示すようなゲート絶縁膜４、ゲート電
極５、ソース・ドレイン領域３Ａ、３Ｂ、絶縁膜６、ソ
ース・ドレイン電極７Ａ、７Ｂ等を形成して駆動回路用
ポリシリコンＴＦＴの製造を完成させている。
てポリシリコン薄膜を半導体層するＴＦＴの製造方法に
おいて、図９に示すような方法が知られている。この方
法は、まず同図（Ａ）に示すように、ガラス基板１上に
例えば水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）膜
２を、例えばプラズマＣＶＤ法にて堆積させた後、所定
の形状にパターニングする。このとき、ａ−Ｓｉ：Ｈ膜
２は画素へのスイッチング素子の半導体層としても用い
るため、駆動回路領域および画素領域に一括して成膜し
ていた。その後、同図（Ａ）に示すように、パターニン
グされたａ−Ｓｉ：Ｈ膜２に、エキシマレーザを照射す
る。すると、図９（Ｂ）に示すように、ａ−Ｓｉ：Ｈ膜
２は、エキシマレーザ照射により溶融再結晶化されてポ
リシリコン膜３に変化する。その後、周知の技術を用い
て、図９（Ｃ）に示すようなゲート絶縁膜４、ゲート電
極５、ソース・ドレイン領域３Ａ、３Ｂ、絶縁膜６、ソ
ース・ドレイン電極７Ａ、７Ｂ等を形成して駆動回路用
ポリシリコンＴＦＴの製造を完成させている。
【０００４】
【発明が解決しようとする課題】ポリシリコンＴＦＴの
応答速度は、ポリシリコン膜の移動度に依存している。
しかしながら上記の製造方法において、半導体層を形成
する際、画素用ＴＦＴの半導体層の電気的特性を向上さ
せるため、ａ−Ｓｉ：Ｈ膜２を用いているが、シリコン
中に含まれる水素のために、駆動回路用のポリシリコン
ＴＦＴでのポリシリコン膜３内の結晶粒（グレイン）の
結晶方位はより不規則となってしまうという問題が生じ
てしまう。また、ゲート電極としては約３０００Å〜５
０００Åの膜厚であったが、デバイスの高集積化に伴い
配線遅延の原因になっており、応答速度の高速化が望ま
れていた。本発明は、上記実情に鑑みてなされたもの
で、良好な規則性の結晶方位を有し、高速応答できるポ
リシリコン膜の形成方法を提供することを目的としてい
る。
応答速度は、ポリシリコン膜の移動度に依存している。
しかしながら上記の製造方法において、半導体層を形成
する際、画素用ＴＦＴの半導体層の電気的特性を向上さ
せるため、ａ−Ｓｉ：Ｈ膜２を用いているが、シリコン
中に含まれる水素のために、駆動回路用のポリシリコン
ＴＦＴでのポリシリコン膜３内の結晶粒（グレイン）の
結晶方位はより不規則となってしまうという問題が生じ
てしまう。また、ゲート電極としては約３０００Å〜５
０００Åの膜厚であったが、デバイスの高集積化に伴い
配線遅延の原因になっており、応答速度の高速化が望ま
れていた。本発明は、上記実情に鑑みてなされたもの
で、良好な規則性の結晶方位を有し、高速応答できるポ
リシリコン膜の形成方法を提供することを目的としてい
る。
【０００５】
【課題を解決するための手段】そこで、この発明は、基
体上の液晶表示素子の駆動回路形成領域に形成された第
１アモルファスシリコン膜をアニールして第１ポリシリ
コン膜を形成する工程と、前記第１ポリシリコン膜をエ
ッチングして前記基体上に所定の結晶方位を有する、ポ
リシリコンでなる結晶粒を残留させる工程と、前記駆動
回路形成領域の前記結晶粒の上及び前記液晶表示素子の
画素形成領域に第２アモルファスシリコン膜を形成する
工程と、前記駆動回路形成領域の前記結晶粒および前記
結晶粒上の前記第２アモルファスシリコン膜に熱処理を
施して第２ポリシリコン膜を形成する工程と、を備える
ことを、解決手段としている。請求項２記載の発明は、
前記第１ポリシリコン膜は結晶粒の径が１０〜２０Åの
膜であることを特徴としている。請求項３記載の発明
は、前記エッチングがウェットエッチングであることを
特徴としている。請求項４記載の発明は、前記結晶方位
が［１１１］方向であることを特徴としている。
体上の液晶表示素子の駆動回路形成領域に形成された第
１アモルファスシリコン膜をアニールして第１ポリシリ
コン膜を形成する工程と、前記第１ポリシリコン膜をエ
ッチングして前記基体上に所定の結晶方位を有する、ポ
リシリコンでなる結晶粒を残留させる工程と、前記駆動
回路形成領域の前記結晶粒の上及び前記液晶表示素子の
画素形成領域に第２アモルファスシリコン膜を形成する
工程と、前記駆動回路形成領域の前記結晶粒および前記
結晶粒上の前記第２アモルファスシリコン膜に熱処理を
施して第２ポリシリコン膜を形成する工程と、を備える
ことを、解決手段としている。請求項２記載の発明は、
前記第１ポリシリコン膜は結晶粒の径が１０〜２０Åの
膜であることを特徴としている。請求項３記載の発明
は、前記エッチングがウェットエッチングであることを
特徴としている。請求項４記載の発明は、前記結晶方位
が［１１１］方向であることを特徴としている。
【０００６】請求項５記載の発明は、前記第２ポリシリ
コン膜は半導体素子の半導体膜に用いられることを特徴
とする。請求項６記載の発明は、前記第２ポリシリコン
膜は半導体素子のゲート電極に用いられることを特徴と
する。
コン膜は半導体素子の半導体膜に用いられることを特徴
とする。請求項６記載の発明は、前記第２ポリシリコン
膜は半導体素子のゲート電極に用いられることを特徴と
する。
【０００７】
【作用】請求項１記載の発明において、第１ポリシリコ
ン膜をエッチングして所定の結晶方位の結晶粒を、基体
（例えば、ガラス基板）上に残留するようにする。ここ
で残留した結晶粒は、熱処理により再結晶化（再多結晶
化）が行われた際に、成長種としての作用を奏する。残
留した結晶粒の上に形成されたアモルファスシリコン膜
は、この熱処理により、残留した結晶粒の結晶方位とほ
ぼ同一の結晶方位を有し、高移動度の第２ポリシリコン
膜に変わる。
ン膜をエッチングして所定の結晶方位の結晶粒を、基体
（例えば、ガラス基板）上に残留するようにする。ここ
で残留した結晶粒は、熱処理により再結晶化（再多結晶
化）が行われた際に、成長種としての作用を奏する。残
留した結晶粒の上に形成されたアモルファスシリコン膜
は、この熱処理により、残留した結晶粒の結晶方位とほ
ぼ同一の結晶方位を有し、高移動度の第２ポリシリコン
膜に変わる。
【０００８】ここで、上記エッチングを、所定の結晶方
位（例えば［１１１］の方向）の結晶粒と他の結晶方位
の結晶粒との間で、所定の結晶方位の結晶粒のエッチン
グ速度が遅くなるように選択比のとれるエッチャントを
用いて行うことにより、基体上にほぼ単一の結晶方位の
結晶粒を残留させることが可能となる。このエッチング
には、請求項３記載のように、ウェットエッチングを採
用することができる。特に、水酸化カリウム（ＫＯＨ）
などのアルカリ金属水酸化物の水溶液やアミン系水溶液
などを用いてウェットエッチングすることにより、上記
したような選択比のとれたエッチングが可能となる。
位（例えば［１１１］の方向）の結晶粒と他の結晶方位
の結晶粒との間で、所定の結晶方位の結晶粒のエッチン
グ速度が遅くなるように選択比のとれるエッチャントを
用いて行うことにより、基体上にほぼ単一の結晶方位の
結晶粒を残留させることが可能となる。このエッチング
には、請求項３記載のように、ウェットエッチングを採
用することができる。特に、水酸化カリウム（ＫＯＨ）
などのアルカリ金属水酸化物の水溶液やアミン系水溶液
などを用いてウェットエッチングすることにより、上記
したような選択比のとれたエッチングが可能となる。
【０００９】請求項５、６記載の発明のように、前記第
２ポリシリコン膜が半導体の半導体膜やゲート電極とし
て用いることにより駆動回路の微細化、高速応答が実現
できる。
２ポリシリコン膜が半導体の半導体膜やゲート電極とし
て用いることにより駆動回路の微細化、高速応答が実現
できる。
【００１０】
【００１１】
【実施例】以下、この発明に係る半導体薄膜の形成方法
の詳細を図面に示す実施例に基づいて説明する。図１〜
図５は本発明の実施例１を示す工程断面図、図６は本発
明の実施例２を示す工程断面図、図７は本発明の実施例
３を示す工程断面図である。
の詳細を図面に示す実施例に基づいて説明する。図１〜
図５は本発明の実施例１を示す工程断面図、図６は本発
明の実施例２を示す工程断面図、図７は本発明の実施例
３を示す工程断面図である。
【００１２】（実施例１）本発明のアクティブマトリク
ス液晶表示素子では、一枚の基板１１の駆動回路形成領
域Ａ上に直接駆動回路素子を形成するＣＯＧ方式により
ポリシリコンＴＦＴを形成しており、基板１１の画素形
成領域Ｂ上にはアモルファスシリコンＴＦＴが形成され
ている。基板１１の駆動回路形成領域Ａ上のポリシリコ
ンＴＦＴは、図８（Ａ）に示すように、チャネル領域１
５Ｃの両端にソース、ドレイン両端１５Ａ、１５Ｂを形
成した第２ポリシリコン膜１５と、第２ポリシリコン膜
１５上を覆うようにゲート絶縁膜１６と、チャネル領域
１５Ｃに対応するゲート絶縁膜１６上に形成された第４
ポリシリコン膜２０と、第４ポリシリコン膜２０を覆う
絶縁膜２１とソース、ドレイン領域１５Ａ、１５Ｂ上の
ゲート絶縁膜１６と絶縁膜２１に設けられたコンタクト
ホールに形成されたソース、ドレイン電極２２Ａ、２２
Ｂとからなる。基板１１の画素形成領域Ｂ上のアモルフ
ァスシリコンＴＦＴは、同様にチャネル領域４１Ｃの両
端にソース、ドレイン領域４１Ａ，４１Ｂを形成したア
モルファスシリコン膜４１と、アモルファスシリコン膜
４１上を覆うゲート絶縁膜４２と、チャネル領域４１Ｃ
に対応するゲート絶縁膜４２上に形成されたゲート電極
４３と、ゲート電極４３を覆う絶縁膜４４に設けられた
コンタクトホールに形成されたソース、ドレイン電極４
５Ａ、４５Ｂと、電極４５Ｂに接続された画素電極４６
とからなる。本実施例は、このようなアクティブマトリ
クス方式の液晶表示パネルの大面積ガラス基板にポリシ
リコンＴＦＴを製造する場合に本発明を適用した例であ
る。まず、図８（Ｂ）に示すように、基体としてのガラ
ス基板１１の駆動回路形成領域Ａおよび画素形成領域Ｂ
上に、第１アモルファスシリコン膜としての水素化アモ
ルファスシリコン（ａ−Ｓｉ：Ｈ）膜１２を、図１
（Ａ）に示すようにプラズマＣＶＤ法にて膜厚が例えば
５００Åとなるように堆積させる（画素形成領域Ｂは省
略）。その後、このａ−Ｓｉ：Ｈ膜１２を、リソグラフ
ィー技術およびエッチング技術を用いて、第２ポリシリ
コン膜１５とアモルファスシリコン膜４１形成領域分だ
け残すようにパターニングする。次に、パターニングさ
れた駆動回路形成領域Ａのａ−Ｓｉ：Ｈ膜１２に、Ｘｅ
Ｃｌエキシマレーザ（波長：３０８ｎｍ）を、例えばパ
ルスエネルギーが２００ｍＪ／ｃｍ2、パルス幅が２０
〜５０ｎｓで２パルス照射する。すると、図１（Ｂ）に
示すように、ａ−Ｓｉ：Ｈ膜１２が第１ポリシリコン膜
１３に変化する。この第１ポリシリコン膜１３は、瞬間
的なアニールによって形成されているため、結晶方位が
［１１１］、［１００］、［１１０］、［３１１］等の
方向の結晶粒（グレイン）が混在する不規則な多結晶状
態となっている。また、水素化されたａ−Ｓｉなのでダ
ングリングボンドが少ないため、形成された結晶粒は数
が多く、その径が小さい。これらの結晶方向を有するそ
れぞれの結晶粒の第１ポリシリコン膜１３中の存在率
は、［１１１］方向の結晶粒が約６割強を占め、［１０
０］、［１１０］、［３１１］等の方向の結晶粒がその
他の約４割弱を占めている。結晶方位が［１１１］方向
の結晶粒は、［１１１］面がガラス基板１１に対して垂
直をなす結晶である。
ス液晶表示素子では、一枚の基板１１の駆動回路形成領
域Ａ上に直接駆動回路素子を形成するＣＯＧ方式により
ポリシリコンＴＦＴを形成しており、基板１１の画素形
成領域Ｂ上にはアモルファスシリコンＴＦＴが形成され
ている。基板１１の駆動回路形成領域Ａ上のポリシリコ
ンＴＦＴは、図８（Ａ）に示すように、チャネル領域１
５Ｃの両端にソース、ドレイン両端１５Ａ、１５Ｂを形
成した第２ポリシリコン膜１５と、第２ポリシリコン膜
１５上を覆うようにゲート絶縁膜１６と、チャネル領域
１５Ｃに対応するゲート絶縁膜１６上に形成された第４
ポリシリコン膜２０と、第４ポリシリコン膜２０を覆う
絶縁膜２１とソース、ドレイン領域１５Ａ、１５Ｂ上の
ゲート絶縁膜１６と絶縁膜２１に設けられたコンタクト
ホールに形成されたソース、ドレイン電極２２Ａ、２２
Ｂとからなる。基板１１の画素形成領域Ｂ上のアモルフ
ァスシリコンＴＦＴは、同様にチャネル領域４１Ｃの両
端にソース、ドレイン領域４１Ａ，４１Ｂを形成したア
モルファスシリコン膜４１と、アモルファスシリコン膜
４１上を覆うゲート絶縁膜４２と、チャネル領域４１Ｃ
に対応するゲート絶縁膜４２上に形成されたゲート電極
４３と、ゲート電極４３を覆う絶縁膜４４に設けられた
コンタクトホールに形成されたソース、ドレイン電極４
５Ａ、４５Ｂと、電極４５Ｂに接続された画素電極４６
とからなる。本実施例は、このようなアクティブマトリ
クス方式の液晶表示パネルの大面積ガラス基板にポリシ
リコンＴＦＴを製造する場合に本発明を適用した例であ
る。まず、図８（Ｂ）に示すように、基体としてのガラ
ス基板１１の駆動回路形成領域Ａおよび画素形成領域Ｂ
上に、第１アモルファスシリコン膜としての水素化アモ
ルファスシリコン（ａ−Ｓｉ：Ｈ）膜１２を、図１
（Ａ）に示すようにプラズマＣＶＤ法にて膜厚が例えば
５００Åとなるように堆積させる（画素形成領域Ｂは省
略）。その後、このａ−Ｓｉ：Ｈ膜１２を、リソグラフ
ィー技術およびエッチング技術を用いて、第２ポリシリ
コン膜１５とアモルファスシリコン膜４１形成領域分だ
け残すようにパターニングする。次に、パターニングさ
れた駆動回路形成領域Ａのａ−Ｓｉ：Ｈ膜１２に、Ｘｅ
Ｃｌエキシマレーザ（波長：３０８ｎｍ）を、例えばパ
ルスエネルギーが２００ｍＪ／ｃｍ2、パルス幅が２０
〜５０ｎｓで２パルス照射する。すると、図１（Ｂ）に
示すように、ａ−Ｓｉ：Ｈ膜１２が第１ポリシリコン膜
１３に変化する。この第１ポリシリコン膜１３は、瞬間
的なアニールによって形成されているため、結晶方位が
［１１１］、［１００］、［１１０］、［３１１］等の
方向の結晶粒（グレイン）が混在する不規則な多結晶状
態となっている。また、水素化されたａ−Ｓｉなのでダ
ングリングボンドが少ないため、形成された結晶粒は数
が多く、その径が小さい。これらの結晶方向を有するそ
れぞれの結晶粒の第１ポリシリコン膜１３中の存在率
は、［１１１］方向の結晶粒が約６割強を占め、［１０
０］、［１１０］、［３１１］等の方向の結晶粒がその
他の約４割弱を占めている。結晶方位が［１１１］方向
の結晶粒は、［１１１］面がガラス基板１１に対して垂
直をなす結晶である。
【００１３】次に、上記した結晶方位が［１１１］方向
の結晶粒だけをガラス基板１１上に残すためのウェット
エッチングを行う。このウェットエッチングの条件は、
結晶方位が［１１１］方向のエッチング速度が遅く、そ
れ以外の結晶方向をもつ結晶粒のエッチング速度が速く
なるような選択性のあるエッチングである必要がある。
そこで、本実施例では、例えば水酸化カリウム（ＫＯ
Ｈ）などのアルカリ金属水酸化物の水溶液を用いて、図
２（Ａ）に示すように、ガラス基板１１上に結晶方位が
［１１１］方向の微細な結晶粒１３Ａが残るようにエッ
チングを行う。このウェットエッチングでは、結晶方位
が［１１１］方向の結晶粒と結晶方位が［１１０］方向
の結晶粒とのエッチング速度比が、１：６００と大きく
とることができた。なお、このとき結晶粒１３ＡがＴＦ
Ｔの半導体薄膜を形成すべき領域に均一に残るようにエ
ッチング時間を設定する必要がある。さらに、エッチン
グ液にアルコールを添加することで、その選択比を調整
することが可能である。
の結晶粒だけをガラス基板１１上に残すためのウェット
エッチングを行う。このウェットエッチングの条件は、
結晶方位が［１１１］方向のエッチング速度が遅く、そ
れ以外の結晶方向をもつ結晶粒のエッチング速度が速く
なるような選択性のあるエッチングである必要がある。
そこで、本実施例では、例えば水酸化カリウム（ＫＯ
Ｈ）などのアルカリ金属水酸化物の水溶液を用いて、図
２（Ａ）に示すように、ガラス基板１１上に結晶方位が
［１１１］方向の微細な結晶粒１３Ａが残るようにエッ
チングを行う。このウェットエッチングでは、結晶方位
が［１１１］方向の結晶粒と結晶方位が［１１０］方向
の結晶粒とのエッチング速度比が、１：６００と大きく
とることができた。なお、このとき結晶粒１３ＡがＴＦ
Ｔの半導体薄膜を形成すべき領域に均一に残るようにエ
ッチング時間を設定する必要がある。さらに、エッチン
グ液にアルコールを添加することで、その選択比を調整
することが可能である。
【００１４】その後、図２（Ｂ）に示すように、第２の
アモルファスシリコン膜としてのａ−Ｓｉ：Ｈ膜１４を
プラズマＣＶＤ法にて堆積させる。そして、第１のアモ
ルファスシリコン膜であるａ−Ｓｉ：Ｈ膜１２をパター
ニングしたのと同様に、ａ−Ｓｉ：Ｈ膜１４を、ＴＦＴ
形成領域分だけ残すようにパターニングする。このと
き、ａ−Ｓｉ：Ｈ膜１４の下には、上記した結晶粒１３
Ａが存在する。
アモルファスシリコン膜としてのａ−Ｓｉ：Ｈ膜１４を
プラズマＣＶＤ法にて堆積させる。そして、第１のアモ
ルファスシリコン膜であるａ−Ｓｉ：Ｈ膜１２をパター
ニングしたのと同様に、ａ−Ｓｉ：Ｈ膜１４を、ＴＦＴ
形成領域分だけ残すようにパターニングする。このと
き、ａ−Ｓｉ：Ｈ膜１４の下には、上記した結晶粒１３
Ａが存在する。
【００１５】図２（Ｂ）に示すようにａ−Ｓｉ：Ｈ膜１
４をパターニングした後は、例えばファーネスアニール
などの比較的穏やかにａ−Ｓｉ：Ｈ膜１４を溶融させる
熱アニール法を用いて６４０°Ｃで１時間加熱後、徐々
に温度を下げるような第１の熱処理を行って再結晶化を
行い、図３（Ａ）に示すような第２ポリシリコン膜１５
を形成する。この第２ポリシリコン膜１５は、ガラス基
板１１上の結晶粒１３Ａが成長種としての役割を果すた
め、結晶粒１３Ａと同様に結晶方位が［１１１］方向の
結晶粒の集まった単結晶構造に近い多結晶構造となる。
このとき、結晶粒１３Ａの径を抑えることにより、粒径
を多くしてあるので［１１１］以外の結晶粒が存在して
いたとしても結晶粒１つあたりの影響は小さい。なお、
本実施例では、ファーネスアニールにて第２の熱処理を
行ったが、これ以外の熱アニール法や、または、例えば
レーザ光エネルギーをパルス毎に徐々に増加しながパル
ス照射する多段的なレーザ照射を行ってもよい。このよ
うにして、膜質が良好で、しかも高移動度のポリシリコ
ン薄膜が形成できる。
４をパターニングした後は、例えばファーネスアニール
などの比較的穏やかにａ−Ｓｉ：Ｈ膜１４を溶融させる
熱アニール法を用いて６４０°Ｃで１時間加熱後、徐々
に温度を下げるような第１の熱処理を行って再結晶化を
行い、図３（Ａ）に示すような第２ポリシリコン膜１５
を形成する。この第２ポリシリコン膜１５は、ガラス基
板１１上の結晶粒１３Ａが成長種としての役割を果すた
め、結晶粒１３Ａと同様に結晶方位が［１１１］方向の
結晶粒の集まった単結晶構造に近い多結晶構造となる。
このとき、結晶粒１３Ａの径を抑えることにより、粒径
を多くしてあるので［１１１］以外の結晶粒が存在して
いたとしても結晶粒１つあたりの影響は小さい。なお、
本実施例では、ファーネスアニールにて第２の熱処理を
行ったが、これ以外の熱アニール法や、または、例えば
レーザ光エネルギーをパルス毎に徐々に増加しながパル
ス照射する多段的なレーザ照射を行ってもよい。このよ
うにして、膜質が良好で、しかも高移動度のポリシリコ
ン薄膜が形成できる。
【００１６】その後は、周知のＴＦＴ製造技術を用いて
第２ポリシリコン膜１５を活性層とするＴＦＴを作成す
ればよい。以下、そのＴＦＴの製造工程を簡単に説明す
る。なお、本実施例では、ゲート電極の形成に対しても
本発明を適用している。まず、図３（Ａ）に示すような
第２ポリシリコン膜１５を形成した後に、図３（Ｂ）に
示すように、第２ポリシリコン膜１５を熱酸化すること
により、ゲート絶縁膜１６を形成する。その後、同図
（Ｂ）に示すように、第３のａ−Ｓｉ：Ｈ膜１７をプラ
ズマＣＶＤ法にて堆積させた後、ゲート電極および走査
配線としてのゲートラインの形状にパターニングし、こ
のａ−Ｓｉ：Ｈ膜１７にＸｅＣｌエキシマレーザを、上
記したａ−Ｓｉ：Ｈ膜１２と同様の条件で照射する。す
ると、ａ−Ｓｉ：Ｈ膜１７は、図４（Ａ）に示すように
第３ポリシリコン膜１８に変化する。
第２ポリシリコン膜１５を活性層とするＴＦＴを作成す
ればよい。以下、そのＴＦＴの製造工程を簡単に説明す
る。なお、本実施例では、ゲート電極の形成に対しても
本発明を適用している。まず、図３（Ａ）に示すような
第２ポリシリコン膜１５を形成した後に、図３（Ｂ）に
示すように、第２ポリシリコン膜１５を熱酸化すること
により、ゲート絶縁膜１６を形成する。その後、同図
（Ｂ）に示すように、第３のａ−Ｓｉ：Ｈ膜１７をプラ
ズマＣＶＤ法にて堆積させた後、ゲート電極および走査
配線としてのゲートラインの形状にパターニングし、こ
のａ−Ｓｉ：Ｈ膜１７にＸｅＣｌエキシマレーザを、上
記したａ−Ｓｉ：Ｈ膜１２と同様の条件で照射する。す
ると、ａ−Ｓｉ：Ｈ膜１７は、図４（Ａ）に示すように
第３ポリシリコン膜１８に変化する。
【００１７】次に、図４（Ｂ）に示すように、水酸化カ
リウム（ＫＯＨ）などのアルカリ金属水酸化物の水溶液
を用いて、ゲート絶縁膜１６上に結晶方位が［１１１］
方向の微細な結晶粒１３Ａが残るようにウェットエッチ
ングを行う。その後、図５（Ａ）に示すように、第４の
ａ−Ｓｉ：Ｈ膜１９を堆積、パターニングを行う。そし
て、上記した第２ポリシリコン膜１５の形成に用いた熱
アニール法を再度用いて図５（Ｂ）に示すような第４ポ
リシリコン膜２０を形成する。さらに、同図（Ｂ）に示
すように、第４ポリシリコン膜２０にリン（Ｐ）を高濃
度条件でイオン注入すれば第４ポリシリコン膜２０は、
ドープトポリシリコンとなり導電性が付加されてゲート
電極としての機能が果せるようになる。なお、このイオ
ン注入の際に、第２ポリシリコン膜１５のソース・ドレ
イン形成領域１５Ａ、１５Ｂに同時にリンを注入しても
よい。この場合、第４ポリシリコン膜２０が注入マスク
となり自己整合的にソース・ドレイン領域１５Ａ、１５
Ｂを形成することができる。ただし、第４ポリシリコン
膜２０の膜厚が薄いと第２ポリシリコン膜１５に形成さ
れるべきチャネル領域に不純物（Ｐ）が導入される問題
があるため、第４ポリシリコン膜２０の膜厚の設定とイ
オンビームの飛程を注入エネルギー量で調整する必要が
ある。
リウム（ＫＯＨ）などのアルカリ金属水酸化物の水溶液
を用いて、ゲート絶縁膜１６上に結晶方位が［１１１］
方向の微細な結晶粒１３Ａが残るようにウェットエッチ
ングを行う。その後、図５（Ａ）に示すように、第４の
ａ−Ｓｉ：Ｈ膜１９を堆積、パターニングを行う。そし
て、上記した第２ポリシリコン膜１５の形成に用いた熱
アニール法を再度用いて図５（Ｂ）に示すような第４ポ
リシリコン膜２０を形成する。さらに、同図（Ｂ）に示
すように、第４ポリシリコン膜２０にリン（Ｐ）を高濃
度条件でイオン注入すれば第４ポリシリコン膜２０は、
ドープトポリシリコンとなり導電性が付加されてゲート
電極としての機能が果せるようになる。なお、このイオ
ン注入の際に、第２ポリシリコン膜１５のソース・ドレ
イン形成領域１５Ａ、１５Ｂに同時にリンを注入しても
よい。この場合、第４ポリシリコン膜２０が注入マスク
となり自己整合的にソース・ドレイン領域１５Ａ、１５
Ｂを形成することができる。ただし、第４ポリシリコン
膜２０の膜厚が薄いと第２ポリシリコン膜１５に形成さ
れるべきチャネル領域に不純物（Ｐ）が導入される問題
があるため、第４ポリシリコン膜２０の膜厚の設定とイ
オンビームの飛程を注入エネルギー量で調整する必要が
ある。
【００１８】図５（Ｃ）は、完成したポリシリコンＴＦ
Ｔの断面図である。図中、１５Ａ、１５Ｂはソース・ド
レイン領域、１５Ｃはチャネル領域、２１は絶縁膜、２
２Ａ、２２Ｂはソース・ドレイン電極を示している。こ
の後、図８（Ａ）に示すように画素形成領域Ｂにアモル
ファスシリコンＴＦＴを形成する。このとき、アモルフ
ァスシリコン膜４１は水素を含んでいるシリコン膜を用
いたので良好な電気的特性を得ることができる。このよ
うにして製造されたポリシリコンＴＦＴのの半導体薄膜
としての第２ポリシリコン膜厚１５は、良質の多結晶構
造を有し、そのため、電子、正孔の移動度を高めること
ができた。このように半導体薄膜が高移動度となるた
め、ポリシリコンＴＦＴおよびアモルファスシリコンＴ
ＦＴのスイッチングスピードを向上させることができ
る。
Ｔの断面図である。図中、１５Ａ、１５Ｂはソース・ド
レイン領域、１５Ｃはチャネル領域、２１は絶縁膜、２
２Ａ、２２Ｂはソース・ドレイン電極を示している。こ
の後、図８（Ａ）に示すように画素形成領域Ｂにアモル
ファスシリコンＴＦＴを形成する。このとき、アモルフ
ァスシリコン膜４１は水素を含んでいるシリコン膜を用
いたので良好な電気的特性を得ることができる。このよ
うにして製造されたポリシリコンＴＦＴのの半導体薄膜
としての第２ポリシリコン膜厚１５は、良質の多結晶構
造を有し、そのため、電子、正孔の移動度を高めること
ができた。このように半導体薄膜が高移動度となるた
め、ポリシリコンＴＦＴおよびアモルファスシリコンＴ
ＦＴのスイッチングスピードを向上させることができ
る。
【００１９】なお、本実施例では、結晶方位が［１１
１］方向の結晶粒とそれ以外の結晶方向の結晶粒との選
択性をとれるエッチング液として水酸化カリウムの水溶
液を用いたが、この他に例えばエチレンジアミン、ヒド
ラジンなどのアミン系水溶液を用いても選択的なエッチ
ングを行うことができる。また、本実施例では、ウェッ
トエッチングを行ったが、同様な選択性がとれる異方性
ドライエッチングを行うことも可能である。また、本実
施例では、半導体膜、ゲート電極、ゲートラインとし
て、結晶性の良好なポリシリコンを用いたが、これに限
らず、いずれかのみに用いてもよい。また、本実施例で
は、アモルファスシリコン膜４１は、ａ−Ｓｉ：Ｈ膜１
２からなるが、これに限らず、ａ−Ｓｉ：Ｈ膜１４ある
いはａ−Ｓｉ：Ｈ膜１７により形成されてもよい。ま
た、アモルファスシリコンＴＦＴを形成してから、ポリ
シリコンＴＦＴを形成してもよく、同時にアモルファス
シリコンＴＦＴとポリシリコンＴＦＴを形成してもよ
い。また、ゲート電極４３は、第４ポリシリコン膜２０
と同様にポリシリコンとして形成してもよい。
１］方向の結晶粒とそれ以外の結晶方向の結晶粒との選
択性をとれるエッチング液として水酸化カリウムの水溶
液を用いたが、この他に例えばエチレンジアミン、ヒド
ラジンなどのアミン系水溶液を用いても選択的なエッチ
ングを行うことができる。また、本実施例では、ウェッ
トエッチングを行ったが、同様な選択性がとれる異方性
ドライエッチングを行うことも可能である。また、本実
施例では、半導体膜、ゲート電極、ゲートラインとし
て、結晶性の良好なポリシリコンを用いたが、これに限
らず、いずれかのみに用いてもよい。また、本実施例で
は、アモルファスシリコン膜４１は、ａ−Ｓｉ：Ｈ膜１
２からなるが、これに限らず、ａ−Ｓｉ：Ｈ膜１４ある
いはａ−Ｓｉ：Ｈ膜１７により形成されてもよい。ま
た、アモルファスシリコンＴＦＴを形成してから、ポリ
シリコンＴＦＴを形成してもよく、同時にアモルファス
シリコンＴＦＴとポリシリコンＴＦＴを形成してもよ
い。また、ゲート電極４３は、第４ポリシリコン膜２０
と同様にポリシリコンとして形成してもよい。
【００２０】（実施例２）図６（Ａ）〜（Ｃ）は、本発
明をポリシリコンＴＦＴの製造に適用した実施例２の工
程断面図である。本実施例では、ガラス基板１１の上に
形成したポリシリコン膜をエッチングすして、ガラス基
板１１上に結晶粒１３Ａを残留させ、その後ａ−Ｓｉ：
Ｈ膜１４を堆積、パターニングする工程までが、上記実
施例１と同様である。そして、図６（Ａ）に示すよう
に、ａ−Ｓｉ：Ｈ膜１４の上にｎ型不純物を高濃度にド
ープしたｎ+ａ−Ｓｉ：Ｈ膜２３を堆積させ、このｎ+ａ
−Ｓｉ：Ｈ膜２３が上記ａ−Ｓｉ：Ｈ膜１４に形成すべ
きソース・ドレイン形成領域の上を覆うようにパターニ
ングする。
明をポリシリコンＴＦＴの製造に適用した実施例２の工
程断面図である。本実施例では、ガラス基板１１の上に
形成したポリシリコン膜をエッチングすして、ガラス基
板１１上に結晶粒１３Ａを残留させ、その後ａ−Ｓｉ：
Ｈ膜１４を堆積、パターニングする工程までが、上記実
施例１と同様である。そして、図６（Ａ）に示すよう
に、ａ−Ｓｉ：Ｈ膜１４の上にｎ型不純物を高濃度にド
ープしたｎ+ａ−Ｓｉ：Ｈ膜２３を堆積させ、このｎ+ａ
−Ｓｉ：Ｈ膜２３が上記ａ−Ｓｉ：Ｈ膜１４に形成すべ
きソース・ドレイン形成領域の上を覆うようにパターニ
ングする。
【００２１】次に、熱アニール法にてｎ+ａ−Ｓｉ：Ｈ
膜２３とａ−Ｓｉ：Ｈ膜１４とを加熱して結晶粒１３Ａ
を成長種として再結晶化させ、図６（Ｂ）に示すような
ポリシリコン膜２４を形成する。このポリシリコン膜２
４は、同図（Ｂ）に示すように、ｎ+ａ−Ｓｉ：Ｈ膜２
３で覆われていた領域に不純物が拡散するため、既に高
濃度不純物領域２４Ａ、２４Ｂが形成されている。ま
た、ｎ+ａ−Ｓｉ：Ｈ膜２３で覆われていなかった部分
は不純物が導入されていないチャネル形成領域２４Ｃと
なっている。
膜２３とａ−Ｓｉ：Ｈ膜１４とを加熱して結晶粒１３Ａ
を成長種として再結晶化させ、図６（Ｂ）に示すような
ポリシリコン膜２４を形成する。このポリシリコン膜２
４は、同図（Ｂ）に示すように、ｎ+ａ−Ｓｉ：Ｈ膜２
３で覆われていた領域に不純物が拡散するため、既に高
濃度不純物領域２４Ａ、２４Ｂが形成されている。ま
た、ｎ+ａ−Ｓｉ：Ｈ膜２３で覆われていなかった部分
は不純物が導入されていないチャネル形成領域２４Ｃと
なっている。
【００２２】その後、図６（Ｃ）に示すように、ポリシ
リコン膜２４の表面にゲート絶縁膜２５を熱酸化により
形成し、メタル（例えばＡｌ）膜でなるゲート電極２６
を形成することにより、ＴＦＴのゲート電極、ソース、
ドレイン等が形成できる。なお、その後の製造工程は、
周知のプロセスを行えばよい。
リコン膜２４の表面にゲート絶縁膜２５を熱酸化により
形成し、メタル（例えばＡｌ）膜でなるゲート電極２６
を形成することにより、ＴＦＴのゲート電極、ソース、
ドレイン等が形成できる。なお、その後の製造工程は、
周知のプロセスを行えばよい。
【００２３】本実施例においては、高移動度のポリシリ
コン膜と、ソース・ドレインとなる高濃度不純物領域２
４Ａ、２４Ｂとを、同時に形成することができ、工程数
を大幅に削減することが可能となる。
コン膜と、ソース・ドレインとなる高濃度不純物領域２
４Ａ、２４Ｂとを、同時に形成することができ、工程数
を大幅に削減することが可能となる。
【００２４】（実施例３）図７は、ガラス基板１１上
に、逆スタガ構造のポリシリコンＴＦＴを製造する場合
に本発明を適用した実施例３の工程断面図である。本実
施例では、図７（Ａ）に示すように、ガラス基板１１の
上に周知の方法でゲート電極２７を形成した後、ゲート
絶縁膜２８を堆積させる。そして、ゲート絶縁膜２８の
上に、周知の成膜方法にて微結晶（マイクロクリスタ
ル）シリコン膜２９を堆積させ、次いで所望のパターン
に形成する。なお、微結晶シリコン膜２９の成膜に際し
ては、アモルファスシリコン膜の成膜条件における水素
量などを調整することにより、結晶粒の径寸法を制御す
ることが可能である。このため、比較的低温の条件で成
膜することができる。なお、本実施例では、結晶粒の径
寸法を１０〜２０Å程度に設定した。このような微結晶
シリコン膜２９は、結晶粒が小さいのでより単結晶構造
に近い構造になりやすい。ところで、微結晶シリコン膜
２９中の結晶粒の結晶方位は、［１１１］、［１０
０］、［１１０］、［３１１］等の方向の結晶粒（グレ
イン）が混在する不規則な状態となっている。そこで、
本実施例においても水酸化カリウム（ＫＯＨ）などのア
ルカリ金属水酸化物の水溶液を用いて、図７（Ａ）に示
すように、ゲート絶縁膜２８上に結晶方位が［１１１］
方向の微細な結晶粒２９Ａが残るようにエッチングを行
う。
に、逆スタガ構造のポリシリコンＴＦＴを製造する場合
に本発明を適用した実施例３の工程断面図である。本実
施例では、図７（Ａ）に示すように、ガラス基板１１の
上に周知の方法でゲート電極２７を形成した後、ゲート
絶縁膜２８を堆積させる。そして、ゲート絶縁膜２８の
上に、周知の成膜方法にて微結晶（マイクロクリスタ
ル）シリコン膜２９を堆積させ、次いで所望のパターン
に形成する。なお、微結晶シリコン膜２９の成膜に際し
ては、アモルファスシリコン膜の成膜条件における水素
量などを調整することにより、結晶粒の径寸法を制御す
ることが可能である。このため、比較的低温の条件で成
膜することができる。なお、本実施例では、結晶粒の径
寸法を１０〜２０Å程度に設定した。このような微結晶
シリコン膜２９は、結晶粒が小さいのでより単結晶構造
に近い構造になりやすい。ところで、微結晶シリコン膜
２９中の結晶粒の結晶方位は、［１１１］、［１０
０］、［１１０］、［３１１］等の方向の結晶粒（グレ
イン）が混在する不規則な状態となっている。そこで、
本実施例においても水酸化カリウム（ＫＯＨ）などのア
ルカリ金属水酸化物の水溶液を用いて、図７（Ａ）に示
すように、ゲート絶縁膜２８上に結晶方位が［１１１］
方向の微細な結晶粒２９Ａが残るようにエッチングを行
う。
【００２５】次に、図７（Ｂ）に示すように、ＴＦＴの
活性層を形成すべき領域にａ−Ｓｉ：Ｈ膜３０を堆積、
パターニングする。そして、熱アニール法を施して図７
（Ｃ）に示すようなポリシリコン膜３１を形成する。そ
の後の工程は、周知の逆スタガ構造のＴＦＴの製造プロ
セスに従って行う。
活性層を形成すべき領域にａ−Ｓｉ：Ｈ膜３０を堆積、
パターニングする。そして、熱アニール法を施して図７
（Ｃ）に示すようなポリシリコン膜３１を形成する。そ
の後の工程は、周知の逆スタガ構造のＴＦＴの製造プロ
セスに従って行う。
【００２６】本実施例においては、微結晶シリコンを用
いて結晶種を形成するものであるため、それ以前にａ−
Ｓｉ：Ｈ膜の堆積、パターニング、ポリシリコン化熱処
理等の工程を省略できる利点がある。なお、本実施例で
は、ゲート電極２７をメタル膜で形成したが、本発明を
適用したポリシリコン膜で形成しても勿論よい。
いて結晶種を形成するものであるため、それ以前にａ−
Ｓｉ：Ｈ膜の堆積、パターニング、ポリシリコン化熱処
理等の工程を省略できる利点がある。なお、本実施例で
は、ゲート電極２７をメタル膜で形成したが、本発明を
適用したポリシリコン膜で形成しても勿論よい。
【００２７】以上、実施例１〜３について説明したが、
本発明はこれらに限定されるものではなく、構成の要旨
の範囲で各種の設計変更が可能である。例えば、上記各
実施例では、ＴＦＴの製造に本発明を適用したが、移動
度の高いポリシリコン薄膜を用いる他のデバイス、配線
等に適用することができる。また、上記各実施例では、
結晶粒を形成するためのポリシリコンのエッチングとし
てウェットエッチングを施したが、選択比のとれるエッ
チングであれば、ドライエッチングでもよい。さらに、
上記各実施例では、ＴＦＴの半導体薄膜を形成すべき領
域に予めポリシリコン膜やアモルファスシリコン膜を他
の素子から分離した状態となるようにパターニングした
が、結晶方位の統一されたポリシリコン膜を形成した後
に分離を行ってもよい。また、上記各実施例では、アモ
ルファスシリコン膜としてａ−Ｓｉ：Ｈ膜を用いたが、
水素を含有しないａ−Ｓｉ膜を用いても勿論よい。ま
た、上記各実施例では、イオンドープの際、ゲートライ
ンとドレイン電極に接続されるドレインラインとが既に
形成され、かつ絶縁膜を介して互いに交差されている場
合において、ショート防止のため、この絶縁膜を十分に
厚くしてもよいし、ライン上にマスクを形成してもよ
い。
本発明はこれらに限定されるものではなく、構成の要旨
の範囲で各種の設計変更が可能である。例えば、上記各
実施例では、ＴＦＴの製造に本発明を適用したが、移動
度の高いポリシリコン薄膜を用いる他のデバイス、配線
等に適用することができる。また、上記各実施例では、
結晶粒を形成するためのポリシリコンのエッチングとし
てウェットエッチングを施したが、選択比のとれるエッ
チングであれば、ドライエッチングでもよい。さらに、
上記各実施例では、ＴＦＴの半導体薄膜を形成すべき領
域に予めポリシリコン膜やアモルファスシリコン膜を他
の素子から分離した状態となるようにパターニングした
が、結晶方位の統一されたポリシリコン膜を形成した後
に分離を行ってもよい。また、上記各実施例では、アモ
ルファスシリコン膜としてａ−Ｓｉ：Ｈ膜を用いたが、
水素を含有しないａ−Ｓｉ膜を用いても勿論よい。ま
た、上記各実施例では、イオンドープの際、ゲートライ
ンとドレイン電極に接続されるドレインラインとが既に
形成され、かつ絶縁膜を介して互いに交差されている場
合において、ショート防止のため、この絶縁膜を十分に
厚くしてもよいし、ライン上にマスクを形成してもよ
い。
【発明の効果】以上の説明から明らかなように、この発
明によれば、単結晶に近い構造の良質なポリシリコン薄
膜を形成できる効果があり、特に移動度の高いポリシリ
コン薄膜が形成できるため、これをＴＦＴの半導体薄膜
として用いればスイッチングスピードの速い素子を製造
できる効果がある。また、本発明によれば、低温プロセ
スを用いてポリシリコン膜が形成できるため、ガラス基
板のような耐熱性の低い大面積基板へ高性能なＴＦＴを
製造できる効果を奏する。さらに、本発明によれば、ポ
リシリコンでなる配線、プラグなどの低抵抗化を図るこ
とが可能となる。
明によれば、単結晶に近い構造の良質なポリシリコン薄
膜を形成できる効果があり、特に移動度の高いポリシリ
コン薄膜が形成できるため、これをＴＦＴの半導体薄膜
として用いればスイッチングスピードの速い素子を製造
できる効果がある。また、本発明によれば、低温プロセ
スを用いてポリシリコン膜が形成できるため、ガラス基
板のような耐熱性の低い大面積基板へ高性能なＴＦＴを
製造できる効果を奏する。さらに、本発明によれば、ポ
リシリコンでなる配線、プラグなどの低抵抗化を図るこ
とが可能となる。
【図１】（Ａ）および（Ｂ）は本発明の実施例１の工程
断面図。
断面図。
【図２】（Ａ）および（Ｂ）は本発明の実施例１の工程
断面図。
断面図。
【図３】（Ａ）および（Ｂ）は本発明の実施例１の工程
断面図。
断面図。
【図４】（Ａ）および（Ｂ）は本発明の実施例１の工程
断面図。
断面図。
【図５】（Ａ）〜（Ｃ）は本発明の実施例１の工程断面
図。
図。
【図６】（Ａ）〜（Ｃ）は本発明の実施例２の工程断面
図。
図。
【図７】（Ａ）〜（Ｃ）は本発明の実施例３の工程断面
図。
図。
【図８】（Ａ）および（Ｂ）は本発明の実施例１におけ
る液晶表示素子の一部を示す図。
る液晶表示素子の一部を示す図。
【図９】（Ａ）〜（Ｃ）は従来の工程断面図。
１１ ガラス基板
１２ ａ−Ｓｉ：Ｈ膜
１３ 第１ポリシリコン膜
１３Ａ 結晶粒
１４ ａ−Ｓｉ：Ｈ膜
１５ 第２ポリシリコン膜
１７ ａ−Ｓｉ：Ｈ膜
１８ 第３ポリシリコン膜
１８Ａ 結晶粒
１９ ａ−Ｓｉ：Ｈ膜
２０ 第４ポリシリコン膜
４１ アモルファスシリコン膜
４６ 画素電極
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/20
H01L 21/336
H01L 27/12
H01L 29/786
Claims (6)
- 【請求項１】 基体上の液晶表示素子の駆動回路形成領
域に形成された第１アモルファスシリコン膜をアニール
して第１ポリシリコン膜を形成する工程と、前記第１ポ
リシリコン膜をエッチングして前記基体上に所定の結晶
方位を有する、ポリシリコンでなる結晶粒を残留させる
工程と、前記駆動回路形成領域の前記結晶粒の上及び前
記液晶表示素子の画素形成領域に第２アモルファスシリ
コン膜を形成する工程と、前記駆動回路形成領域の前記
結晶粒および前記結晶粒上の前記第２アモルファスシリ
コン膜に熱処理を施して第２ポリシリコン膜を形成する
工程と、を備えることを特徴とするポリシリコン膜の形
成方法。 - 【請求項２】 前記第１ポリシリコン膜は結晶粒の径が
１０Å〜２０Åの膜であることを特徴とする請求項１記
載のポリシリコン膜の形成方法。 - 【請求項３】 前記エッチングがウェットエッチングで
あることを特徴とする請求項１または請求項２記載のポ
リシリコン膜の形成方法。 - 【請求項４】 前記結晶方位が［１１１］方向であるこ
とを特徴とする請求項１〜３のいずれかに記載のポリシ
リコン膜の形成方法。 - 【請求項５】 前記第２ポリシリコン膜は半導体素子の
半導体膜に用いられることを特徴とする請求項１記載の
ポリシリコン膜の形成方法。 - 【請求項６】 前記第２ポリシリコン膜は半導体素子の
ゲート電極に用いられることを特徴とする請求項１〜５
のいずれかに記載のポリシリコン膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30267294A JP3533477B2 (ja) | 1994-11-14 | 1994-11-14 | ポリシリコン膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30267294A JP3533477B2 (ja) | 1994-11-14 | 1994-11-14 | ポリシリコン膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08139018A JPH08139018A (ja) | 1996-05-31 |
| JP3533477B2 true JP3533477B2 (ja) | 2004-05-31 |
Family
ID=17911803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30267294A Expired - Lifetime JP3533477B2 (ja) | 1994-11-14 | 1994-11-14 | ポリシリコン膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3533477B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097667B (zh) * | 2015-06-24 | 2018-03-30 | 深圳市华星光电技术有限公司 | 低温多晶硅tft基板结构的制作方法及低温多晶硅tft基板结构 |
| WO2019003417A1 (ja) | 2017-06-30 | 2019-01-03 | シャープ株式会社 | 可撓性表示装置及び可撓性表示装置の製造方法 |
-
1994
- 1994-11-14 JP JP30267294A patent/JP3533477B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08139018A (ja) | 1996-05-31 |
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