CN109920805B - 电子装置及其制造方法 - Google Patents

电子装置及其制造方法 Download PDF

Info

Publication number
CN109920805B
CN109920805B CN201910257765.6A CN201910257765A CN109920805B CN 109920805 B CN109920805 B CN 109920805B CN 201910257765 A CN201910257765 A CN 201910257765A CN 109920805 B CN109920805 B CN 109920805B
Authority
CN
China
Prior art keywords
region
drain
source
channel
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910257765.6A
Other languages
English (en)
Other versions
CN109920805A (zh
Inventor
黄景亮
叶家宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AU Optronics Corp
Original Assignee
AU Optronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AU Optronics Corp filed Critical AU Optronics Corp
Priority to CN202110075162.1A priority Critical patent/CN112951843A/zh
Publication of CN109920805A publication Critical patent/CN109920805A/zh
Application granted granted Critical
Publication of CN109920805B publication Critical patent/CN109920805B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种电子装置及其制造方法。电子装置包括基板、第一主动元件、第二主动元件、保护层以及控制电极。第一主动元件与第二主动元件位于基板上。第一主动元件包括第一源极区、第一通道区、第一漏极区、第一栅极、第一源极与第一漏极。第二主动元件包括第二源极区、第二通道区、第二漏极区、第二栅极、第二源极与第二漏极。第一通道区的材料不同于第二通道区的材料。第一源极区、第一漏极区、第二源极区与第二漏极区的材料相同。控制电极电性连接第二漏极。

Description

电子装置及其制造方法
技术领域
本发明涉及一种电子装置，且特别涉及一种包括第一主动元件与第二主动元件的电子装置及其制造方法。
背景技术
在电子装置中往往包含了许多的主动元件，为了因应各种不同的功能需求，电子装置中可能含有一种以上的主动元件。举例来说，在显示装置中，为了获得较好的产品性能，位于驱动电路中的主动元件可能与位于画素中的主动元件具有不同的阻抗。
在现有技术中，可以通过调整通道区长度以获得不同阻抗的主动元件。然而，仅通过调整主动元件的通道区长度难以应付不同功能需求。为了形成性能差异较大的主动元件，往往需要增加许多的制程步骤，这导致了电子装置的制造成本大幅上升。
发明内容
本发明提供一种电子装置，具有低制造成本以及易于制造的优点。
本发明提供一种电子装置的制造方法，具有低制造成本以及易于制造的优点。
本发明的至少一实施例提供一种电子装置包括基板、第一主动元件、第二主动元件、保护层以及控制电极。第一主动元件与第二主动元件位于基板上。第一主动元件包括第一源极区、第一通道区、第一漏极区、第一栅极、第一源极与第一漏极。第一栅极对应于第一通道区设置，且与第一通道区之间夹有栅极绝缘层。第一源极与第一漏极分别对应且电性连接至第一源极区与第一漏极区。第二主动元件包括第二源极区、第二通道区、第二漏极区、第二栅极、第二源极与第二漏极。第一通道区的材料不同于第二通道区的材料。第一源极区、第一漏极区、第二源极区与第二漏极区的材料相同。第二栅极对应于第二通道区设置，且与第二通道区之间夹有栅极绝缘层。第二源极与第二漏极分别对应且电性连接至第二源极区与第二漏极区。保护层位于第一主动元件以及第二主动元件上。控制电极电性连接该第二漏极。
本发明的至少一实施例提供一种电子装置的制造方法，包括：提供基板；形成第一源极区、第一通道区、第一漏极区、第二源极区、第二通道区以及第二漏极区于基板上，其中第一通道区的材料不同于第二通道区的材料，第一源极区、第一漏极区、第二源极区与第二漏极区的材料相同；形成栅极绝缘层于基板上；形成第一栅极与第二栅极于基板上；形成第一源极、第一漏极、第二源极与第二漏极于基板上，其中第一源极与第一漏极分别对应且电性连接至第一源极区与第一漏极区，第二源极与第二漏极分别对应且电性连接至第二源极区与第二漏极区；形成保护层于第一源极、第一漏极、第二源极与第二漏极上；形成控制电极以电性连接第二漏极。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1A～图1E是依照本发明的一实施例的一种电子装置的制造方法的剖面示意图。
图2是依照本发明的一实施例的一种电子装置的上视示意图。
图3是依照本发明的一实施例的一种电子装置的局部电路示意图。
图4A～图4C是依照本发明的一实施例的一种处理制程的剖面示意图。
图5A～图5C是依照本发明的一实施例的一种处理制程的剖面示意图。
图6是依照本发明的一实施例的一种电子装置的剖面示意图。
图7A～图7F是依照本发明的一实施例的一种电子装置的制造方法的剖面示意图。
图8是依照本发明的一实施例的一种电子装置的剖面示意图。
其中，附图标记：
10、20、30、40：电子装置 AA：显示区
BA：非显示区 CH：通道区
CH1：第一通道区 CH2：第二通道区
CL：信号线 D1：第一漏极
D2：第二漏极 DA：漏极区
DA1：第一漏极区 DA2：第二漏极区
DL：数据线 E：控制电极
G1：第一栅极 G2：第二栅极
GI：栅极绝缘层 H1、H2、H3、H4、O：开口
I0、I1：绝缘层 M：轻掺杂区
PL：保护层 S1：第一源极
S2：第二源极 SA：源极区
SA1：第一源极区 SA2：第二源极区
SB：基板 SH：屏蔽层
SH’：图案化屏蔽层 SL：扫描线
SM1：第一主动层 SM2：第二主动层
SR：驱动电路 T1：第一主动元件
T2：第二主动元件 t1、t2：厚度
y：方向
具体实施方式
图1A～图1E是依照本发明的一实施例的一种电子装置的制造方法的剖面示意图。
请参考图1A，提供基板SB。形成第一通道区CH1于基板SB上。
在本实施例中，基板SB与第一通道区CH1之间选择性地可以具有绝缘层I0，但本发明不以此为限。
请参考图1B，形成第一源极区SA1、第一漏极区DA1、第二源极区SA2、第二通道区CH2以及第二漏极区DA2于基板SB上。第一通道区CH1位于第一源极区SA1与第一漏极区DA1之间，第二通道区CH2位于第二源极区SA2与第二漏极区DA2之间。第二源极区SA2、第二通道区CH2以及第二漏极区DA2依序连接，且第一源极区SA1、第一通道区CH1以及第一漏极区DA1依序连接。
在本实施例中，先形成第一通道CH1于基板SB上，接着再形成第一源极区SA1、第一漏极区DA1、第二源极区SA2、第二通道区CH2以及第二漏极区DA2于基板SB上。第一通道区CH1的材料不同于第二通道区CH2的材料。第一源极区SA1、第一漏极区DA1、第二源极区SA2与第二漏极区DA2的材料相同。在本实施例中，第一通道区CH1的材料包括硅，例如为非晶硅、多晶硅、微晶硅或单晶硅。举例来说，第一通道区CH1的材料包括多晶硅，且形成第一通道区CH1的制程包括低温多晶硅(LowTemperature Poly-silicon，LTPS)制程。第二通道区CH2、第一源极区SA1、第一漏极区DA1、第二源极区SA2与第二漏极区DA2的材料包括金属氧化物。本实施例是以第二通道区CH2、第一源极区SA1、第一漏极区DA1、第二源极区SA2与第二漏极区DA2的材料包括氧化铟镓锌为例。
在一些实施例中，形成第二通道区CH2、第一源极区SA1、第一漏极区DA1、第二源极区SA2与第二漏极区DA2的方法例如包括先形成金属氧化物层，接着再以酸蚀刻的方式图案化金属氧化物层，以形成第二通道区CH2、第一源极区SA1、第一漏极区DA1、第二源极区SA2与第二漏极区DA2。酸蚀刻例如是使用草酸或其他合适的蚀刻液。
请参考图1C，对第一源极区SA1、第一漏极区DA1、第二源极区SA2以及第二漏极区DA2进行处理制程，以使第一源极区SA1与第一漏极区DA1的电阻小于第一通道区CH1的电阻，且使第二源极区SA2与第二漏极区DA2的电阻小于第二通道区CH2的电阻。在本实施例中，处理制程包括电浆处理制程(例如为氢电浆处理制程或其他电浆处理制程)。
在一些实施例中，于处理制程之前更包括形成图案化屏蔽层于第二通道区CH2上，以避免电浆处理制程直接影响第二通道区CH2的电阻。在一些实施例中，电浆处理制程为氢电浆处理制程，且在对第一源极区SA1、第一漏极区DA1、第二源极区SA2以及第二漏极区DA2进行电浆处理制程的同时，也会对第一通道区CH1进行氢电浆处理制程，由此可以修补第一通道区CH1中的硅键结，但本发明不以为限。前述图案化屏蔽层也可以形成于第一通道区CH1上。
请参考图1D，形成栅极绝缘层GI于基板SB上。在本实施例中，形成栅极绝缘层GI于第一源极区SA1、第一漏极区DA1、第二源极区SA2、第二漏极区DA2、第一通道区CH1以及第二通道区CH2上。
形成第一栅极G1与第二栅极G2于基板SB上。在本实施例中，形成第一栅极G1与第二栅极G2于栅极绝缘层GI上。第一栅极G1对应于第一通道区CH1设置，且与第一通道区CH1之间夹有栅极绝缘层GI。第二栅极G2对应于第二通道区CH2设置，且与第二通道区CH2之间夹有栅极绝缘层GI。第一栅极G1与第二栅极G2位于同一平面或同一层绝缘层上，且例如是通过同样的导电材料形成，因此能减少制程所需的光罩数量。
形成绝缘层I1于第一栅极G1与第二栅极G2上。形成第一源极S1、第一漏极D1、第二源极S2与第二漏极D2于基板SB上，其中第一源极S1与第一漏极D1分别对应且电性连接至第一源极区SA1与第一漏极区DA1，第二源极S2与第二漏极D2分别对应且电性连接至第二源极区SA2与第二漏极区DA2。举例来说，形成第一源极S1、第一漏极D1、第二源极S2与第二漏极D2于绝缘层I1上，第一源极S1与第一漏极D1分别通过开口H1、H2而连接至第一源极区SA1与第一漏极区DA1，且第二源极S2与第二漏极D2分别通过开口H3、H4而连接至第二源极区SA2与第二漏极区DA2。开口H1、H2、H3、H4至少贯穿绝缘层I1，在本实施例中，开口H1、H2、H3、H4贯穿绝缘层I1以及栅极绝缘层GI。第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2位于同一平面或同一层绝缘层上，且例如是通过同样的导电材料形成，因此能减少制程所需的光罩数量。
虽然在本实施例中，是先进行处理制程接着才形成绝缘层I1，但本发明不以此为限。在其他实施例中，绝缘层I1为层间介质层(interlayer dielectrically layer)，且绝缘层I1与第一源极区SA1、第一漏极区DA1、第二源极区SA2以及第二漏极区DA2接触，通过层间介质层中的氢元素或其他元素，可以使第一源极区SA1、第一漏极区DA1、第二源极区SA2以及第二漏极区DA2的电阻降低。换句话说，使第一源极区SA1、第一漏极区DA1、第二源极区SA2以及第二漏极区DA2电阻降低的处理制程不一定是电浆处理制程，且可以于形成绝缘层I1后才执行。
至此，第一主动元件T1与第二主动元件T2大致完成。第一主动元件T1与第二主动元件T2位于基板SB上。第一主动元件T1包括第一主动层SM1、第一栅极G1、第一源极S1与第一漏极D1。第一主动层SM1包括第一源极区SA1、第一漏极区DA1以及位于第一源极区SA1与第一漏极区DA1之间的第一通道区CH1。第二主动元件T2包括第二主动层SM2、第二栅极G2、第二源极S2与第二漏极D2。第二主动层SM2包括第二源极区SA2、第二漏极区DA2以及位于第二源极区SA2与第二漏极区DA2之间的第二通道区CH2。
在本实施例中，是以第一通道区CH1位于基板SB与第一栅极G1之间，且第二通道区CH2位于SB基板与第二栅极G2之间为例，也可以说第一主动元件T1与第二主动元件T2是以顶部栅极型薄膜晶体管为例，但本发明不以此为限。在其他实施例中，第一主动元件T1与第二主动元件T2可以是底部栅极型薄膜晶体管或其他形式的薄膜晶体管。
请参考图1E，形成保护层PL于第一源极S1、第一漏极D1、第二源极S2与第二漏极D2上。换句话说，保护层PL位于第一主动元件T1以及第二主动元件T2上。形成控制电极E以电性连接第二漏极D2。在本实施例中，控制电极E形成于保护层PL上，且通过保护层PL的开口O而电性连接至第二主动元件T2的第二漏极D2。至此，电子装置10大致完成。在一些实施例中，第一主动元件T1以及第二主动元件T2皆为N型薄膜晶体管，可以再额外形成另一P型薄膜晶体管与第一主动元件T1或第二主动元件T2共同构成互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)。
基于上述，由于第一源极区SA1、第一漏极区DA1、第二源极区SA2以及第二漏极区DA2的材料相同，可以用同样的处理制程调整第一主动层SM1与第二主动层SM2的电阻，不需要额外对第一主动层SM1进行其他处理制程(例如不需要对第一主动层SM1中的硅进行离子注入制程)就可以制造出具有不同性能的第一主动元件T1以及第二主动元件T2。因此，可以节省光罩的使用，使电子装置10具有低制造成本以及易于制造的优点。
图2是依照本发明的一实施例的一种电子装置的上视示意图。在此必须说明的是，图2的实施例沿用图1A～图1E的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
请同时参考图1E以及图2，在本实施例中，电子装置10为显示装置。
基板SB上包括显示区AA以及相邻于显示区AA的非显示区BA。非显示区BA上具有驱动电路SR。
在一些实施例中，第一主动元件T1位于非显示区BA，例如位于驱动电路SR中。位于非显示区BA的第一主动元件T1的第一通道区CH1的材料包括多晶硅，能使显示装置具有窄边框的优点。在一些实施例中，第二主动元件T2位于显示区AA，且控制电极E为画素电极。位于显示区AA的第二主动元件T2的第二通道区CH2的材料包括金属氧化物(例如：氧化铟镓锌)，能使显示装置能够低频操作，由此获得低耗能的优点。
在本实施例中，第一主动元件T1与第二主动元件T2皆为顶部栅极型薄膜晶体管，因此显示装置具有高开口率的优点。
在一些实施例中，也可以是第一主动元件T1与第二主动元件T皆位于显示区AA中或皆位于非显示区BA的驱动电路SR中。控制电极E可以是连接其他电子元件的连接电极。
图3是依照本发明的一实施例的一种电子装置的局部电路示意图。在此必须说明的是，图3的实施例沿用图1A～图1E的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
请同时参考图1E以及图3，在本实施例中，第一主动元件T1的第一栅极G1电性连接至扫描线SL，第一主动元件T1的第一源极S1电性连接至数据线DL，第一主动元件T1的第一漏极D1电性连接至第二主动元件T2的第二栅极G2，第二主动元件T2的第二源极S2电性连接至信号线CL，第二主动元件T2的第二源极S2电性连接至控制电极E。在一些实施例中，第二主动元件T2的第二栅极G2以及第二主动元件T2的第二源极S2可以分别电性连接至电容的两端，但本发明不以此为限。
虽然本实施例以第一主动元件T1的第一漏极D1电性连接至第二主动元件T2的第二栅极G2为例，但本发明不以此为限。第一主动元件T1与第二主动元件T2也可以互相分离。
图4A～图4C是依照本发明的一实施例的一种处理制程的剖面示意图。在此必须说明的是，图4A～图4C的实施例沿用图1A～图1E的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
请参考图4A，于源极区SA、通道区CH以及漏极区DA上形成屏蔽层SH，屏蔽层SH例如是以半色调光罩(halftone mask)定义出来的光阻层，屏蔽层SH于通道区CH上的厚度t1大于屏蔽层SH于源极区SA与漏极区DA上的厚度t2。
请参考图4B，对屏蔽层SH进行灰化制程，以形成图案化屏蔽层SH’，灰化制程例如是以氧电浆进行，但本发明不以此为限。由于屏蔽层SH于通道区CH上的厚度t1大于屏蔽层SH于源极区SA与漏极区DA上的厚度t2，图案化屏蔽层SH’覆盖通道区CH且暴露出源极区SA与漏极区DA。
请参考图4C，以图案化屏蔽层SH’为罩幕进行处理制程，以使源极区SA与漏极区DA的电阻小于通道区CH。在一些实施例中，进行处理制程以后会移除图案化屏蔽层SH’，但本发明不以此为限，图案化屏蔽层SH’也可以保留下来，作为通道区CH的保护层使用。
在一些实施例中，通道区CH、源极区SA与漏极区DA的材料包括金属氧化物(例如氧化铟镓锌)，且处理制程为氢处理制程或其他合适的制程，其中氢的来源可以是氢电浆或其他绝缘层中的氢。
在一些实施例中，通道区CH、源极区SA与漏极区DA的材料包括硅(例如多晶硅)，且处理制程为掺杂制程，例如离子注入制程或其他合适的制程。
图5A～图5C是依照本发明的一实施例的一种处理制程的剖面示意图。在此必须说明的是，图5A～图5C的实施例沿用图4A～图4C的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
请参考图5A，于源极区SA、通道区CH以及漏极区DA上形成屏蔽层SH，屏蔽层SH例如是以光罩定义出来的光阻层。屏蔽层SH的厚度随着远离屏蔽层SH的中央而变薄，也可以说屏蔽层SH对应于光罩开口中央处的厚度大于屏蔽层SH对应于光罩开口边缘处的厚度。
请参考图5B，对屏蔽层SH进行灰化制程，以形成图案化屏蔽层SH’，灰化制程例如是以氧电浆进行，但本发明不以此为限。由于屏蔽层SH的厚度随着远离屏蔽层SH的中央而变薄，图案化屏蔽层SH’覆盖通道区CH且暴露出源极区SA与漏极区DA。
请参考图5C，以图案化屏蔽层SH’为罩幕进行处理制程，以使源极区SA与漏极区DA的电阻小于通道区CH。在一些实施例中，进行处理制程以后会移除图案化屏蔽层SH’，但本发明不以此为限，图案化屏蔽层SH’也可以保留下来，作为通道区CH的保护层使用。
图6是依照本发明的一实施例的一种电子装置的剖面示意图。在此必须说明的是，图6的实施例沿用图1A～图1E的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图6的电子装置20与图1E的电子装置10的主要差异在于：电子装置20的第一源极区SA1与第一漏极区DA1于垂直基板SB的方向y上覆盖部分第一通道区CH1。
请参考图6，由于的第一源极区SA1与第一漏极区DA1于垂直基板SB的方向y上覆盖部分第一通道区CH1，第一源极区SA1与第一通道区CH1之接触面积以及第一漏极区DA1与第一通道区CH1之接触面积可以较大。在本实施例中，第一源极区SA1与第一通道区CH1可以较容易对位，且第一漏极区DA1与第一通道区CH1也可以较容易对位。比较不会因为第一源极区SA1与第一通道区CH1之间或者第一漏极区DA1与第一通道区CH1之间没有对准而造成断路。
图7A～图7F是依照本发明的一实施例的一种电子装置的剖面示意图。在此必须说明的是，图7A～图7F的实施例沿用图1A～图1E的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
请参考图7A，形成第一通道区CH1、第一源极区SA1、第一漏极区DA1、第二源极区SA2以及第二漏极区DA2于基板SB上。第一通道区CH1位于第一源极区SA1与第一漏极区DA1之间，且第一源极区SA1、第一通道区CH1以及第一漏极区DA1依序连接。
在本实施例中，第一通道区CH1、第一源极区SA1、第一漏极区DA1、第二源极区SA2以及第二漏极区DA2的材料包括硅，例如为非晶硅、多晶硅、微晶硅或单晶硅。举例来说，第一通道区CH1、第一源极区SA1、第一漏极区DA1、第二源极区SA2以及第二漏极区DA2的材料包括多晶硅，且形成第一通道区CH1、第一源极区SA1、第一漏极区DA1、第二源极区SA2以及第二漏极区DA2的制程包括低温多晶硅(Low Temperature Poly-silicon，LTPS)制程。
请参考图7B，形成第二通道区CH2于基板SB上。第二通道区CH2位于第二源极区SA2与第二漏极区DA2之间。第二源极区SA2、第二通道区CH2以及第二漏极区DA2依序连接。
在本实施例中，先形成第一通道CH1、第一源极区SA1、第一漏极区DA1、第二源极区SA2以及第二漏极区DA2于基板SB上，接着再形成第二通道区CH2于基板SB上。第一通道区CH1材料不同于第二通道区CH2，第一源极区SA1、第一漏极区DA1、第二源极区SA2与第二漏极区DA2的材料相同。第二通道区CH2的材料包括金属氧化物。本实施例是以第二通道区CH2的材料包括氧化铟镓锌为例。
在一些实施例中，形成第二通道区CH2的方法例如包括先形成金属氧化物层，接着再以酸蚀刻的方式图案化金属氧化物层，以形成第二通道区CH2。酸蚀刻例如是使用草酸或其他合适的蚀刻液。
请参考图7C，对第一源极区SA1、第一漏极区DA1、第二源极区SA2以及第二漏极区DA2进行处理制程，以使第一源极区SA1与第一漏极区DA1的电阻小于第一通道区CH1的电阻，且使第二源极区SA2与第二漏极区DA2的电阻小于第二通道区CH2的电阻。在本实施例中，处理制程包括掺杂制程，例如是离子注入制程。在本实施例中，进行处理制程之后，第一源极区SA1、第一漏极区DA1、第二源极区SA2与第二漏极DA2的材料包括经掺杂的硅。第一源极区SA1与第一漏极区DA1为第一型态的经掺杂的硅，且第二源极区SA2与第二漏极区DA2为第二型态的经掺杂的硅。举例来说，第一型态的经掺杂的硅以及第二型态的经掺杂的硅皆为N型掺杂的硅。在其他实施例中，第一型态的经掺杂的硅以及第二型态的经掺杂的硅为不同型态的经掺杂的硅。
在一些实施例中，于处理制程之前更包括形成图案化屏蔽层于第一通道区CH1上，以避免处理制程直接影响第一通道区CH1的电阻。在一些实施例中，前述图案化屏蔽层也可以形成于第二通道区CH2上。
请参考图7D，在本实施例中，选择性的可以进行轻掺杂制程，以形成轻掺杂区M于第一源极区SA1与第一通道区CH1之间以及第一漏极区DA1与第一通道区CH1之间。
在一些实施例中，第二源极区SA2与第二通道区CH2之间以及第二漏极区DA2与第二通道区CH2之间也可以包括轻掺杂区M，但本发明不以此为限。
请参考图7E，形成栅极绝缘层GI于基板SB上。在本实施例中，形成栅极绝缘层GI于第一源极区SA1、第一漏极区DA1、第二源极区SA2、第二漏极区DA2、第一通道区CH1、第二通道区CH2以及轻掺杂区M上。
形成第一栅极G1与第二栅极G2于基板SB上。在本实施例中，形成第一栅极G1与第二栅极G2于栅极绝缘层GI上。第一栅极G1对应于第一通道区CH1设置，且与第一通道区CH1之间夹有栅极绝缘层GI。第二栅极G2对应于第二通道区CH2设置，且与第二通道区CH2之间夹有栅极绝缘层GI。第一栅极G1与第二栅极G2位于同一平面或同一层绝缘层上，且例如是通过同样的导电材料形成，因此能减少制程所需的光罩数量。
形成绝缘层I1于第一栅极G1与第二栅极G2上。形成第一源极S1、第一漏极D1、第二源极S2与第二漏极D2于基板SB上，其中第一源极S1与第一漏极D1分别对应且电性连接至第一源极区SA1与第一漏极区DA1，第二源极S2与第二漏极D2分别对应且电性连接至第二源极区SA2与第二漏极区DA2。举例来说，形成第一源极S1、第一漏极D1、第二源极S2与第二漏极D2于绝缘层I1上，第一源极S1与第一漏极D1分别通过开口H1、H2而连接至第一源极区SA1与第一漏极区DA1，且第二源极S2与第二漏极D2分别通过开口H3、H4而连接至第二源极区SA2与第二漏极区DA2。开口H1、H2、H3、H4至少贯穿绝缘层I1，在本实施例中，开口H1、H2、H3、H4贯穿绝缘层I1以及栅极绝缘层GI。第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2位于同一平面或同一层绝缘层上，且例如是通过同样的导电材料形成，因此能减少制程所需的光罩数量。
虽然在本实施例中，是先进行处理制程接着才形成栅极绝缘层GI、第一栅极G1与第二栅极G2，但本发明不以此为限。在其他实施例中，先形成栅极绝缘层GI、第一栅极G1与第二栅极G2，接着以第一栅极G1与第二栅极G2为罩幕进行处理制程。在一些实施例中，先形成图案化导电层于栅极绝缘层GI上，接着以图案化导电层为罩幕进行处理制程，然后蚀刻图案化导电层以形成第一栅极G1与第二栅极G2，接着再以第一栅极G1与第二栅极G2为罩幕进行轻掺杂制程。
至此，第一主动元件T1与第二主动元件T2大致完成。第一主动元件T1与第二主动元件T2位于基板SB上。第一主动元件T1包括第一主动层SM1、第一栅极G1、第一源极S1与第一漏极D1。第一主动层SM1包括第一源极区SA1、第一漏极区DA1以及位于第一源极区SA1与第一漏极区DA1之间的第一通道区CH1以及轻掺杂区M。第二主动元件T2包括第二主动层SM2、第二栅极G2、第二源极S2与第二漏极D2。第二主动层SM2包括第二源极区SA2、第二漏极区DA2以及位于第二源极区SA2与第二漏极区DA2之间的第二通道区CH2。
在本实施例中，是以第一通道区CH1位于基板SB与第一栅极G1之间，且第二通道区CH2位于SB基板与第二栅极G2之间为例，也可以说第一主动元件T1与第二主动元件T2是以顶部栅极型薄膜晶体管为例，但本发明不以此为限。在其他实施例中，第一主动元件T1与第二主动元件T2可以是底部栅极型薄膜晶体管或其他形式的薄膜晶体管。
请参考图7F，形成保护层PL于第一源极S1、第一漏极D1、第二源极S2与第二漏极D2上。换句话说，保护层PL位于第一主动元件T1以及第二主动元件T2上。形成控制电极E以电性连接第二漏极D2。在本实施例中，控制电极E形成于保护层PL上，且通过保护层PL的开口O而电性连接至控制电极E。至此，电子装置30大致完成。
基于上述，由于第一源极区SA1、第一漏极区DA1、第二源极区SA2以及第二漏极区DA2的材料相同，可以用同样的处理制程调整第一主动层SM1与第二主动层SM2的电阻，不需要额外对第二主动层SM2进行其他处理制程(例如不需要对第二主动层SM2中的金属氧化物进行氢电浆处理制程)就可以制造出具有不同性能的第一主动元件T1以及第二主动元件T2。因此，可以节省光罩的使用，使电子装置30具有低制造成本以及易于制造的优点。
图8是依照本发明的一实施例的一种电子装置的剖面示意图。在此必须说明的是，图8的实施例沿用图7A～图7F的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图8的电子装置40与图7F的电子装置30的主要差异在于：电子装置40的第二通道区CH2于垂直基板SB的方向y上覆盖部分第二源极区SA2与部分第二漏极区DA2。
请参考图8，由于的第二通道区CH2于垂直基板SB的方向y上覆盖部分第二源极区SA2与部分第二漏极区DA2，第二源极区SA2与第二通道区CH2之接触面积以及第二漏极区DA2与第二通道区CH2的接触面积可以较大。在本实施例中，第二源极区SA2与第二通道区CH2可以较容易对位，且第二漏极区DA2与第二通道区CH2也可以较容易对位。比较不会因为第二源极区SA2与第二通道区CH2之间或者第二漏极区DA2与第二通道区CH2之间没有对准而造成断路。
综上所述，由于第一源极区、第一漏极区、第二源极区以及第二漏极区的材料相同，可以用同样的处理制程调整第一主动层与第二主动层的电阻就可以制造出具有不同性能的第一主动元件以及第二主动元件。因此，可以节省光罩的使用，使电子装置具有低制造成本以及易于制造的优点。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，可以做出若干完善和改进，故本发明的保护范围当以其权利要求所界定范围为准。

Claims (16)

1.一种电子装置，包括：
基板；
第一主动元件，位于该基板上，且包括：
第一源极区、第一通道区以及第一漏极区；
第一栅极，对应于该第一通道区设置，且与该第一通道区之间夹有一栅极绝缘层；以及
第一源极与第一漏极，分别对应且电性连接至该第一源极区与该第一漏极区；
第二主动元件，位于该基板上，且包括：
第二源极区、第二通道区以及第二漏极区，其中该第一通道区的材料包括硅，该第二通道区的材料包括金属氧化物，该第一源极区、该第一漏极区、该第二源极区与该第二漏极区的材料相同；该第二通道区于垂直该基板的方向上覆盖部分该第二源极区与部分该第二漏极区；
第二栅极，对应于该第二通道区设置，且与该第二通道区之间夹有该栅极绝缘层；以及
第二源极与第二漏极，分别对应且电性连接至该第二源极区与该第二漏极区；
保护层，位于该第一主动元件以及该第二主动元件上；
控制电极，电性连接该第二漏极。
2.如权利要求1所述的电子装置，其特征在于，该第一源极区与该第一漏极区的电阻小于该第一通道区的电阻，该第二源极区与该第二漏极区的电阻小于该第二通道区的电阻。
3.如权利要求1所述的电子装置，其特征在于，该第一通道区位于该基板与该第一栅极之间，且该第二通道区位于该基板与该第二栅极之间。
4.如权利要求1所述的电子装置，其特征在于，该第一源极区与该第一漏极区于垂直该基板的方向上覆盖部分该第一通道区。
5.如权利要求1所述的电子装置，其特征在于，该第一主动元件包括第一主动层，该第一主动层包括该第一源极区、该第一漏极区以及位于该第一源极区与该第一漏极区之间的该第一通道区，该第二主动元件包括第二主动层，该第二主动层包括该第二源极区、该第二漏极区以及位于该第二源极区与该第二漏极区之间的该第二通道区。
6.如权利要求1所述的电子装置，其特征在于，该第一源极区、该第一漏极区、该第二源极区与该第二漏极的材料包括经掺杂的硅。
7.如权利要求1所述的电子装置，其特征在于，该第一主动元件位于非显示区，该第二主动元件位于显示区，且该控制电极为画素电极。
8.如权利要求1所述的电子装置，其特征在于，该第一主动元件与该第二主动元件位于显示区。
9.一种电子装置的制造方法，包括：
提供基板；
形成第一源极区、第一通道区、第一漏极区、第二源极区、第二通道区以及第二漏极区于该基板上，其中该第一通道区位于该第一源极区与该第一漏极区之间，该第二通道区位于该第二源极区与该第二漏极区之间，该第一通道区的材料包括硅，该第二通道区的材料包括金属氧化物，该第一源极区、该第一漏极区、该第二源极区与该第二漏极区的材料相同；
形成栅极绝缘层于该基板上；
形成第一栅极与第二栅极于该基板上；
形成第一源极、第一漏极、第二源极与第二漏极于该基板上，其中该第一源极与该第一漏极分别对应且电性连接至该第一源极区与该第一漏极区，该第二源极与该第二漏极分别对应且电性连接至该第二源极区与该第二漏极区；
形成保护层于该第一源极、该第一漏极、该第二源极与该第二漏极上；
形成控制电极以电性连接该第二漏极。
10.如权利要求9所述的电子装置的制造方法，其特征在于，形成该栅极绝缘层于该第一通道区以及该第二通道区上，且形成该第一栅极与该第二栅极于该栅极绝缘层上，其中该第一通道区位于该基板与该第一栅极之间，且该第二通道区位于该基板与该第二栅极之间。
11.如权利要求9所述的电子装置的制造方法，其特征在于，先形成该第一源极区、该第一通道区、该第一漏极区、该第二源极区以及该第二漏极区于该基板上，接着再形成该第二通道于该基板上。
12.如权利要求9所述的电子装置的制造方法，其特征在于，先形成该第一通道于该基板上，接着再形成该第一源极区、该第一漏极区、该第二源极区、该第二通道区以及该第二漏极区于该基板上。
13.如权利要求9所述的电子装置的制造方法，其特征在于，还包括对该第一源极区、该第一漏极区、该第二源极区以及该第二漏极区进行处理制程，以使该第一源极区与该第一漏极区的电阻小于该第一通道区的电阻，且使该第二源极区与该第二漏极区的电阻小于该第二通道区的电阻。
14.如权利要求13所述的电子装置的制造方法，其特征在于，该处理制程包括电浆处理制程，且该第一源极区、该第一漏极区、该第二源极区以及该第二漏极区的材料包括金属氧化物。
15.如权利要求13所述的电子装置的制造方法，其特征在于，于该处理制程之前还包括形成图案化屏蔽层于该第二通道区上。
16.如权利要求13所述的电子装置的制造方法，其特征在于，该处理制程包括掺杂制程，且进行该处理制程后，该第一源极区、该第一漏极区、该第二源极区以及该第二漏极区的材料包括经掺杂的硅。
CN201910257765.6A 2018-09-21 2019-04-01 电子装置及其制造方法 Active CN109920805B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110075162.1A CN112951843A (zh) 2018-09-21 2019-04-01 电子装置及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW107133355 2018-09-21
TW107133355A TWI699892B (zh) 2018-09-21 2018-09-21 電子裝置及其製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202110075162.1A Division CN112951843A (zh) 2018-09-21 2019-04-01 电子装置及其制造方法

Publications (2)

Publication Number Publication Date
CN109920805A CN109920805A (zh) 2019-06-21
CN109920805B true CN109920805B (zh) 2021-02-09

Family

ID=66968176

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910257765.6A Active CN109920805B (zh) 2018-09-21 2019-04-01 电子装置及其制造方法
CN202110075162.1A Withdrawn CN112951843A (zh) 2018-09-21 2019-04-01 电子装置及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202110075162.1A Withdrawn CN112951843A (zh) 2018-09-21 2019-04-01 电子装置及其制造方法

Country Status (2)

Country Link
CN (2) CN109920805B (zh)
TW (1) TWI699892B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112992930A (zh) * 2021-02-03 2021-06-18 Tcl华星光电技术有限公司 阵列基板的制作方法、阵列基板以及显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101523611A (zh) * 2006-10-04 2009-09-02 株式会社半导体能源研究所 半导体器件及其制造方法
CN101714547A (zh) * 2008-10-03 2010-05-26 株式会社半导体能源研究所 显示装置
CN107452749A (zh) * 2016-04-08 2017-12-08 群创光电股份有限公司 显示装置及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005086147A (ja) * 2003-09-11 2005-03-31 Sony Corp 金属単層膜形成方法、配線形成方法、及び、電界効果型トランジスタの製造方法
US8384439B2 (en) * 2008-11-28 2013-02-26 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
KR101733196B1 (ko) * 2010-09-03 2017-05-25 삼성디스플레이 주식회사 박막 트랜지스터, 이의 제조 방법, 및 이를 구비한 표시 장치
TWI500161B (zh) * 2011-06-02 2015-09-11 Au Optronics Corp 混合式薄膜電晶體及其製造方法以及顯示面板
CN103828061B (zh) * 2011-10-07 2018-02-13 应用材料公司 使用氩气稀释来沉积含硅层的方法
KR102075529B1 (ko) * 2013-05-29 2020-02-11 삼성디스플레이 주식회사 평판 표시 장치 및 이의 제조 방법
KR102207916B1 (ko) * 2013-10-17 2021-01-27 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법
CN104637950A (zh) * 2013-11-14 2015-05-20 上海和辉光电有限公司 薄膜晶体管驱动背板及其制造方法
US9406705B2 (en) * 2014-02-25 2016-08-02 Lg Display Co., Ltd. Display backplane having multiple types of thin-film-transistors
TWI606283B (zh) * 2016-04-08 2017-11-21 群創光電股份有限公司 顯示裝置
JP6668160B2 (ja) * 2016-05-06 2020-03-18 株式会社ジャパンディスプレイ 表示装置の製造方法
CN106601786B (zh) * 2016-11-26 2020-08-14 信利（惠州）智能显示有限公司 薄膜晶体管及其制备方法、阵列基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101523611A (zh) * 2006-10-04 2009-09-02 株式会社半导体能源研究所 半导体器件及其制造方法
CN101714547A (zh) * 2008-10-03 2010-05-26 株式会社半导体能源研究所 显示装置
CN107452749A (zh) * 2016-04-08 2017-12-08 群创光电股份有限公司 显示装置及其制造方法

Also Published As

Publication number Publication date
CN112951843A (zh) 2021-06-11
TWI699892B (zh) 2020-07-21
TW202013732A (zh) 2020-04-01
CN109920805A (zh) 2019-06-21

Similar Documents

Publication Publication Date Title
US7759178B2 (en) Thin film transistor substrate and fabrication thereof
US10950636B2 (en) Array substrate with openings in insulation layer for auxiliary electrode and method for fabricating thereof
CN108538860B (zh) 顶栅型非晶硅tft基板的制作方法
JP6646329B2 (ja) 低温ポリシリコンアレイ基板の製造方法
US10290661B2 (en) Thin film transistor and method of fabricating the same, array substrate and display apparatus
CN108649016B (zh) 阵列基板的制作方法
US7897449B2 (en) Pixel structure and method for manufacturing the same
US10622483B2 (en) Thin film transistor, array substrate and display device
WO2016175086A1 (ja) 半導体装置及びその製造方法
US7674658B2 (en) Semiconductor device and manufacturing method thereof
JP4669834B2 (ja) 液晶表示装置の製造方法
WO2017140058A1 (zh) 阵列基板及其制作方法、显示面板及显示装置
CN108565247B (zh) Ltps tft基板的制作方法及ltps tft基板
CN113948533A (zh) 阵列基板及其制作方法
US10957721B1 (en) Manufacturing method for CMOS LTPS TFT substrate
TWI383502B (zh) 畫素結構及其製造方法
CN106298523B (zh) 薄膜晶体管、薄膜晶体管的制造方法及阵列基板的制造方法
CN109920805B (zh) 电子装置及其制造方法
US7112458B2 (en) Method of forming a liquid crystal display
US20060061701A1 (en) Pixel of a liquid crystal panel, method of fabricating the same and driving method thereof
CN111584640B (zh) 晶体管结构、goa电路及显示面板
US10192902B2 (en) LTPS array substrate
JP3391176B2 (ja) 薄膜トランジスタの製造方法
US8664703B2 (en) Display device having a shield
TWI655477B (zh) 主動元件基板的製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant