CN109545803B - 阵列基板及其制作方法 - Google Patents
阵列基板及其制作方法 Download PDFInfo
- Publication number
- CN109545803B CN109545803B CN201811636993.6A CN201811636993A CN109545803B CN 109545803 B CN109545803 B CN 109545803B CN 201811636993 A CN201811636993 A CN 201811636993A CN 109545803 B CN109545803 B CN 109545803B
- Authority
- CN
- China
- Prior art keywords
- electrode
- layer
- photoresist
- photoresist pattern
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 81
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 63
- 238000000034 method Methods 0.000 claims abstract description 120
- 238000003384 imaging method Methods 0.000 claims abstract description 34
- 238000001259 photo etching Methods 0.000 claims abstract description 23
- 229920002120 photoresistant polymer Polymers 0.000 claims description 244
- 238000000151 deposition Methods 0.000 claims description 51
- 239000002184 metal Substances 0.000 claims description 35
- 238000005530 etching Methods 0.000 claims description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 10
- 238000001459 lithography Methods 0.000 claims description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 238000010849 ion bombardment Methods 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 238000005224 laser annealing Methods 0.000 claims description 4
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 3
- 239000000460 chlorine Substances 0.000 claims description 3
- 229910052801 chlorine Inorganic materials 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000004380 ashing Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 230000008020 evaporation Effects 0.000 description 6
- 238000001704 evaporation Methods 0.000 description 6
- 238000003980 solgel method Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
本申请实施例的阵列基板及其制作方法，通过采用6道成像光刻工艺即可完成具有触控功能的阵列基板制程，从而可以简化生产工艺、节约成本、缩短生产周期。
Description
技术领域
本申请涉及显示技术领域，特别涉及一种阵列基板及其制作方法。
背景技术
为了有效地降低液晶显示器的价格和提高其成品率，阵列基板的制造工艺逐步得到简化，而目前普遍采用的是12道成像光刻工艺。这一工艺虽然相对成熟，但是仍然存在生产工艺较复杂、生产成本较高、生产周期较长的问题。
发明内容
本申请实施例的目的是提供一种阵列基板及其制作方法，能解决现有的阵列基板的制早工艺较复杂、生产成本较高、生产周期较长的技术问题。
本申请实施例提供一种阵列基板的制作方法，其包括：
在基板上依次沉积缓冲层和源漏金属层，进行第一道成像光刻工艺，以形成源电极、漏电极和触控线；
沉积多晶硅层，进行第二道成像光刻工艺，以形成导电沟道，所述导电沟道位于所述源电极与所述漏电极之间，并与所述源电极和所述漏电极接触；
依次沉积栅极绝缘层和像素电极层，进行第三道成像光刻工艺，以形成像素电极，并在所述触控线上方的所述栅极绝缘层上形成第一过孔，在所述漏电极上方的所述栅极绝缘层上形成第二过孔；
沉积栅金属层，进行第四道成像光刻工艺，以形成栅极、第一连接电极和第二连接电极，所述第一连接电极通过所述第一过孔与所述触控线连接，所述第二连接电极通过所述第二过孔与所述漏电极连接，并在所述导电沟道上形成轻掺杂区和重掺杂区；
沉积平坦层，进行第五道成像光刻工艺，以在所述第一连接电极上方的所述平坦层上形成第三过孔；
沉积公共电极层，进行第六道成像光刻工艺，以形成触控电极和公共电极，所述触控电极通过所述第三过孔与所述第一连接电极连接。
在本申请实施例所述的阵列基板的制作方法中，所述在基板上依次沉积缓冲层和源漏金属层，进行第一道成像光刻工艺，以形成源电极、漏电极和触控线的步骤，包括：
在基板上依次沉积缓冲层、源漏金属层和第一光刻胶层，采用第一掩膜版对所述第一光刻胶层进行曝光和显影，以形成第一光刻胶图案；
以所述第一光刻胶图案为掩膜对所述源漏金属层进行刻蚀，以形成源电极、漏电极和触控线，并去除所述第一光刻胶图案。
在本申请实施例所述的阵列基板的制作方法中，所述沉积多晶硅层，进行第二道成像光刻工艺，以形成导电沟道的步骤包括：
沉积非晶硅层，并对所述非晶硅层进行激光镭射退火，以形成多晶硅层；
在所述多晶硅层上沉积第二光刻胶层，采用第二掩膜版对所述第二光刻胶层进行曝光和显影，以形成第二光刻胶图案；
以所述第二光刻胶图案为掩膜对所述多晶硅层进行刻蚀，以形成导电沟道，并去除所述第二光刻胶图案。
在本申请实施例所述的阵列基板的制作方法中，所述依次沉积栅极绝缘层和像素电极层，进行第三道成像光刻工艺，以形成像素电极，并在所述触控线上方的所述栅极绝缘层上形成第一过孔，在所述漏电极上方的所述栅极绝缘层上形成第二过孔的步骤包括：
依次沉积栅极绝缘层、像素电极层和第三光刻胶层，采用第三掩膜版对所述第三光刻胶层进行曝光和显影，以形成第三光刻胶图案；
以所述第三光刻胶图案为掩膜对所述像素电极层和所述栅极绝缘层进行刻蚀，以在所述触控线上方的所述栅极绝缘层上形成第一过孔，在所述漏电极上方的所述栅极绝缘层上形成第二过孔；
采用氧气对所述第三光刻胶图案进行离子轰击，以形成第四光刻胶图案；
以所述第四光刻胶图案为掩膜对所述像素电极层进行刻蚀，以形成像素电极，并去除所述第四光刻胶图案。
在本申请实施例所述的阵列基板的制作方法中，所述以所述第三光刻胶图案为掩膜对所述像素电极层和所述栅极绝缘层进行刻蚀，以在所述触控线上方的所述栅极绝缘层上形成第一过孔，在所述漏电极上方的所述栅极绝缘层上形成第二过孔的步骤包括：
采用湿刻蚀工艺，以所述第三光刻胶图案为掩膜对所述像素电极层进行刻蚀，以去除所述触控线上方的所述像素电极层，以及去除所述漏电极上方的所述像素电极层；
采用干刻蚀工艺，以所述第三光刻胶图案为掩膜对所述栅极绝缘层进行刻蚀，以去除所述触控线上方的所述栅极绝缘层，以及去除所述漏电极上的所述栅极绝缘层。
在本申请实施例所述的阵列基板的制作方法中，所述第三掩膜版为半色调掩膜版。
在本申请实施例所述的阵列基板的制作方法中，所述沉积栅金属层，进行第四道成像光刻工艺，以形成栅极、第一连接电极和第二连接电极，所述第一连接电极通过所述第一过孔与所述触控线连接，所述第二连接电极通过所述第二过孔与所述漏电极连接，并在所述导电沟道上形成轻掺杂区和重掺杂区的步骤包括：
依次沉积栅金属层和第四光刻胶层，采用第四掩膜版对所述第四光刻胶层进行曝光和显影，以形成第五光刻胶图案；
以所述第五光刻胶图案为掩膜对所述栅金属层进行刻蚀，以形成栅极、第一连接电极和第二连接电极；
对所述导电沟道进行第一次离子注入工艺，以在所述导电沟道上形成重掺杂区；
采用氯气和氧气对所述第五光刻胶图案和所述栅极进行离子轰击，以形成第六光刻胶图案，并刻蚀掉部分所述栅极；
对所述导电沟道进行第二次离子注入工艺，以在所述导电沟道上形成轻掺杂区；
去除所述第六光刻胶图案。
在本申请实施例所述的阵列基板的制作方法中，所述沉积平坦层，进行第五道成像光刻工艺，以在所述第一连接电极上方的所述平坦层上形成第三过孔的步骤包括：
依次沉积平坦层和第五光刻胶层，采用第五掩膜版对所述第五光刻胶层进行曝光和显影，以形成第七光刻胶图案；
以所述第七光刻胶图案为掩膜对所述平坦层进行刻蚀，以在所述第一连接电极上方的所述平坦层上形成第三过孔；
去除所述第七光刻胶图案。
在本申请实施例所述的阵列基板的制作方法中，所述沉积公共电极层，进行第六道成像光刻工艺，以形成触控电极和公共电极，所述触控电极通过所述第三过孔与所述第一连接电极连接的步骤包括：
依次沉积公共电极层和第六光刻胶层，采用第六掩膜版对所述第六光刻胶层进行曝光和显影，以形成第八光刻胶图案；
以所述第八光刻胶图案为掩膜对所述公共电极层进行刻蚀，以形成触控电极和公共电极；
去除所述第八光刻胶图案。
本申请实施例还提供一种阵列基板，采用以上所述的阵列基板的制作方法制成，所述阵列基板包括：
基板；
设置在所述基板上的缓冲层；
设置在所述缓冲层上的源电极、漏电极、触控线和导电沟道，所述导电沟道位于所述源电极与所述漏电极之间，并与所述源电极和所述漏电极接触；
设置在所述源电极、所述漏电极、所述触控线、所述导电沟道以及所述缓冲层上的所述栅极绝缘层；
设置在所述栅极绝缘层上的栅极、第一连接电极、第二连接电极和像素电极，所述第一连接电极与所述触控线连接，所述像素电极通过所述第二连接电极与所述漏电极连接；
设置在所述栅极、所述第一连接电极、所述第二连接电极、所述像素电极和所述栅极绝缘层上的平坦层；
设置在所述平坦层上的触控电极和公共电极，所述触控电极与所述第一连接电极连接。
本申请实施例的阵列基板及其制作方法，通过采用6道成像光刻工艺即可完成具有触控功能的阵列基板制程，从而可以简化生产工艺、节约成本、缩短生产周期。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例的阵列基板的制作方法的流程示意图；
图2A-图2D为图1所示的阵列基板的制作方法中步骤S101的具体工艺步骤示意图；
图3A-图3D为图1所示的阵列基板的制作方法中步骤S102的具体工艺步骤示意图；
图4A-图4G为图1所示的阵列基板的制作方法中步骤S103的具体工艺步骤示意图；
图5A-图5G为图1所示的阵列基板的制作方法中步骤S104的具体工艺步骤示意图；
图6A-图6D为图1所示的阵列基板的制作方法中步骤S105的具体工艺步骤示意图；
图7A-图7D为图1所示的阵列基板的制作方法中步骤S106的具体工艺步骤示意图；
图8为本申请实施例的阵列基板的结构示意图。
具体实施方式
下面详细描述本申请的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本申请实施例提供的阵列基板的制作方法采用6道成像光刻工艺形成具有触控功能的阵列基板，通过调整部分膜层的沉积顺序，利用普通掩膜版和半色调掩膜版，合理安排每次掩膜版所处理的膜层，实现阵列基板的6道成像光刻工艺流程，减少了工艺循环次数，降低了生产时间和成本，提高了生产效率。
请参阅图1，图1为本申请实施例的阵列基板的制作方法的流程示意图。如图1所示，本申请实施例的阵列基板的制作方法，包括：
S101、在基板上依次沉积缓冲层和源漏金属层，进行第一道成像光刻工艺，以形成源电极、漏电极和触控线。
该基板可以为玻璃基板、石英基板、树脂基板或其他基板。该缓冲层的材料可以为二氧化硅、氮化硅或氮氧化硅。在一些实施例中，该缓冲层可以包括依次层叠设置在基板上的氮化硅层和二氧化硅层。
具体的，S101包括：在基板上依次沉积缓冲层、源漏金属层和第一光刻胶层，采用第一掩膜版对第一光刻胶层进行曝光和显影，以形成第一光刻胶图案；以第一光刻胶图案为掩膜对源漏金属层进行刻蚀，以形成源电极、漏电极和触控线，并去除第一光刻胶图案。
请参阅图2A-2D，图2A-图2D为图1所示的阵列基板的制作方法中步骤S101的具体工艺步骤示意图。首先，如图2A所示，在基板10上依次沉积缓冲层20、源漏金属层30和第一光刻胶层40。其中，缓冲层20、源漏金属层30和第一光刻胶层40均可采用用蒸镀工艺、化学气相沉积工艺、涂覆工艺、溶胶-凝胶工艺或其他工艺形成。
接着，结合图2A、图2B所示，采用第一掩膜版50对第一光刻胶层40进行曝光和显影，以形成第一光刻胶图案400。其中，该第一掩膜版50为普通掩膜版。也即，该第一掩膜版50包括不透光区域501和全透光区域502。该第一光刻胶图案400包括光刻胶保留区域401以及光刻胶去除区域402。第一掩膜版50的不透光区域501对应第一光刻胶图案400的光刻胶保留区域401，第一掩膜版50的全透光区域502对应第一光刻胶图案400的光刻胶去除区域。
紧接着，结合图2B、图2C所示，以第一光刻胶图案400为掩膜对源漏金属层30进行刻蚀，以形成源电极302、漏电极303和触控线301。其中，源漏金属层30相应位置上设置有光刻胶，在对源漏金属层30进行刻蚀时，由于光刻胶的遮挡，使得源漏金属层30上相应位置没有被刻蚀。也即，源电极302上的光刻胶此时没有被去除，漏电极303上的光刻胶此时没有被去除，触控线301上的光刻胶此时没有被去除。
最后，结合图2C、图2D所示，去除第一光刻胶图案400。其中，可采用灰化工艺去除位于源电极302上的光刻胶、位于漏电极303上的光刻胶以及位于触控线301上的光刻胶。
S102、沉积多晶硅层，进行第二道成像光刻工艺，以形成导电沟道，所述导电沟道位于所述源电极与所述漏电极之间，并与所述源电极和所述漏电极接触。
具体的，S102包括：沉积非晶硅层，并对非晶硅层进行激光镭射退火，以形成多晶硅层；在多晶硅层上沉积第二光刻胶层，采用第二掩膜版对第二光刻胶层进行曝光和显影，以形成第二光刻胶图案；以第二光刻胶图案为掩膜对多晶硅层进行刻蚀，以形成导电沟道，并去除第二光刻胶图案。
请参阅图3A-3D，图3A-图3D为图1所示的阵列基板的制作方法中步骤S102的具体工艺步骤示意图。首先，如图3A所示，在源电极302、漏电极303、触控线301以及缓冲层20上沉积非晶硅层，并对非晶硅层进行激光镭射退火，以形成多晶硅层60。并在多晶硅层60上沉积第二光刻胶层41。同样，非晶硅层和第二光刻胶层41均可采用用蒸镀工艺、化学气相沉积工艺、涂覆工艺、溶胶-凝胶工艺或其他工艺形成。
接着，结合图3A、图3B所示，采用第二掩膜版51对第二光刻胶层41进行曝光和显影，以形成第二光刻胶图案410。其中，该第二掩膜版51为普通掩膜版。也即，该第二掩膜版51包括不透光区域511和全透光区域512。该第二光刻胶图案410包括光刻胶保留区域411以及光刻胶去除区域412。第二掩膜版51的不透光区域511对应第二光刻胶图案410的光刻胶保留区域411，第二掩膜版51的全透光区域512对应第二光刻胶图案410的光刻胶去除区域412。
紧接着，结合图3B、图3C所示，以第二光刻胶图案410为掩膜对多晶硅层60进行刻蚀，以形成导电沟道601。其中，多晶硅层60相应位置上设置有光刻胶，在对多晶硅层60进行刻蚀时，由于光刻胶的遮挡，使得多晶硅层60上相应位置没有被刻蚀。也即，导电沟道601上的光刻胶此时没有被去除。
最后，结合图3C、图3D所示，去除第二光刻胶图案410。同样，可采用灰化工艺去除位于导电沟道601上的光刻胶。
S103、依次沉积栅极绝缘层和像素电极层，进行第三道成像光刻工艺，以形成像素电极，并在所述触控线上方的所述栅极绝缘层上形成第一过孔，在所述漏电极上方的所述栅极绝缘层上形成第二过孔。
具体的，S103包括依次沉积栅极绝缘层、像素电极层和第三光刻胶层，采用第三掩膜版对第三光刻胶层进行曝光和显影，以形成第三光刻胶图案；以第三光刻胶图案为掩膜对像素电极层和栅极绝缘层进行刻蚀，以在触控线上方的栅极绝缘层上形成第一过孔，在漏电极上方的栅极绝缘层上形成第二过孔；采用氧气对第三光刻胶图案进行离子轰击，以形成第四光刻胶图案；以第四光刻胶图案为掩膜对像素电极层进行刻蚀，以形成像素电极，并去除第四光刻胶图案。
请参阅图4A-4G，图4A-图4G为图1所示的阵列基板的制作方法中步骤S103的具体工艺步骤示意图。首先，如图4A所示，在源电极302、漏电极303、触控线301、导电沟道301以及缓冲层20上依次沉积栅极绝缘层70、像素电极层80和第三光刻胶层42。同样，栅极绝缘层70、像素电极层80和第三光刻胶层42均可采用用蒸镀工艺、化学气相沉积工艺、涂覆工艺、溶胶-凝胶工艺或其他工艺形成。
接着，结合图4A、图4B所示，采用第三掩膜版52对第三光刻胶层42进行曝光和显影，以形成第三光刻胶图案420。其中，该第三掩膜版52为半色调掩膜版。也即，该第三掩膜版52包括不透光区域521、半透光区域523和全透光区域522。该第三光刻胶图案420包括光刻胶保留区域421、光刻胶部分保留区域423以及光刻胶去除区域422。第三掩膜版52的不透光区域521对应第三光刻胶图案420的光刻胶保留区域421，第三掩膜版52的半透光区域523对应第三光刻胶图案420的光刻胶部分保留区域423，第三掩膜版52的全透光区域522对应第三光刻胶图案420的光刻胶去除区域422。
紧接着，结合图4B、图4C、4D所示，以第三光刻胶图案420为掩膜对像素电极层80和栅极绝缘层70进行刻蚀，以在触控线301上方的栅极绝缘层70上形成第一过孔701，在漏电极303上方的栅极绝缘层70上形成第二过孔702。
具体的，结合图4B、图4C所示，先采用湿刻蚀工艺，以第三光刻胶图案420为掩膜对像素电极层80进行刻蚀，以去除触控线301上方的像素电极层80，以及去除漏电极303上方的像素电极层80。其中，像素电极层80相应位置上没有光刻胶，在对像素电极层80进行刻蚀时，由于没有光刻胶的遮挡，使得像素电极层80上相应位置被刻蚀。结合图图4B、4C、图4D所示，再采用干刻蚀工艺，以第三光刻胶图案420为掩膜对栅极绝缘层70进行刻蚀，以去除触控线301上方的栅极绝缘层70，以及去除漏电极303上的栅极绝缘层70。其中，栅极绝缘层70相应位置上没有光刻胶，在对栅极绝缘层70进行刻蚀时，由于没有光刻胶的遮挡，使得栅极绝缘层70上相应位置被刻蚀，进而形成第一过孔701和第二过孔702。
再紧接着，结合图4D、图4E所示，采用氧气对第三光刻胶图案420进行离子轰击，以形成第四光刻胶图案430。其中，采用离子轰击是为了要去除光刻胶部分保留区域上剩余的光刻胶，并且减薄光刻胶保留区域上的光刻胶。
随后，结合图4E、图4F所示，以第四光刻胶图案430为掩膜对像素电极层80进行刻蚀，以形成像素电极801。其中，像素电极层80相应位置上设置有光刻胶，在对像素电极层80进行刻蚀时，由于光刻胶的遮挡，使得像素电极层80上相应位置没有被刻蚀，进而形成像素电极801。
最后，结合图4F、图4G所示，去除第四光刻胶图案430。同样，可采用灰化工艺去除位于像素电极801上的光刻胶。
S104、沉积栅金属层，进行第四道成像光刻工艺，以形成栅极、第一连接电极和第二连接电极，所述第一连接电极通过所述第一过孔与所述触控线连接，所述第二连接电极通过所述第二过孔与所述漏电极连接，并在所述导电沟道上形成轻掺杂区和重掺杂区。
具体的，S104包括：依次沉积栅金属层和第四光刻胶层，采用第四掩膜版对第四光刻胶层进行曝光和显影，以形成第五光刻胶图案；以第五光刻胶图案为掩膜对栅金属层进行刻蚀，以形成栅极、第一连接电极和第二连接电极；对导电沟道进行第一次离子注入工艺，以在导电沟道上形成重掺杂区；采用氯气和氧气对第五光刻胶图案和栅极进行离子轰击，以形成第六光刻胶图案，并刻蚀掉部分栅极；对导电沟道进行第二次离子注入工艺，以在导电沟道上形成轻掺杂区；去除第六光刻胶图案。
请参阅图5A-5G，图5A-图5G为图1所示的阵列基板的制作方法中步骤S104的具体工艺步骤示意图。首先，如图5A所示，在栅极绝缘层70、触控线301、漏极303以及像素电极801上依次沉积栅金属层90和第四光刻胶层44。同样，栅金属层90和第四光刻胶层44均可采用用蒸镀工艺、化学气相沉积工艺、涂覆工艺、溶胶-凝胶工艺或其他工艺形成。
接着，结合图5A、图5B所示，采用第四掩膜版53对第四光刻胶层44进行曝光和显影，以形成第五光刻胶图案440。其中，该第四掩膜版53为普通掩膜版。也即，该第五掩膜版53包括不透光区域531和全透光区域532。该第五光刻胶图案440包括光刻胶保留区域441以及光刻胶去除区域442。第四掩膜版53的不透光区域531对应第五光刻胶图案440的光刻胶保留区域441，第四掩膜版53的全透光区域532对应第五光刻胶图案440的光刻胶去除区域442。
紧接着，结合图5B、图5C所示，以第五光刻胶图案440为掩膜对栅金属层90进行刻蚀，以形成栅极902、第一连接电极901和第二连接电极903。其中，栅金属层90相应位置上设置有光刻胶，在对栅金属层90进行刻蚀时，由于光刻胶的遮挡，使得栅金属层90上相应位置没有被刻蚀。也即，栅极902上的光刻胶此时没有被去除、第一连接电极901上的光刻胶此时没有被去除，第二连接电极903上的光刻胶此时没有被刻蚀。
再紧接着，结合图5C、图5D所示，对导电沟道601进行第一次离子注入工艺，以在导电沟道601上形成重掺杂区611。其中，由于导电沟道601中间位置被栅极902和位于栅极902上的光刻胶遮挡，因此，当对导电沟道进行第一次离子注入工艺时，只在导电沟道的两侧形成重掺杂区。另外，此时，栅极902和位于栅极902上的光刻胶的宽度此时为h1。
随后，结合图5D、图5E所示，采用氯气和氧气对第五光刻胶图案440和栅极902进行离子轰击，以形成第六光刻胶图案450，并刻蚀掉部分栅极902。其中，先通过氧气对位于栅极902上的光刻胶进行离子轰击，以去除位于栅极902上的光刻胶两侧的光刻胶。再通过氯气对栅极902进行离子轰击，以去除位于栅极902两侧的部分金属。此时，栅极902和位于栅极902上的光刻胶的宽度为h2，并且h2小于h1。
再随后，结合图5E、图5F所示，对导电沟道601进行第二次离子注入工艺，以在导电沟道601上形成轻掺杂区621。其中，由于导电沟道601中间位置被栅极902和位于栅极902上的光刻胶遮挡，因此，当对导电沟道601进行第二次离子注入工艺时，在导电沟道601的两侧形成轻掺杂区621。
最后，结合图5F、图5G所示，去除第六光刻胶图案450。同样，可采用灰化工艺去除位于栅电极902上的光刻胶、位于第一连接电极901上的光刻胶以及位于第二连接电极903上的光刻胶。
S105、沉积平坦层，进行第五道成像光刻工艺，以在所述第一连接电极上方的所述平坦层上形成第三过孔。
具体的，S105包括：依次沉积平坦层和第五光刻胶层，采用第五掩膜版对第五光刻胶层进行曝光和显影，以形成第七光刻胶图案；以第七光刻胶图案为掩膜对平坦层进行刻蚀，以在第一连接电极上方的平坦层上形成第三过孔；去除第七光刻胶图案。
请参阅图6A-6D，图6A-图6D为图1所示的阵列基板的制作方法中步骤S105的具体工艺步骤示意图。首先，如图6A所示，在栅极902、第一连接电极901、第二连接电极902、像素电极801以及栅极绝缘层70上依次沉积平坦层100和第五光刻胶层46。其中，平坦层100和第五光刻胶层46均可采用蒸镀工艺、化学气相沉积工艺、涂覆工艺、溶胶-凝胶工艺或其他工艺形成。
接着，结合图6A、图6B所示，采用第五掩膜版54对第五光刻胶层46进行曝光和显影，以形成第七光刻胶图案460。其中，该第五掩膜版54为普通掩膜版。也即，该第五掩膜版54包括不透光区域541和全透光区域542。该第七光刻胶图案460包括光刻胶保留区域461以及光刻胶去除区域462。第五掩膜版54的不透光区域541对应第七光刻胶图案460的光刻胶保留区域461，第五掩膜版54的全透光区域542对应第七光刻胶图案460的光刻胶去除区域462。
紧接着，结合图6B、图6C所示，以第七光刻胶图案460为掩膜对平坦层100进行刻蚀，以在第一连接电极901上方的平坦层100上形成第三过孔101。其中，平坦层100相应位置上没有设置有光刻胶，在对平坦层100进行刻蚀时，由于没有光刻胶的遮挡，使得平坦层100上相应位置被刻蚀。
最后，结合图6C、图6D所示，去除第七光刻胶图案460。其中，可采用灰化工艺去除位于平坦层100上的光刻胶。
S106、沉积公共电极层，进行第六道成像光刻工艺，以形成触控电极和公共电极，所述触控电极通过所述第三过孔与所述第一连接电极连接。
具体的，S106包括：依次沉积公共电极层和第六光刻胶层，采用第六掩膜版对第六光刻胶层进行曝光和显影，以形成第八光刻胶图案；以第八光刻胶图案为掩膜对公共电极层进行刻蚀，以形成触控电极和公共电极；去除第八光刻胶图案。
请参阅图7A-7D，图7A-图7D为图1所示的阵列基板的制作方法中步骤S106的具体工艺步骤示意图。首先，如图7A所示，在第一连接电极901以及平坦层100上依次沉积公共电极层200和第六光刻胶层47。其中，公共电极层200和第六光刻胶层47均可采用用蒸镀工艺、化学气相沉积工艺、涂覆工艺、溶胶-凝胶工艺或其他工艺形成。
接着，结合图7A、图7B所示，采用第六掩膜版55对第六光刻胶层47进行曝光和显影，以形成第八光刻胶图案470。其中，该第六掩膜版55为普通掩膜版。也即，该第六掩膜版55包括不透光区域551和全透光区域552。该第八光刻胶图案470包括光刻胶保留区域471以及光刻胶去除区域472。第六掩膜版55的不透光区域551对应第八光刻胶图案470的光刻胶保留区域471，第六掩膜版55的全透光区域552对应第八光刻胶图案470的光刻胶去除区域472。
紧接着，结合图7B、图7C所示，以第八光刻胶图案470为掩膜对公共电极层200进行刻蚀，以形成触控电极201和公共电极202。其中，公共电极层200相应位置上设置有光刻胶，在对公共电极层200进行刻蚀时，由于光刻胶的遮挡，使得公共电极层200上相应位置没有被刻蚀。也即，触控电极201上的光刻胶此时没有被去除，公共电极202上的光刻胶此时没有被去除。
最后，结合图7C、图7D所示，去除第八光刻胶图案470。其中，可采用灰化工艺去除位于触控电极201上的光刻胶以及位于公共电极202上的光刻胶。
本申请实施例的阵列基板的制作方法，通过采用6道成像光刻工艺即可完成具有触控功能的阵列基板制程，从而可以简化生产工艺、节约成本、缩短生产周期。
请参阅图8，图8为本申请实施例的阵列基板的结构示意图。本申请实施例还提供一种阵列基板1000，该阵列基板1000采用以上实施例的阵列基板的制作方法制成。如图8所示，该阵列基板1000包括：基板10；设置在基板10上的缓冲层20；设置在缓冲层20上的源电极302、漏电极303、触控线301和导电沟道601，导电沟道601位于源电极302与漏电极303之间，并与源电极301和漏电极303接触；设置在源电极302、漏电极303、触控线301、导电沟道601以及缓冲层20上的栅极绝缘层70；设置在栅极绝缘层70上的栅极902、第一连接电极901、第二连接电极903和像素电极801，第一连接电901极与触控线301连接，像素电极801通过第二连接电极903与漏电极303连接；设置在栅极902、第一连接电极901、第二连接电极903、像素电极801和栅极绝缘层70上的平坦层100；设置在平坦层100上的触控电极201和公共电极202，触控电极201与第一连接电极901连接。
在一些实施例中，导电沟道601两侧均设置有轻掺杂区621和重掺杂区611。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种阵列基板的制作方法，其特征在于，包括：
在基板上依次沉积缓冲层和源漏金属层，进行第一道成像光刻工艺，以形成源电极、漏电极和触控线；
沉积多晶硅层，进行第二道成像光刻工艺，以形成导电沟道，所述导电沟道位于所述源电极与所述漏电极之间，并与所述源电极和所述漏电极接触；
依次沉积栅极绝缘层和像素电极层，进行第三道成像光刻工艺，以形成像素电极，并在所述触控线上方的所述栅极绝缘层上形成第一过孔，在所述漏电极上方的所述栅极绝缘层上形成第二过孔；
沉积栅金属层，进行第四道成像光刻工艺，以形成栅极、第一连接电极和第二连接电极，所述第一连接电极通过所述第一过孔与所述触控线连接，所述第二连接电极通过所述第二过孔与所述漏电极连接，并在所述导电沟道上形成轻掺杂区和重掺杂区；
沉积平坦层，进行第五道成像光刻工艺，以在所述第一连接电极上方的所述平坦层上形成第三过孔；
沉积公共电极层，进行第六道成像光刻工艺，以形成触控电极和公共电极，所述触控电极通过所述第三过孔与所述第一连接电极连接。
2.根据权利要求1所述的阵列基板的制作方法，其特征在于，所述在基板上依次沉积缓冲层和源漏金属层，进行第一道成像光刻工艺，以形成源电极、漏电极和触控线的步骤，包括：
在基板上依次沉积缓冲层、源漏金属层和第一光刻胶层，采用第一掩膜版对所述第一光刻胶层进行曝光和显影，以形成第一光刻胶图案；
以所述第一光刻胶图案为掩膜对所述源漏金属层进行刻蚀，以形成源电极、漏电极和触控线，并去除所述第一光刻胶图案。
3.根据权利要求1所述的阵列基板的制作方法，其特征在于，所述沉积多晶硅层，进行第二道成像光刻工艺，以形成导电沟道的步骤包括：
沉积非晶硅层，并对所述非晶硅层进行激光镭射退火，以形成多晶硅层；
在所述多晶硅层上沉积第二光刻胶层，采用第二掩膜版对所述第二光刻胶层进行曝光和显影，以形成第二光刻胶图案；
以所述第二光刻胶图案为掩膜对所述多晶硅层进行刻蚀，以形成导电沟道，并去除所述第二光刻胶图案。
4.根据权利要求1所述的阵列基板的制作方法，其特征在于，所述依次沉积栅极绝缘层和像素电极层，进行第三道成像光刻工艺，以形成像素电极，并在所述触控线上方的所述栅极绝缘层上形成第一过孔，在所述漏电极上方的所述栅极绝缘层上形成第二过孔的步骤包括：
依次沉积栅极绝缘层、像素电极层和第三光刻胶层，采用第三掩膜版对所述第三光刻胶层进行曝光和显影，以形成第三光刻胶图案；
以所述第三光刻胶图案为掩膜对所述像素电极层和所述栅极绝缘层进行刻蚀，以在所述触控线上方的所述栅极绝缘层上形成第一过孔，在所述漏电极上方的所述栅极绝缘层上形成第二过孔；
采用氧气对所述第三光刻胶图案进行离子轰击，以形成第四光刻胶图案；
以所述第四光刻胶图案为掩膜对所述像素电极层进行刻蚀，以形成像素电极，并去除所述第四光刻胶图案。
5.根据权利要求4所述的阵列基板的制作方法，其特征在于，所述以所述第三光刻胶图案为掩膜对所述像素电极层和所述栅极绝缘层进行刻蚀，以在所述触控线上方的所述栅极绝缘层上形成第一过孔，在所述漏电极上方的所述栅极绝缘层上形成第二过孔的步骤包括：
采用湿刻蚀工艺，以所述第三光刻胶图案为掩膜对所述像素电极层进行刻蚀，以去除所述触控线上方的所述像素电极层，以及去除所述漏电极上方的所述像素电极层；
采用干刻蚀工艺，以所述第三光刻胶图案为掩膜对所述栅极绝缘层进行刻蚀，以去除所述触控线上方的所述栅极绝缘层，以及去除所述漏电极上的所述栅极绝缘层。
6.根据权利要求4所述的阵列基板的制作方法，其特征在于，所述第三掩膜版为半色调掩膜版。
7.根据权利要求1所述的阵列基板的制作方法，其特征在于，所述沉积栅金属层，进行第四道成像光刻工艺，以形成栅极、第一连接电极和第二连接电极，所述第一连接电极通过所述第一过孔与所述触控线连接，所述第二连接电极通过所述第二过孔与所述漏电极连接，并在所述导电沟道上形成轻掺杂区和重掺杂区的步骤包括：
依次沉积栅金属层和第四光刻胶层，采用第四掩膜版对所述第四光刻胶层进行曝光和显影，以形成第五光刻胶图案；
以所述第五光刻胶图案为掩膜对所述栅金属层进行刻蚀，以形成栅极、第一连接电极和第二连接电极；
对所述导电沟道进行第一次离子注入工艺，以在所述导电沟道上形成重掺杂区；
采用氯气和氧气对所述第五光刻胶图案和所述栅极进行离子轰击，以形成第六光刻胶图案，并刻蚀掉部分所述栅极；
对所述导电沟道进行第二次离子注入工艺，以在所述导电沟道上形成轻掺杂区；
去除所述第六光刻胶图案。
8.根据权利要求1所述的阵列基板的制作方法，其特征在于，所述沉积平坦层，进行第五道成像光刻工艺，以在所述第一连接电极上方的所述平坦层上形成第三过孔的步骤包括：
依次沉积平坦层和第五光刻胶层，采用第五掩膜版对所述第五光刻胶层进行曝光和显影，以形成第七光刻胶图案；
以所述第七光刻胶图案为掩膜对所述平坦层进行刻蚀，以在所述第一连接电极上方的所述平坦层上形成第三过孔；
去除所述第七光刻胶图案。
9.根据权利要求1所述的阵列基板的制作方法，其特征在于，所述沉积公共电极层，进行第六道成像光刻工艺，以形成触控电极和公共电极，所述触控电极通过所述第三过孔与所述第一连接电极连接的步骤包括：
依次沉积公共电极层和第六光刻胶层，采用第六掩膜版对所述第六光刻胶层进行曝光和显影，以形成第八光刻胶图案；
以所述第八光刻胶图案为掩膜对所述公共电极层进行刻蚀，以形成触控电极和公共电极；
去除所述第八光刻胶图案。
10.一种阵列基板，采用如权利要求1-9任一项所述的阵列基板的制作方法制成，其特征在于，所述阵列基板包括：
基板；
设置在所述基板上的缓冲层；
设置在所述缓冲层上的源电极、漏电极、触控线和导电沟道，所述导电沟道位于所述源电极与所述漏电极之间，并与所述源电极和所述漏电极接触；
设置在所述源电极、所述漏电极、所述触控线、所述导电沟道以及所述缓冲层上的所述栅极绝缘层；
设置在所述栅极绝缘层上的栅极、第一连接电极、第二连接电极和像素电极，所述第一连接电极与所述触控线连接，所述像素电极通过所述第二连接电极与所述漏电极连接；
设置在所述栅极、所述第一连接电极、所述第二连接电极、所述像素电极和所述栅极绝缘层上的平坦层；
设置在所述平坦层上的触控电极和公共电极，所述触控电极与所述第一连接电极连接。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811636993.6A CN109545803B (zh) | 2018-12-29 | 2018-12-29 | 阵列基板及其制作方法 |
| PCT/CN2019/082786 WO2020133808A1 (zh) | 2018-12-29 | 2019-04-16 | 阵列基板及其制作方法 |
| US16/476,292 US11448932B2 (en) | 2018-12-29 | 2019-04-16 | Array substrate and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811636993.6A CN109545803B (zh) | 2018-12-29 | 2018-12-29 | 阵列基板及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109545803A CN109545803A (zh) | 2019-03-29 |
| CN109545803B true CN109545803B (zh) | 2020-10-13 |
Family
ID=65831293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811636993.6A Active CN109545803B (zh) | 2018-12-29 | 2018-12-29 | 阵列基板及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN109545803B (zh) |
| WO (1) | WO2020133808A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109545803B (zh) * | 2018-12-29 | 2020-10-13 | 武汉华星光电技术有限公司 | 阵列基板及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130134399A1 (en) * | 2011-08-24 | 2013-05-30 | Boe Technology Group Co., Ltd. | Organic thin film transistor array substrate and method for manufacturing the same, and display device |
| CN107037651A (zh) * | 2017-04-26 | 2017-08-11 | 武汉华星光电技术有限公司 | 一种阵列基板及光罩、显示装置 |
| CN108550581A (zh) * | 2018-05-04 | 2018-09-18 | 武汉华星光电技术有限公司 | 一种低温多晶硅阵列基板及其制备方法 |
| CN108695342A (zh) * | 2017-03-30 | 2018-10-23 | 武汉华星光电技术有限公司 | 阵列基板的制作方法、阵列基板及液晶显示面板 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102655155B (zh) * | 2012-02-27 | 2015-03-11 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法和显示装置 |
| CN104022126B (zh) * | 2014-05-28 | 2017-04-12 | 京东方科技集团股份有限公司 | 一种阵列基板、其制作方法及显示装置 |
| CN106200168B (zh) * | 2016-07-08 | 2019-11-26 | 武汉华星光电技术有限公司 | 阵列基板及其制作方法、以及液晶显示面板 |
| CN106876330A (zh) * | 2017-02-28 | 2017-06-20 | 上海中航光电子有限公司 | 一种阵列基板及其制备方法、显示面板及显示装置 |
| CN108538861B (zh) * | 2018-05-04 | 2021-03-16 | 武汉华星光电技术有限公司 | 阵列基板及其制造方法、显示面板 |
| CN109545803B (zh) * | 2018-12-29 | 2020-10-13 | 武汉华星光电技术有限公司 | 阵列基板及其制作方法 |
-
2018
- 2018-12-29 CN CN201811636993.6A patent/CN109545803B/zh active Active
-
2019
- 2019-04-16 WO PCT/CN2019/082786 patent/WO2020133808A1/zh active Application Filing
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130134399A1 (en) * | 2011-08-24 | 2013-05-30 | Boe Technology Group Co., Ltd. | Organic thin film transistor array substrate and method for manufacturing the same, and display device |
| CN108695342A (zh) * | 2017-03-30 | 2018-10-23 | 武汉华星光电技术有限公司 | 阵列基板的制作方法、阵列基板及液晶显示面板 |
| CN107037651A (zh) * | 2017-04-26 | 2017-08-11 | 武汉华星光电技术有限公司 | 一种阵列基板及光罩、显示装置 |
| CN108550581A (zh) * | 2018-05-04 | 2018-09-18 | 武汉华星光电技术有限公司 | 一种低温多晶硅阵列基板及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109545803A (zh) | 2019-03-29 |
| WO2020133808A1 (zh) | 2020-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20070298554A1 (en) | Tft lcd array substrate and manufacturing method thereof | |
| US7728328B2 (en) | Array substrate for liquid crystal display device and method of fabricating the same | |
| CN109065551B (zh) | Tft阵列基板的制造方法及tft阵列基板 | |
| CN108962948B (zh) | 一种阵列基板及其制作方法 | |
| US7071036B2 (en) | CMOS-TFT Array substrate and method for fabricating the same | |
| JP2008122923A (ja) | 薄膜トランジスタアレイ基板およびその製造方法 | |
| CN108538855B (zh) | 一种阵列基板的制作方法 | |
| CN113013096B (zh) | 阵列基板的制备方法及阵列基板 | |
| CN110729238A (zh) | 阵列基板的制作方法及阵列基板 | |
| CN111785737A (zh) | 阵列基板、其制作方法及显示面板 | |
| CN104064516A (zh) | 阵列基板及其制造方法 | |
| CN109545803B (zh) | 阵列基板及其制作方法 | |
| CN110610949A (zh) | 阵列基板的制作方法及阵列基板 | |
| CN110993612A (zh) | 阵列基板及其制作方法 | |
| US7125756B2 (en) | Method for fabricating liquid crystal display device | |
| CN107425011B (zh) | 阵列基板及其制作方法、显示装置 | |
| CN106206428A (zh) | 阵列基板及其制作方法、显示面板 | |
| US20210066504A1 (en) | Thin film transistor and manufacturing method thereof and display device | |
| CN102655116B (zh) | 阵列基板的制造方法 | |
| CN110729250A (zh) | 阵列基板的制造方法及阵列基板 | |
| CN210272362U (zh) | 阵列基板及显示面板 | |
| US11448932B2 (en) | Array substrate and manufacturing method thereof | |
| CN110429061B (zh) | 一种显示基板及其制作方法、显示装置 | |
| US11088287B2 (en) | Thin film transistor and manufacturing method thereof, array substrate and display device | |
| CN112420518A (zh) | Cis器件的多晶硅栅形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |