DE19727212A1 - Herstellungsverfahren für einen Dünnschichttransistor - Google Patents

Herstellungsverfahren für einen Dünnschichttransistor

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Description

Die Erfindung betrifft ein Herstellungsverfahren für einen Dünnschichttransistor (TFT) einer Flüssigkristallanzeige (LCD) mit aktiver Matrix und eine entsprechende TFT-Struktur. Insbesondere ist die Erfindung auf ein Herstellungsverfahren für einen TFT gerichtet, bei dem eine Halbleiterschicht und eine ohmsche Kontaktschicht derart nacheinander ausgebildet werden, daß zwischen diesen beiden Schichten keine native Oxidschicht gebildet wird, und sowohl die Halbleiterschicht als auch die Source-Elektrode und die Drain-Elektrode unter Verwendung einer einzigen Maske strukturiert werden, damit die Anzahl der Maskierungsschritte verringert ist.
Eine LCD mit aktiver Matrix weist eine Pixel-Matrix auf, wobei jedes Pixel ein TFT-Schaltelement und eine zugehörige, mit dem TFT elektrisch leitend verbundene Pixel-Elektrode aufweist. Der TFT kann entweder eine koplanare oder eine geschichtete Struktur aufweisen. Bei dem TFT mit einer geschichteten Struktur (staggered type TFT) wird für die Halbleiterschicht amorphes Silizium verwendet, weshalb dieser TFT bei Temperaturen unter 300°C hergestellt werden kann, wobei diese Temperatur unter der zum Herstellen eines koplanaren Polysilizium-TFT erforderlichen Temperatur liegt. Dementsprechend kann der TFT mit einer geschichteten Struktur auf einem preiswerten Glas-Substrat hergestellt werden.
Es gibt zwei Typen von geschichteten TFTs: umgekehrt geschichteten TFTs (inverse staggered type TFT) und normal geschichtete TFTs (regular staggerd type TFT). Bei dem umgekehrt geschichteten TFT ist die Gate-Elektrode unterhalb der Halbleiterschicht ausgebildet; während die Gate-Elektrode des normal geschichteten TFT über der Halbleiterschicht gebildet ist. Der umgekehrt geschichtete Typ wird oft verwendet, da das amorphe Silizium bei der Herstellung des TFT beim Beschichten weniger leicht beschädigt wird und seine Elektronenbeweglichkeit relativ hoch ist.
Es gibt auch zwei Arten von umgekehrt geschichteten TFTs: bis auf den Kanalbereich zurückgeätzte TFTs (BCE-Typ, back channel etched-type) und TFTs mit einem Ätzstopper (ES-Typ, etch stopper-type). Bei der Herstellung eines TFT des BCE-Typs kann die Halbleiterschicht beschädigt werden, wenn eine ohmsche Kontaktschicht aus hochdotiertem amorphen Silizium unter Verwendung der Source-Elektrode und der Drain-Elektrode als Maske entfernt wird. Auf der anderen Seite weist der TFT des ES-Typs eine Ätzstopperschicht auf, so daß die ohmsche Kontaktschicht des TFT leicht ohne Beschädigung der Oberfläche der Halbleiterschicht entfernt werden kann.
Aus den Fig. 1A und 1D sind Schnitte ersichtlich, die Herstellungsschritte eines herkömmlichen Herstellungsverfahrens für einen TFT mit einem Ätzstopper zeigen. Wie aus Fig. 1A ersichtlich, wird durch ein Sputter-Verfahren (Kathodenzerstäubungsverfahren) ein Metall auf ein transparentes isolierendes Substrat 11 aufgebracht und mit Hilfe eines herkömmlichen Fotolithographie-Verfahrens derart strukturiert, daß eine Gate-Elektrode 13 gebildet wird. Das aufzubringende Metall wird bevorzugt aus einer Gruppe ausgewählt, die aufweist: Aluminium (Al), Aluminiumlegierungen, Molybdän (Mo), Molybdänlegierungen, Titan (Ti), Titanlegierungen, Tantal (Ta), Tantallegierungen, Kobalt (Co) und Kobaltlegierungen. Dann wird Siliziumoxid oder Siliziumnitrid auf die Oberflächen der Gate-Elektrode 13 und des Substrats 11 in einer Einfachschichtstruktur oder in einer Doppelschichtstruktur aufgebracht, um eine Isolierungsschicht 15 zu bilden.
Wie aus Fig. 1B ersichtlich, wird undotiertes amorphes Silizium auf die Isolierungsschicht 15 aufgebracht, um eine Halbleiterschicht 17 zu bilden. Als nächstes wird Siliziumoxid oder Siliziumnitrid auf die Halbleiterschicht 17 aufgebracht, um eine Ätzstopperschicht 19 zu bilden. Danach wird eine Fotolackschicht aufgebracht (nicht gezeigt). Dann wird der Fotolack unter Verwendung der Gate-Elektrode 13 als Maske rückwärtig belichtet und entwickelt, so daß nur der Teilbereich des Fotolacks zurückbleibt, der den der Gate-Elektrode 13 entsprechenden Bereich der Halbleiterschicht 17 bedeckt. Danach wird die Ätzstopperschicht 19 unter Verwendung des Fotolacks als Maske selektiv abgeätzt, wodurch ein Bereich der Halbleiterschicht 17 freigelegt wird. Dann wird der Fotolack entfernt.
Wie aus Fig. 1C ersichtlich, wird auf die Halbleiterschicht 17 und die Ätzstopperschicht 19 eine hochdotierte amorphe Siliziumschicht aufgebracht. Die hochdotierte amorphe Siliziumschicht wird mittels eines Fotolithographie-Verfahrens derart strukturiert, daß eine ohmsche Kontaktschicht 21 gebildet wird. Im selben Fotolithographie-Verfahren wird auch die Halbleiterschicht 17 strukturiert. Dadurch werden sich seitlich von der Gate-Elektrode 13 befindende Bereiche der hochdotierten amorphen Siliziumschicht und der Halbleiterschicht 17 entfernt, so daß die Isolierungsschicht 15 in diesen Bereichen freigelegt wird. Ein leitfähiges Metall, wie Aluminium, wird dann auf die Isolierungsschicht 15 und die ohmsche Kontaktschicht 21 aufgebracht und derart strukturiert, daß eine Source-Elektrode 23 und eine Drain-Elektrode 25 gebildet werden. Ein zwischen der Source-Elektrode und der Drain-Elektrode freiliegender Bereich der ohmschen Kontaktschicht 21 wird als nächstes unter Verwendung der Source-Elektrode 23 und der Drain-Elektrode 25 als Maske selektiv abgeätzt. Bei diesem Ätzvorgang wird ein leichtes überätzen durchgeführt, um zu verhindern, daß Teilbereiche der ohmschen Kontaktschicht auf der Ätzstopperschicht 19 verbleiben. Dementsprechend schützt die Ätzstopperschicht 19 die Oberfläche der Halbleiterschicht 17 vor Beschädigungen während des Überätzens.
Wie aus Fig. 1D ersichtlich, wird Siliziumoxid oder Siliziumnitrid durch ein CVD-Verfahren (chemical vapor deposition, chemische Abscheidung aus der Gasphase) auf das Substrat aufgebracht, um eine Passivierungsschicht 27 zu bilden. Als nächstes wird ein Bereich der Passivierungsschicht 27 selektiv entfernt, um ein einen vorbestimmten Bereich der Drain-Elektrode 25 freilegendes Verbindungsloch 28 zu bilden. Ein transparentes leitfähiges Material wird dann auf die Passivierungsschicht 27 aufgebracht und derart strukturiert, daß eine Pixel-Elektrode 29 gebildet wird, die mit der Drain-Elektrode 25 durch das Verbindungsloch 28 hindurch elektrisch leitend verbunden ist.
Bei dem oben beschriebenen herkömmlichen Herstellungsverfahren für einen TFT werden die Source-Elektrode und die Drain-Elektrode auf dem nicht der Gate-Elektroden entsprechenden Bereich der ohmschen Kontaktschicht ausgebildet, und die ohmsche Kontaktschicht zwischen der Source-Elektrode und der Drain-Elektrode wird durch ein Überätzen unter Verwendung der Source-Elektrode und der Drain-Elektrode als Maske entfernt. Somit werden Beschädigungen der Halbleiterschicht möglichst gering gehalten. Da jedoch die Halbleiterschicht und eine leitfähiges Schicht für die Source-Elektrode und die Drain-Elektrode jeweils mit Hilfe unterschiedlicher Masken strukturiert werden, ist die Anzahl oder Maskierungsschritte erhöht. Ferner werden die Halbleiterschicht und die ohmsche Kontaktschicht nicht unmittelbar nacheinander gebildet. Dementsprechend ist ein zusätzlicher Verfahrensschritt erforderlich, um eine native Oxidschicht zu entfernen, die sich zwischen diesen beiden Schichten gebildet hat.
Die Erfindung betrifft ein Herstellungsverfahren für einen TFT, bei dem wesentliche Probleme des oben beschriebenen herkömmlichen Herstellungsverfahrens für einen TFT vermieden werden.
Es ist eine Aufgabe der Erfindung, ein Herstellungsverfahren für einen TFT bereit zustellen, bei dem eine Halbleiterschicht und eine ohmsche Kontaktschicht unmittelbar nacheinander gebildet werden, so daß sich zwischen diesen beiden Schichten keine native Oxidschicht bilden kann.
Es ist eine andere Aufgabe der Erfindung, ein Herstellungsverfahren für einen TFT bereitzustellen, bei dem eine Halbleiterschicht und eine leitfähiges Schicht für die Source-Elektrode und die Drain-Elektrode unter Verwendung einer einzigen Maske strukturiert werden, so daß die Gesamtzahl der für die Herstellung des TFT erforderlichen Maskierungsschritte verringert ist.
Um diese Aufgaben zu lösen, weist das erfindungsgemäße Herstellungsverfahren für einen Dünnschichttransistor folgende Schritte auf: Ausbilden einer Gate-Elektrode auf einem vorbestimmten Bereich eines transparenten isolierenden Substrats; Ausbilden einer Isolierungsschicht auf dem Substrat und auf der Gate-Elektrode; Ausbilden einer ersten Halbleiterschicht auf dem der Gate-Elektrode entsprechenden Bereich der Isolierungsschicht; aufeinanderfolgendes Ausbilden einer zweiten Halbleiterschicht, einer hochdotierten ersten leitfähigen ohmschen Kontaktschicht und einer leitfähigen Metallschicht auf der Isolierungungsschicht und der ersten Halbleiterschicht; Strukturieren der leitfähigen Metallschicht, um eine Source-Elektrode und eine Drain-Elektrode zu bilden; und Entfernen eines freiliegenden Bereichs der ohmschen Kontaktschicht und der zweiten Halbleiterschicht, wodurch ein Bereich der Isolierungsschicht und ein Bereich der ersten Halbleiterschicht freigelegt werden; Ausbilden einer Passivierungsschicht auf der Isolierungsschicht und der ersten Halbleiterschicht, wodurch die Source-Elektrode und die Drain-Elektrode bedeckt werden. Das erfindungsgemäße Herstellungsverfahren für ein LCD-Paneel weist ferner folgende Schritte auf: Ausbilden eines Verbindungslochs in der Passivierungsschicht, um einen vorbestimmten Bereich der Drain-Elektrode 13 freizulegen; und Ausbilden einer mit der Drain-Elektrode durch das Verbindungsloch hindurch elektrisch leitend verbundenen Pixel-Elektrode auf der Passivierungsschicht.
Eine Ausführungsform der Erfindung ist aus der Zeichnung ersichtlich, die zusammen mit der Beschreibung dazu dient, die Prinzipien der Erfindung näher zu erläutern.
In der Zeichnung zeigt:
Fig. 1A bis 1D Schnitte eines TFT nach unterschiedlichen Herstellungsschritten des herkömmlichen Herstellungsverfahrens; und
Fig. 2A bis 2D Schnitte eines TFT nach unterschiedlichen Herstellungsschritten des erfindungsgemäßen Herstellungsverfahrens.
Im folgenden wird auf die in der Zeichnung dargestellte bevorzugte Ausführungsform der Erfindung näher eingegangen.
Fig. 2A bis 2D sind Schnitte eines TFT nach unterschiedlichen Herstellungsschritten des erfindungsgemäßen Herstellungsverfahrens. Wie aus Fig. 2A ersichtlich, wird eine Schicht aus einem leitfähigen Metall, das üblicherweise aus einer Gruppe ausgewählt wird, die aufweist: Aluminium (Al), Aluminiumlegierungen, Molybdän (Mo), Molybdänlegierungen, Titan (Ti), Titanlegierungen, Tantal (Ta), Tantallegierungen, Kobalt (Co) und Kobaltlegierungen, mit einer Dicke von 2000 bis 3000 Å auf einem transparenten isolierenden Substrat 31, z. B. Glas, durch ein Sputter-Verfahren aufgebracht. Das leitfähige Metall wird dann unter Verwendung eines herkömmlichen Fotolithographie-Verfahrens strukturiert, um eine Gate-Elektrode 33 zu bilden. Als nächstes wird Siliziumoxid oder Siliziumnitrid mit einer Dicke von 3000 bis 4000 Å auf der Oberfläche der Gate-Elektrode 33 und des Substrats 31 unter Verwendung eines CVD-Verfahrens aufgebracht, um eine Isolierungsschicht 35 mit Einfachschichtstruktur zu bilden. Alternativ dazu kann die Isolierungsschicht 35 eine durch aufeinanderfolgendes Aufbringen von zwei Dielektrika gebildete Doppelschichtstruktur aufweisen.
Wie aus Fig. 2B ersichtlich, wird undotiertes amorphes Silizium mit einer Dicke zwischen 500 und 1500 Å unter Verwendung eines anderen CVD-Verfahrens auf die Isolierungsschicht 35 aufgebracht, um eine erste Halbleiterschicht 37 zu bilden. Ein Fotolack 38 wird dann auf die erste Halbleiterschicht 37 aufgebracht, und unter Verwendung der Gate-Elektrode 33 als Maske rückwärtig belichtet und entwickelt, wodurch nur der der Gate-Elektrode 33 entsprechende Bereich des Fotolacks 38 auf der ersten Halbleiterschicht 37 verbleibt, wie aus Fig. 2B ersichtlich. Als nächstes wird die erste Halbleiterschicht 37 unter Verwendung des Fotolacks 38 als Maske einem Trockenätzverfahren unterzogen, so daß ein Teil der Isolierungsschicht 35 freigelegt wird. Danach wird der Fotolack 38 entfernt. Der nach dem Trockenätzen verbleibende Bereich der ersten Halbleiterschicht 37 wird bei dem fertigen Bauteil als Kanal verwendet.
Wie aus Fig. 2C ersichtlich, werden eine zweite Halbleiterschicht 39 aus undotiertem amorphen Silizium und eine ohmsche Kontaktschicht 41 aus hochdotiertem amorphen N-Silizium nacheinander auf die Isolierungsschicht 35 und die erste Halbleiterschicht 37 aufgebracht. Typischerweise wird die zweite undotierte amorphe Siliziumschicht mit einer Dicke zwischen 1500 und 2000 Å aufgebracht, und die hochdotierte amorphe Siliziumschicht wird mit einer Dicke zwischen 500 und 1000 Å aufgebracht. Im allgemeinen werden die zweite Halbleiterschicht 39 und die ohmsche Kontaktschicht 41 direkt nacheinander in der gleichen Reaktionskammer aufgebracht. Gemäß eines Gesichtspunktes der Erfindung kann die undotierte amorphe Siliziumschicht 39 durch Einströmenlassen geeigneter Gase in die Reaktionskammer gebildet werden, und die dotierte amorphe Siliziumschicht 41 kann nachfolgend durch Einführen eines Dotierungsgases in die Kammer ohne Unterbrechung des Flusses des einströmenden Gases gebildet werden. Somit wird zwischen der zweiten Halbleiterschicht und der ohmschen Kontaktschicht keine native Oxidschicht gebildet.
Danach wird ein leitfähiges Metall, wie Aluminium oder Chrom, mit einer Dicke zwischen 2000 und 3000 Å auf die ohmsche Kontaktschicht 41 aufgebracht. Als nächstes wird ein Fotolack 46 auf die Metallschicht aufgebracht. Es folgt eine Belichtung und Entwicklung des Fotolacks 46, um diesen zu strukturieren. Die Metallschicht wird unter Verwendung der Fotolackstruktur 46 als Maske einem Naßätzverfahren unterzogen, um eine Source-Elektrode 43 und eine Drain-Elektrode 45 zu bilden. Die ohmsche Kontaktschicht 41 und die zweite Halbleiterschicht 39 werden dann unter Verwendung der selben Fotolackstruktur 46 entfernt, wodurch die Isolierungsschicht 35 in sich seitlich von der Gate-Elektrode 33 befindenden Bereichen und die erste Halbleiterschicht 37 zwischen der Source-Elektrode 43 und der Drain-Elektrode 45 freigelegt werden. Danach wird die Fotolackstruktur 46 von der Source-Elektrode 43 und der Drain-Elektrode 45 entfernt. Alternativ dazu kann die Fotolackstruktur 46 nach dem Schritt des Ausbildens der Source-Elektrode 43 und der Drain-Elektrode 45 entfernt werden. In diesem Fall können die Source-Elektrode 43 und die Drain-Elektrode 45 als Maske für das selektive Entfernen der ohmschen Kontaktschicht 41 und der zweiten Halbleiterschicht 39 zwischen der Source-Elektrode 43 und der Drain-Elektrode 45 dienen. Hier verbleibt die erste Halbleiterschicht 37, selbst wenn freiliegende Bereiche der zweiten Halbleiterschicht 39 vollständig entfernt werden. Dementsprechend verbleibt die erste Halbleiterschicht 37 als die Source-Elektrode 43 und die Drain-Elektrode 45 miteinander verbindender Kanal.
Wie aus Fig. 2D ersichtlich, wird eine Schicht aus Siliziumoxid oder Siliziumnitrid mit einer Dicke zwischen 3000 und 4000 Å auf die Isolierungsschicht 35, die Source-Elektrode 43, die Drain-Elektrode 45 und die erste Halbleiterschicht 37 unter Verwendung eines CVD-Verfahrens aufgebracht, um eine Passivierungsschicht 47 zu bilden. Ein Teil der Passivierungsschicht 47 wird dann selektiv entfernt, um einen vorbestimmten Bereich der Drain-Elektrode 45 freizulegen, wodurch ein Verbindungsloch 49 gebildet wird. Danach wird ein transparentes leitfähiges Material, wie Indiumzinnoxid (ITO, indium tin oxide) oder SnO₂ mit einer Dicke von 300 bis 800 Å auf der Passivierungsschicht 47 unter Verwendung eines Sputter-Verfahrens aufgebracht. Als nächstes werden die über der Gate-Elektrode 33 und der Source-Elektrode 43 liegenden Bereiche der Schicht aus dem leitfähigen Material durch ein Fotolithographieverfahren und ein nachfolgendes Naßätzverfahren selektiv entfernt, wodurch die leitfähige Schicht derart strukturiert wird, daß eine Pixel-Elektrode 51 gebildet wird. Die Pixel-Elektrode 51 ist mit der Drain-Elektrode 45 durch das Verbindungsloch 49 hindurch elektrisch leitend verbunden. Der fertiggestellte erfindungsgemäße TFT für eine LCD weist somit den aus Fig. 2D ersichtlichen Aufbau auf.
Wie oben beschrieben, wird bei dem erfindungsgemäßen Herstellungsverfahren für einen TFT die als Kanal verwendete erste Halbleiterschicht 37 auf dem Bereich der Isolierungsschicht 35 gebildet, unter dem die Gate-Elektrode 33 liegt. Die zweite Halbleiterschicht 34, die ohmsche Kontaktschicht 41 und die Metallschicht 45 werden dann nacheinander auf der Isolierungsschicht 35 und der ersten Halbleiterschicht 37 ausgebildet. Als nächstes wird ein Fotolackmuster auf dem nicht der Gate-Elektrode entsprechenden Bereich der Metallschicht ausgebildet. Die Metallschicht wird dann unter Verwendung des Fotolackmusters derart strukturiert, daß eine Source-Elektrode 43 und eine Drain-Elektrode 45 ausgebildet werden, und die ohmsche Kontaktschicht 41 und die zweite Halbleiterschicht 39 werden unter Verwendung der Fotolackstruktur oder unter Verwendung der Source-Elektrode und der Drain-Elektrode nach dem Entfernen der Fotolackstruktur als Maske entfernt. Dementsprechend werden die Isolierungsschicht und die erste Halbleiterschicht freigelegt.
Erfindungsgemäß wird zwischen der zweiten Halbleiterschicht 39 und der ohmschen Kontaktschicht 41 keine native Oxidschicht gebildet, da die erste Halbleiterschicht 37 auf dem der Gate-Elektrode 33 entsprechenden Bereich der Isolierungsschicht 35 gebildet wird, und danach die zweite Halbleiterschicht 39 und die ohmsche Kontaktschicht 41 direkt nacheinander ausgebildet werden. Ferner werden die zweite Halbleiterschicht 39, die ohmsche Kontaktschicht 41 und die Metallschicht 45 für die Source-Elektrode 43 und die Drain-Elektrode 45 unter Verwendung einer einzigen Maske strukturiert, was dazu führt, daß die Gesamtanzahl der für die Herstellung des TFT erforderlichen Maskierungsschritte verringert ist.
Obwohl die oben beschriebene Erfindung bezüglich eines TFT und eines entsprechenden Herstellungsverfahrens beschrieben wurde, ist die Erfindung auch für andere Halbleiterbauelemente anwendbar, wie solche aus einkristallinem Silizium, aus III-V-Materialien und aus anderen zusammengesetzten Halbleitermaterialien.

Claims (13)

1. Herstellungsverfahren für ein Halbleiterbauelement mit folgenden Schritten:
Ausbilden einer Gate-Elektrode (33) auf einem isolierenden Substrat (31);
Ausbilden einer Isolierungsschicht (35) auf dem Substrat (31) und auf der Gate-Elektrode (33);
Ausbilden einer ersten Halbleiterschicht (37) auf dem der Gate-Elektrode (33) entsprechenden Bereich der Isolierungsschicht (35);
nacheinanderfolgendes Ausbilden einer zweiten Halbleiterschicht (39), einer ohmschen Kontaktschicht (41) und einer leitfähigen Schicht auf der Isolierungsschicht (35) und der ersten Halbleiterschicht (37);
selektives Abätzen der leitfähigen Schicht, der ohmschen Kontaktschicht (41) und der zweiten Halbleiterschicht (39) in einem ersten, der Gate-Elektrode (33) entsprechenden Bereich, wodurch die erste Halbleiterschicht (37) in diesem ersten Bereich freigelegt wird, und in einem sich seitlich von der Gate-Elektrode (33) befindenden zweiten Bereich, wodurch die Isolierungsschicht (35) in diesen zweiten Bereichen freigelegt wird, so daß aus der leitfähigen Schicht eine Source-Elektrode (43) und eine Drain-Elektrode (45) gebildet werden.
2. Verfahren nach Anspruch 1, wobei die ohmsche Kontaktschicht (41) aus hoch leitfähig dotiertem Silizium gebildet wird.
3. Verfahren nach Anspruch 1 oder 2, wobei die erste Halbleiterschicht (37) und die zweite Halbleiterschicht (39) aus im wesentlichen undotiertem amorphen Silizium gebildet werden.
4. Verfahren nach Anspruch 1 oder 2, wobei der Schritt des Ausbildens der ersten Halbleiterschicht (37) folgende Schritte aufweist:
Aufbringen einer im wesentlichen undotierten amorphen Siliziumschicht auf die Isolierungsschicht (35);
Aufbringen eines Fotolacks auf die amorphe Siliziumschicht;
rückwärtiges Belichten des Fotolacks unter Verwendung der Gate-Elektrode (33) als Maske;
Entwickeln es Fotolacks; und
Entfernen des fotolackfreien Teils der amorphen Siliziumschicht unter Verwendung des Fotolacks als Maske, wodurch ein Teil der amorphen Siliziumschicht als erste Halbleiterschicht (37) auf der Isolierungsschicht (35) der Gate-Elektrode (33) entsprechend positioniert verbleibt.
5. Verfahren nach einem der Ansprüche 1 bis 4, wobei das Verfahren nach den Schritten des Ausbildens der zweiten Halbleiterschicht (39), der ohmschen Kontaktschicht (41) und der leitfähigen Schicht das Verfahren folgende Schritte aufweist:
Ausbilden einer Fotolackschicht auf der leitfähigen Schicht;
Strukturieren der Fotolackschicht, um einen über der ersten Halbleiterschicht (37) liegenden Bereich der leitfähigen Schicht freizulegen,
wobei der Schritt des selektiven Abätzens der leitfähigen Schicht, der ohmschen Kontaktschicht (41) und der zweiten Halbleiterschicht (39) unter Verwendung der strukturierten Fotolackschicht als Maske durchgeführt wird.
6. Verfahren nach einem der Ansprüche 1 bis 4, wobei das Verfahren nach den Schritten des Ausbildens der zweiten Halbleiterschicht (39), der ohmschen Kontaktschicht (41) und der leitfähigen Schicht folgende Schritte aufweist:
Ausbilden einer ersten Fotolackschicht auf der leitfähigen Schicht;
Strukturieren der Fotolackschicht, um einen über der ersten Halbleiterschicht (37) liegenden Bereich der leitfähigen Schicht freizulegen,
wobei der Schritt des selektiven Abätzens der leitfähigen Schicht, der ohmschen Kontaktschicht (41) und der zweiten Halbleiterschicht (39) folgende Schritte aufweist:
selektives Abätzen der leitfähigen Schicht unter Verwendung der strukturierten Fotolackschicht als Maske;
Entfernen der strukturierten Fotolackschicht; und
selektives Abätzen der ohmschen Kontaktschicht (41) und der zweiten Halbleiterschicht (39) unter Verwendung der selektiv abgeätzten leitfähigen Schicht als Maske.
7. Verfahren nach einem der Ansprüche 1 bis 6, wobei der Schritt des Ausbildens der zweiten Halbleiterschicht (39) und der Schritt des Ausbildens der ohmschen Kontaktschicht (41) in der selben Reaktionskammer durchgeführt werden.
8. Verfahren nach einem der Ansprüche 1 bis 7 mit folgenden Schritten:
Ausbilden einer Passivierungsschicht (47) auf der Source-Elektrode (43), der Drain-Elektrode (45), der ersten Halbleiterschicht (37) in dem ersten Bereich und der Isolierungsschicht (35) in dem zweiten Bereich.
9. Herstellungsverfahren für ein Flüssigkristallanzeigepaneel mit folgenden Schritten:
Herstellen einer Mehrzahl von in Reihen und Spalten auf einem Substrat (31) angeordneten Halbleiterbauelementen nach Anspruch 8;
Ausbilden eines Verbindungslochs (49) in der Passivierungsschicht (47) über der Drain-Elektrode (45) eines jeden Transistors, um einen Teilbereich der Drain-Elektrode (45) freizulegen;
Ausbilden einer transparenten leitfähigen Schicht auf der Passivierungsschicht (47) und auf den freigelegten Teilbereichen der Drain-Elektroden (45) der Transistoren; und
Strukturieren der transparenten leitfähigen Schicht, um eine Mehrzahl von den jeweiligen Transistoren zugeordneten Pixel-Elektroden (51) für die Flüssigkristallanzeige zu bilden.
10. Dünnschichttransistor mit:
einem Substrat (31);
einer Gate-Elektrode (33) auf einem ersten Bereich des Substrats (31);
einer Isolierungsschicht (35) auf der Gate-Elektrode (33) und auf zweiten, von dem ersten Bereich verschiedenen Bereichen des Substrats (31);
einer ersten Halbleiterschicht (37) auf einem der Gate-Elektrode (33) entsprechenden Bereich der Passivierungsschicht (47);
zweiten Halbleiterschichtbereichen (39) auf der Isolierungsschicht (35) in den zweiten Bereichen des Substrats (31) und auf einander gegenüberliegenden Kantenbereichen der ersten Halbleiterschicht (37);
ohmschen Kontaktschichtbereichen (41) auf den zweiten Halbleiterschichtbereichen (39); und
leitfähigen Schichtbereichen einschließlich der Source-Elektrode (43) und der Drain-Elektrode (45) auf den Bereichen der ohmschen Kontaktschicht (41).
11. Dünnschichttransistor nach Anspruch 10, wobei die ersten Halbleiterschicht (37) und die zweite Halbleiterschicht (39) im wesentlichen aus undotiertem amorphen Silizium sind, und die ohmsche Kontaktschicht (41) aus hoch leitfähig dotiertem Silizium ist.
12. Dünnschichttransistor nach Anspruch 10 oder 11, der eine Passivierungsschicht (47) auf der leitfähigen Schichtbereichen und auf der ersten Halbleiterschicht (37) zwischen den leitfähigen Schichtbereichen aufweist.
13. Flüssigkristallanzeigepaneel mit:
einer Mehrzahl von in Reihen und Spalten auf dem Substrat (31) angeordnete Dünnschichttransistoren nach Anspruch 12;
einer Mehrzahl von Verbindungslöchern in der Passivierungsschicht (47), wobei jedes Verbindungsloch (49) jeweils einen Teilbereich des einen der leitfähigen Schichtbereichen des zugehörigen Transistors freilegt;
einer Mehrzahl von auf der Passivierungsschicht (47) vorgesehenen und jeweils einem entsprechenden Transistor zugeordneten transparenten Pixel-Elektroden, wobei jede transparente Pixel-Elektrode mit dem freiliegenden Teilbereich des leitfähigen Schichtbereichs des zugehörigen Transistors durch das jeweilige Verbindungsloch (49) hindurch elektrisch leitend verbunden ist.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2915397B1 (ja) * 1998-05-01 1999-07-05 インターナショナル・ビジネス・マシーンズ・コーポレイション バックチャネル効果を防止する薄膜トランジスタおよびその製造方法
JP3403949B2 (ja) * 1998-09-03 2003-05-06 シャープ株式会社 薄膜トランジスタ及び液晶表示装置、ならびに薄膜トランジスタの製造方法
KR100312260B1 (ko) * 1999-05-25 2001-11-03 구본준, 론 위라하디락사 액정표시장치 및 그 제조방법
TW437096B (en) * 1999-12-20 2001-05-28 Hannstar Display Corp Manufacturing method for thin film transistor
JP4700160B2 (ja) * 2000-03-13 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
TW518442B (en) * 2000-06-29 2003-01-21 Au Optronics Corp Thin film transistor liquid crystal display and its manufacture method
JP2002141514A (ja) * 2000-11-07 2002-05-17 Sanyo Electric Co Ltd ボトムゲート型薄膜トランジスタ及びその製造方法
WO2003050892A1 (en) * 2001-11-20 2003-06-19 International Business Machines Corporation Active matrix organic light-emitting-diodes with amorphous silicon transistors
US7214945B2 (en) * 2002-06-11 2007-05-08 Canon Kabushiki Kaisha Radiation detecting apparatus, manufacturing method therefor, and radiation image pickup system
ITTO20030145A1 (it) * 2003-02-28 2004-09-01 Infm Istituto Naz Per La Fisi Ca Della Mater Procedimento per la fabbricazione di dispositivi ad effetto di campo a film sottile privi di substrato e transistore a film sottile organico ottenibile mediante tale procedimento.
TWI399580B (zh) * 2003-07-14 2013-06-21 Semiconductor Energy Lab 半導體裝置及顯示裝置
AU2003255127A1 (en) * 2003-08-21 2005-03-10 Quanta Display Inc. Thin film transistor array substrate and its manufacturing method
KR100500779B1 (ko) * 2003-10-10 2005-07-12 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판의 제조 방법
US7291522B2 (en) * 2004-10-28 2007-11-06 Hewlett-Packard Development Company, L.P. Semiconductor devices and methods of making
KR20070040145A (ko) * 2005-10-11 2007-04-16 삼성전자주식회사 가요성 표시 장치용 표시판 및 그 제조 방법
CN100449715C (zh) * 2006-01-23 2009-01-07 友达光电股份有限公司 薄膜晶体管及其制造方法
TWI297953B (en) * 2006-02-22 2008-06-11 Au Optronics Corp Method for manufacturing a bottom substrate of a liquid crystal display device
KR101240652B1 (ko) * 2006-04-24 2013-03-08 삼성디스플레이 주식회사 표시 장치용 박막 트랜지스터 표시판 및 그 제조 방법
JP2008010440A (ja) * 2006-06-27 2008-01-17 Mitsubishi Electric Corp アクティブマトリクス型ｔｆｔアレイ基板およびその製造方法
TWI387109B (zh) * 2008-06-10 2013-02-21 Taiwan Tft Lcd Ass 薄膜電晶體的製造方法
KR100894538B1 (ko) 2008-07-08 2009-04-24 주식회사 코리아파츠 다층 구조를 갖는 에어백
KR101084233B1 (ko) 2009-10-13 2011-11-16 삼성모바일디스플레이주식회사 박막트랜지스터 및 그 제조 방법
KR101174194B1 (ko) * 2009-10-28 2012-08-14 이준표 이중구조의 완충패널
KR101094280B1 (ko) * 2009-11-10 2011-12-19 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조 방법
KR101125904B1 (ko) 2010-07-26 2012-03-21 서울대학교산학협력단 박막 트랜지스터 및 박막 트랜지스터의 제조 방법
WO2013009505A2 (en) * 2011-07-13 2013-01-17 Applied Materials, Inc. Methods of manufacturing thin film transistor devices
US20140340607A1 (en) * 2011-11-18 2014-11-20 Sharp Kabushiki Kaisha Semiconductor device, method for fabricating the semiconductor device and display device
CN102738007B (zh) * 2012-07-02 2014-09-03 京东方科技集团股份有限公司 一种薄膜晶体管的制造方法及阵列基板的制造方法
KR200475940Y1 (ko) * 2013-06-12 2015-01-15 (주)신아스포츠산업 다목적 프레임
CN107634034A (zh) * 2017-09-15 2018-01-26 惠科股份有限公司 主动阵列开关的制造方法
EP4100661A4 (de) * 2020-02-06 2024-03-27 Bruce V. Weeks Aufprallabsorptionselemente, systeme und verwendungsverfahren

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0196915B1 (de) * 1985-03-29 1991-08-14 Matsushita Electric Industrial Co., Ltd. Dünnschicht-Transistorenanordnung und Methode zu deren Herstellung
JPS63166236A (ja) * 1986-12-26 1988-07-09 Toshiba Corp 電子装置
JPH03141647A (ja) * 1989-10-27 1991-06-17 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
EP0449539B1 (de) * 1990-03-27 1996-07-03 Kabushiki Kaisha Toshiba Ohmscher Kontakt-Dünnschichttransistor
US5284789A (en) * 1990-04-25 1994-02-08 Casio Computer Co., Ltd. Method of forming silicon-based thin film and method of manufacturing thin film transistor using silicon-based thin film
EP0473988A1 (de) * 1990-08-29 1992-03-11 International Business Machines Corporation Verfahren zur Herstellung eines Dünnfilmtransistors mit amorpher/polykristalliner Halbleiterkanalzone
DE69115405T2 (de) * 1990-09-21 1996-06-13 Casio Computer Co Ltd Dünnfilmtransistor und eine Dünnfilmtransistorpanele, die solche Transistoren verwendet
JPH04505832A (ja) * 1990-10-05 1992-10-08 ゼネラル・エレクトリック・カンパニイ 改良されたソース／ドレイン接点を持つ薄膜トランジスタ構造
JPH055898A (ja) * 1991-06-27 1993-01-14 Casio Comput Co Ltd 薄膜素子形成パネル
KR940008227B1 (ko) * 1991-08-27 1994-09-08 주식회사 금성사 박막 트랜지스터 제조방법
DE69215608T2 (de) * 1991-09-05 1997-03-27 Casio Computer Co Ltd Dünnschichttransistor und dessen Herstellungsmethode
KR950010041B1 (ko) 1992-03-28 1995-09-06 현대전자산업주식회사 콘택 홀(contact hole) 구조 및 그 제조방법
US5409851A (en) * 1992-05-04 1995-04-25 Goldstar Co., Ltd. Method of making a thin film transistor
US5614731A (en) * 1993-03-15 1997-03-25 Kabushiki Kaisha Toshiba Thin-film transistor element having a structure promoting reduction of light-induced leakage current
KR0137156B1 (ko) * 1994-11-11 1998-04-24 김경환 골판지용 접착제의 제조방법
KR0145899B1 (ko) * 1995-02-11 1998-09-15 김광호 완전 자기 정렬형 액정 표시 장치용 박막 트랜지스터 기판의 제조방법
JPH08264790A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 薄膜電解効果トランジスタ及び液晶表示装置
US5641974A (en) * 1995-06-06 1997-06-24 Ois Optical Imaging Systems, Inc. LCD with bus lines overlapped by pixel electrodes and photo-imageable insulating layer therebetween
KR100232677B1 (ko) * 1996-04-09 1999-12-01 구본준 박막 트랜지스터의 제조방법 및 그 방법에 의해 제조되는 박막 트랜지스터의 구조
KR100223153B1 (ko) * 1996-05-23 1999-10-15 구자홍 액티브 매트릭스 액정표시장치의 제조방법 및 액티브매트릭스액정표시장치
US5874745A (en) * 1997-08-05 1999-02-23 International Business Machines Corporation Thin film transistor with carbonaceous gate dielectric

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Publication number Publication date
GB9713223D0 (en) 1997-08-27
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