KR101002338B1 - 금속 배선의 형성방법 및 이를 이용한 액정표시장치의제조방법 - Google Patents

금속 배선의 형성방법 및 이를 이용한 액정표시장치의제조방법 Download PDF

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    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line

Abstract

식각 균일도가 높은 구리/투명 도전막 구조의 금속 배선을 형성하는 방법과, 구리/투명 도전막 구조의 금속 배선을 사용하여 3마스크 액정표시장치의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 금속 배선 형성방법은 기판 상에 투명 도전층을 증착하는 단계; 상기 투명 도전층상에 구리 금속층을 증착하는 단계; 및 상기 구리 금속층과 상기 투명 도전층을 습식각 에천트를 사용하여 일괄 습식각하여 금속 배선을 형성하는 단계를 포함함을 특징으로 한다. 이때 에천트(Etchant)는 질산, 염산, 과산화수소를 주성분으로 하고, 유기성분(예: 아졸(Azole)계)을 첨가성분으로 하는 것을 특징으로 한다.
금속배선, 에천트, 3마스크

Description

금속 배선의 형성방법 및 이를 이용한 액정표시장치의 제조방법{method for forming metal line and method for manufacturing liquid crystal display device using the same}
도 1은 일반적인 액정표시장치의 일부 영역을 나타낸 평면도
도 2는 도 1의 Ⅰ-Ⅰ' 선상을 자른 구조 단면도
도 3a 내지 3d는 본 발명의 실시예에 따른 Cu/ITO 배선의 패터닝 공정을 단계별로 나타낸 공정 단면도
도 4a 내지 도 4c는 본 발명의 Cu/ITO 배선의 패터닝 공정을 나타낸 단면 사진
도 5는 Cu/ITO 배선을 이용한 본 발명의 실시예에 따른 액정표시장치의 평면도
도 6은 도 5에 도시된 액정표시장치의 Ⅱ-Ⅱ'선상을 따라 절단하여 도시한 단면도
도 7a 및 도 7b는 본 발명의 실시예에 따른 액정표시장치의 제조방법 중 제 1 마스크 공정을 설명하기 위한 평면도 및 단면도
도 8a 내지 도 8b는 본 발명의 실시예에 따른 액정표시장치의 제조방법 중 제 2 마스크 공정을 설명하기 위한 평면도 및 단면도
도 9a 내지 도 9e는 제 2 마스크 공정을 구체적으로 설명하기 위한 단면도들
도 10a 및 도 10b는 본 발명의 실시 예에 따른 액정표시장치의 제조방법 중 제 3 마스크 공정을 설명하기 위한 평면도 및 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
30 : 기판 31 : 제 1 금속층
32 : 제 2 금속층 33 : 감광막
34 : 금속배선 51 : 하부기판
52 : 게이트라인 52A, 52B, 56A : 투명 전극 패턴
52B, 54B, 56B : 게이트 금속 패턴 53 : 감광막
54 : 게이트전극 56 : 하부 게이트 패드
58 : 하부 데이터 패드 60 : 화소전극
62 : 게이트 절연 패턴 64 : 활성층
66 : 오믹 접촉층 68 : 반도체 패턴
70 : 감광막 패턴 70A : 차단영역
70B : 회절 노광영역 74 : 데이터 라인
76 : 소스전극 78 : 드레인전극
80 : 스토리지 전극 82 : 게이트 패드
84 : 상부 데이터 패드 90 : 박막 트랜지스터
92 : 스토리지 캐패시터 94 : 게이트 패드부
96 : 데이터 패드부
본 발명은 액정표시소자에 대한 것으로, 특히 금속배선의 형성방법 및 이를 이용한 액정표시장치의 제조방법에 관한 것이다.
액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술집약적이며 부가가치가 높은 차세대 첨단 표시장치 소자로 가장 각광받고 있다.
상기 액정표시장치는 투명 전극이 형성된 두 기판 사이에 액정을 주입하여, 상기 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 방식으로 구동한다.
현재에는, 각 화소를 개폐하는 박막트랜지스터(Thin Film Transistor ; TFT)가 화소마다 위치하고, 이 박막트랜지스터가 스위치 역할을 하여, 제 1 전극은 화소 단위로 온/오프되고, 제 2 전극은 공통 전극으로 사용되는 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
이러한 액정표시장치에서 신호 중개 역할을 하는 금속배선을 이루는 물질은 비저항값이 낮고 내식성이 강한 금속에서 선택될 수록 제품의 신뢰성 및 가격 경쟁력을 높일 수 있다. 이러한 금속 배선물질로는 알루미늄(Al) 또는 알루미늄 합금(Al alloy)이 주로 이용되고 있다.
이하, 첨부 도면을 참조하여 종래의 액정표시장치에 대하여 설명하면 다음과 같다.
도 1은 일반적인 액정표시장치의 일부 영역을 나타낸 평면도이다.
일반적인 액정표시장치는, 도 1에 도시한 바와 같이, 가로방향으로 게이트 배선(14)이 형성되어 있고, 이 게이트 배선(14)과 교차되는 세로 방향으로 데이터 배선(20)이 형성되어 있고, 이 게이트 및 데이터 배선(14, 20)이 교차되는 지점에는 스위칭 소자인 박막트랜지스터(T)가 형성되어 있고, 이 게이트 및 데이터 배선(14, 20)이 교차되는 영역으로 정의되는 화소 영역에는 드레인 콘택홀(28)을 통해 박막트랜지스터(T)와 연결되는 화소 전극(30)이 형성되어 있다.
상기 박막트랜지스터(T)는 게이트 배선(14)에서 분기된 게이트 전극(12)과, 게이트 전극(12)을 덮는 반도체층(18)과, 반도체층(18)의 양단과 일정간격 중첩되며 데이터 배선(20)에서 분기된 소스 전극(22) 및 이 소스 전극(22)과 이격되며, 상기 화소 전극(30)과 박막트랜지스터(T)를 연결하는 드레인 전극(24)으로 구성된다.
도 2는 상기 도 1의 Ⅰ-Ⅰ' 선상을 자른 구조 단면도이다.
도 2에 도시한 바와 같이, 투명 기판(1) 상부에 게이트 전극(12)이 형성되어 있고, 이 게이트 전극(12) 상부 및 기판 전면에는 게이트 절연막(16)이 형성되어 있고, 이 게이트 절연막(16) 상부의 게이트 전극(12)을 덮는 위치에는 반도체층(18)이 형성되어 있고, 이 반도체층(18) 상부에는 서로 일정간격 이격된 소스 및 드레인 전극(22, 24)이 형성되어 있고, 이 소스 및 드레인 전극(22, 24) 사이의 이격구간에는 채널(ch)이 형성되어 있다.
상기 반도체층(18)은 순수 비정질 실리콘(a-Si)으로 이루어진 액티브층(18a)과, 이 액티브층(18a) 상부에 위치하는 불순물 비정질 실리콘(n+ a-Si)으로 이루어진 오믹 콘택층(18b)로 구성된다. 이러한 박막트랜지스터(T) 상부에는 드레인 전극(24)을 일부 노출시키는 드레인 콘택홀(28)을 가지는 보호층(26)이 형성되어 있고, 이 보호층(26) 상부의 화소 영역(P)에는 드레인 콘택홀(28)을 통해 드레인 전극(24)과 연결된 화소 전극(30)이 형성되어 있다.
한편, 외부 회로에서의 주사 신호 및 데이터 신호를 액정패널로 전달하기 위한 작동원리를 살펴보면, 주사 신호는 게이트 배선을 통해 각 화소별 박막트랜지스터가 순차적으로 온/오프되도록 하고, 데이터 신호는 데이터 배선을 통해 온 상태의 박막트랜지스터와 연결된 화소 전극에 인가된다. 이에 따라, 대면적화 및 해상도가 SVGA, XGA, SXGA, VXGA 등으로 높아지게 되면, 주사시간이 짧아지며 신호처리 속도가 빨라지게 되므로 이에 대응할 수 있도록 게이트 및 데이터 배선을 저저항 금속물질로 구성하는 것이 불가피하다.
이에 따라, 최근에는 기존의 금속 배선물질보다 우수한 비저항 특성 및 전자이동(Electromigration) 특성을 가지는 구리(Cu)로의 대체가 적극적으로 제안되고 있다. 그러나, 구리는 유리 기판과의 접착력이 약하고, 비교적 저온(대략 200°)에서도 실리콘 물질층(절연층, 반도체층)로의 확산력이 강하게 작용하여 단일 금속 배선물질로 적용하기에는 실질적으로 어렵다.
이러한 문제점을 개선하기 위하여, 구리 배선을 액정표시장치용 게이트 및 데이터 배선으로 적용할 경우 유리 기판과 게이트 배선 사이 계면과, 반도체층과 데이터 배선 사이 계면에 각각 기판과의 접착특성 및 반도체층으로 확산을 방지할 수 있는 별도의 배리어층을 포함하는 구리 배선 구조가 제안되었고, 초기에는 이러한 배리어 금속물질로써 티탄(Ti)을 채용한 Cu/Ti 배선 구조가 소개되었다.
그러나, 통상적으로 Ti 금속은 불소(F)이온이 함유된 에천트(etchant)에 의해 식각되는데, 이러한 에천트로는 불산(HF)을 들 수 있는데, 불산은 Ti 금속이외에도 실리콘이 포함된 유리 기판, 실리콘 절연층, 반도체층 등에도 식각성을 가진다. 이에 따라 Cu/Ti 배선을 식각하는 과정에서는 그 하부 유리 기판도 동시에 식각됨에 따라 기판의 평탄화 특성이 떨어지는 문제점이 있다.
더욱이, 액정표시장치용 소스 및 드레인 전극에 Cu/Ti 배선을 적용할 경우, 소스 및 드레인 전극의 식각 공정중 그 하부에 위치하는 게이트 절연막 및 반도체층에 결함이 가해지는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 본 발명의 목적은 식각 균일도가 높은 구리/투명 도전막 구조의 금속 배선을 형성하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 구리/투명 도전막 구조의 금속 배선을 사용하여 3마스크 액정표시장치의 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 금속 배선 형성방법은 기판 상에 투명 도전층을 증착하는 단계; 상기 투명 도전층상에 구리 금속층을 증착하는 단계; 및 상기 구리 금속층과 상기 투명 도전층을 습식각 에천트를 사용하여 일괄 습식각하여 금속 배선을 형성하는 단계를 포함하며, 상기 에천트(Etchant)는 질산(HNO3), 염산(HCl), 과산화수소(H2O2)를 주성분으로 하고, 유기성분의 아졸(Azole)계를 첨가성분으로 하는 것을 특징으로 한다.
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상기 질산, 염산, 과산화수소 각각의 농도는 대략 5%, 3%, 2.5% 정도임을 특징으로 한다.
상기 투명 도전층은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO)을 사용함을 특징으로 한다.
상기 투명 도전층은 대략 500Å 정도의 두께를 갖도록 증착하고, 상기 구리 금속막은 대략 2000Å 정도의 두께를 갖도록 증착함을 특징으로 한다.
상기 습식각 공정전에, 상기 투명 도전층상에 감광막을 도포하는 단계; 상기 감광막을 노광 및 현상하여 선택적으로 패터닝하는 단계를 더 포함함을 특징으로 한다.
상기 습식각 공정 전에, 원하지 않는 영역에 잔류하고 있는 감광막을 제거하기 위한 목적으로 O2 애싱(Ashing) 처리를 진행함을 특징으로 한다.
상기 금속배선 형성방법을 이용한 본 발명의 액정표시장치의 제조방법은 제 1 마스크 공정을 이용하여 기판 상에 습식각 에천트를 사용한 일괄 습식각 공정으로 투명 금속 패턴과 구리 금속 패턴이 적층된 게이트 라인, 게이트 전극, 하부 게이트 패드, 하부 데이터 패드를 포함하는 게이트 패턴들과 화소전극을 형성하는 단계와; 제 2 마스크 공정을 이용하여 게이트 절연 패턴과 반도체 패턴을 형성하는 단계와; 제 3 마스크 공정을 이용하여 데이터 라인, 소스 전극, 드레인 전극, 상부 게이트 패드, 상부 데이터 패드를 포함하는 소스/드레인 패턴들을 형성함과 동시에 상기 화소전극 상부의 구리 금속 패턴을 제거하는 단계를 포함하며, 상기 습식각 에천트(Etchant)는 질산(HNO3), 염산(HCl), 과산화수소(H2O2)를 주성분으로 하고,유기성분의 아졸(Azole)계를 첨가성분으로 하는 것을 특징으로 한다.
삭제
상기 질산, 염산, 과산화수소 각각의 농도는 대략 5%, 3%, 2.5% 정도임을 특징으로 한다.
상기 투명 금속 패턴은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO)을 사용함을 특징으로 한다.
상기 제 3 마스크 공정은, 상기 게이트 라인과 상기 게이트 절연막 및 반도체 패턴을 사이에 두고 중첩되며 상기 화소전극과 접속되는 스토리지 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제 2 마스크 공정은, 상기 게이트 패턴들 및 화소전극이 형성된 상기 기판 상에 게이트 절연층, 반도체층을 적층하는 단계와; 상기 반도체층의 상부에 회절 노광 마스크 및 반투과 마스크 중 어느 하나를 이용하여 제 1 영역과 제 1 영역 보다 낮은 높이의 제 2 영역을 갖는 감광막 패턴을 형성하는 단계와; 상기 감광막 패턴을 마스크로 이용한 식각공정으로 상기 게이트 전극, 소스전극 및 드레인 전극을 포함하는 박막트랜지스터 영역과 상기 게이트라인, 데이터 라인과 중첩되는 게이트 절연 패턴 및 반도체 패턴을 형성하는 단계와; 상기 감광막 패턴의 제 2 영역을 애싱공정으로 제거한 후 노출된 반도체 패턴을 식각해서 상기 게이트 절연 패턴이 노출되게 하는 단계와; 상기 제 1 영역만이 잔존하는 감광막 패턴을 제거해내는 단계를 포함하는 것을 특징으로 한다.
상기 반도체 패턴이 제거되어 상기 게이트 절연 패턴이 노출되는 영역으로는, 상기 박막 트랜지스터 영역에서 상기 소스 전극, 드레인 전극, 그리고 소스 전극 및 드레인 전극 사이의 채널부와 중첩되는 영역을 제외한 나머지 영역과, 상기 게이트 라인 중 셀과 셀사이의 일부영역이 포함되는 것을 특징으로 한다.
상기 반도체 패턴을 제거할 때 상기 스토리지 전극과 중첩되는 반도체 패턴도 제거하는 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 금속 배선의 형성방법 및 이를 이용한 액정표시장치의 제조방법에 대하여 설명하면 다음과 같다.
먼저, 본 발명의 실시예에 따른 금속 배선의 형성방법에 대하여 설명하기로 한다.
도 3a 내지 3d는 본 발명의 실시예에 따른 Cu/ITO 배선의 패터닝 공정을 단계별로 나타낸 공정 단면도이고, 도 4a 내지 도 4c는 본 발명의 Cu/ITO 배선의 패터닝 공정을 나타낸 단면 사진이다.
도 3a에 도시한 바와 같이, 기판(30)상에 제 1 금속층(31)을 증착하고, 상온 또는 고온에서 제 1 금속층(31)상에 제 2 금속층(32)을 증착한다.
이때 제 1 금속층(31)은 투명 금속막으로 형성하고, 대략 500Å 정도의 두께를 갖도록 증착한다.
그리고 투명 금속막으로는 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO)을 사용할 수 있다.
그리고 제 2 금속층(32)은 구리(Cu)막으로 형성하고, 대략 2000Å 정도의 두께를 갖도록 증착한다.
이후에 도 3b에 도시한 바와 같이, 제 2 금속층(32)상에 감광막(photoresist)(33)을 도포하고, 노광 및 현상하여 감광막(33)을 선택적으로 패터닝한다.
다음에 도 3c에 도시한 바와 같이, 패터닝된 감광막(33)을 마스크로 제 2 금속층(32)과 제 1 금속층(31)을 일괄 습식각한다.
이때 제 1, 제 2 금속층(31,32)은 질산, 염산, 과산화수소를 주성분으로 하고, 유기성분(예: 아졸(Azole)계)을 첨가성분으로 하는 에천트(Etchant)를 사용하여 식각한다.
이때 질산, 염산, 과산화수소는 HNO3, HCl, H2O2를 사용하고, 각각의 농도는 대략 5%, 3%, 2.5% 정도이다.
상기 습식각 공정 전에 원하지 않는 영역에 잔류하고 있는 감광물질을 제거하기 위한 목적으로 O2 애싱(Ashing) 처리가 포함될 수 있다.
다음에 도 3d에 도시한 바와 같이, 상기 감광막(33)을 스트립(strip)하여, 상, 하부에 적층된 제 1, 2 금속층(31,32)으로 구성되는 금속 배선(34)을 완성한다.
상기와 같은 에천트를 이용하여 구리/투명 도전막을 일괄 습식각하면, 식각 균일도가 향상된 금속 배선을 제공할 수 있다.
상기의 금속 배선 형성방법에서, 도 4a는 제 1, 제 2 금속층(31,32) 상부에 패터닝된 감광막(33)을 나타낸 사진이고, 도 4b는 에천트에 담가서 제 1, 제 2 금속층(31,32)을 식각한 후 감광막(33)을 제거한 상태의 금속 배선(34)을 나타낸 사진이며, 도 4c는 식각된 금속 배선(34)을 상부에서 찍은 사진이다.
상기의 도 4b와 도 4c에서와 같이, HNO3, HCl, H2O2를 주성분으로 하고, 유기성분(예: 아졸(Azole)계)을 첨가성분으로 하는 에천트(Etchant)를 사용하여 금속 배선(34)을 형성하면, 하부의 기판(30)이 부식되는 문제없이 식각 균일도가 향상된 금속 배선을 형성할 수 있다.
다음에, 본 발명에 따른 구리/투명 도전막이 적용된 액정표시장치의 제조방법에 대하여 설명하기로 한다.
도 5는 Cu/ITO 배선을 이용한 본 발명의 실시예에 따른 액정표시장치의 평면도이고, 도 6은 도 5에 도시된 액정표시장치의 Ⅱ-Ⅱ'선상을 따라 절단하여 도시한 단면도이다.
본 발명의 실시예에 따른 액정표시장치의 제조방법을 설명하기에 앞서서, 본 발명을 적용하기 위한 액정표시장치의 구성에 대하여 설명하기로 한다.
본 발명을 적용하기 위한 액정표시장치는 도 5 및 도 6에 도시된 바와 같이, 하부기판(51) 위에 게이트 절연 패턴(62)을 사이에 두고 교차형성되어 화소영역을 정의하는 게이트 라인(52) 및 데이터 라인(74), 그 교차부마다 형성된 박막 트랜지스터(90), 상기 화소영역에 형성된 화소 전극(60)으로 구성된다.
그리고, 화소전극(60)에 접속된 스토리지 전극(80)과 이전단 게이트 라인(52)의 중첩부에 형성된 스토리지 캐패시터(92)와, 게이트 라인(52)에 접속되는 게이트 패드부(94)와, 데이터 라인(74)에 접속되는 데이터 패드부(96)를 구비한다.
박막 트랜지스터(90)는 게이트 라인(52)의 일측에서 돌출된 게이트 전극(54)과, 데이터 라인(74)에 접속된 소스 전극(76)과, 화소전극(60)에 접속된 드레인 전극(78)과, 게이트 전극(54)과 게이트 절연 패턴(62)을 사이에 두고 중첩되고 소스 전극(76)과 드레인 전극(78) 사이에 채널을 형성하는 반도체 패턴(68)을 구비한다.
이러한 박막 트랜지스터(90)는 게이트 라인(52)에 공급되는 게이트 신호에 응답하여 데이터 라인(74)에 공급되는 화소전압 신호가 화소 전극(60)에 충전되어 유지되게 한다.
상기 게이트 전극(54)과 게이트 라인(52)을 포함하는 게이트 패턴들은 투명전극 패턴(52A, 54A)과 게이트 금속패턴(52B, 54B)이 적층된 구조로 형성된다. 이는 게이트 패턴들이 화소전극(60)과 동시에 형성됨에서 기인한다.
상기, 투명전극 패턴(52A, 54A)은 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO), 또 는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO)로 구성되었고, 게이트 금속패턴(52B,54B)은 구리(Cu)로 구성되어 있다.
상기 반도체 패턴(68)은 소스 전극(76)과 드레인 전극(78) 사이의 채널부를 포함하면서 데이터 라인(74), 소스 전극(76) 및 드레인 전극(78)과 중첩되고, 스토리지 전극(80)과 중첩되는 부분을 포함하여 게이트 절연 패턴(62)을 사이에 두고 게이트 라인(52)과는 부분적으로 중첩되게 형성된 활성층(64)을 구비한다. 그리고, 반도체 패턴(68)은 활성층(64) 위에 형성되어 스토리지 전극(80), 데이터 라인(74), 소스 전극(76) 및 드레인 전극(78)과 오믹접촉을 위한 오믹접촉층(66)을 더 구비한다. 이러한 반도체 패턴(68)은 게이트 절연 패턴(62)을 사이에 두고 게이트 라인(52)을 따라 중첩되게 형성되면서도 셀과 셀 사이에서는 분리되게 형성되어 그 반도체 패턴(68)에 의한 셀들간의 신호간섭을 방지하게 된다.
화소 전극(60)은 하부기판(51) 상에 형성되어 박막 트랜지스터(90)의 드레인 전극(78)과 접속된다. 화소 전극(60)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터가 형성된 하부 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(60)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
상기 스토리지 캐패시터(92)는 이전단 게이트 라인(52)과, 그 게이트 라인(52)과 게이트 절연 패턴(62), 활성층(64) 및 오믹접촉층(66)을 사이에 두고 중첩되며 화소전극(60)과 접속된 스토리지 전극(80)으로 구성된다. 이러한 스토리 지 캐패시터(92)는 화소 전극(60)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 유지되도록 도움을 주게 된다.
상기 게이트 라인(52)은 게이트 패드부(94)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(94)는 게이트 라인(52)으로부터 연장되는 하부 게이트 패드(56)와, 하부 게이트 패드(56) 위에 접속된 상부 게이트 패드(82)로 구성된다. 특히 하부 게이트 패드(56)는 투명 전극 패턴(56A)과 게이트 금속 패턴(56B)으로 구성된다.
데이터 라인(74)은 데이터 패드부(96)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(96)는 하부 게이트 패드(56)와 동시에 형성되는 하부 데이터 패드(58)와, 데이터 라인(74)으로부터 연장되어 하부 데이터 패드(58) 위에 접속된 상부 데이터 패드(84)로 구성된다. 특히 하부 데이터 패드(58)는 투명 전극 패턴(58A)과 게이트 금속 패턴(58B)으로 구성된다.
이러한 구성을 가지는 액정표시장치는 3마스크 공정으로 형성된다.
3마스크 공정을 이용한 본 발명의 실시예에 따른 액정표시장치의 제조방법은, 게이트 패턴들과 화소전극을 형성하기 위한 제 1 마스크 공정과, 게이트 절연막과 활성층 및 오믹접촉층을 형성하기 위한 제 2 마스크 공정과, 소스/드레인 패턴들을 형성하기 위한 제 3 마스크 공정을 포함하게 된다.
다음에, 본 발명의 실시예에 따른 액정표시장치의 제조방법에 대하여 설명하기로 한다.
도 7a 및 도 7b는 본 발명의 실시예에 따른 액정표시장치의 제조방법 중 제 1 마스크 공정을 설명하기 위한 평면도 및 단면도이고, 도 8a 내지 도 8b는 본 발명의 실시예에 따른 액정표시장치의 제조방법 중 제 2 마스크 공정을 설명하기 위한 평면도 및 단면도이며, 도 9a 내지 도 9b는 제 2 마스크 공정을 구체적으로 설명하기 위한 단면도들이고, 도 10a 및 도 10b는 본 발명의 실시 예에 따른 액정표시장치의 제조방법 중 제 3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
먼저, 도 7a 및 도 7b에 도시한 바와 같이, 하부기판(51) 상에 스퍼터링 방법 등의 증착방법을 통해 투명 전극층과 게이트 금속층을 순차적으로 형성하고, 이후에 게이트 금속층상에 감광막(53)을 도포한다.
이어서, 제 1 마스크를 이용한 노광 및 현상 공정으로 선택적으로 감광막(53)을 패터닝한다.
이후에 패터닝된 감광막(53)을 마스크로 게이트 금속층과 투명 전극층을 일괄 습식각 한다.
상기 습식각 공정시 질산, 염산, 과산화수소를 주성분으로 하고, 유기성분(예: 아졸(Azole)계)을 첨가성분으로 하는 에천트(Etchant)를 사용한다.
이때 질산, 염산, 과산화수소는 각각 HNO3, HCl, H2O2이고, 이것의 각각의 농도는 대략 5%, 3%, 2.5% 정도이다.
상기 습식각 공정 전에 원하지 않는 영역에 잔류하고 있는 감광물질을 제거하기 위한 목적으로 O2 애싱(Ashing) 처리가 포함될 수 있다.
상기 습식각 공정에 의해서 게이트 라인(52), 게이트 전극(54), 하부 게이트 패드(56), 하부 데이터 패드(58)를 포함하는 게이트 패턴들과, 화소전극(60)이 형 성된다.
이렇게 게이트 금속층과 투명 전극층을 에천트로 동시에 식각함에 따라, 게이트 패턴들은 모두 투명 전극 패턴(52A, 54A, 56A, 58A)과 게이트 금속 패턴(52B, 54B, 56B, 58B)이 2층으로 적층된 구조를 갖게 된다. 또한, 투명 전극층으로 이루어진 화소전극(60) 위에도 게이트 금속 패턴(60B)이 남아 있게 된다.
여기서, 게이트 금속으로는 구리(Cu)를 사용하고, 투명 전극층으로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO), 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO)이 사용된다.
다음에, 도 8a 및 도 8b는 본 발명의 실시예에 따른 액정표시장치의 제조방법 중 제 2 마스크 공정으로 형성된 게이트 절연 패턴(62)과 반도체 패턴(68)을 포함하는 기판의 평면도 및 단면도로써, 게이트 패턴들과 화소전극(60)이 형성된 하부기판(52) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연층, 비정질 실리콘층, n+ 비정질 실리콘층을 순차적으로 형성한다.
상기 게이트 절연층의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
이어서, 제 2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 n+ 비정질 실리콘층, 비정질 실리콘층, 게이트 절연층을 패터닝함으로써 게이트 절연 패턴(62)과 반도체 패턴(68)을 형성한다.
상기 반도체 패턴(68)은 활성층(64)과 오믹접촉층(66)이 이중으로 적층된 구 조를 갖는다.
이러한 반도체 패턴(68)은 하부의 게이트 절연 패턴(62)과 동일한 패턴을 갖게 되지만 박막 트랜지스터가 형성되는 영역과 게이트 라인(52)이 형성되는 영역에서 반도체 패턴(68)을 선택적으로 제거하기 위하여 상기 포토리쏘그래피 공정에서는 회절노광 마스크 또는 반투과 마스크를 이용하게 된다.
이러한 제 2 마스크 공정을 상세히 하면 도 9a 내지 도 9e에 도시된 바와 같다.
도 9a를 참조하면, 게이트 패턴들과 화소전극(60)이 형성된 하부기판(52) 상에 게이트 절연층(61), 비정질 실리콘층(63), n+ 비정질 실리콘층(65)이 순차적으로 형성된다. 그리고, 감광막을 전면 도포한 다음 제 2 마스크를 이용한 포토리쏘그래피 공정으로 감광막 패턴(70)을 형성하게 된다. 이 경우, 제 2 마스크로는 특정영역에서 회절 노광부를 갖는 회절 노광 마스크를 이용하게 된다. 이와 달리, 제 2 마스크로는 특정영역에서 반투과부를 갖는 반투과 마스크를 이용하기도 한다.
제 2 마스크로 회절 노광 마스크를 이용하는 경우 제 2 마스크의 차단부와 회절 노광부에 대응하는 영역에만 감광막 패턴(70)이 형성된다.
이때 감광막 패턴(70)은 도 9b에 도시된 박막 트랜지스터 영역과 같이, 제 2 마스크의 회절 노광부에 대응하는 회절 노광 영역(70B)이 제 2 마스크의 차단부에 대응하는 차단영역(70A) 보다 낮은 높이를 갖게 된다. 도 9b는 감광막 패턴(70)이 형성된 박막 트랜지스터 영역을 도시한 사시도이다. 감광막 패턴(70) 중 상대적으로 낮은 높이를 갖는 회절 노광 영역(70B)은 도 8a에 도시된 바와 같이 박막 트랜 지스터 영역과 게이트 라인 영역에서 부분적으로 반도체 패턴(68)이 제거되어야 하는 영역(72)에 위치하게 된다.
이어서, 감광막 패턴(70)을 마스크로 이용한 식각공정으로 n+ 비정질 실리콘층(65), 비정질 실리콘층(63) 및 게이트 절연층(61)이 동시에 패터닝됨으로써 도 9c 및 도 9d에 도시된 바와 같이, 동일한 형태의 게이트 절연막 패턴(62)과 반도체 패턴(68)을 형성하게 된다. 여기서, 도 9d는 도 9b에 도시된 박막 트랜지스터 영역을 Ⅲ-Ⅲ'선을 따라 절단하여 도시한 사시도이다.
그 다음, 도 9e에 도시된 바와 같이 애싱(Ashing) 공정으로 감광막 패턴(70)이 선택적으로 제거된 다음, 잔존하는 감광막 패턴(72)을 마스크로 이용한 식각공정으로 반도체 패턴(68)이 부분적으로 제거된다. 산소(O2) 플라즈마를 이용한 애싱공정으로 감광막 패턴(70)에서 회절 노광 영역(70B)은 제거됨과 아울러 차단 영역(70A)은 높이가 낮아진 상태로 남아있게 된다. 이렇게 차단 영역(70A)만이 잔존하는 감광막 패턴(70)을 마스크로 이용한 건식 식각공정으로 노출된 반도체 패턴(68)을 제거하게 된다. 여기서, 반도체 패턴(68)이 제거되는 영역은 도 8a에 도시된 바와 같이 박막 트랜지스터 영역 중에서 채널부와 소스 및 드레인 전극이 형성되는 영역을 제외한 나머지 영역(72)에 해당하게 된다. 이는 반도체 패턴(68)이 소스 및 드레인 전극과 중첩되지 않은 상태로 노출되는 경우 백라이트 광 또는 외부광에 의해 활성화되어 광누설전류(Photo Leakage Current)가 발생되는 것을 방지하게 된다. 또한, 반도체 패턴(68)은 게이트 라인(52)과의 중첩 영역 중에서도 반도체 패턴(68)에 의한 셀들간의 신호간섭을 방지하기 위하여 셀과 셀사이의 영역(72)에서도 부분적으로 제거된다. 그리고, 차단영역(70A)만이 잔존하는 감광막 패턴(70)은 스트립 공정으로 제거된다.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 액정표시장치의 제조방법 중 제 3 마스크 공정으로 형성된 소스/드레인 패턴을 포함하는 기판의 평면도 및 단면도이다.
게이트 패턴들, 화소전극(60), 게이트 절연 패턴(62), 그리고 반도체 패턴(68)이 형성된 하부기판(51) 상에 소스/드레인 금속층이 형성된다. 이어서, 제 3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(74), 소스 전극(76), 드레인 전극(78), 스토리지 전극(80), 상부 게이트 패드(82), 그리고 하부 게이트 패드(84)를 포함하는 소스/드레인 패턴들이 형성된다. 특히, 소스/드레인 금속층을 패터닝하는 경우 그 하부에 접촉되는 게이트 금속 패턴들(56B, 58B, 60B)까지 동시에 패터닝된다. 이에 따라, 화소전극(60) 상부에서 드레인 전극(78) 및 스토리지 전극(80)과 중첩되지 않는 영역에 위치하는 게이트 금속 패턴(60B)이 제거되어 화소전극(60)이 노출된다. 또한 게이트 패드부(94)에서 상부 게이트 패드(82)와 중첩되지 않는 중앙부의 게이트 금속 패턴(56B)이 제거되어 제 1 홀(86)이 형성된다. 이 제 1 홀(86)을 통해 하부 게이트 패드(56)에 포함되는 투명 전극 패턴(56B)이 노출된다. 이와 유사하게, 데이터 패드부(96)에서 상부 데이터 패드(84)와 중첩되지 않는 중앙부의 게이트 금속 패턴(58B)이 제거되어 제 2 홀(88)이 형성된다. 이 제 2 홀(88)을 통해 하부 데이터 패드(58)에 포함되는 투명 전극 패턴(58B)이 노출된다.
그리고, 소스 전극(76) 및 드레인 전극(78)을 마스크로 이용한 건식 식각공정으로 그들 사이의 오믹접촉층(66)이 제거됨으로써 활성층(64)으로 이루어진 박막 트랜지스터(90)의 채널부가 형성된다.
소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
이렇게 3 마스크 공정으로 형성된 액정표시장치는 후속공정에서 액정 배향방향 결정을 위해 도포되어질 배향막에 의해 보호된다.
본 발명의 구리/투명 도전막을 HNO3, HCl, H2O2를 주성분으로 하고, 유기성분(예: 아졸(Azole)계)을 첨가성분으로 하는 습식각 에천트를 사용하여 일괄 습식각하는 방법은, 상술한 구조 이외의 구조를 갖는 3마스크 TN 액정표시장치의 제조방법에 적용할 수 있을 뿐만아니라, 다양한 구조의 3마스크 횡전계 방식의 액정표시장치의 제조방법에도 적용할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명의 금속 배선의 형성방법 및 이를 이용한 액정표시장치의 제조방법은 다음과 같은 효과가 있다.
첫째, 질산(HNO3),염산(HCl),과산화수소(H2O2)를 주성분으로 하고, 유기성분(예: 아졸(Azole)계)을 첨가성분으로 하는 에천트(Etchant)를 사용하여 구리/투명 도전막을 일괄 습식각하면, 식각 균일도가 향상된 금속 배선을 제공할 수 있다.
둘째, 구리/투명 도전막을 일괄 습식각 하여 금속 배선을 형성할 수 있는 방법을 사용하여 3마스크를 이용한 액정표시장치를 제조할 수 있으므로, 마스크 수를 줄여서 생산 단가를 낮출 수 있다.

Claims (15)

  1. 기판 상에 투명 도전층을 증착하는 단계;
    상기 투명 도전층상에 구리 금속층을 증착하는 단계; 및
    상기 구리 금속층과 상기 투명 도전층을 습식각 에천트를 사용하여 일괄 습식각하여 금속 배선을 형성하는 단계를 포함하며,
    상기 에천트(Etchant)는 질산(HNO3), 염산(HCl), 과산화수소(H2O2)를 주성분으로 하고, 유기성분의 아졸(Azole)계를 첨가성분으로 하는 것을 특징으로 하는 금속 배선의 형성방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 질산, 염산, 과산화수소 각각의 농도는 5%, 3%, 2.5% 임을 특징으로 하는 금속 배선의 형성방법.
  4. 제 1 항에 있어서,
    상기 투명 도전층은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐 주석아연산화물(Indium Tin Zinc Oxide:ITZO)을 사용함을 특징으로 하는 금속 배선의 형성방법.
  5. 제 1 항에 있어서,
    상기 투명 도전층은 500Å의 두께를 갖도록 증착하고, 상기 구리 금속막은 2000Å의 두께를 갖도록 증착함을 특징으로 하는 금속 배선의 형성방법.
  6. 제 1 항에 있어서,
    상기 습식각 공정전에, 상기 투명 도전층상에 감광막을 도포하는 단계;
    상기 감광막을 노광 및 현상하여 선택적으로 패터닝하는 단계를 더 포함함을 특징으로 하는 금속 배선의 형성방법.
  7. 제 6 항에 있어서,
    상기 습식각 공정 전에, 상기 금속 배선이 형성될 영역에만 상기 패터닝된 감광막이 남도록 나머지 영역에 잔류하고 있는 감광막을 제거하기 위한 목적으로 O2 애싱(Ashing) 처리를 진행함을 특징으로 하는 금속 배선의 형성방법.
  8. 제 1 마스크 공정을 이용하여 기판 상에 습식각 에천트를 사용한 일괄 습식각 공정으로 투명 금속 패턴과 구리 금속 패턴이 적층된 게이트 라인, 게이트 전극, 하부 게이트 패드, 하부 데이터 패드를 포함하는 게이트 패턴들과 화소전극을 형성하는 단계와;
    제 2 마스크 공정을 이용하여 게이트 절연 패턴과 반도체 패턴을 형성하는 단계와;
    제 3 마스크 공정을 이용하여 데이터 라인, 소스 전극, 드레인 전극, 상부 게이트 패드, 상부 데이터 패드를 포함하는 소스/드레인 패턴들을 형성함과 동시에 상기 화소전극 상부의 구리 금속 패턴을 제거하는 단계를 포함하며,
    상기 습식각 에천트(Etchant)는 질산(HNO3), 염산(HCl), 과산화수소(H2O2)를 주성분으로 하고,유기성분의 아졸(Azole)계를 첨가성분으로 하는 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 질산, 염산, 과산화수소 각각의 농도는 5%, 3%, 2.5%임을 특징으로 하는 액정표시장치의 제조방법.
  11. 제 8 항에 있어서,
    상기 투명 금속 패턴은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화 물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO)을 사용함을 특징으로 하는 액정표시장치의 제조방법.
  12. 제 8 항에 있어서,
    상기 제 3 마스크 공정은,
    상기 게이트 라인과 상기 게이트 절연막 및 반도체 패턴을 사이에 두고 중첩되며 상기 화소전극과 접속되는 스토리지 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  13. 제 8 항에 있어서,
    상기 제 2 마스크 공정은,
    상기 게이트 패턴들 및 화소전극이 형성된 상기 기판 상에 게이트 절연층, 반도체층을 적층하는 단계와;
    상기 반도체층의 상부에 회절 노광 마스크 및 반투과 마스크 중 어느 하나를 이용하여 제 1 영역과 제 1 영역 보다 낮은 높이의 제 2 영역을 갖는 감광막 패턴을 형성하는 단계와;
    상기 감광막 패턴을 마스크로 이용한 식각공정으로 상기 게이트 전극, 소스전극 및 드레인 전극을 포함하는 박막트랜지스터 영역과 상기 게이트라인, 데이터 라인과 중첩되는 게이트 절연 패턴 및 반도체 패턴을 형성하는 단계와;
    상기 감광막 패턴의 제 2 영역을 애싱공정으로 제거한 후 노출된 반도체 패턴을 식각해서 상기 게이트 절연 패턴이 노출되게 하는 단계와;
    상기 제 1 영역만이 잔존하는 감광막 패턴을 제거해내는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 반도체 패턴은 상기 박막 트랜지스터 영역 중 상기 소스 전극, 드레인 전극, 그리고 소스 전극 및 드레인 전극 사이의 채널부 영역과 중첩되게 형성되며, 상기 박막 트랜지스터 영역 중 나머지 영역에서 제거되어 상기 게이트 절연 패턴이 노출되며,
    상기 반도체 패턴은 인접한 셀의 반도체 패턴과 상기 게이트 라인 상에서 분리되도록 형성되어 상기 게이트 절연 패턴이 노출되는 것을 특징으로 하는 액정표시장치의 제조방법.
  15. 제 13 항에 있어서,
    상기 반도체 패턴을 제거할 때 상기 스토리지 전극과 중첩되는 반도체 패턴도 제거하는 것을 특징으로 하는 액정표시장치의 제조방법.
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