TWI440187B - 畫素結構、陣列基板及其製作方法 - Google Patents

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Jin Chuan Kuo
Ya Ju Lu
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Description

畫素結構、陣列基板及其製作方法
本發明係關於一種畫素結構、陣列基板及其製作方法，尤指一種具有用於保護金屬層之導電性保護層之畫素結構、陣列基板及其製作方法。
由於液晶面板具有外型輕薄、耗電量少以及無輻射污染等特性，故已被廣泛地應用在筆記型電腦(notebook)、個人數位助理(PDA)以及攝影機(video camera)等攜帶式資訊產品上。傳統液晶面板係由一陣列基板、一彩色濾光片基板以及一液晶層所構成，且藉由控制陣列基板之一畫素電極與彩色濾光片基板之一共通電極之間的電壓來調整液晶層之液晶分子的旋轉角度，以顯示所欲之畫面。
一般而言，習知陣列基板包括複數條資料線、複數條掃描線、複數條共通線以及複數個薄膜電晶體。其中，掃描線、共通線與薄膜電晶體之閘極係由一第一金屬層所構成，且資料線以及薄膜電晶體之源極與汲極係由一第二金屬層所構成。並且，各薄膜電晶體具有半導體層作為其通道。然而，第一金屬層與第二金屬層一般使用鋁作為其材料，因此當鋁與半導體層之矽相接觸時，鋁容易產生摻雜效應而擴散至半導體層中，進而影響各薄膜電晶體之操作。所以，為了避免由鋁所構成之源極與汲極與矽產生摻雜效應，習知陣列基板會另於半導體層與第二金屬層之間設置一鉬金屬層。除此之外，習知陣列基板亦會於第一金屬層與第二金屬層上分別設置另一鉬金屬層，以避免由鋁所構成之第一金屬層與第二金屬層受到氧化或腐蝕。
然而，在習知陣列基板之製作方法中，第一金屬層與其上之鉬金屬層係於同一蝕刻製程中所形成，且第二金屬層與其上下之鉬金屬層亦於同一蝕刻製程中所形成。並且，鋁與鉬之蝕刻速率並不相同，所以所形成之第一金屬層、第二金屬層與鉬金屬層會有懸突之情況，造成後續形成之絕緣層與保護層有覆蓋不佳的問題。
本發明之主要目的之一在於提供一種畫素結構、陣列基板及其製作方法，以節省製作成本，並解決上述習知之問題。
為達上述之目的，本發明提供一種畫素結構，其包括一基板、一第一金屬圖案層、一絕緣層、一半導體圖案層、一第一導電性保護層、一第二金屬圖案層、一保護層、一第二導電性保護層以及一透明導電圖案層。基板具有至少一畫素區。第一金屬圖案層設於基板上，且第一金屬圖案層具有一上表面。絕緣層設於第一金屬圖案層與基板上，且絕緣層與第一金屬圖案層之上表面接觸。半導體圖案層設於畫素區中之絕緣層上，且第一導電性保護層設於半導體圖案層上。第二金屬圖案層設於第一導電性保護層上，且第二金屬圖案層包括一源極與一汲極。保護層設於第二金屬圖案層與絕緣層上，其中源極之一上表面係與保護層直接接觸。第二導電性保護層設於汲極上，且透明導電圖案層設於保護層與第二導電性保護層上。
為達上述之目的，本發明另提供一種陣列基板，其包括一基板、一第一金屬圖案層、一絕緣層、一半導體圖案層、一第一導電性保護層、一第二金屬圖案層、一保護層、一第二導電性保護層以及一透明導電圖案層。基板具有至少一畫素區以及至少一接墊區。第一金屬圖案層設於基板上，且第一金屬圖案層包括位於畫素區中之一閘極與位於接墊區中之一接墊。絕緣層設於第一金屬圖案層與基板上，其中閘極之一上表面與絕緣層直接接觸。半導體圖案層設於畫素區中之絕緣層上，且第一導電性保護層設於半導體圖案層上。第二金屬圖案層設於第一導電性保護層上，且第二金屬圖案層包括一源極與一汲極。保護層設於第二金屬圖案層上。第二導電性保護層設於接墊上，且第二導電性保護層與接墊之一上表面以及汲極之一上表面直接接觸。透明導電圖案層設於保護層與第二導電性保護層上。
為達上述之目的，本發明提供一種陣列基板之製作方法。首先，提供一基板，且基板具有至少一畫素區與至少一接墊區。接著，於基板上形成一第一金屬圖案層，且第一金屬圖案層包括位於畫素區之一閘極以及位於接墊區之一接墊。然後，於第一金屬圖案層上形成一絕緣層。隨後，於畫素區之絕緣層上形成一半導體圖案層，且於半導體圖案層上形成一第二金屬圖案層與一第一導電性保護層，且第二金屬圖案層包括一源極與一汲極。接著，於第二金屬圖案層與絕緣層上形成一保護層。然後，於保護層中形成一第一穿孔，且於第一穿孔中形成一第二導電性保護層。最後，於保護層上形成一透明導電圖案層。
本發明之陣列基板之製作方法未於形成第一金屬圖案層與第二金屬圖案層之步驟中同時形成第二導電性保護層於第一金屬圖案層與第二金屬圖案層上，而僅於形成曝露出第一金屬圖案層與第二金屬圖案層之第一穿孔與第二穿孔之步驟之後於曝露出之第一金屬圖案層與第二金屬圖案層上形成第二導電性保護層，來避免汲極與接墊受到氧化或腐蝕。藉此，可減少一道沉積製程，進而節省製作成本，並且可解決因鋁與鉬之蝕刻速率不相同所造成之第一金屬圖案層、第二金屬圖案層與第二導電性保護層有覆蓋不佳的問題。
請參考第1圖至第8圖，第1圖至第8圖為本發明一較佳實施例之陣列基板之製作方法示意圖，其中第8圖為本發明較佳實施例之陣列基板之剖面示意圖。本實施例之陣列基板係以單一畫素區之畫素結構與單一接墊區為例來做說明，但本發明之陣列基板並不限僅具有單一畫素區與單一接墊區，而亦可為複數個畫素區與複數個接墊區。並且，形成於畫素區中之元件亦不限僅為單一個。如第1圖所示，首先，提供一基板12，且基板12具有至少一畫素區14與至少一接墊區16。接著，於基板12上形成一第一金屬層，且利用一微影暨蝕刻製程，圖案化第一金屬層，以形成一第一金屬圖案層18，其中第一金屬圖案層18包括一閘極20、一共通線22以及一接墊24，且第一金屬圖案層18具有一上表面18a。閘極20與共通線22位於畫素區14中，且接墊24位於接墊區16中。於本實施例中，基板12可為例如玻璃或塑膠等透明基板，但不以此為限。並且，形成第一金屬層之材料可為鋁，但不限於此，亦可為其他金屬材料。此外，本實施例之圖案化第一金屬層之步驟並未圖案化其他金屬材料，因此可有效避免懸突之情況，進而解決後續形成之絕緣層有覆蓋不佳之問題。
如第2圖所示，接著，於第一金屬圖案層18與基板12上形成一絕緣層26，使絕緣層與第一金屬圖案層18之上表面18a接觸。然後，利用一沉積製程與一微影暨蝕刻製程，於畫素區14中之絕緣層26上形成一半導體圖案層28，且半導體圖案層28位於閘極20之正上方。於本實施例中，絕緣層26係覆蓋於閘極20與共通線22上，且閘極20、共通線22與接墊24之上表面18a與絕緣層26直接接觸。並且，形成絕緣層26之材料可為例如氮化矽之絕緣材料，但不限於此。此外，半導體圖案層28可包括一非晶矽層與一P型或N型摻雜之非晶矽層，且形成半導體圖案層28之步驟可為先形成一非晶矽層於絕緣層26上，然後進行一離子佈植製程，於非晶矽層中摻雜P型或N型離子，以形成P型或N型摻雜之非晶矽層，但本發明並不限於此。
如第3圖所示，然後，進行一沉積製程，於半導體圖案層28與絕緣層26上形成一第一導電性保護材料層(圖未示)。接著，於第一導電性保護材料層上形成一第二金屬層(圖未示)。隨後，進行一微影暨蝕刻製程，圖案化第二金屬層與第一導電性保護材料層，以於畫素區14之半導體圖案層28與絕緣層26上形成一第二金屬圖案層30與一第一導電性保護層32。其中，第二金屬圖案層30包括一源極34與一汲極36，且源極34與汲極36之間具有一間隙，對應於閘極20，使源極34與汲極36分別位於閘極20兩側之正上方。由於第一導電性保護層32與第二金屬圖案層30係於同一製程中形成，因此第一導電性保護層32亦具有二部分，分別對應源極34以及汲極36，且分別具有與源極34以及汲極36相同之圖案，但本發明不限於此。於本實施例中，形成第二金屬層之材料可為鋁，但不限於此，且第一導電性保護材料層可為例如鉻、鉬鈮合金或鉬鉭合金等材料，使所形成之第一導電性保護層32可用於避免由鋁所構成之第二金屬圖案層30與半導體圖案層28之矽產生摻雜效應。並且，閘極20、絕緣層26、第一導電性保護層32、源極34與汲極36可構成一薄膜電晶體38，以用於開關對應於畫素區14之畫素。
如第4圖所示，接著，於第二金屬圖案層30、半導體圖案層28與絕緣層26上形成一保護層40，以用於保護薄膜電晶體38。於本實施例中，形成保護層40之材料可為例如氮化矽之絕緣材料，但不限於此。並且，本實施例之保護層40係覆蓋於源極34上，使源極34之一上表面係與保護層40直接接觸。
如第5圖所示，然後，於畫素區14之保護層40中形成一第一穿孔42，以曝露出汲極36，且於接觸區16之保護層40與絕緣層26中形成一第二穿孔44，以曝露出接墊24。於本實施例中，形成第一穿孔42與第二穿孔44之步驟可先於保護層40上形成一光阻圖案46，且光阻圖案46具有位於畫素區14之一第三穿孔48與位於接墊區14之一第四穿孔50，其中第三穿孔48曝露出位於汲極36之正上方之保護層40，且第四穿孔50曝露出位於接墊24之正上方之保護層40。然後，以光阻圖案46為遮罩進行一蝕刻製程，移除第三穿孔48所曝露之保護層40，以形成第一穿孔42，且移除第四穿孔50所曝露之保護層40與其下之絕緣層26，以形成第二穿孔44。本實施例之蝕刻製程對於氮化矽與鋁具有高蝕刻選擇比，藉此在形成第一穿孔42之後，蝕刻製程可繼續蝕刻接墊區16之保護層40與絕緣層26，以形成第二穿孔44。
如第6圖所示，接著，進行一沉積製程，於光阻圖案46、曝露出之汲極36以及曝露出之接墊24上形成一第二導電性保護材料層52。於本實施例中，第二導電性保護材料層52覆蓋曝露出之汲極36與接墊24，以用於保護汲極36與接墊24免於氧化或腐蝕，且可為例如鉻、鉬鈮合金或鉬鉭合金等材料，但不以此為限。
如第7圖所示，然後，移除光阻圖案46與其上之第二導電性保護材料層52，以於第一穿孔42中之汲極36上與第二穿孔44中之接墊24上形成第二導電性保護層54。其中，第二導電性保護層54包括一第一部分56與一第二部分58。第一部分56位於第一穿孔24中，並與汲極36相接觸，且第一部分56之寬度係與第一穿孔24之寬度相同。第二部分58位於第二穿孔44中，並與接墊24相接觸，且第二部分58之寬度係與第二穿孔44之寬度相同。於本實施例中，移除光阻圖案46與其上之第二導電性保護材料層52係利用一掀離(lift off)製程，但不限於此。
如第8圖所示，接著，於保護層40與第二導電性保護層54上形成一透明導電層。然後，圖案化透明導電層，以形成一透明導電圖案層60，其中透明導電圖案層60包括一畫素電極62以及一連接線64，且畫素電極62與連接線64電性絕緣。至此已完成本實施例之陣列基板10，其中位於畫素區14中之陣列基板10係為一畫素結構11。於本實施例中，畫素電極62位於畫素區14中之保護層40上，且透過第一穿孔42延伸至與第二導電性保護層54之第一部分56相接觸，進而電性連接汲極36。連接線64位於接墊區16中之保護層40上，且透過第二穿孔44延伸至與第二導電性保護層54之第二部分58相接觸，進而電性連接接墊24，以將接墊24電性連接至外界。並且，形成透明導電層之材料可為例如氧化銦錫(ITO)或氧化銦鋅(IZO)等透明導電材料，但不限於此。
綜上所述，本發明之陣列基板之製作方法未於形成第一金屬圖案層與第二金屬圖案層之步驟中同時形成第二導電性保護層於第一金屬圖案層與第二金屬圖案層上，而僅於形成曝露出第一金屬圖案層與第二金屬圖案層之第一穿孔與第二穿孔之步驟之後於曝露出之第一金屬圖案層與第二金屬圖案層上形成第二導電性保護層，來避免汲極與接墊受到氧化或腐蝕。藉此，相較於習知需分別於第一金屬層與第二金屬層上形成鉬金屬層之製作方法，本發明之製作方法可減少一道沉積製程，進而節省製作成本。並且，本發明之製作方法係分開形成第一金屬圖案層與第二金屬圖案層以及第二導電性保護層，因此更可解決因鋁與鉬之蝕刻速率不相同所造成之第一金屬圖案層、第二金屬圖案層與第二導電性保護層有覆蓋不佳的問題。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．陣列基板
11．．．畫素結構
12．．．基板
14．．．畫素區
16．．．接墊區
18．．．第一金屬圖案層
18a．．．上表面
20．．．閘極
22．．．共通線
24．．．接墊
26．．．絕緣層
28．．．半導體圖案層
30．．．第二金屬圖案層
32．．．第一導電性保護層
34．．．源極
36．．．汲極
38．．．薄膜電晶體
40．．．保護層
42．．．第一穿孔
44．．．第二穿孔
46．．．光阻圖案
48．．．第三穿孔
50．．．第四穿孔
52．．．第二導電性保護材料層
54．．．第二導電性保護層
56．．．第一部分
58．．．第二部分
60．．．透明導電圖案層
62．．．畫素電極
64．．．連接線
第1圖至第8圖為本發明一較佳實施例之陣列基板之製作方法示意圖。
10．．．陣列基板
11．．．畫素結構
12．．．基板
14．．．畫素區
16．．．接墊區
18．．．第一金屬圖案層
18a．．．上表面
20．．．閘極
22．．．共通線
24．．．接墊
26．．．絕緣層
28．．．半導體圖案層
30．．．第二金屬圖案層
32．．．第一導電性保護層
34．．．源極
36．．．汲極
38．．．薄膜電晶體
40．．．保護層
42．．．第一穿孔
44．．．第二穿孔
54．．．第二導電性保護層
56．．．第一部分
58．．．第二部分
60．．．透明導電圖案層
62．．．畫素電極
64．．．連接線

Claims (11)

  1. 一種畫素結構，包括：一基板，具有至少一畫素區；一第一金屬圖案層，設於該基板上，且該第一金屬圖案層具有一上表面；一絕緣層，設於該第一金屬圖案層與該基板上，且該絕緣層與該第一金屬圖案層之該上表面接觸；一半導體圖案層，設於該畫素區中之該絕緣層上；一第一導電性保護層，設於該半導體圖案層上，且該第一導電性保護層包括鉻、鉬鈮合金或鉬鉭合金；一第二金屬圖案層，設於該第一導電性保護層上，且該第二金屬圖案層包括一源極與一汲極；一保護層，設於該第二金屬圖案層與該絕緣層上，其中該源極之一上表面係與該保護層直接接觸，且該保護層具有一第一穿孔，位於該汲極上；一第二導電性保護層，設於該汲極上，且該第二導電性保護層包括鉻、鉬鈮合金或鉬鉭合金，其中該第二導電性保護層包括一第一部分，僅位於該第一穿孔中，並與該汲極相接觸；以及一透明導電圖案層，設於該保護層與該第二導電性保護層上。
  2. 如請求項1所述之畫素結構，其中該透明導電圖案層包括一畫素電極，位於該畫素區中，且透過該第一穿孔與該第一部分相接觸。
  3. 一種陣列基板，包括：一基板，具有至少一畫素區以及至少一接墊區；一第一金屬圖案層，設於該基板上，且該第一金屬圖案層包括位於該畫素區中之一閘極與位於該接墊區中之一接墊；一絕緣層，設於該第一金屬圖案層與該基板上，其中該閘極之一上表面與該絕緣層直接接觸；一半導體圖案層，設於該畫素區中之該絕緣層上；一第一導電性保護層，設於該半導體圖案層上，且該第一導電性保護層包括鉻、鉬鈮合金或鉬鉭合金；一第二金屬圖案層，設於該第一導電性保護層上，且該第二金屬圖案層包括一源極與一汲極；一保護層，設於該第二金屬圖案層上，且該保護層具有一第一穿孔，位於該汲極上；一第二導電性保護層，設於該接墊上，且該第二導電性保護層與該接墊之一上表面以及該汲極之一上表面直接接觸，且該第二導電性保護層包括鉻、鉬鈮合金或鉬鉭合金，其中該第二導電性保護層包括一第一部分，僅位於該第一穿孔中，並與該汲極相接觸；以及一透明導電圖案層，設於該保護層與該第二導電性保護層上。
  4. 如請求項3所述之陣列基板，其中該源極之一上表面係與該保護層直接接觸。
  5. 如請求項3所述之陣列基板，其中該透明導電圖案層包括一畫素電極，位於該畫素區中，且透過該第一穿孔與該第一部分相接觸。
  6. 如請求項3所述之陣列基板，其中該保護層與該絕緣層具有一第二穿孔，位於該接墊上，且該第二導電性保護層包括一第二部分，位於該第二穿孔中，並與該接墊相接觸。
  7. 如請求項6所述之陣列基板，其中該透明導電圖案層包括一連接線，位於該接墊區中，且透過該第二穿孔與該第二部分相接觸。
  8. 一種陣列基板之製作方法，包括：提供一基板，且該基板具有至少一畫素區與至少一接墊區；於該基板上形成一第一金屬圖案層，且該第一金屬圖案層包括位於該畫素區之一閘極以及位於該接墊區之一接墊；於該第一金屬圖案層上形成一絕緣層；於該畫素區之該絕緣層上形成一半導體圖案層；於該半導體圖案層上形成一第二金屬圖案層與一第一導電性保護層，且該第二金屬圖案層包括一源極與一汲極；於該第二金屬圖案層與該絕緣層上形成一保護層；於該保護層中形成一第一穿孔，其中該第一穿孔曝露出該汲極，且形成該第一穿孔之步驟包括：於該保護層上形成一光阻圖案，且該光阻圖案具有一第三 穿孔，位於該畫素區中，並曝露出該保護層；以及移除曝露出之該保護層，以形成該第一穿孔；於該第一穿孔中形成一第二導電性保護層，其中形成該第二導電性保護層之步驟包括：於該光阻圖案與曝露出之該汲極上形成一導電性保護材料層；以及移除該光阻圖案與其上之該導電性保護材料層，以於該第一穿孔中之該汲極上形成該第二導電性保護層，其中移除該光阻圖案與其上之該導電性保護材料層之步驟係利用一掀離(lift off)製程，且該第二導電性保護層包括一第一部分，僅位於該第一穿孔中，並與該汲極相接觸；以及於該保護層上形成一透明導電圖案層。
  9. 如請求項8之陣列基板之製作方法，其中形成該第一穿孔之步驟包括於該接墊區之該保護層與該絕緣層中形成一第二穿孔，曝露出該接墊。
  10. 如請求項9之陣列基板之製作方法，其中形成該第二穿孔之步驟包括：於該保護層上形成一光阻圖案，且該光阻圖案具有一第四穿孔，位於該接墊區中，並曝露出該保護層；以及移除曝露出之該保護層與其下之該絕緣層，以形成該第二穿孔。
  11. 如請求項10之陣列基板之製作方法，其中形成該第二導電性保護層之步驟包括：於該光阻圖案與曝露出之該接墊上形成一導電性保護材料層；以及移除該光阻圖案與其上之該導電性保護材料層，以於該第二穿孔中之該接墊上形成該第二導電性保護層。
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