JP4299025B2 - 液晶表示装置 - Google Patents
液晶表示装置 Download PDFInfo
- Publication number
- JP4299025B2 JP4299025B2 JP2003060971A JP2003060971A JP4299025B2 JP 4299025 B2 JP4299025 B2 JP 4299025B2 JP 2003060971 A JP2003060971 A JP 2003060971A JP 2003060971 A JP2003060971 A JP 2003060971A JP 4299025 B2 JP4299025 B2 JP 4299025B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- liquid crystal
- counter electrode
- crystal display
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
Description
【０００１】
【発明の属する技術分野】
本発明は、表示装置に係り、特に画素毎にスイッチング素子をマトリクス配置した基板を備えたアクティブ・マトリクス型の液晶表示装置に関する。
【０００２】
【従来の技術】
アクティブ・マトリクス型の液晶表示装置は、ガラス等の絶縁基板上に薄膜トランジスタ（以下、ＴＦＴとも称する）に代表されるスイッチング素子をマトリクス配置し、各画素をスイッチング素子で選択することで映像（あるいは画像とも称する）を表示するものである。
【０００３】
すなわち、液晶表示装置は、基本的には二枚の基板の一方をアクティブ・マトリクス基板とし、カラーフィルタを形成した他方の基板の間に液晶層を挟持し、この液晶層に画素の階調に応じた電界を印加してその分子配向を制御することで液晶層を通過する光の量を調整する、所謂光シャッター動作を利用した表示原理に基づくものである。そして、その視野角を拡大する方式として、液晶層に印加する電界の方向が基板面に対して略平行に印加する横電界方式（ＩＰＳとも称する）の液晶表示装置が開発された。
【０００４】
ＩＰＳ方式の液晶表示装置では、アクティブ・マトリクス基板上に互いに交差するゲート線（走査信号線）とドレイン線（データ信号線あるいは映像信号線とも称する）の各交差部分にＴＦＴを備えている。そして、このＴＦＴで駆動される画素電極と液晶層を介して対峙する対向電極をアクティブ・マトリクス基板上に並設し、上記した基板面に対して略平行な電界を発生させ、この電界で液晶層の分子の配向方向を制御する。この種の液晶表示装置を開示したものとしては、例えば特開平９−２５８２６５号公報を挙げることができる。
【０００５】
【特許文献１】
特開平９−２５８２６５号公報
【０００６】
【発明が解決しようとする課題】
しかし、この種の液晶表示装置では、アクティブ・マトリクス基板上の配線が複雑であり、アクティブ・マトリクス基板上に形成したドレイン線と略方向に対向電極や画素電極が形成され、ドレイン線上に対向電極の一部が重畳して形成され、またゲート線や対向電極線などとも重畳して各種電極が形成される。そのため、ドレインやゲート線、その他の配線や電極からの漏洩電界が画素電極や対向電極などの電位に影響を及ぼし、液晶層に印加される電界を乱して表示品質を劣化させることがある。また、上記ドレイン線やゲート線あるいは対向電や画素電極などの多数の配線をアクティブ・マトリクス基板上に形成するため、薄膜で形成される上層電極に断線が発生し易い。
【０００７】
「特許文献１」には、ドレイン線の上方に絶縁層を介して当該ドレイン線を覆うように凸状の対向電極を形成すると共に、凸状の絶縁層上に凸状の画素電極を形成し、当該各凸状の対向電極と画素の間に基板と平行な方向の電界、すなわち横電界を形成したものが開示されている。この構造により、ドレイン線が対向電極で遮蔽されることで当該ドレイン線からの漏洩電界が画素電極に影響するのが抑制される。しかし、このような凸状電極は、その形状が凸状であるため、特に成膜時の異物起因で薄膜である対向電極や画素電極に断線、所謂段切れが発生易く、表示不良の原因となり易い。
【０００８】
本発明の目的は、ドレイン線等の上方に段切れのない形状で対向電極を形成し、ドレイン線等からの漏洩電界を遮蔽することで表示不良を抑制したアクティブ・マトリクス基板を備えた液晶表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の液晶表示装置は、互いに交差する多数のゲート線および多数のドレイン線と、前記ゲート線とドレイン線の各交差部分にマトリクス状に形成したスイッチング素子と、前記スイッチング素子で駆動される画素電極と、前記画素電極との間の電界により液晶を駆動する対向電極を形成したアクティブ・マトリクス基板と、液晶層を介して対向する他方の基板とを具備しており、
前記対向電極は、前記ドレイン線の上方に絶縁層を介して前記ドレイン線に重畳し、該ドレイン線より幅広の領域を有し、該対向電極は、その端縁と前記ドレイン線との間に、その延在方向に沿って窪んだ凹溝を設けている。
【００１０】
また、本発明の前記凹部は、前記ドレイン線の両側に設けることができ、対向電極は、その端縁と前記ゲート線との間に、その延在方向に沿って窪んだ凹溝を有している。
【００１１】
また、本発明の液晶表示装置では、前記ゲート線と近接して配置された対向電極線を有し、前記凹溝は前記ゲート線に対し、前記画素電極の側に有し、前記ゲート線に対し前記画素電極と反対側は前記対向電極と前記対向電極線が重畳する構成とすることができる。
【００１２】
また、本発明の液晶表示装置は、前記ドレイン線の下層に、前記対向電極の前記凹溝の下側に位置付けられたシールド電極を設けることができ、前記シールド電極を前記対向電極線に接続する構成とすることができる。
【００１３】
また、本発明の液晶表示装置では、互いに交差する多数のゲート線および多数のドレイン線と、前記ゲート線とドレイン線の各交差部分にマトリクス状に形成したスイッチング素子と、前記スイッチング素子で駆動される画素電極と、前記画素電極との間の電界により液晶を駆動する対向電極を形成したアクティブ・マトリクス基板と、液晶層を介して対向する他方の基板とを具備しており、
前記画素電極あるいは前記対向電極の一方または双方の電極の延在方向に沿って下層側に窪んだ凹溝を設けている。
【００１４】
また、本発明は、前記凹溝を有する前記画素電極あるいは前記対向電極の一方または双方の電極の上に配向膜を有し、前記配向膜の前記凹溝の中央部分での膜厚を前記電極の平坦端部分より厚くすることができる。
【００１５】
また、本発明では、前記凹溝を有する前記電極が、前記ドレイン電極の上層に形成された絶縁層を介して形成されており、前記凹溝は前記ドレイン電極と前記電極の間に有し、かつ前記電極の上に配向膜を有し、前記配向膜の前記凹溝の中央部分での膜厚を前記電極の端部より厚く形成した。さらに、前記電極を透明電極として、ノーマブラックモードで表示を行うように構成することができる。
【００１６】
上記本発明の各構成としたことにより、ドレイン線等からの漏洩電界がシールドされ、液晶層に印加される電界に対してドレイン線等からの漏洩電界の影響を抑制することができ、スメア等の表示不良が防止される。また、「特許文献１」における凸部の形成ではないため、電極を構成する薄膜の断線を防止でき、高信頼性かつ高品質の液晶表示装置を得ることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。図１は本発明による液晶表示装置の第１実施例の説明図であり、図１（ａ）はアクティブ・マトリクス基板を図示しないカラーフィルタ基板側からみた一画素付近の平面図、図１（ｂ）は図１（ａ）のＡ−Ａ’線に沿った模式断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ’線に沿った模式断面図、図１（ｄ）は図１（ａ）のＣ−Ｃ’線に沿った模式断面図を示す。この液晶表示装置の一画素は、ガラス等の絶縁基板ＳＵＢ１上に複数のゲート線ＧＬ、ゲート線ＧＬと交差する多数のドレイン線ＤＬ、ゲート線ＧＬと平行な対向電極線ＣＬが形成されている。ゲート線ＧＬとドレイン線ＤＬの交差部分に薄膜トランジスタＴＦＴが設けられている。薄膜トランジスタＴＦＴはゲート線ＧＬをゲート電極とし、この上に形成された半導体層ａ−Ｓｉにドレイン線ＤＬから延びるドレイン電極ＳＤ１とソース電極ＳＤ２が形成されている。画素電極ＰＸと対向電極ＣＴはＩＴＯ等の透明導電膜である。
【００１８】
図１（ａ）に点線で示したブラックマトリクスＢＭは、ここではカラーフィルタ基板側にあり、ゲート線ＧＬと対向電極線ＣＬを隠すように配置されており、このブラックマトリクスＢＭで形成される開口が画素領域となっている。画素電極ＰＸは薄膜トランジスタＴＦＴのソース電極ＳＤ２にスルーホールＴＨ１で接続されて画素領域に配置されていいる。一方、対向電極線ＣＬは絶縁基板ＳＵＢ１の最下層に設けられており、図示しないスルーホールで対向電極ＣＴに接続されている。対向電極ＣＴは各画素の周囲と画素領域に配置されており、画素領域では細い電極形状に形成され、ドレイン線ＤＬとゲート線ＧＬおよび対向電極線ＣＬの部分では比較的幅広となっている。各配線、電極の積み重ねはゲート絶縁層ＧＩ、絶縁層ＰＡＳ１，ＰＡＳ２を介して構成されている。各絶縁層は図１（ｂ）乃至（ｄ）に示したとおりである。絶縁層ＰＡＳ１，ＰＡＳ２を以下ではパッシベーション層と称する。
【００１９】
本実施例では、ドレイン線ＤＬの上方における対向電極ＣＴは絶縁基板ＳＵＢ１の基板面方向の幅が前記ドレイン線ＤＬの幅よりより幅広とされ、ドレイン線ＤＬの上方にパッシベーション層ＰＡＳ１，ＰＡＳ２を介してドレイン線ＤＬに沿って平行に重畳している。そして、対向電極ＣＴの延在方向端縁とドレイン線ＤＬとの間に、当該ドレイン線ＤＬの側で、かつその延在方向に沿って窪んだ凹溝ＡＬが形成されている。本実施例では、凹溝ＡＬをドレイン線ＤＬに関して両側に設けているが、片側であっても本発明の実用上の効果を得ることができる。
【００２０】
図２は対向電極に凹溝を設けた場合のシールド効果の説明図である。また図３は対向電極に凹溝を設けない平板のままとした場合のシールド効果の説明図である。図２に示したように、対向電極に凹溝を設けた場合のドレイン線ＤＬの電界分布は図示したようになり、凹溝を設けない平板のままの場合は図３に示したようになる。なお、図２および図３における参照符号ＳＵＢ２はカラーフィルタ基板を構成するガラス等の透明基板、ＣＦはカラーフィルタ、ＬＣは液晶層を示す。ここでは、アクティブ・マトリクス基板やカラーフィルタ基板の液晶層ＬＣとの境界に設ける配向膜は図示を省略してある。また、パッシベーション層は一層として示す。
【００２１】
図４は対向電極に凹溝を設けた場合と設けない平板のままとした場合の対向電極近傍における電界強度の測定例の説明図である。図４中、参照符号Ｗは対向電極の幅に相当し、黒丸の曲線は対向電極に凹溝を設けた場合、白三角の曲線は対向電極に凹溝を設けない場合を示す。
【００２２】
図５は対向電極に凹溝を設けた場合と設けない平板のままとした場合の対向電極近傍における電位の測定例の説明図である。図５中、参照符号Ｗは対向電極の幅に相当し、黒丸の曲線は対向電極に凹溝を設けた場合、白三角の曲線は対向電極に凹溝を設けない場合を示す。
【００２３】
図２乃至図５を比較して分かるように、対向電極ＣＴに設けた凹溝により、ドレイン線ＤＬの端部での電界は下方に押し下げられている。したがって、ドレイン線ＤＬから画素電極ＰＸへの電界の漏洩が抑制される。
【００２４】
本実施例により、ドレイン線ＤＬからの漏洩電界が対向電極ＣＴでシールドされ、またドレイン線ＤＬに近接する凹溝を設けたことで対向電極ＣＴとドレイン電極ＤＬの実質距離が短縮されるため、平板状の対向電極よりも液晶層に印加される電界に対してドレイン線ＤＬからの漏洩電界の影響をより抑制することができ、スメア等の表示不良が防止され、高信頼性かつ高品質の液晶表示装置を得ることができる。
【００２５】
図６は本発明による液晶表示装置の第２実施例の説明図であり、図６（ａ）はアクティブ・マトリクス基板を図示しないカラーフィルタ基板側からみた一画素付近の平面図、図６（ｂ）は図６（ａ）のＡ−Ａ’線に沿った模式断面図、図６（ｃ）は図６（ａ）のＢ−Ｂ’線に沿った模式断面図を示す。図中の参照符号は図１と同様である。本実施例では、図１の構成に加えてゲート線ＧＬの上方における対向電極ＣＴのアクティブ・マトリクス基板の基板面方向の幅をゲート線ＧＬの幅よりより幅広くした。対向電極ＣＴは、ゲート線ＧＬの上方に、絶縁層ＧＩ、パッシベーション層ＰＡＳ１，ＰＡＳ２を介してドレイン線ＤＬに沿い、アクティブ・マトリクス基板の基板面と平行に重畳している。そして、対向電極ＣＴの延在方向端縁とゲート線ＣＴとの間に、当該ゲート線ＧＴの側、かつその延在方向に沿って窪んだ凹溝ＡＬを設けた。本実施例は、凹溝ＡＬをゲート線ＧＬの画素電極ＰＸ側にのみ形成した。また、ゲート線ＧＬの画素電極ＰＸと反対側を対向電極線ＣＬと重畳させた。
【００２６】
本実施例により、ゲート線ＧＬからの漏洩電界もシールドできる。なお、ゲート線ＧＬの画素電極ＰＸと反対側を対向電極線ＣＬと重畳させたことでドレイン線ＤＬとゲート線ＧＬの漏洩電界はシールドされ、高信頼性かつ高品質の液晶表示装置を得ることができる。
【００２７】
図７は本発明による液晶表示装置の第３実施例の説明図であり、図７（ａ）はアクティブ・マトリクス基板を図示しないカラーフィルタ基板側からみた一画素付近の平面図、図７（ｂ）は図７（ａ）のＡ−Ａ’線に沿った模式断面図、図７（ｃ）は図７（ａ）のＢ−Ｂ’線に沿った模式断面図を示す。図中の参照符号は図１、図６と同様である。本実施例では、図６の構成に加えてドレイン線ＤＬの下層かつ対向電極ＣＴの凹溝ＡＬの下側の位置沿って一対のシールド電極ＳＥを設けた。また、このシールド電極ＳＥを共通電極線ＣＬに接続した。
【００２８】
本実施例により、この凹溝ＡＬで対向電極電位面が形成され、ドレイン線ＤＬからの漏洩電界がさらに良好にシールドされ、高信頼性かつ高品質の液晶表示装置を得ることができる。
【００２９】
図８は本発明による液晶表示装置の第４実施例の説明図であり、図８（ａ）はアクティブ・マトリクス基板を図示しないカラーフィルタ基板側からみた一画素付近の平面図、図８（ｂ）は図８（ａ）のＡ−Ａ’線に沿った模式断面図を示す。図中の参照符号は図１、図６、図７と同様である。本実施例では、画素電極ＰＸに凹溝ＡＬを形成した。なお、図８では図示した二本の画素電極の一方にのみ凹溝ＡＬを形成してあるが、二本の画素電極の双方（三本以上の画素電極がある場合は、その全ての画素電極）に同様の凹溝を設けることもできる。
【００３０】
画素電極は細い電極であり、下層のパッシベーション層ＰＡＳ２との接触面積小さいことから、製造工程中に剥がれ易く、歩留りを低下させる原因の一つとなっている。このような細い電極に凹溝を形成することで下層のパッシベーション層との接触面積が増大し、剥がれを抑制し、歩留りを向上することができる。他の効果は前記各実施例と同様である。
【００３１】
図９は本発明による液晶表示装置の第５実施例の説明図である。図中、前記各実施例と同一機能部分には同一参照符号を付してある。本実施例では、画素電極ＰＸと、この画素電極と同様な細い電極である画素中にある対向電極ＣＴにも凹溝ＡＬを形成した。他の効果は第４実施例と同様である。
【００３２】
図１０は本発明による液晶表示装置の第６実施例の説明図である。図中、前記各実施例と同一機能部分には同一参照符号を付してある。本実施例では、画素電極ＰＸとドレイン線に近接する対向電極にも図１と同様の凹溝ＡＬを形成したものである。なお、図１０では図示した二本の画素電極の一方にのみ凹溝ＡＬを形成してあるが、二本の画素電極の双方（三本以上の画素電極がある場合は、その全ての画素電極）に同様の凹溝を設けることもできる。本実施例の効果は第１実施例および第４、第５実施例と同様である。また、図８乃至図１０の構成を組み合わせることもできる。
【００３３】
図１１は本発明による液晶表示装置の第７実施例を説明する模式図であり、図１１（ａ）はパッシベーション層ＰＡＳ上に形成された電極ＥＤとこの電極ＥＤ上に形成された配向膜ＯＲＩを示す。なお、電極ＥＤは前記実施例における画素電極ＰＸ、対向電極ＣＴの何れかである。また、図１１（ｂ）は画素領域における画素電極ＰＸと対向電極ＣＴの間に形成される電界の説明図である。配向膜ＯＲＩには液晶層ＬＣが接している。配向膜ＯＲＩは誘電体である樹脂材料の塗布で形成される。前記本発明の各実施例で説明した電極ＥＤ（ＰＸ，ＣＴ）の上を覆って形成される配向膜ＯＲＩの膜厚は、電極ＥＤ（ＰＸ，ＣＴ）に有する凹溝ＡＬがある中央部分で厚く（膜厚ｔ２）、当該電極ＥＤ（ＰＸ，ＣＴ）が無い平坦部分で薄く（ｔ１）なっている。
【００３４】
ＩＰＳ方式の液晶表示装置では、アクティブ・マトリクス基板上の基板面と平行又は略平行に電界を形成して液晶層の分子配向を制御する。図１１（ｂ）に示したように、一方の電極ＥＤが画素電極ＰＸで、他方の電極ＥＤが画素電極ＰＸの両側に配置される対向電極ＣＴである場合に、隣接する画素電極ＰＸと対向電極ＣＴの間に横方向の電界ＨＦが形成され、これが液晶層ＬＣに作用することでＩＰＳ方式の表示動作が実現する。しかし、画素電極ＰＸの中央部分では縦方向の電界ＶＦが生じる。この縦方向の電界ＶＦは横方向の電界ＨＦの擾乱を招き、光漏れの原因となってコントラスト比を低下させる。
【００３５】
図１１（ａ）に示したように、画素電極ＰＸに凹溝ＡＬを設けることで縦方向の電界ＶＦは誘電体の配向膜で損失が起こる。したがって、膜厚の大なる凹溝付近での電界損失は大きく、平坦部分では小さい。そのため、本実施例により、横方向の電界ＨＦの擾乱を招く縦方向の電界ＶＦの強度が低減し、光漏れが抑制されてコントラスト比の低下が少なくなる。
【００３６】
また、本発明の第８実施例として、凹溝を有する電極ＥＤをドレイン電極ＤＬの上層に形成された絶縁層を介して形成された対向電極ＣＴとし、凹溝ＡＬをドレイン電極ＤＬの電極端と対向電極ＣＴお画素電極ＰＸ側の電極端の間に形成することで、図１１（ｂ）と同様の効果を得ることができる。
【００３７】
第７実施例と第８実施例における画素電極ＰＸと対向電極ＣＴをＩＴＯ等の透明導電膜で形成することで、ノーマリブラックモードの液晶表示が得られる。このとき、第７実施例および／または第８実施例の構成とすることで前記光漏れの抑制によるコントラスト比の低下効果が顕著となる。
【００３８】
図１２は本発明による液晶表示装置の第９実施例を説明する模式図である。本実施例では、前記図１１で説明した電極ＥＤの凹溝ＡＬの部分に金属層ＭＬを積層し、その上に配向膜ＯＲＩを形成した。本実施例により、凹溝部分すなわち電極ＥＤの中央部分における縦方向の電界に起因する前記光漏れを直接遮光でき、さらにコントラスト比を向上することができる。
【００３９】
図１３は電極に凹溝を形成する方法の一つを説明する模式図である。図１３に示したように、例えばパッシベーション層ＰＡＳ２の下層にあるパッシベーション層ＰＡＳ１の上記凹溝形成部分に相当する一部を除去した後、パッシベーション層ＰＡＳ２を成膜することで、当該パッシベーション層ＰＡＳ２上に形成される電極の凹溝ＡＬとなる部分に凹溝が形成される。この上に電極を成膜し、パターニングすることで前記した凹溝ＡＬを有する電極を得ることができる。
【００４０】
また、上記した凹溝ＡＬをパッシベーション層ＰＡＳ２に形成する方法の他の一つとして、レジスト塗布後の露光時に当該パッシベーション層ＰＡＳ上に形成される電極の凹溝ＡＬとなる部分をハーフ露光する。その後、エッチング加工を施すことで、ハーフ露光された部分のパッシベーション層ＰＡＳが周辺部分よりも多く除去されて当該パッシベーション層ＰＡＳ上に凹溝が形成される。この上に電極を成膜し、パターニングすることで前記した凹溝ＡＬを有する電極を得ることができる。
【００４１】
図１４は本発明により電極に凹溝を形成する場合の効果を前記した「特許文献１」に開示された凸状の絶縁層上に凸状の画素電極を形成する従来技術と比較した説明図である。図１４（Ａ）は従来技術の電極形成プロセスを示し、図１４（Ｂ）は本発明の電極形成プロセスを示す。
【００４２】
まず、図１４（Ａ）において、基板ＳＵＢ上に絶縁層ＩＮＳを塗布する（Ａ−１）。この上にレジストを塗布し、マスクを用いて所定のパターンに露光し、現像してレジストパターンＲＧ１を形成する（Ａ−２）。これをエッチング処理して絶縁層ＩＮＳを凸状にパターニングする（Ａ−３）。絶縁層ＩＮＳを凸状にエッチング加工する際、当該加工量が多いため、レジストの残渣ＲＧＲが多発する。この上に電極ＥＤとなる導電膜ＥＤＦを成膜し（Ａ−４）、さらにその上に電極のパターニングのためのレジストＲＧ２を塗布する。このとき、レジスト残渣ＲＧＲの存在で電極となる導電膜ＥＤＦに急峻な段差が発生し、レジストＲＧ２が正常に塗布されずに、導電膜ＥＤＦが露呈した部分が発生する。その後、マスクを用いて電極パターンに露光し、現像する（Ａ−５）。これをエッチング処理して電極ＥＤを形成する（Ａ−６）。
【００４３】
しかし、レジストＲＧ２から露呈した部分にエッチング液が入り込むため、当該部分が段切れ状態となったり、また断線に至らなくても多数の穴明きは発生する。これにより、当該電極がドレイン線ＤＬ上にある対向電極ＣＴに生じると、不要電界が漏れ出し、シールド効果が低下する。また、穴明き部分では電界が発生しないため電界強度が不足し、所要の電界を得るための駆動電圧が上昇する。そして、このような現象が表示領域の面内で不均一に生じるため、当該面内での駆動電圧がバラバラになって、面内輝度がばらついてざらついた画面や輝度ムラをもたらす。
【００４４】
一方、図１４（Ｂ）に示した本発明のプロセスは、先ず基板ＳＵＢ上に絶縁層ＩＮＳを塗布する（Ｂ−１）。この上にレジストを塗布し、電極ＥＤの凹溝となる部分のレジストをハーフ露光し、現像して薄い部分をもつレジストパターンＲＧ１を形成する（Ｂ−２）。これをエッチング処理することで絶縁層ＩＮＳの薄い部分に凹溝状部分ＡＬＡを形成（Ｂ−３）。この上に電極ＥＤとなる導電膜ＥＤＦを成膜し（Ｂ−４）、さらにその上に電極のパターニングのためのレジストＲＧ２を塗布し、レジストＲＧ２を所要の電極パターンにパターニングする（Ｂ−５）。パターニングしたレジストＲＧ２をマスクとして導電膜ＥＤＦをエッチング加工し、凹溝ＡＬを有する電極ＥＤを形成する（Ｂ−６）。
【００４５】
本発明の電極形成プロセスによれば、電極形成時の絶縁層や導電膜に従来プロセスのような段差が少なく、段切れや穴明きの発生を抑制して凹溝をもった電極を正確に形成することができる。
【００４６】
【発明の効果】
以上説明したように、本発明によれば、表示領域に形成されるドレイン線等からの漏洩電界を効果的にシールドし、液晶層に印加される電界に対して当該ドレイン線等からの漏洩電界の影響を抑制することができ、スメア等の表示不良を防止した高信頼性かつ高品質の液晶表示装置を得ることができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の第１実施例の説明図である。
【図２】対向電極に凹溝を設けた場合のシールド効果の説明図である。
【図３】対向電極に凹溝を設けない平板のままとした場合のシールド効果の説明図である。
【図４】対向電極に凹溝を設けた場合と設けない平板のままとした場合の対向電極近傍における電界強度の測定例の説明図である。
【図５】対向電極に凹溝を設けた場合と設けない平板のままとした場合の対向電極近傍における電位の測定例の説明図である。
【図６】本発明による液晶表示装置の第２実施例の説明図である。
【図７】本発明による液晶表示装置の第３実施例の説明図である。
【図８】本発明による液晶表示装置の第４実施例の説明図である。
【図９】本発明による液晶表示装置の第５実施例の説明図である。
【図１０】本発明による液晶表示装置の第６実施例の説明図である。
【図１１】本発明による液晶表示装置の第７実施例を説明する模式図である。
【図１２】本発明による液晶表示装置の第９実施例を説明する模式図である。
【図１３】電極に凹溝を形成する方法の一つを説明する模式図である。
【図１４】本発明により電極に凹溝を形成する場合の効果を従来技術と比較した説明図である。
【符号の説明】
ＳＵＢ１・・・・絶縁基板（アクティブ・マトリクス基板）、ＧＬ・・・・ゲート線、ＤＬドレイン線、ＣＬ・・・・対向電極線、ＴＦＴ・・・・薄膜トランジスタ、ａ−Ｓｉ・・・・半導体層、ＳＤ１・・・・ドレイン電極、ＳＤ２・・・・ソース電極、ＰＸ・・・・画素電極、ＣＴ・・・・対向電極、ＢＭ・・・・ブラックマトリクス、ＧＩ・・・・ゲート絶縁層、ＰＡＳ１，ＰＡＳ２・・・・絶縁層（パッシベーション層）、ＡＬ・・・・凹溝。
【発明の属する技術分野】
本発明は、表示装置に係り、特に画素毎にスイッチング素子をマトリクス配置した基板を備えたアクティブ・マトリクス型の液晶表示装置に関する。
【０００２】
【従来の技術】
アクティブ・マトリクス型の液晶表示装置は、ガラス等の絶縁基板上に薄膜トランジスタ（以下、ＴＦＴとも称する）に代表されるスイッチング素子をマトリクス配置し、各画素をスイッチング素子で選択することで映像（あるいは画像とも称する）を表示するものである。
【０００３】
すなわち、液晶表示装置は、基本的には二枚の基板の一方をアクティブ・マトリクス基板とし、カラーフィルタを形成した他方の基板の間に液晶層を挟持し、この液晶層に画素の階調に応じた電界を印加してその分子配向を制御することで液晶層を通過する光の量を調整する、所謂光シャッター動作を利用した表示原理に基づくものである。そして、その視野角を拡大する方式として、液晶層に印加する電界の方向が基板面に対して略平行に印加する横電界方式（ＩＰＳとも称する）の液晶表示装置が開発された。
【０００４】
ＩＰＳ方式の液晶表示装置では、アクティブ・マトリクス基板上に互いに交差するゲート線（走査信号線）とドレイン線（データ信号線あるいは映像信号線とも称する）の各交差部分にＴＦＴを備えている。そして、このＴＦＴで駆動される画素電極と液晶層を介して対峙する対向電極をアクティブ・マトリクス基板上に並設し、上記した基板面に対して略平行な電界を発生させ、この電界で液晶層の分子の配向方向を制御する。この種の液晶表示装置を開示したものとしては、例えば特開平９−２５８２６５号公報を挙げることができる。
【０００５】
【特許文献１】
特開平９−２５８２６５号公報
【０００６】
【発明が解決しようとする課題】
しかし、この種の液晶表示装置では、アクティブ・マトリクス基板上の配線が複雑であり、アクティブ・マトリクス基板上に形成したドレイン線と略方向に対向電極や画素電極が形成され、ドレイン線上に対向電極の一部が重畳して形成され、またゲート線や対向電極線などとも重畳して各種電極が形成される。そのため、ドレインやゲート線、その他の配線や電極からの漏洩電界が画素電極や対向電極などの電位に影響を及ぼし、液晶層に印加される電界を乱して表示品質を劣化させることがある。また、上記ドレイン線やゲート線あるいは対向電や画素電極などの多数の配線をアクティブ・マトリクス基板上に形成するため、薄膜で形成される上層電極に断線が発生し易い。
【０００７】
「特許文献１」には、ドレイン線の上方に絶縁層を介して当該ドレイン線を覆うように凸状の対向電極を形成すると共に、凸状の絶縁層上に凸状の画素電極を形成し、当該各凸状の対向電極と画素の間に基板と平行な方向の電界、すなわち横電界を形成したものが開示されている。この構造により、ドレイン線が対向電極で遮蔽されることで当該ドレイン線からの漏洩電界が画素電極に影響するのが抑制される。しかし、このような凸状電極は、その形状が凸状であるため、特に成膜時の異物起因で薄膜である対向電極や画素電極に断線、所謂段切れが発生易く、表示不良の原因となり易い。
【０００８】
本発明の目的は、ドレイン線等の上方に段切れのない形状で対向電極を形成し、ドレイン線等からの漏洩電界を遮蔽することで表示不良を抑制したアクティブ・マトリクス基板を備えた液晶表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の液晶表示装置は、互いに交差する多数のゲート線および多数のドレイン線と、前記ゲート線とドレイン線の各交差部分にマトリクス状に形成したスイッチング素子と、前記スイッチング素子で駆動される画素電極と、前記画素電極との間の電界により液晶を駆動する対向電極を形成したアクティブ・マトリクス基板と、液晶層を介して対向する他方の基板とを具備しており、
前記対向電極は、前記ドレイン線の上方に絶縁層を介して前記ドレイン線に重畳し、該ドレイン線より幅広の領域を有し、該対向電極は、その端縁と前記ドレイン線との間に、その延在方向に沿って窪んだ凹溝を設けている。
【００１０】
また、本発明の前記凹部は、前記ドレイン線の両側に設けることができ、対向電極は、その端縁と前記ゲート線との間に、その延在方向に沿って窪んだ凹溝を有している。
【００１１】
また、本発明の液晶表示装置では、前記ゲート線と近接して配置された対向電極線を有し、前記凹溝は前記ゲート線に対し、前記画素電極の側に有し、前記ゲート線に対し前記画素電極と反対側は前記対向電極と前記対向電極線が重畳する構成とすることができる。
【００１２】
また、本発明の液晶表示装置は、前記ドレイン線の下層に、前記対向電極の前記凹溝の下側に位置付けられたシールド電極を設けることができ、前記シールド電極を前記対向電極線に接続する構成とすることができる。
【００１３】
また、本発明の液晶表示装置では、互いに交差する多数のゲート線および多数のドレイン線と、前記ゲート線とドレイン線の各交差部分にマトリクス状に形成したスイッチング素子と、前記スイッチング素子で駆動される画素電極と、前記画素電極との間の電界により液晶を駆動する対向電極を形成したアクティブ・マトリクス基板と、液晶層を介して対向する他方の基板とを具備しており、
前記画素電極あるいは前記対向電極の一方または双方の電極の延在方向に沿って下層側に窪んだ凹溝を設けている。
【００１４】
また、本発明は、前記凹溝を有する前記画素電極あるいは前記対向電極の一方または双方の電極の上に配向膜を有し、前記配向膜の前記凹溝の中央部分での膜厚を前記電極の平坦端部分より厚くすることができる。
【００１５】
また、本発明では、前記凹溝を有する前記電極が、前記ドレイン電極の上層に形成された絶縁層を介して形成されており、前記凹溝は前記ドレイン電極と前記電極の間に有し、かつ前記電極の上に配向膜を有し、前記配向膜の前記凹溝の中央部分での膜厚を前記電極の端部より厚く形成した。さらに、前記電極を透明電極として、ノーマブラックモードで表示を行うように構成することができる。
【００１６】
上記本発明の各構成としたことにより、ドレイン線等からの漏洩電界がシールドされ、液晶層に印加される電界に対してドレイン線等からの漏洩電界の影響を抑制することができ、スメア等の表示不良が防止される。また、「特許文献１」における凸部の形成ではないため、電極を構成する薄膜の断線を防止でき、高信頼性かつ高品質の液晶表示装置を得ることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。図１は本発明による液晶表示装置の第１実施例の説明図であり、図１（ａ）はアクティブ・マトリクス基板を図示しないカラーフィルタ基板側からみた一画素付近の平面図、図１（ｂ）は図１（ａ）のＡ−Ａ’線に沿った模式断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ’線に沿った模式断面図、図１（ｄ）は図１（ａ）のＣ−Ｃ’線に沿った模式断面図を示す。この液晶表示装置の一画素は、ガラス等の絶縁基板ＳＵＢ１上に複数のゲート線ＧＬ、ゲート線ＧＬと交差する多数のドレイン線ＤＬ、ゲート線ＧＬと平行な対向電極線ＣＬが形成されている。ゲート線ＧＬとドレイン線ＤＬの交差部分に薄膜トランジスタＴＦＴが設けられている。薄膜トランジスタＴＦＴはゲート線ＧＬをゲート電極とし、この上に形成された半導体層ａ−Ｓｉにドレイン線ＤＬから延びるドレイン電極ＳＤ１とソース電極ＳＤ２が形成されている。画素電極ＰＸと対向電極ＣＴはＩＴＯ等の透明導電膜である。
【００１８】
図１（ａ）に点線で示したブラックマトリクスＢＭは、ここではカラーフィルタ基板側にあり、ゲート線ＧＬと対向電極線ＣＬを隠すように配置されており、このブラックマトリクスＢＭで形成される開口が画素領域となっている。画素電極ＰＸは薄膜トランジスタＴＦＴのソース電極ＳＤ２にスルーホールＴＨ１で接続されて画素領域に配置されていいる。一方、対向電極線ＣＬは絶縁基板ＳＵＢ１の最下層に設けられており、図示しないスルーホールで対向電極ＣＴに接続されている。対向電極ＣＴは各画素の周囲と画素領域に配置されており、画素領域では細い電極形状に形成され、ドレイン線ＤＬとゲート線ＧＬおよび対向電極線ＣＬの部分では比較的幅広となっている。各配線、電極の積み重ねはゲート絶縁層ＧＩ、絶縁層ＰＡＳ１，ＰＡＳ２を介して構成されている。各絶縁層は図１（ｂ）乃至（ｄ）に示したとおりである。絶縁層ＰＡＳ１，ＰＡＳ２を以下ではパッシベーション層と称する。
【００１９】
本実施例では、ドレイン線ＤＬの上方における対向電極ＣＴは絶縁基板ＳＵＢ１の基板面方向の幅が前記ドレイン線ＤＬの幅よりより幅広とされ、ドレイン線ＤＬの上方にパッシベーション層ＰＡＳ１，ＰＡＳ２を介してドレイン線ＤＬに沿って平行に重畳している。そして、対向電極ＣＴの延在方向端縁とドレイン線ＤＬとの間に、当該ドレイン線ＤＬの側で、かつその延在方向に沿って窪んだ凹溝ＡＬが形成されている。本実施例では、凹溝ＡＬをドレイン線ＤＬに関して両側に設けているが、片側であっても本発明の実用上の効果を得ることができる。
【００２０】
図２は対向電極に凹溝を設けた場合のシールド効果の説明図である。また図３は対向電極に凹溝を設けない平板のままとした場合のシールド効果の説明図である。図２に示したように、対向電極に凹溝を設けた場合のドレイン線ＤＬの電界分布は図示したようになり、凹溝を設けない平板のままの場合は図３に示したようになる。なお、図２および図３における参照符号ＳＵＢ２はカラーフィルタ基板を構成するガラス等の透明基板、ＣＦはカラーフィルタ、ＬＣは液晶層を示す。ここでは、アクティブ・マトリクス基板やカラーフィルタ基板の液晶層ＬＣとの境界に設ける配向膜は図示を省略してある。また、パッシベーション層は一層として示す。
【００２１】
図４は対向電極に凹溝を設けた場合と設けない平板のままとした場合の対向電極近傍における電界強度の測定例の説明図である。図４中、参照符号Ｗは対向電極の幅に相当し、黒丸の曲線は対向電極に凹溝を設けた場合、白三角の曲線は対向電極に凹溝を設けない場合を示す。
【００２２】
図５は対向電極に凹溝を設けた場合と設けない平板のままとした場合の対向電極近傍における電位の測定例の説明図である。図５中、参照符号Ｗは対向電極の幅に相当し、黒丸の曲線は対向電極に凹溝を設けた場合、白三角の曲線は対向電極に凹溝を設けない場合を示す。
【００２３】
図２乃至図５を比較して分かるように、対向電極ＣＴに設けた凹溝により、ドレイン線ＤＬの端部での電界は下方に押し下げられている。したがって、ドレイン線ＤＬから画素電極ＰＸへの電界の漏洩が抑制される。
【００２４】
本実施例により、ドレイン線ＤＬからの漏洩電界が対向電極ＣＴでシールドされ、またドレイン線ＤＬに近接する凹溝を設けたことで対向電極ＣＴとドレイン電極ＤＬの実質距離が短縮されるため、平板状の対向電極よりも液晶層に印加される電界に対してドレイン線ＤＬからの漏洩電界の影響をより抑制することができ、スメア等の表示不良が防止され、高信頼性かつ高品質の液晶表示装置を得ることができる。
【００２５】
図６は本発明による液晶表示装置の第２実施例の説明図であり、図６（ａ）はアクティブ・マトリクス基板を図示しないカラーフィルタ基板側からみた一画素付近の平面図、図６（ｂ）は図６（ａ）のＡ−Ａ’線に沿った模式断面図、図６（ｃ）は図６（ａ）のＢ−Ｂ’線に沿った模式断面図を示す。図中の参照符号は図１と同様である。本実施例では、図１の構成に加えてゲート線ＧＬの上方における対向電極ＣＴのアクティブ・マトリクス基板の基板面方向の幅をゲート線ＧＬの幅よりより幅広くした。対向電極ＣＴは、ゲート線ＧＬの上方に、絶縁層ＧＩ、パッシベーション層ＰＡＳ１，ＰＡＳ２を介してドレイン線ＤＬに沿い、アクティブ・マトリクス基板の基板面と平行に重畳している。そして、対向電極ＣＴの延在方向端縁とゲート線ＣＴとの間に、当該ゲート線ＧＴの側、かつその延在方向に沿って窪んだ凹溝ＡＬを設けた。本実施例は、凹溝ＡＬをゲート線ＧＬの画素電極ＰＸ側にのみ形成した。また、ゲート線ＧＬの画素電極ＰＸと反対側を対向電極線ＣＬと重畳させた。
【００２６】
本実施例により、ゲート線ＧＬからの漏洩電界もシールドできる。なお、ゲート線ＧＬの画素電極ＰＸと反対側を対向電極線ＣＬと重畳させたことでドレイン線ＤＬとゲート線ＧＬの漏洩電界はシールドされ、高信頼性かつ高品質の液晶表示装置を得ることができる。
【００２７】
図７は本発明による液晶表示装置の第３実施例の説明図であり、図７（ａ）はアクティブ・マトリクス基板を図示しないカラーフィルタ基板側からみた一画素付近の平面図、図７（ｂ）は図７（ａ）のＡ−Ａ’線に沿った模式断面図、図７（ｃ）は図７（ａ）のＢ−Ｂ’線に沿った模式断面図を示す。図中の参照符号は図１、図６と同様である。本実施例では、図６の構成に加えてドレイン線ＤＬの下層かつ対向電極ＣＴの凹溝ＡＬの下側の位置沿って一対のシールド電極ＳＥを設けた。また、このシールド電極ＳＥを共通電極線ＣＬに接続した。
【００２８】
本実施例により、この凹溝ＡＬで対向電極電位面が形成され、ドレイン線ＤＬからの漏洩電界がさらに良好にシールドされ、高信頼性かつ高品質の液晶表示装置を得ることができる。
【００２９】
図８は本発明による液晶表示装置の第４実施例の説明図であり、図８（ａ）はアクティブ・マトリクス基板を図示しないカラーフィルタ基板側からみた一画素付近の平面図、図８（ｂ）は図８（ａ）のＡ−Ａ’線に沿った模式断面図を示す。図中の参照符号は図１、図６、図７と同様である。本実施例では、画素電極ＰＸに凹溝ＡＬを形成した。なお、図８では図示した二本の画素電極の一方にのみ凹溝ＡＬを形成してあるが、二本の画素電極の双方（三本以上の画素電極がある場合は、その全ての画素電極）に同様の凹溝を設けることもできる。
【００３０】
画素電極は細い電極であり、下層のパッシベーション層ＰＡＳ２との接触面積小さいことから、製造工程中に剥がれ易く、歩留りを低下させる原因の一つとなっている。このような細い電極に凹溝を形成することで下層のパッシベーション層との接触面積が増大し、剥がれを抑制し、歩留りを向上することができる。他の効果は前記各実施例と同様である。
【００３１】
図９は本発明による液晶表示装置の第５実施例の説明図である。図中、前記各実施例と同一機能部分には同一参照符号を付してある。本実施例では、画素電極ＰＸと、この画素電極と同様な細い電極である画素中にある対向電極ＣＴにも凹溝ＡＬを形成した。他の効果は第４実施例と同様である。
【００３２】
図１０は本発明による液晶表示装置の第６実施例の説明図である。図中、前記各実施例と同一機能部分には同一参照符号を付してある。本実施例では、画素電極ＰＸとドレイン線に近接する対向電極にも図１と同様の凹溝ＡＬを形成したものである。なお、図１０では図示した二本の画素電極の一方にのみ凹溝ＡＬを形成してあるが、二本の画素電極の双方（三本以上の画素電極がある場合は、その全ての画素電極）に同様の凹溝を設けることもできる。本実施例の効果は第１実施例および第４、第５実施例と同様である。また、図８乃至図１０の構成を組み合わせることもできる。
【００３３】
図１１は本発明による液晶表示装置の第７実施例を説明する模式図であり、図１１（ａ）はパッシベーション層ＰＡＳ上に形成された電極ＥＤとこの電極ＥＤ上に形成された配向膜ＯＲＩを示す。なお、電極ＥＤは前記実施例における画素電極ＰＸ、対向電極ＣＴの何れかである。また、図１１（ｂ）は画素領域における画素電極ＰＸと対向電極ＣＴの間に形成される電界の説明図である。配向膜ＯＲＩには液晶層ＬＣが接している。配向膜ＯＲＩは誘電体である樹脂材料の塗布で形成される。前記本発明の各実施例で説明した電極ＥＤ（ＰＸ，ＣＴ）の上を覆って形成される配向膜ＯＲＩの膜厚は、電極ＥＤ（ＰＸ，ＣＴ）に有する凹溝ＡＬがある中央部分で厚く（膜厚ｔ２）、当該電極ＥＤ（ＰＸ，ＣＴ）が無い平坦部分で薄く（ｔ１）なっている。
【００３４】
ＩＰＳ方式の液晶表示装置では、アクティブ・マトリクス基板上の基板面と平行又は略平行に電界を形成して液晶層の分子配向を制御する。図１１（ｂ）に示したように、一方の電極ＥＤが画素電極ＰＸで、他方の電極ＥＤが画素電極ＰＸの両側に配置される対向電極ＣＴである場合に、隣接する画素電極ＰＸと対向電極ＣＴの間に横方向の電界ＨＦが形成され、これが液晶層ＬＣに作用することでＩＰＳ方式の表示動作が実現する。しかし、画素電極ＰＸの中央部分では縦方向の電界ＶＦが生じる。この縦方向の電界ＶＦは横方向の電界ＨＦの擾乱を招き、光漏れの原因となってコントラスト比を低下させる。
【００３５】
図１１（ａ）に示したように、画素電極ＰＸに凹溝ＡＬを設けることで縦方向の電界ＶＦは誘電体の配向膜で損失が起こる。したがって、膜厚の大なる凹溝付近での電界損失は大きく、平坦部分では小さい。そのため、本実施例により、横方向の電界ＨＦの擾乱を招く縦方向の電界ＶＦの強度が低減し、光漏れが抑制されてコントラスト比の低下が少なくなる。
【００３６】
また、本発明の第８実施例として、凹溝を有する電極ＥＤをドレイン電極ＤＬの上層に形成された絶縁層を介して形成された対向電極ＣＴとし、凹溝ＡＬをドレイン電極ＤＬの電極端と対向電極ＣＴお画素電極ＰＸ側の電極端の間に形成することで、図１１（ｂ）と同様の効果を得ることができる。
【００３７】
第７実施例と第８実施例における画素電極ＰＸと対向電極ＣＴをＩＴＯ等の透明導電膜で形成することで、ノーマリブラックモードの液晶表示が得られる。このとき、第７実施例および／または第８実施例の構成とすることで前記光漏れの抑制によるコントラスト比の低下効果が顕著となる。
【００３８】
図１２は本発明による液晶表示装置の第９実施例を説明する模式図である。本実施例では、前記図１１で説明した電極ＥＤの凹溝ＡＬの部分に金属層ＭＬを積層し、その上に配向膜ＯＲＩを形成した。本実施例により、凹溝部分すなわち電極ＥＤの中央部分における縦方向の電界に起因する前記光漏れを直接遮光でき、さらにコントラスト比を向上することができる。
【００３９】
図１３は電極に凹溝を形成する方法の一つを説明する模式図である。図１３に示したように、例えばパッシベーション層ＰＡＳ２の下層にあるパッシベーション層ＰＡＳ１の上記凹溝形成部分に相当する一部を除去した後、パッシベーション層ＰＡＳ２を成膜することで、当該パッシベーション層ＰＡＳ２上に形成される電極の凹溝ＡＬとなる部分に凹溝が形成される。この上に電極を成膜し、パターニングすることで前記した凹溝ＡＬを有する電極を得ることができる。
【００４０】
また、上記した凹溝ＡＬをパッシベーション層ＰＡＳ２に形成する方法の他の一つとして、レジスト塗布後の露光時に当該パッシベーション層ＰＡＳ上に形成される電極の凹溝ＡＬとなる部分をハーフ露光する。その後、エッチング加工を施すことで、ハーフ露光された部分のパッシベーション層ＰＡＳが周辺部分よりも多く除去されて当該パッシベーション層ＰＡＳ上に凹溝が形成される。この上に電極を成膜し、パターニングすることで前記した凹溝ＡＬを有する電極を得ることができる。
【００４１】
図１４は本発明により電極に凹溝を形成する場合の効果を前記した「特許文献１」に開示された凸状の絶縁層上に凸状の画素電極を形成する従来技術と比較した説明図である。図１４（Ａ）は従来技術の電極形成プロセスを示し、図１４（Ｂ）は本発明の電極形成プロセスを示す。
【００４２】
まず、図１４（Ａ）において、基板ＳＵＢ上に絶縁層ＩＮＳを塗布する（Ａ−１）。この上にレジストを塗布し、マスクを用いて所定のパターンに露光し、現像してレジストパターンＲＧ１を形成する（Ａ−２）。これをエッチング処理して絶縁層ＩＮＳを凸状にパターニングする（Ａ−３）。絶縁層ＩＮＳを凸状にエッチング加工する際、当該加工量が多いため、レジストの残渣ＲＧＲが多発する。この上に電極ＥＤとなる導電膜ＥＤＦを成膜し（Ａ−４）、さらにその上に電極のパターニングのためのレジストＲＧ２を塗布する。このとき、レジスト残渣ＲＧＲの存在で電極となる導電膜ＥＤＦに急峻な段差が発生し、レジストＲＧ２が正常に塗布されずに、導電膜ＥＤＦが露呈した部分が発生する。その後、マスクを用いて電極パターンに露光し、現像する（Ａ−５）。これをエッチング処理して電極ＥＤを形成する（Ａ−６）。
【００４３】
しかし、レジストＲＧ２から露呈した部分にエッチング液が入り込むため、当該部分が段切れ状態となったり、また断線に至らなくても多数の穴明きは発生する。これにより、当該電極がドレイン線ＤＬ上にある対向電極ＣＴに生じると、不要電界が漏れ出し、シールド効果が低下する。また、穴明き部分では電界が発生しないため電界強度が不足し、所要の電界を得るための駆動電圧が上昇する。そして、このような現象が表示領域の面内で不均一に生じるため、当該面内での駆動電圧がバラバラになって、面内輝度がばらついてざらついた画面や輝度ムラをもたらす。
【００４４】
一方、図１４（Ｂ）に示した本発明のプロセスは、先ず基板ＳＵＢ上に絶縁層ＩＮＳを塗布する（Ｂ−１）。この上にレジストを塗布し、電極ＥＤの凹溝となる部分のレジストをハーフ露光し、現像して薄い部分をもつレジストパターンＲＧ１を形成する（Ｂ−２）。これをエッチング処理することで絶縁層ＩＮＳの薄い部分に凹溝状部分ＡＬＡを形成（Ｂ−３）。この上に電極ＥＤとなる導電膜ＥＤＦを成膜し（Ｂ−４）、さらにその上に電極のパターニングのためのレジストＲＧ２を塗布し、レジストＲＧ２を所要の電極パターンにパターニングする（Ｂ−５）。パターニングしたレジストＲＧ２をマスクとして導電膜ＥＤＦをエッチング加工し、凹溝ＡＬを有する電極ＥＤを形成する（Ｂ−６）。
【００４５】
本発明の電極形成プロセスによれば、電極形成時の絶縁層や導電膜に従来プロセスのような段差が少なく、段切れや穴明きの発生を抑制して凹溝をもった電極を正確に形成することができる。
【００４６】
【発明の効果】
以上説明したように、本発明によれば、表示領域に形成されるドレイン線等からの漏洩電界を効果的にシールドし、液晶層に印加される電界に対して当該ドレイン線等からの漏洩電界の影響を抑制することができ、スメア等の表示不良を防止した高信頼性かつ高品質の液晶表示装置を得ることができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の第１実施例の説明図である。
【図２】対向電極に凹溝を設けた場合のシールド効果の説明図である。
【図３】対向電極に凹溝を設けない平板のままとした場合のシールド効果の説明図である。
【図４】対向電極に凹溝を設けた場合と設けない平板のままとした場合の対向電極近傍における電界強度の測定例の説明図である。
【図５】対向電極に凹溝を設けた場合と設けない平板のままとした場合の対向電極近傍における電位の測定例の説明図である。
【図６】本発明による液晶表示装置の第２実施例の説明図である。
【図７】本発明による液晶表示装置の第３実施例の説明図である。
【図８】本発明による液晶表示装置の第４実施例の説明図である。
【図９】本発明による液晶表示装置の第５実施例の説明図である。
【図１０】本発明による液晶表示装置の第６実施例の説明図である。
【図１１】本発明による液晶表示装置の第７実施例を説明する模式図である。
【図１２】本発明による液晶表示装置の第９実施例を説明する模式図である。
【図１３】電極に凹溝を形成する方法の一つを説明する模式図である。
【図１４】本発明により電極に凹溝を形成する場合の効果を従来技術と比較した説明図である。
【符号の説明】
ＳＵＢ１・・・・絶縁基板（アクティブ・マトリクス基板）、ＧＬ・・・・ゲート線、ＤＬドレイン線、ＣＬ・・・・対向電極線、ＴＦＴ・・・・薄膜トランジスタ、ａ−Ｓｉ・・・・半導体層、ＳＤ１・・・・ドレイン電極、ＳＤ２・・・・ソース電極、ＰＸ・・・・画素電極、ＣＴ・・・・対向電極、ＢＭ・・・・ブラックマトリクス、ＧＩ・・・・ゲート絶縁層、ＰＡＳ１，ＰＡＳ２・・・・絶縁層（パッシベーション層）、ＡＬ・・・・凹溝。
Claims (11)
- 互いに交差する多数のゲート線および多数のドレイン線と、前記ゲート線とドレイン線はマトリクス状に交差して画素領域を形成し、前記ゲート線とドレイン線の各交差部分に形成したスイッチング素子と、前記スイッチング素子で駆動される画素電極と、前記画素電極との間の電界により液晶を駆動する対向電極を形成したアクティブ・マトリクス基板と、液晶層を介して対向する他方の基板とを具備した液晶表示装置であって、
前記対向電極は、前記ドレイン線の上方に絶縁層を介して前記ドレイン線に重畳し、該ドレイン線より幅広の領域を有し、
該対向電極および前記絶縁層は、前記対向電極の端縁と前記ドレイン線に重畳している位置との間に、その延在方向に沿って窪んだ凹溝を有し、該凹溝形成領域においても前記絶縁層は形成されることを特徴とする液晶表示装置。 - 前記凹溝は、前記ドレイン線の両側に有することを特徴とする請求項１に記載の液晶表示装置。
- 互いに交差する多数のゲート線および多数のドレイン線と、前記ゲート線とドレイン線はマトリクス状に交差して画素領域を形成し、前記ゲート線とドレイン線の各交差部分に形成したスイッチング素子と、前記スイッチング素子で駆動される画素電極と、前記画素電極との間の電界により液晶を駆動する対向電極を形成したアクティブ・マトリクス基板と、液晶層を介して対向する他方の基板とを具備した液晶表示装置であって、
前記対向電極は、前記ゲート線の上方に絶縁層を介して前記ゲート線に重畳し、該ゲート線より幅広の領域を有し、
該対向電極および前記絶縁層は、前記対向電極の端縁と前記ゲート線に重畳している位置との間に、その延在方向に沿って窪んだ凹溝を有し、該凹溝形成領域においても前記絶縁層は形成されることを特徴とする液晶表示装置。 - 前記ゲート線の延在方向に沿って配置された対向電極線を有し、且つ、前記対向電極線は、前記凹溝が形成されていない前記ゲート線に隣接して配置されることを特徴とする請求項３に記載の液晶表示装置。
- 前記ドレイン線が形成された層の下層に、前記対向電極の前記凹溝と重複する位置に位置付けられたシールド電極を有することを特徴とする請求項１または３に記載の液晶表示装置。
- 前記ゲート線の延在方向に沿って配置された対向電極線を有し、前記シールド電極は前記対向電極線に接続していることを特徴とする請求項５に記載の液晶表示装置。
- 互いに交差する多数のゲート線および多数のドレイン線と、前記ゲート線とドレイン線はマトリクス状に交差して画素領域を形成し、前記ゲート線とドレイン線の各交差部分に形成したスイッチング素子と、前記スイッチング素子で駆動される画素電極と、前記画素電極との間の電界により液晶を駆動する対向電極を形成したアクティブ・マトリクス基板と、液晶層を介して対向する他方の基板とを具備した液晶表示装置であって、
前記画素領域内の前記画素電極あるいは前記対向電極は線状形状を有し、前記画素電極あるいは前記対向電極は、一方または双方の電極の延在方向に沿って前記アクティブ・マトリクス基板側に窪んだ凹溝を有することを特徴とする液晶表示装置。 - 前記凹溝を有する前記画素電極あるいは前記対向電極の一方または双方の電極の上に配向膜を有し、前記配向膜の前記凹溝の中央部分での膜厚が前記電極の平坦端部分より厚いことを特徴とする請求項７に記載の液晶表示装置。
- 前記凹溝を有する前記電極は、前記ドレイン線の上層に形成された絶縁層を介して形成されており、前記凹溝は前記ドレイン線と前記電極の間に形成され、かつ前記電極の上に配向膜を有し、前記配向膜の前記凹溝の中央部分での膜厚が前記電極の端部より厚いことを特徴とする請求項７に記載の液晶表示装置。
- 前記電極が透明電極であり、ノーマブラックモードで表示を行うことを特徴とする請求項７に記載の液晶表示装置。
- 前記凹溝と前記配向膜の間に金属層を有することを特徴とする請求項１０に記載の液晶表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003060971A JP4299025B2 (ja) | 2003-03-07 | 2003-03-07 | 液晶表示装置 |
| US10/781,896 US7327427B2 (en) | 2003-03-07 | 2004-02-20 | Liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003060971A JP4299025B2 (ja) | 2003-03-07 | 2003-03-07 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004271784A JP2004271784A (ja) | 2004-09-30 |
| JP4299025B2 true JP4299025B2 (ja) | 2009-07-22 |
Family
ID=32923624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003060971A Expired - Fee Related JP4299025B2 (ja) | 2003-03-07 | 2003-03-07 | 液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7327427B2 (ja) |
| JP (1) | JP4299025B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100679096B1 (ko) * | 1999-12-30 | 2007-02-05 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 |
| JP4194362B2 (ja) * | 2002-12-19 | 2008-12-10 | 奇美電子股▲ふん▼有限公司 | 液晶表示セルおよび液晶ディスプレイ |
| JP4299025B2 (ja) * | 2003-03-07 | 2009-07-22 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| JP4981380B2 (ja) * | 2006-08-01 | 2012-07-18 | 株式会社ジャパンディスプレイイースト | 液晶表示装置 |
| JP2008065300A (ja) * | 2006-08-11 | 2008-03-21 | Nec Lcd Technologies Ltd | 液晶表示装置 |
| JP5713204B2 (ja) * | 2006-08-11 | 2015-05-07 | Ｎｌｔテクノロジー株式会社 | 液晶表示装置 |
| JP5172508B2 (ja) * | 2008-07-09 | 2013-03-27 | 株式会社ジャパンディスプレイセントラル | 液晶表示装置 |
| JP5875001B2 (ja) | 2012-03-14 | 2016-03-02 | Ｎｌｔテクノロジー株式会社 | 横電界方式の液晶表示装置 |
| JP6093577B2 (ja) * | 2013-01-15 | 2017-03-08 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5852485A (en) | 1996-02-27 | 1998-12-22 | Sharp Kabushiki Kaisha | Liquid crystal display device and method for producing the same |
| TWI272557B (en) * | 1997-06-12 | 2007-02-01 | Sharp Kk | Liquid crystal display device |
| JP4085170B2 (ja) * | 2002-06-06 | 2008-05-14 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| JP4299025B2 (ja) * | 2003-03-07 | 2009-07-22 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
-
2003
- 2003-03-07 JP JP2003060971A patent/JP4299025B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-20 US US10/781,896 patent/US7327427B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004271784A (ja) | 2004-09-30 |
| US20040174482A1 (en) | 2004-09-09 |
| US7327427B2 (en) | 2008-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4755168B2 (ja) | フリンジフィールド型液晶表示パネル及びその製造方法 | |
| US7557886B2 (en) | Liquid crystal display device and method of fabricating the same | |
| KR100422567B1 (ko) | 액정표시장치 | |
| US10379411B2 (en) | Liquid crystal display panel and liquid crystal display device | |
| JP3312101B2 (ja) | 液晶表示装置 | |
| US20150062451A1 (en) | Liquid crystal display device | |
| JP6278633B2 (ja) | 薄膜トランジスタアレイ基板およびその製造方法、並びに、液晶表示装置およびその製造方法 | |
| JP2008501127A (ja) | 表示装置用基板、その修正方法、表示装置の修正方法及び液晶表示装置 | |
| JP2010054980A (ja) | 液晶表示装置 | |
| KR20000048089A (ko) | 액정 표시 장치 | |
| JP2010181785A (ja) | 液晶表示装置 | |
| US11914253B2 (en) | Array substrate and manufacturing method thereof, display panel | |
| JP4299025B2 (ja) | 液晶表示装置 | |
| US9733532B2 (en) | Display device and method of manufacturing thin film transistor | |
| TWI439774B (zh) | Liquid crystal display device and manufacturing method thereof | |
| KR101758834B1 (ko) | 횡전계형 액정표시장치용 어레이 기판 및 이의 제조 방법 | |
| US10168581B2 (en) | Display device | |
| KR100807204B1 (ko) | 액정표시장치 | |
| JP4112672B2 (ja) | 表示装置用アレイ基板及びその製造方法 | |
| KR20110132724A (ko) | 횡전계형 액정표시장치 및 이의 제조 방법 | |
| WO2015070591A1 (zh) | 阵列结构及其制作方法、阵列基板和显示装置 | |
| KR20070036915A (ko) | 박막 트랜지스터 기판, 액정 표시 장치 및 그 제조 방법 | |
| JP6519494B2 (ja) | 液晶表示装置 | |
| JP4121357B2 (ja) | 液晶表示装置 | |
| KR102272422B1 (ko) | 박막 트랜지스터 기판 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050805 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080331 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080507 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080624 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090414 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090416 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4299025 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120424 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 Free format text: JAPANESE INTERMEDIATE CODE: R313121 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120424 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120424 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130424 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130424 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140424 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |