KR20040090401A - Ｉｐｓ-ｌｃｄ 제조방법 - Google Patents

Abstract

4-마스크 프로세스를 이용하여 IPS-LCD 제조 방법을 수행한다. 이 제조 방법의 한 특징은 동일한 마스크로 비정질 실리콘 아일랜드와 콘택 홀을 형성한다는 것이다. 본 발명에서, 각각의 비정질 실리콘 아일랜드는 활성 영역 내측에 하나의 트랜지스터의 채널을 형성하는데 사용되며, 각각의 콘택 홀은 활성 영역 주위에 안티-ESD의 일부를 형성하는데 사용된다. 상기 제조 방법의 다른 특징은 위상-시프트 마스크로 비정질 실리콘 아일랜드와 콘택 홀을 형성한다는 것이다. 상기 위상 시프트 마스크는 적어도 고투과 영역, 저투과 영역, 및 투명 영역을 포함한다.

Description

ＩＰＳ-ＬＣＤ 제조방법 {METHOD OF MANUFACTURING IPS-LCD BY USING 4-MASK PROCESS}

본 발명은 4-마스크 프로세스를 이용하여 IPS-LCD를 제조하는 방법 및 이 방법의 대응하는 구조에 관한 것이다. 보다 구체적으로, 제2 금속층의 형성 이전에 단지 하나의 마스크만을 사용하여 콘택 홀 형성 프로세스 및 채널 아일랜드 패터닝 프로세스를 달성하는 방법에 관한 것이다.

종래의 TFT-LCD(박막 트랜지스터 액정 디스플레이)를 제조하기 위해, 서로 다른 포토마스크를 사용하여, 게이트 버스 라인, 채널 아일랜드(비정질 실리콘 아일랜드라 함), 데이터 버스 라인, 패시베이션 층, 콘택 홀 및 픽셀 전극 회로를 정의한다. 분명한 것은, 포토마스크가 많이 사용될수록 제조 비용은 더 높아진다는 것이다.

백 채널 에칭형(back channel etching type)의 TFT-LCD 구조는 추가의 포토리소그래피 프로세스를 필요로 하지 않으며 추가의 증착 단계도 필요로 하지 않기 때문에, 요구되는 포토마스크의 수를 감소시키는데 폭넓게 사용되고 있다. 이와 같은 경우의 제조에 있어서는, 재료가 서로 다른 4개의 서로 다른 패턴과 적어도 하나의 콘택 홀이 요구된다. 그러므로, 포토마스크의 최소 필요 수는 5이다.

필요한 포토마스크의 수를 더 줄이기 위해서는, 동일한 포토마스크를 사용하여 임의의 2개의 서로 다른 층을 패터닝 해야 하거나 또는 2개의 서로 다른 층을 형성하는데 하나의 재료를 사용해야만 한다. 지금부터 몇몇 포-카운트 마스크 프로세스(four-count mask processes)를 소개하겠다. 예를 들어, 삼성은 동일한 슬릿 마스크를 사용하여 채널 아일랜드와 데이터 버스 라인을 정의하기 위해 IPS 모드(플레인 스위치 모드(plane switch mode)) LCD에서 슬릿(또는 그레이-톤(gray-tone)) 포토리소그래피를 사용하는 방법을 제공하였다. 그래서, 포-카운트 마스크 프로세스가 달성된다. 그렇지만, IPS 모드 LCD에서는 활성 영역 내측의 모든 트랜지스터들을 보호하기 위해 안티-ESD(정전기 방전(electro static discharge)) 회로를 필요로 한다. 여기에서, 안티-ESD 회로는 게이트가 드레인(또는 소스)에 전기적으로 결합되어 있는 트랜지스터이기 때문에, 게이트와 드레인(또는 소스)를 전기적으로 접속시키는 콘택 홀을 형성하는 것이 바람직하다. 그러므로, 콘택 홀을 패터닝하기 위한 추가의 포토리소그래피 프로세스가필요하다.

삼성의 방법을 요약하면 이하의 필수 단계로 설명할 수 있다.

도 1a에 도시된 바와 같이, 기판(10) 위에 제1 금속층을 형성한 다음, 상기 제1 금속층을 패터닝하여 제1 마스크를 사용함으로써 상기 기판(10) 위에 제1 금속 라인(또는 게이트 라인)(11)을 형성한다. 최종적으로, 상기 기판(10)과 상기 제1 금속 라인(11) 위에 절연체 층(12), 실리콘 기반 층(13), n+ 실리콘 기반 층(14) 및 제2 금속층(15)을 형성한다.

여기에서, 기판(10)은 투명 기판이며 공통/픽셀 영역, 트랜지스터 영역 및 안티-ESD 회로 영역의 3개의 영역으로 나뉘어진다. 또한, 삼성의 방법은 IPS 모드 LCD의 형성 프로세스에 초점이 맞추어져 있기 때문에, 이와 같은 영역들의 설계방식은 제한 받음이 없이 임의의 종래 설계방식을 이용할 수 있다.

도 1b에 도시된 바와 같이, 슬릿 마스크(제2 마스크)를 사용하여 상기 제2 금속층(15) 위에 포토레지스트 층(163)을 형성한다. 여기에서, 상기 슬릿 마스크는 패턴(161)과 패턴(162)을 포함하며, 이와 같은 패턴들은 투명 기판(160) 위에 형성된다. 패턴(161)은 버스 라인과 같은 전도성 라인 위에 위치하며, 패턴(162)은 트랜지스터 위에 위치한다. 그래서, 패턴(161)과 패턴(162)의 형상을 적절하게 조정하는 동안, 구체적으로 패턴(161)이 이웃하는 패턴(162)간의 거리를 적절하게 조정하는 동안, 포토레지스트(163)의 내에 그리고 패턴(162)의 아래에 홀(164)을 형성한다.

도 1c에 도시된 바와 같이, 상기 포토레지스트 층(163)을 마스크로서 사용하여 제2 금속층(15), n+ 실리콘 기반의 층(14) 및 비정질 실리콘 층(13)을 패터닝한다.

도 1d에 도시된 바와 같이, 상기 포토레지스트 층(163)을 에칭하여 제2 금속층(15)을 노출시킨다. 여기에서, 상기 포토레지스트 층(163)의 두께는 이후의 에칭 프로세스를 견딜 수 있을 정도로 충분히 두껍다. 그런 다음, 잔여의 포토레지스트 층(163)을 마스크로서 사용하여 각각의 트랜지스터의 채널을 정의한다.

도 1e에 도시된 바와 같이, 상기 잔여의 포토레지스트(163)를 제거한 다음 기판(10) 위에 패시베이션 층(17)을 형성한다.

도 1f에 도시된 바와 같이, 상기 안티-ESD 회로 영역 위에 ITO 층(18)을 형성하여 제1 금속 라인(11)(게이트 라인)과 제2 금속층(15)을 전기적으로 접속시킨다. 분명하게, 도 1f에서는 2개의 마스크가 필요한 바, 하나(제3 마스크)는 상기 안티-ESD 회로 영역 내의 제1 금속 라인(11) 일부를 노출시키는 콘택 홀을 형성하기 위한 것이고, 다른 하나(제4 마스크)는 ITO(18)를 패터닝하기 위한 것이다. 확실하게, 상기 제4 마스크 역시 기판(10) 위에 일부의 OLB(외측 리드 본딩(outer lead bonding)) 패드를 패터닝하는데 사용될 수 있다.

명백하게, 삼성의 방법은 소스/드레인 형성 프로세스 이전에 어떠한 콘택 홀 프로세스를 포함하지 않는다. 그래서, 실제로, 상기 콘택 홀을 패터닝하기 위한 프로세스 및 제1 금속 라인(11)과 제2 금속 라인(15)간의 전기 접속을 형성하기 위한 부가의 금속 프로세스가 필요하다. 여기에서, 상기 전기 접속은 ITO 투명층에 의해 통상적으로 형성된다.

분명하게, 삼성의 방법은 상기 문제를 완벽하게 해결하지 못한다. ITO 투명층을 사용함이 없이 IPS 모드 TFT-LCD에서의 어떠한 포-카운트 마스크 프로세스도 제조 비용을 더 이상 감소시키지 못한다.

따라서, 필요한 포토마스크를 감소시키는 위의 문제가 해결되고 있지 않은 바, 더 많은 연구개발이 상당히 요망된다.

본 발명의 주목적은 4-마스크 프로세스를 사용하여 IPS-LCD를 제조하는 상보형 포-카운트 마스크 프로세스를 향상시키는 것이다.

본 발명의 다른 목적은 하나의 마스크를 사용하여 콘택 홀, 픽셀 전극 및 채널 아일랜드를 패터닝하는 포-카운트 마스크 프로세스를 제공하는 것이다. 그러므로, ITO 투명층의 제조 비용이 들지 않으면서 포-카운트 마스크 프로세스가 가능하다.

본 발명의 또 다른 목적은 위상 시프트 마스크를 사용하여 포-카운트 마스크 프로세스를 제공하는 것이다. 상기 위상 시프트 마스크는 고투과 영역, 저투과 영역 및 투명 영역의 적어도 3개의 영역으로 나뉘어진다.

본 발명의 또 다른 목적은 IPS 모드 TFT-LCD 패널을 제공하는 것이다. 여기서, 안티-ESD 회로의 전기 접속은 패시베이션 층에 의해 전체적으로 덮여진다. 게다가, 상기 전기 접속은 TFT의 제2 금속으로 제조될 수 있다. 그러므로, 본 방법에서는 부가적인 전도성 재료가 필요하지 않다.

본 발명은 이하의 필수적인 특징에 의해 상기 목적들을 달성한다.

(a) 채널 아일랜드와 픽셀 전극을 패터닝하기 위한 포토레지스트 층은 기판의 표면 위에 위치하지 않는다. 대조적으로, 포토레지스트 층으로 덮이지 않는 미리 정해진 영역 위에 콘택 홀이 위치한다. 그러므로, 상기 포토레지스트 층을 사용하여 한 번의 포토리소그래피 프로세스로 콘택 홀, 채널 아일랜드 및 픽셀 전극을 패터닝할 수 있다. 분명하게, 기판의 다른 부분들 위의 다른 재료들을 제거하기 위해서는 다른 에칭 프로세스가 필요하다.

(b) 3개의 서로 다른 투과 영역을 갖는 마스크, 위상 시프트 마스크를 제공한다. 상기 위상 시프트 마스크는 고투과 영역, 저투과 영역 및 투명 영역을 포함한다. 상기 저투과 영역은 2가지 재료로 이루어지고 상기 고투과 영역은 하나의 재료로 이루어지며 상기 투명 영역은 투명 기판으로 이루어진다. 그러므로, 상기 투명 영역은 상기 콘택 홀을 패터닝하는데 사용되고 다른 영역들은 채널 아일랜드와 픽셀 전극을 패터닝하는데 사용된다.

도 1a 내지 도 1f는 삼성의 방법에서 필수 단계를 도시하는 단면도.

도 2a 내지 도 2f는 본 발명의 양호한 일실시예의 필수 단계를 도시하는 단면도.

도 3a 내지 도 3b는 본 발명의 양호한 다른 실시예의 필수 구조를 나타내는 도면.

본 발명의 양호한 일실시예는 4-마스크 프로세스를 이용하여 IPS-LCD를 제조하는 방법이다. 상기 실시예는 적어도 이하의 단계를 포함한다.

도 2a에 도시된 바와 같이, 기판(20)을 제공한다. 상기 기판(20)은 공통/픽셀 영역, 트랜지스터 영역 및 안티-ESD 회로 영역의 3개의 영역을 포함한다.

다음, 상기 기판(20) 위에 제1 금속층을 형성한 다음 제1 마스크를 사용해서 패터닝한다. 여기서, 상기 공통/픽셀 영역 위에 제1 금속 라인(211)을 형성하고, 상기 트랜지스터 영역 위에 제2 금속 라인(212)을 형성하며, 상기 안티-ESD 회로영역 위에는 제3 금속 라인(213)을 형성한다.

계속해서, 상기 기판(20)과 상기 금속 라인들(211, 212 및 213) 위에 절연체 층(22), 실리콘 기반의 층(23) 및 반도체 층(24)을 순차적으로 형성한다. 여기서, 상기 실리콘 기반의 층(23)은 통상적으로 비정질 실리콘(a-Si)으로 구성된다. 상기 반도체 층(24)은 통상적으로 n+ 비정질 실리콘(n+ a-Si)으로 구성된다.

도 2b에 도시된 바와 같이, 제2 마스크(위상 시프트 마스크)를 사용하여 상기 반도체 층(24) 위에 포토레지스트 층(263)을 형성한다. 상기 포토레지스트 층(263)은 상기 제3 금속 라인(213)의 부분에 걸쳐 수개의 개구를 갖는다. 상기 제2 금속 라인(212)에 걸쳐 위치하는 상기 포토레지스트 층(263)의 부분은 상기 포토레지스트 층(263)이 위치하는 부분보다 두껍다. 이외에, 상기 제3 금속 라인(213)마다의 세그먼트에 걸쳐 위치하는 상기 포토레지스트 층(262)의 부분 및 상기 안티-ESD 회로 영역 위의 상기 반도체 층(24)의 부분은 상기 반도체 층(24)의 다른 부분에 걸쳐 위치하는 상기 포토레지스트 층(262)의 부분보다 두껍다.

여기서, 상기 포토레지스트 층(263)의 얇은 부분의 두께는 상기 포토레지스트 층(263)의 두꺼운 부분의 두께의 약 30 퍼센트이다. 그렇지만, 본 실시예는 일부의 상기 포토레지스트 층(263)이 상기 포토레지스트 층(263)의 다른 부분보다 두껍다는 것을 한정하는 것일 뿐, 포토레지스트 층(263)의 서로 다른 부분들의 두께 비율을 한정하는 것은 아니다.

다음, 포토레지스트 층(263)을 마스크로 사용하여 일부의 반도체 층(24)의 일부, 일부의 실리콘 기반의 층(23) 및 일부의 절연체 층(22)을 제거하여, 일부의제3 금속 라인(213)을 노출시킨다. 분명하게, 도 2b를 참조하면, 상기 위상 시프트 마스크에는 상기 안티-ESD 회로 영역에 걸쳐 홀(투명 영역)이 있기 때문에, 상기 안티-ESD 회로 영역 위의 상기 절연체 층(22) 내에 제1 전도성 홀(251)이 형성된다.

도 2c에 도시된 바와 같이, 포토레지스트 층(263)을 애싱하여 상기 포토레지스트 층(263)의 두꺼운 부분을 제거한다. 분명하게, 상기 포토레지스트 층(263)의 두꺼운 부분의 두께는 감소한다.

그런 다음, 잔여의 포토레지스트 층(263)을 마스크로 사용하여 일부의 반도체 층(24) 및 일부의 실리콘 기반의 층(23)을 제거한다.

도 2d에 도시된 바와 같이, 상기 잔여의 포토레지스트 층(263)을 제거한 다음 절연체 층(22)과 잔여의 반도체 층(24) 위에 제2 금속층(25)을 형성한다. 여기서, 상기 제2 금속층(25)으로 상기 제1 전도성 홀(251)도 채워진다. 그런 다음, 상기 제2 금속층(25) 위에 패터닝된 포토레지스트 층(264)을 형성한다. 분명하게, 상기 패터닝된 포토레지스트 층(264)은 제3 마스크에 의해 패터닝된다.

도 2e에 도시된 바와 같이, 상기 패터닝된 포토레지스트 층(264)을 마스크로 사용하여 상기 제2 금속층(25)을 패터닝한다. 그래서, 상기 제2 금속층(25) 내 및 각각의 상기 제2 금속 라인(212)과 각각의 제3 금속 라인(213) 양쪽에 걸쳐 제2 전도성 홀(252)이 형성된다. 그렇지만, 상기 제2 전도성 홀(252)은 상기 제1 전도성 홀(251)과 겹쳐지지 않는다.

다음, 상기 제2 전도성 홀(252)로부터 노출되는 일부의 반도체 층(24)을 제거한다. 이 때, 상기 패터닝된 포토레지스트 층(264)이 제거된다.

도 2f에 도시된 바와 같이, 잔여의 제2 금속층(25), 절연체 층(22)의 노출 부분, 및 실리콘 기반의 층(23)의 노출 부분에 걸쳐 패시베이션 층(27)을 형성한다.

확실하게, 추가의 단계에서는 제4 마스크를 사용하여 기판(20) 위에 몇 개의 OLB(외측 리드 본딩) 패드를 형성한다.

본 실시예는 포토레지스트 층(263)의 분포와 형상을 한정하는 것일 뿐, 포토레지스트 층(263)을 형성하는 방법을 한정하는 것이 아님을 유념하라. 도 2B에 도시된 마스크는 예에 지나지 않으며 포토레지스트 층(263)을 형성하는 유일한 이용가능한 방법은 아니다.

그렇지만, 본 발명의 설명을 보다 명료하게 하기 위해, 본 실시예는 위상 시프트 마스크를 사용하여 포토레지스트 층(263)을 형성하는 방법을 제공한다.

도 2b에 도시된 바와 같이, 상기 위상 시프트 마스크는 투명 기판(260), 저투과 패턴(261) 및 고투과 패턴(262)으로 제조된다. 여기서, 상기 저투과 패턴(261)은 상기 투명 기판(260)의 위와 상기 포토레지스트 층(263)의 두꺼운 부분에 대응해서 위치하고, 고투과 패턴(262)은 상기 투명 기판(260)의 위와 상기 포토레지스트(263)에 대응해서 위치한다. 확실하게, 상기 제1 전도성 홀(251)에 대응하는 일부의 투명 기판(260) 위에는 패턴이 형성되지 않는다.

분명하게, 상기 위상 시프트 마스크는 고투과 영역, 저투과 영역 및 투명 영역의 3개 영역으로 나뉘어진다. 그러므로, 상기 위상 시프트 마스크를 사용하여 콘택 홀, 채널 아일랜드 및 픽셀 전극을 하나의 포토리소그래피 프로세스로 패터닝할 수 있다.

일반적으로, 상기 고투과 패턴(262)의 투과율은 약 30% 내지 70%이며 상기 저투과 패턴(261)의 투과율은 약 30% 미만이다. 그렇지만, 각각의 패턴(261/262)의 실제 투과율은 실시예에서 조정가능하며 본 실시예는 상세한 사항을 한정하지 않는다.

일반적으로, 상기 고투과 패턴(262)은 Mo-실리사이드 층과 같은 실리사이드 층으로 제조되며, 상기 저투과 패턴(261)은 실리사이드 층 및 저 저항 Cr 층과 같은 Cr 층의 조합으로 제조된다. 그렇지만, 패턴(261/262)을 형성하는 방법은 본 실시예의 관점이 아니므로, 임의의 상보형 위상 시프트 마스크를 사용하여 본 발명에서 필요로 하는 위상 시프트 마스크를 형성할 수 있다.

이외에, 도 2f와 함께 도 1f를 참조하면, 삼성의 최종 구조와 본 실시예의 최종 구조가 상이하다는 것을 보여주고 있다. 그 차이는 안티-ESD 회로 영역에서 나타나며, 특히 n+ 실리콘 기반의 층(14)과 제1 금속 라인(11)을 접속하는 전기 전도, 또는 반도체 층(24)과 제3 금속 라인(213)을 접속하는 전기 전도와 관련 있다. 바꿔 말하면, 상기 차이는 안티-ESD 기능을 제공하기 위한 트랜지스터의 게이트 및 소스(드레인) 양자를 접속하는 전기 전도에서 나타난다.

그러므로, 다른 양호한 실시예는 IPS-LCD 패널이다. 본 실시예의 평면도는 종래의 IPS-LCD와 유사하지만 안티-ESD 회로 영역의 단면도는 다르다.

그래서, 도 3a에 도시된 바와 같이, 본 실시예는 적어도 다음의 소자, 즉 기판(30)(이 기판은 통상적으로 투명 기판임), 활성 영역(31), 복수의 전도성 라인(32), 및 복수의 안티-ESD 회로(33)를 갖는다.

상기 활성 영역(31) 및 상기 전도성 라인은 기판(30) 위에 위치한다. 각각의 전도성 라인(32)은 상기 활성 영역(31)에 전기적으로 접속되어 있으며, 상기 활성 영역(31) 외측으로 연장하는 단자를 갖는다. 상기 안티-ESD 회로(33) 역시 기판(30) 위에 위치하며, 각각의 안티-ESD 회로(33)는 각각의 전도성 라인(32)에 전기적으로 접속되어 있다.

기판 위의 안티-ESD 회로 영역의 단면도를 보여주는 도 3b에 도시된 바와 같이, 상기 안티-ESD 회로(33)는 다음의 구조, 즉 게이트(331), 절연체 층(332), 실리콘 기반의 층(333), 반도체 층(334), 전도층(335) 및 패시베이션 층(336)을 갖는다.

도 3b를 도 1f 및 도 2f와 비교하면, 본 실시예의 전도층(335)(전기 접속)은 전체적으로 상기 패시베이션 층(336) 아래에 위치하고 있지만 삼성의 구조의 ITO 층(18)은 패시베이션 층(17)을 가로지른다.

또한, 본 실시예의 전도층(335)은 반도체 층(334)의 표면에 직접 접촉한다. 바꿔 말하면, 상기 전도층(335)의 형성 전에 상기 반도체 층(334) 위에 어떠한 절연층도 형성할 필요가 없다.

또한, 상기 반도체 층(334)의 상부 표면은 어떠한 절연층과도, 특히 패시베이션 층(336)과 직접 접촉하지 않는 것이 가능하다.

또한, 상기 패시베이션 층(336) 내에 상기 전도층(334)을 통과하는 콘택 홀을 형성할 필요가 없다. 바꿔 말하면, 상기 패시베이션 층(336) 위에 전도성 재료가 존재하지 않는다.

이외에, 상기 전도층(335)은 전체적으로 상기 패시베이션 층(336) 아래에 위치하고 절연층(332)의 대부분의 위에 형성되어 있기 때문에, 상기 전도층(335)의 위치가 종래 IPS-LCD의 제2 금속층의 위치와 유사하다는 것이 중요하다. 바꿔 말하면, 4-마스크 프로세스를 이용하여 IPS-LCD를 형성하는 동안 상기 전도층은 제2 금속층이 될 수 있다.

그러므로, 상기 전도층(335)을 추가로 사용하여 상기 활성 영역(31) 내측에 상기 전도 라인(32)을 형성할 수 있다. 마찬가지로, 상기 전도층(335)을 추가로 사용하여 상기 기판(30) 위에 많은 픽셀 전극을 형성할 수 있다.

최종적으로, 본 발명과 삼성의 발명간의 차이를 결론짓기 위해, 본 발명은 이하의 특징을 갖는다.

(a) 콘택 홀은 동일한 포토리소그래피에서 채널 아일랜드로 패터닝된다.

(b) 위상 시프트 마스크를 사용하여 상기 콘택 홀과 상기 채널 아일랜드를 패터닝한다. 여기서, 상기 콘택 홀 위에 투명 패턴이 위치하고, 상기 채널 아일랜드에 걸쳐서 저투과 패턴이 위치하며, 상기 기판의 다른 부분에 걸쳐서 고투과 패턴이 위치한다.

(c) 상기 콘택 홀은 제2 금속층의 형성 전에 패터닝된다. 그러므로, 상기 콘택 홀은 (종래의 ITO 층이 아닌) 제2 금속층으로 채워지며, ITO 층의 제조 비용이들지 않는다.

(d) 패시베이션 층의 형성 후 안티-ESD 회로의 전기 전도를 형성하기 위한 추가의 금속 프로세스가 필요하지 않다.

(f) 상기 전기 접속은 전체적으로 상기 패시베이션 층 아래에 위치한다.

전술한 바는 본 발명의 양호한 실시예에 지나지 않으며 본 발명의 청구범위를 제한하고자 하는 것이 아니다. 본 발명에서 보여지는 본질로부터 벗어나지 않는 임의의 변형 및 수정은 이하에 청구되는 것에 제한되어야 한다.

Claims (21)

1. 4-마스크 프로세스를 이용한 IPS-LCD 제조 방법에 있어서,

   제1 영역, 제2 영역 및 제3 영역의 3개의 영역을 갖는 기판을 제공하는 단계;

   상기 기판 위에 제1 금속층을 형성하는 단계;

   상기 제1 영역 위에는 복수의 제1 금속 라인을 형성하고, 상기 제2 영역 위에는 복수의 제2 금속 라인을 형성하며, 상기 제3 영역 위에는 복수의 제3 금속 라인을 형성하도록 제1 마스크를 사용하여 상기 제1 금속층을 패터닝하는 단계;

   상기 기판 및 상기 금속 라인 위에 절연체 층, 실리콘 기반 층 및 반도체 층을 순차적으로 형성하는 단계;

   제2 마스크를 사용하여 상기 반도체 층 위에, 상기 제3 금속 라인의 세그먼트에 걸쳐서 복수의 개구를 가지며, 상기 제2 금속 라인의 위와 상기 제2 금속 라인의 주위 부분에서는 두꺼운 부분을 가지며, 상기 제3 금속 라인의 세그먼트 위와 상기 제3 영역 위의 일부의 상기 전도층에서는 두꺼운 부분을 가지며, 상기 반도체 층의 다른 부분 위에서는 얇은 부분을 갖는 포토레지스트 층을 형성하는 단계;

   상기 개구 아래의 일부의 상기 제3 금속 라인이 상기 반도체 층 내측의 복수의 제1 콘택 홀(contact holes), 상기 실리콘 기반 층 및 상기 절연체 층에 의해 노출되도록 상기 포토레지스트 층을 마스크로서 사용하여 일부의 상기 반도체 층, 일부의 상기 실리콘 기반 층 및 일부의 상기 절연체 층을 제거하는 단계;

   상기 포토레지스트 층의 상기 얇은 부분이 제거되어 상기 포토레지스트 층의 상기 두꺼운 부분의 두께가 감소되도록 상기 포토레지스트 층을 애싱(ashing)하는 단계;

   상기 절연체 층의 일부가 노출되도록 잔여의 상기 포토레지스트 층을 마스크로서 사용하여 일부의 상기 반도체 층 및 일부의 상기 실리콘 기반 층을 제거하는 단계;

   잔여의 상기 포토레지스트 층을 제거하는 단계;

   상기 제1 콘택 홀이 제2 금속층으로 채워지도록 상기 절연체 층의 상기 노출 부분과 잔여의 상기 반도체 층 위에 상기 제2 금속층을 형성하는 단계;

   상기 제2 금속층 내에 그리고 각각의 상기 제2 금속 라인 및 각각의 상기 제3 금속 라인 위에 복수의 제2 콘택 홀을 형성하되, 상기 제2 콘택 홀이 상기 제1 콘택 홀과 겹치지 않도록 제3 마스크를 사용하여 상기 제2 금속층을 패터닝하는 단계;

   상기 제2 콘택 홀로부터 노출되는 일부의 상기 반도체 층을 제거하는 단계; 및

   잔여의 상기 제2 금속층, 상기 절연체 층의 상기 노출 부분 및 상기 실리콘 기반 층의 상기 노출 부분 위에 패시베이션 층(passivation layer)을 형성하는 단계

   를 포함하는 IPS-LCD 제조 방법.
2. 제1항에 있어서,

   상기 제1 영역은 공통/픽셀 영역이고, 상기 제2 영역은 트랜지스터 영역이며, 상기 제3 영역은 안티-ESD 회로 영역인 IPS-LCD 제조 방법.
3. 제1항에 있어서,

   제4 마스크를 사용해서 상기 기판에 걸쳐 복수의 외측 리드 본딩(outer lead bonding:OLB)을 형성하는 단계를 더 포함하는 IPS-LCD 제조 방법.
4. 제1항에 있어서,

   상기 포토레지스트 층의 상기 얇은 부분의 두께는 상기 포토레지스트 층의 상기 두꺼운 부분의 약 30 퍼센트인 IPS-LCD 제조 방법.
5. 제1항에 있어서,

   상기 제2 마스크는 위상 시프트 마스크인 IPS-LCD 제조 방법.
6. 제5항에 있어서,

   상기 위상 시프트 마스크는 투명 기판, 고투과 패턴 및 저투과 패턴으로 이루어지며, 상기 고투과 패턴은 상기 투명 기판 위에 그리고 상기 포토레지스트 층의 상기 얇은 부분에 걸쳐서 위치하며, 상기 저투과 패턴은 상기 투명 기판 위에 그리고 상기 포토레지스트 층의 상기 두꺼운 부분에 걸쳐서 위치하는 IPS-LCD 제조방법.
7. 제6항에 있어서,

   상기 고투과 패턴의 투과율은 약 30 퍼센트 내지 70 퍼센트인 IPS-LCD 제조 방법.
8. 제6항에 있어서,

   상기 저투과 패턴의 투과율은 약 30 퍼센트 미만인 IPS-LCD 제조 방법.
9. 제6항에 있어서,

   상기 고투과 패턴은 실리사이드층으로 이루어지는 IPS-LCD 제조 방법.
10. 제9항에 있어서, 상기 실리사이드층은 Mo-실리사이드 층인 IPS-LCD 제조 방법.
11. 제6항에 있어서,

    상기 저투과 패턴은 실리사이드 층 및 Cr 층의 조합으로 이루어지는 IPS-LCD 제조 방법.
12. 제11항에 있어서, 상기 Cr 층은 저(low) 저항 Cr 층인 IPS-LCD 제조 방법.
13. 제1항에 있어서,

    상기 반도체 층은 n+ 비정질 실리콘 층인 IPS-LCD 제조 방법.
14. 제1항에 있어서,

    상기 실리콘 기반의 층은 비정질 실리콘 층인 IPS-LCD 제조 방법.
15. IPS-LCD 패널에 있어서,

    기판;

    상기 기판 위에 형성되는 활성 영역;

    상기 기판 위에 형성되며, 각각이 상기 활성 영역에 전기적으로 접속되고, 상기 활성 영역 외측에 위치하는 단자를 가지는 복수의 전도성 라인; 및

    상기 기판 위에 형성되며, 각각이 상기 전도성 라인 중 하나와 전기적으로 접속되는 복수의 안티-ESD 회로

    를 포함하며,

    상기 안티-ESD 회로는 각각

    상기 기판 위에 형성되는 게이트 전극;

    상기 기판 및 상기 게이트 전극 위에 형성되며, 일부의 상기 게이트 전극을 노출시키는 제1 콘택 홀을 갖는 절연체 층;

    일부의 상기 절연체 층 위에 형성되는 실리콘 기반의 층;

    상기 실리콘 기반의 층 위에 형성되며, 일부의 상기 실리콘 기반의 층을 노출시키는 제2 콘택 홀을 갖는 반도체 층;

    상기 반도체 층 위에 형성되며, 상기 제1 콘택 홀을 채우는 전도층;

    상기 전도층, 및 상기 제2 콘택 홀로부터 노출되는 일부의 상기 실리콘 기반의 층 위에 형성되는 패시베이션 층

    을 포함하는 IPS-LCD 패널.
16. 제15항에 있어서,

    상기 전도층은 상기 반도체 층의 표면 및 상기 제1 콘택 홀의 측벽과 직접 접촉하는 IPS-LCD 패널.
17. 제15항에 있어서,

    상기 반도체 층의 상부 표면은 어떠한 유전층과도 직접 접촉하지 않는 IPS-LCD 패널.
18. 제15항에 있어서,

    상기 실리콘 기반의 층은 비정질 실리콘 층인 IPS-LCD 패널.
19. 제15항에 있어서,

    상기 반도체 층은 n+ 비정질 실리콘 층인 IPS-LCD 패널.
20. 제15항에 있어서,

    상기 전도층은 상기 활성층 내측에 상기 전도성 라인을 형성하는데 추가로 사용되는 IPS-LCD 패널.
21. 제15항에 있어서,

    상기 전도층은 상기 기판에 걸쳐 복수의 픽셀 전극을 형성하는데 추가로 사용되는 IPS-LCD 패널.