CN106444192B - 阵列基板及其驱动方法、显示面板 - Google Patents

Abstract

本申请公开了阵列基板及其驱动方法、显示面板。该阵列基板的一具体实施方式包括：多条数据线、多个选通单元、多条输入信号线；每条输入信号线与m个选通单元连接，每个选通单元分别与一条数据线连接，输入信号线用于分时地通过m个选通单元向m条数据线传输数据信号；每个选通单元包括一个P型晶体管和一个N型晶体管，其中，P型晶体管的沟道宽长比大于N型晶体管的沟道宽长比；其中，m为正整数。本申请公开的阵列基板及其驱动方法、显示面板，可以在不增加选通单元所占用边框面积的同时提升选通单元对数据线进行充电的驱动能力，能够改善显示效果，并且有利于窄边框显示装置的设计。

Description

阵列基板及其驱动方法、显示面板

技术领域

本申请涉及显示技术领域，具体涉及阵列基板及其驱动方法、显示面板。

背景技术

随着显示技术的发展，高屏占比的显示设备具有越来越广泛的应用。高屏占比的显示设备需要尽可能地减小显示面板的边框尺寸，因此需要合理地设计显示面板边框内的走线和电路结构。

通常，显示面板上的数据线的数量较多，在显示时数据线接收驱动芯片提供的数据信号。受到驱动芯片接口数量的限制，需要在数据线与驱动芯片(或者集成驱动电路)之间连接选通电路来减少用于向数据线提供显示驱动信号且与驱动芯片连接的信号线的数量。

现有的选通电路一般采用包含晶体管的电路进行多路选通，在一些方案中，利用包含N型晶体管和P型晶体管的传输门作为开关元件，传输门导通时对应的数据线接收上述与驱动芯片连接的信号线传输的数据信号。通常为了抵消相邻数据线与公共电极形成的耦合电容，用于驱动液晶旋转的数据信号需要极性反转，即在不同的时间一条数据线接收的信号的极性不相同，分别为正极性信号和负极性信号。其中，正极性信号主要由上述P型晶体管传输至数据线，负极性信号主要由上述N型晶体管传输至数据线，由于电子的迁移率明显高于空穴的迁移率，因此数据线充电至正极性信号的某一预定电位比充电至负极性信号的该预定电位所需要的时间长。

在设计上述选通电路时，通常N型晶体管和P型晶体管对称设计，二者宽长比相同，则在满足窄边框且N型晶体管可以向数据线充电至显示驱动所需要的负极性电位时，P型晶体管无法将数据线充电至对应的正极性电位，即对数据线的正极性信号充电不足；若需要满足正极性信号和负极性信号充电均充足，则需要同时增加N型晶体管和P型晶体管的尺寸，从而增大了选通电路占用的边框面积，不利于高屏占比、窄边框的设计。

发明内容

鉴于现有技术中的上述缺陷，本申请实施例提供了阵列基板及其驱动方法、显示面板，来解决以上背景技术部分提到的技术问题。

第一方面，本申请提供了一种阵列基板，包括多条数据线、多个选通单元、多条输入信号线；每条所述输入信号线与m个所述选通单元连接，每个所述选通单元分别与一条所述数据线连接，所述输入信号线用于分时地通过所述m个选通单元向m条所述数据线传输数据信号；每个所述选通单元包括一个P型晶体管和一个N型晶体管，其中，所述P型晶体管的沟道宽长比大于所述N型晶体管的沟道宽长比；其中，m为正整数。

第二方面，本申请提供了一种驱动方法，应用于上述阵列基板，该方法包括：向所述输入信号线提供数据信号，将与所述输入信号线电连接的所述m个选通单元依次导通，与所述m个选通单元电连接的m条所述数据线依次接收所述数据信号。

第三方面，本申请提供了一种显示面板，包括上述阵列基板。

本申请提供的阵列基板及其驱动方法、显示面板，通过利用包含N型晶体管和P型晶体管的选通单元将输入信号线和多条数据线连接，并且P型晶体管的沟道宽长比大于N型晶体管的沟道宽长比，可以在不增加选通单元所占用边框面积的同时提升选通单元对数据线进行充电的驱动能力，能够改善显示效果，并且有利于窄边框显示装置的设计。

附图说明

通过阅读参照以下附图所作的对非限制性实施例详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是本申请的阵列基板的一个实施例的结构示意图；

图2a是本申请的阵列基板中的选通单元中的P型晶体管和对应的N型晶体管的沟道宽长比的一种示意图；

图2b是本申请的阵列基板中的选通单元中的P型晶体管和对应的N型晶体管的沟道宽长比的另一种示意图；

图2c是本申请的阵列基板中的选通单元中的P型晶体管和对应的N型晶体管的沟道宽长比的又一种示意图；

图3是图1所示阵列基板中选通单元与数据线、输入信号线的一种可选的连接方式的示意图；

图4是图1所示阵列基板中选通单元与数据线、输入信号线的另一种可选的连接方式的示意图；

图5是本申请的阵列基板的另一个实施例的结构示意图；

图6是本申请的阵列基板的一个工作时序示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

请参考图1，其示出了本申请的阵列基板的一个实施例的结构示意图。如图1所示，阵列基板100包括多条数据线11、多个选通单元12以及多条输入信号线13。其中，多个选通单元12分别为D1、D2、…、Dm、Dm+1、…、Dn-m、Dn-m+1、Dn-m+2、…、Dn，每条输入信号线13与m个选通单元12连接，每个选通单元12分别与一条数据线11连接。输入信号线13用于分时地通过m个选通单元12向m条数据线传输数据信号，其中m为正整数。

在本实施例中，每个选通单元12包括一个P型晶体管和一个N型晶体管，其中，P型晶体管的沟道宽长比大于N型晶体管的沟道宽长比。

通常，晶体管导通时，源极与漏极之间的电流I_ds与晶体管的沟道的宽长比成正比，而选通单元中的晶体管向数据线充电时源极与漏极之间的电流I_ds越大，充电速度越快，数据线可以在越短的时间内被充电至所需电位。也就是说，晶体管的驱动能力与其沟道的宽长比成正比。本申请各实施例中，同一选通单元12中的P型晶体管的沟道的宽长比大于N型晶体管的沟道的宽长比，使得P型晶体管的驱动能力增强，从而对P型晶体管中的空穴迁移率的问题进行补偿，相较于现有技术，本申请的选通单元的设计在不对N型晶体管做改动的情况下提升了P型晶体管的驱动能力，使同一选通单元中的N型晶体管和P型晶体管的驱动能力相接近，从而保证输入信号线提供正极性信号时，选通单元中的P型晶体管可以在其被选通的时间内将数据线充电至准确的电位，并且，由于可以仅对P型晶体管的尺寸进行调整，而无需增大N型晶体管的尺寸，有利于显示面板的窄边框设计。

上述晶体管的沟道由位于晶体管源极和漏极之间的半导体形成，具体地，请参考图2a、2b和2c，其示出了本申请的阵列基板中的选通单元中的P型晶体管和对应的N型晶体管的沟道宽长比的三种示意图。其中斜线阴影区域为各晶体管的沟道区域，P型晶体管为PMOS(P-Metal-Oxide-Semiconductor，P型金属氧化物半导体)，N型晶体管为NMOS(N-Metal-Oxide-Semiconductor，N型金属氧化物半导体)。

如图2a所示，NMOS的源极211和漏极212之间与栅极213交叠的区域形成有沟道，PMOS的源极221和漏极222之间与栅极223交叠的区域形成有沟道。在一种可选的实现方式中，同一个选通单元中的NMOS的沟道宽度和PMOS的沟道宽度相等，均为W1，NMOS的沟道长度为L1，PMOS的沟道长度为L2，其中L1>L2，即同一个选通单元中的NMOS与PMOS的沟道宽度相等，且NMOS的沟道的长度L1大于PMOS的沟道长度L2，则NMOS的沟道宽长比(W1/L1)小于PMOS的沟道宽长比(W1/L2)。

如图2b所示，NMOS的源极211和漏极212之间与栅极213交叠的区域形成有沟道，PMOS的源极231和漏极232之间与栅极233交叠的区域形成有沟道。在另一种可选的实现方式中，同一个选通单元中的NMOS的沟道长度和PMOS的沟道长度相等，均为L1，NMOS的沟道宽度为W1，PMOS的沟道宽度为W2，其中W1<W2，即同一个选通单元中的NMOS与PMOS的沟道长度相等，且PMOS的沟道宽度大于NMOS的沟道宽度，则NMOS的沟道宽长比(W1/L1)小于PMOS的沟道宽长比(W2/L1)。

如图2c所示，NMOS的源极211和漏极212之间与栅极213交叠的区域形成有沟道，PMOS的源极241和漏极242之间与栅极243交叠的区域形成有沟道。在另一种可选的实现方式中，同一个选通单元中的NMOS的沟道长度为L1，沟道宽度为W1，PMOS的沟道长度为L3，沟道宽度为W3，NMOS的沟道宽度为W1，PMOS的沟道宽度为W2，其中W1<W3，且L1>L3。即同一个选通单元中的NMOS的沟道长度大于PMOS的沟道长度，且PMOS的沟道宽度大于NMOS的沟道宽度，则NMOS的沟道宽长比(W1/L1)小于PMOS的沟道宽长比(W3/L3)。

可以理解，在本申请的其他可选实现方式中，同一个选通单元中的N型晶体管和P型晶体管的沟道宽度和长度还可以具有其他的相对关系，满足N型晶体管的沟道宽长比小于P型晶体管的沟道宽长比的各种晶体管的尺寸设计均属于本申请的保护范围，此处不赘述。

在本申请的一些实施例中，如图1所示，上述每条输入信号线13所连接的选通单元12的数量m为6，则每条输入信号线13用于向6条数据线传输数据信号。

在一些实施例中，上述阵列基板100划分为显示区AA和包围显示区AA的非显示区。非显示区内还可以设有集成驱动电路14，各输入信号线13与集成驱动电路14电连接，用于从集成驱动电路14接收数据信号。其中集成驱动电路14可以为驱动芯片，包括多个与阵列基板100上的电路元件进行数据传输的接口。当上述m＝6时，与集成驱动电路14连接的输入信号线13的数量为数据线数量的1/6，由此可见，本申请实施例提供的连接方式可以有效地减少非显示区内用于从驱动芯片接收数据信号的信号线数量，有利于减少所占用的驱动芯片的接口数量，同时由于大幅度地减少了走线数量，可以缩小边框面积。

本申请上述实施例提供的阵列基板，在一行像素扫描时间内输入信号线分时地向m条数据线提供数据信号，当m＝3时，每条数据线接收数据信号的时间为一行像素扫描时间的1/3；当m＝6时，每条数据线接收数据信号的时间为一行像素扫描时间的1/6；也就是说每条输入信号线连接6个选通单元时相较于每条数据线连接3个选通单元时各数据线的充电时间减少了一半。可以理解，上述m的值越大，每条数据线的充电时间越短。由于选通单元中的P型晶体管驱动能力较差，数据线的充电时间缩短后无法保证数据线被充电至所需电位，因此通过将P型晶体管的沟道宽长比增大，采用P型晶体管与N型晶体管的沟道尺寸不对称的设计，可以增强P型晶体管的驱动能力，从而在数据线充电时间缩短的情况下保证各数据线可被充电至所需的电位。

在上述实施例中，各选通单元分别用于选通一条数据线。进一步地，在一些可选的实现方式中，各选通单元可以由时钟信号线控制导通或关断。具体地，上述阵列基板还可以包括m条第一时钟信号线和m条第二时钟信号线，该m条第一时钟信号线用于控制与同一条输入信号线连接的m个选通单元中的N型晶体管导通或关断，该m条第二时钟信号线用于控制与同一条输入信号线连接的m个选通单元中的P型晶体管导通或关断。

具体地，请参考图3，其示出了图1所示阵列基板中选通单元与数据线、输入信号线的一种可选的连接方式300的示意图。其中，以m＝6为例，阵列基板上的m条第一时钟信号线分别CK1、CK2、CK3、CK4、CK5、CK6，m条第二时钟信号线分别为CK7、CK8、CK9、CK10、CK11、CK12。Data1为图1所示阵列基板100中的一条输入信号线13，D11、D12、D13、D14、D15、D16为图1所示阵列基板100中的6个选通单元12，与数据线S11、S12、S13、S14、S15、S16一一对应电连接，其中数据线S11、S12、S13、S14、S15、S16可以为图1所示阵列基板100中的6条数据线11。

如图3所示，与同一条输入信号线Data1连接的6个选通单元D11、D12、D13、D14、D15、D16中，各N型晶体管M11、M21、M31、M41、M51和M61的栅极分别与第一时钟信号线CK1、CK2、CK3、CK4、CK5、CK6一一对应电连接，各P型晶体管M12、M22、M32、M42、M52、M62的栅极分别与第二时钟信号线CK7、CK8、CK9、CK10、CK11、CK12一一对应电连接。每个选通单元中的N型晶体管的第一极和P型晶体管的第一极与对应的一条输入信号线电连接，每个选通单元中的N型晶体管的第二极和P型晶体管的第二极与对应的一条数据线电连接。在图3中，选通单元D11中的N型晶体管M11和P型晶体管M12的第一极均与对应的输入信号线Data1电连接，N型晶体管M11和P型晶体管M12的第二极与对应的一条数据线S11电连接；选通单元D12中的N型晶体管M21和P型晶体管M22的第一极均与对应的输入信号线Data1电连接，N型晶体管M21和P型晶体管M22的第二极与对应的一条数据线S12电连接；选通单元D13中的N型晶体管M31和P型晶体管M32的第一极均与对应的输入信号线Data1电连接，N型晶体管M31和P型晶体管M32的第二极与对应的一条数据线S13电连接；选通单元D14中的N型晶体管M41和P型晶体管M42的第一极均与对应的输入信号线Data1电连接，N型晶体管M41和P型晶体管M42的第二极与对应的一条数据线S14电连接；选通单元D15中的N型晶体管M51和P型晶体管M52的第一极均与对应的输入信号线Data1电连接，N型晶体管M51和P型晶体管M52的第二极与对应的一条数据线S15电连接；选通单元D16中的N型晶体管M61和P型晶体管M62的第一极均与对应的输入信号线Data1电连接，N型晶体管M61和P型晶体管M62的第二极与对应的一条数据线S16电连接，其中，同一选通单元中的P型晶体管的沟道宽长比大于N型晶体管的沟道宽长比。

在本实施例中，数据线S11、S12、S13、S14、S15以及S16可以是在阵列基板上沿与数据线的延伸方向垂直的方向连续排列的6条数据线。若控制各第一时钟信号线在不同时间段输出导通选通单元中的N型晶体管的信号，并且控制各第二时钟信号在不同时间段输出导通选通单元中的P型晶体管的信号，则输入信号线Data1可以分时地向6条数据线传输数据信号。进一步地，在其中一个选通单元中的N型晶体管或P型晶体管导通时，可以控制其他选通单元中的各晶体管均截止，这时，只有一条数据线与输入信号线连接，其他数据线与输入信号之间的连接均断开。进一步地，同一选通单元中的N型晶体管和P型晶体管同时被导通，即与同一选通单元中的N型晶体管连接的第一时钟信号线和P型晶体管连接的第二时钟信号线输出的信号可以互为反相信号，即每条数据线可以通过N型晶体管和P型晶体管同时充电，可以提升数据线的充电速度。

在进一步的实施例中，与相邻两条数据线分别电连接的两个选通单元电连接至不同的输入信号线。请参考图4，其示出了图1所示阵列基板中选通单元与数据线、输入信号线的另一种可选的连接方式400的示意图，其中，以与同一条输入信号线连接的选通单元的数量m＝6为例进行说明。

如图4所示，阵列基板上的m条第一时钟信号线分别CKH1、CKH2、CKH3、CKH4、CKH5、CKH6，m条第二时钟信号线分别为CKH7、CKH8、CKH9、CKH10、CKH11、CKH12。Data2、Data3为图1所示阵列基板100中的两条输入信号线13，D21、D22、D23、D24、D25、D26、D27、D28、D29、D210、D211、D212为图1所示阵列基板100中的12个选通单元，与数据线S21、S22、S23、S24、S25、S26、S27、S28、S29、S210、S211、S212一一对应电连接，其中数据线S21、S22、S23、S24、S25、S26、S27、S28、S29、S210、S211、S212可以为图1所示阵列基板100中，沿与各数据线延伸方向垂直的方向连续排列的12条数据线11，每个选通单元可以包括一个P型晶体管和一个N型晶体管，且每个选通单元中的P型晶体管的沟道宽长比大于N型晶体管的沟道宽长比。具体来说，各选通单元D21、D22、D23、D24、D25、D26、D27、D28、D29、D210、D211、D212分别包括一个P型晶体管MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10、MP11、MP12，各选通单元D21、D22、D23、D24、D25、D26、D27、D28、D29、D210、D211、D212分别包括一个N型晶体管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN12。其中，同一个选通单元中的P型晶体管和N型晶体管的第一极连接同一条输入信号线，并且，同一个选通单元中的P型晶体管和N型晶体管的第二极连接同一条数据线。

与图3所示实施例不同的是，本实施例中与相邻两条数据线连接的两个选通单元与不同的输入信号线连接，例如选通单元D21和D22分别与输入信号线Data2和Data3电连接。进一步地，如图4所示，12条数据线中第奇数条数据线S21、S23、S25、S27、S29、S211电连接的选通单元D21、D23、D25、D27、D29、D211均与同一条输入信号线Data2电连接，与图3所示12条数据线中第偶数条数据线S22、S24、S26、S28、S210、S212电连接的选通单元D22、D24、D26、D28、D210、D212与另一条输入信号线Data3电连接，从而相邻的数据线可以通过不同的输入信号线接收数据信号。

在应用于液晶显示面板中时，为了降低数据线与公共电极之间的耦合电容，可以向相邻数据线提供不同极性的数据信号，以使相邻数据线与公共电极之间的耦合电容的极性相反，从而能够相互抵消，例如可以向相邻的两条数据线分别提供正数据信号和负数据信号。需要说明的是，这里的正数据信号可以为高于公共信号的电平的信号，负数据信号可以为低于公共信号的电平的信号。在这种驱动方式中，由于相邻两条数据线所接收不同极性的数据信号，而一条输入信号线在显示一帧画面的时间内仅能够传输一种极性的数据信号，那么相邻两条数据线无法通过同一条输入信号线接收数据信号。通过图4所示的连接方式，两条输入信号线Data2和Data3可以分别传输正数据信号和负数据信号，以使相邻数据线与公共电极之间的耦合电容的极性相反，从而能够相互抵消，进而提升显示面板的显示效果。

继续参考图5，其示出了本申请的阵列基板的另一个实施例的结构示意图。

如图5所示，在图1所示阵列基板的基础上，本实施例的阵列基板500还包括与数据线11交叉设置的多条扫描线15以及集成驱动电路14。集成驱动电路14与各扫描线15电连接，输入信号线13与集成驱动电路14电连接。在一些实施例中，如图5所示，集成驱动电路14可以包括栅极驱动电路16，各扫描线15连接至栅极驱动电路16。

进一步地，上述数据线11可以由显示区AA延伸至非显示区(图5所示阵列基板100的显示区AA之外的区域)，集成驱动电路14设置于非显示区内，选通单元12也设置于非显示区，并且选通单元12位于集成驱动电路14和数据线11之间。

在本实施例中，栅极驱动电路16可以逐条向各扫描线15输出扫描信号。具体来说，栅极驱动电路16可以包含多个级联的位寄存单元，每一级移位寄存单元的输出端分别与一条扫描线15电连接，各级移位寄存单元输出的扫描信号与其上一级移位寄存单元输出的扫描信号之间具有一定的延时。阵列基板500的显示区AA内，各扫描线15与各数据线11交叉形成呈阵列排布的像素，每个像素通过一个晶体管与扫描线15连接，每一行晶体管的栅极分别与一条扫描线15电连接，即每条扫描线15用于控制一行像素进行充电。可选地，扫描信号可以为单脉冲信号，扫描线15的输出单脉冲的时间内完成该行像素电极的扫描，在这个时间段内阵列基板500上的所有数据线11接收数据信号。

进一步地，集成驱动电路14可以在驱动一条扫描线15进行扫描的时间内，向每条输入信号线连接的m个选通单元依次提供数据信号。也就是说，在一条扫描线15输出单脉冲的时间内，集成驱动电路14可以控制各第一时钟信号线依次输出导通信号，和/或控制各第二时钟信号线依次输出导通信号，将与同一条输入信号线连接的m个选通单元依次导通，使得与该m个选通单元连接的m条数据线11依次接收数据信号。

本申请还提供了一种应用于上述阵列基板的驱动方法，该阵列基板具有如上述图1或图5所示的结构，该驱动方法包括：向输入信号线13提供数据信号，将与输入信号线13电连接的m个选通单元12依次导通，与m个选通单元12电连接的m条数据线11依次接收数据信号。

在本实施例中，可以依次导通与同一条输入信号线13连接的m个选通单元，在导通其中一个选通单元时，其他选通单元被关断，这样，可以保证在任意一个时刻每条输入信号线仅向一条数据线传输数据信号。具体来说，每个选通单元12可以包括一个N型晶体管和一个P型晶体管，其中P型晶体管的沟道宽长比大于N型晶体管的沟道宽长比。则可以通过控制N型晶体管和/或P型晶体管的导通或截止来控制每个选通单元的导通或关断。

在一些实施例中，上述阵列基板还可以包括m条第一时钟信号线和m条第二时钟信号线，上述选通单元与数据线和输入信号线可以具有如图3或图4所示的连接关系，即与同一条输入信号线连接的m个选通单元中，N型晶体管的栅极与第一时钟信号线一一对应电连接，P型晶体管的栅极与第二时钟信号线一一对应电连接；每个选通单元中的N型晶体管的第一极和P型晶体管的第一极与对应的一条输入信号线电连接；每个选通单元中的N型晶体管的第二极和P型晶体管的第二极与对应的一条数据线电连接，这时，上述驱动方法进一步包括：向m条第一时钟信号线依次提供第一时钟脉冲信号，向m条第二时钟信号线依次提供第二时钟脉冲信号，并且，进一步地，向与同一选通单元连接的第一时钟信号线和第二时钟信号线分别提供的第一时钟脉冲信号和第二时钟脉冲信号互为反相信号。

上述各选通单元12中的N型晶体管可以在第一时钟脉冲信号的控制下逐个导通，上述各选通单元12中的P型晶体管可以在第二时钟脉冲信号的控制下逐个导通，并且，同一个选通单元12中的N型晶体管和P型晶体管可以同时导通，选通单元12中的N型晶体管和P型晶体管可以分别在第一时钟脉冲信号的脉宽时间和第二时钟脉冲信号的脉宽时间内导通。各第一时钟信号的脉宽时间各不相同，各第一时钟信号的脉宽时间各不相同，则m各选通单元的导通时间各不相同，从而实现分时地通过一条输入信号线向m条数据线传输数据信号。

在进一步的实施例中，每个选通单元被导通的时长相等，则各第一时钟脉冲信号和各第二时钟脉冲信号的占空比均为1/m。

进一步地，上述阵列基板可以为如图5所示的阵列基板，还包括与数据线11交叉的多条扫描线15。则上述驱动方法还可以包括：向扫描线提供栅极扫描脉冲信号，该栅极扫描脉冲信号的脉宽为第一时钟脉冲信号的脉宽的m倍，则在该栅极扫描脉冲信号的脉宽时间内，m个选通单元可以依次导通，m条数据线11依次通过输入信号线13接收数据信号。

请参考图6，其示出了本申请的阵列基板的一个工作时序示意图。在这里，以阵列基板中的选通单元、输入信号线及数据线采用图3所示连接关系为例，图6中DATA1表示图3所示输入信号线Data1输入的数据信号，CLK1、CLK2、CLK3、CLK4、CLK5、CLK6分别为第一时钟信号线CK1、CK2、CK3、CK4、CK5、CK6输出的第一时钟脉冲信号，CLK7、CLK8、CLK9、CLK10、CLK11、CLK12分别为第二时钟信号线CK7、CK8、CK9、CK10、CK11、CK12输出的第二时钟脉冲信号，Source11、Source12、Source13、Source14、Source15、Source16分别为数据线S11、S12、S13、S14、S15、S16接收到的信号，Scan为任意一条扫描线输出的扫描信号，其中扫描线在扫描信号Scan的脉宽内导通对应的一行像素。

如图6所示，在第一时间段T1内，第一时钟信号线CK1输出第一电平信号，其他第一时钟信号线CK2、CK3、CK4、CK5、CK6输出第二电平信号，第二时钟信号线CK7输出第二电平信号，其他第二时钟信号线CK8、CK9、CK10、CK11、CK12输出第一电平信号，第一个选通单元D11导通，第一条数据线S11接收输入信号线Data1输出的第一数据信号V1，其他数据线S12、S13、S14、S15、S16不接收信号。

在第二时间段T2内，第一时钟信号线CK2输出第一电平信号，其他第一时钟信号线CK1、CK3、CK4、CK5、CK6输出第二电平信号，第二时钟信号线CK8输出第二电平信号，其他第二时钟信号线CK7、CK9、CK10、CK11、CK12输出第一电平信号，第二个选通单元D12导通，第二条数据线S12接收输入信号线Data1输出的第二数据信号V2，其他数据线S11、S13、S14、S15、S16不接收信号。

依次类推，在第三时间段T3内，第三个选通单元D13导通，第三条数据线S13接收输入信号线Data1输出的第三数据信号V3；在第四时间段T4内，第四个选通单元D14导通，第四条数据线S14接收输入信号线Data1输出的第四数据信号V4；在第五时间段T5内，第五个选通单元D15导通，第五条数据线S15接收输入信号线Data1输出的第五数据信号V5；在第六时间段T6内，第六个选通单元D16导通，第六条数据线S16接收输入信号线Data1输出的第六数据信号V6。

从图6可以看出，本申请实施例提供的驱动方法可以按照各第一时钟信号线和各第二时钟信号线输出第一时钟脉冲和第二时钟脉冲的时序依次导通与同一条输入信号线连接的各选通单元，从而将输入信号线传输的m个数据信号分时传输至m条数据线，并且，由于本申请实施例中选通单元中的P型晶体管的沟道宽长比大于N型晶体管的沟道宽长比，可以有效地提升P型晶体管的驱动能力，加快为数据线充入正极性信号的速度，从而保证在一个选通单元被导通的时间内将数据线充电至所需要的电位，进而保证显示质量。

需要说明的是，图6仅示意性地示出了一条输入信号线Data1与其连接的6条数据线S11、S12、S13、S14、S15、S16的工作时序对应关系。可以理解，阵列基板可以包括N条输入信号线Data1、Data2、Data3、…、DataN，每条输入信号线连接6条数据线，其中N为正整数，在图6所示扫描信号Scan的一个脉宽时间内，其他输入信号线Data2、Data3、…、DataN也在图6所示第一时钟脉冲信号CLK1、CLK2、CLK3、CLK4、CLK5、CLK6和第二时钟脉冲信号CLK7、CLK8、CLK9、CLK10、CLK11、CLK12的控制下依次分别向与之对应连接的6条数据线传输信号，即其他输入信号线Data2、Data3、…、DataN和分别与之对应连接的数据线的工作时序也可以具有与如图6所示的输入信号线Data1与其连接的6条数据线S11、S12、S13、S14、S15、S16的工作时序相类似的对应关系。则在扫描信号Scan的一个脉宽时间内，各数据线在1/6该脉宽时间内接收对应的输入信号线传输的数据信号。

本申请实施例还提供了一种显示面板，包括上述阵列基板。当应用于液晶显示面板时，该显示面板还可以包括与阵列基板对向设置的彩膜基板以及位于阵列基板和彩膜基板之间的液晶。当应用于有机发光显示面板时，该显示面板还可以包括有机发光器件、封装膜、保护玻璃等公知的器件，此处不再赘述。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (12)

1.一种阵列基板，包括多条数据线、多个选通单元、多条输入信号线，每条所述输入信号线与m个所述选通单元连接，每个所述选通单元分别与一条所述数据线连接，所述输入信号线用于分时地通过m个所述选通单元向m条所述数据线传输数据信号，其特征在于，

每个所述选通单元包括一个P型晶体管和一个N型晶体管，其中，所述P型晶体管的沟道宽长比大于所述N型晶体管的沟道宽长比；

其中，m为正整数。

2.根据权利要求1所述的阵列基板，其特征在于，所述m＝6。

3.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括m条第一时钟信号线和m条第二时钟信号线；

与同一条所述输入信号线连接的m个所述选通单元中，所述N型晶体管的栅极与所述第一时钟信号线一一对应电连接，所述P型晶体管的栅极与所述第二时钟信号线一一对应电连接；

每个所述选通单元中的N型晶体管的第一极和P型晶体管的第一极与对应的一条所述输入信号线电连接；

每个所述选通单元中的N型晶体管的第二极和P型晶体管的第二极与对应的一条所述数据线电连接。

4.根据权利要求3所述的阵列基板，其特征在于，与相邻两条数据线分别电连接的两个所述选通单元电连接至不同的所述输入信号线。

5.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括与所述数据线交叉设置的多条扫描线以及集成驱动电路；

所述扫描线与所述集成驱动电路电连接，所述输入信号线与所述集成驱动电路电连接。

6.根据权利要求5所述的阵列基板，其特征在于，所述阵列基板划分为显示区和包围显示区的非显示区；

所述数据线由所述显示区延伸至所述非显示区，所述集成驱动电路设置于所述非显示区，所述选通单元设置于所述非显示区之内、所述集成驱动电路与所述数据线之间。

7.根据权利要求6所述的阵列基板，其特征在于，所述集成驱动电路用于在驱动一条所述扫描线进行扫描的时间内，向与每条所述输入信号线连接的所述m个选通单元依次提供数据信号。

8.一种驱动方法，应用于如权利要求1-7任一项所述的阵列基板，其特征在于，所述方法包括：

向所述输入信号线提供数据信号，将与所述输入信号线电连接的所述m个选通单元依次导通，与所述m个选通单元电连接的m条所述数据线依次接收所述数据信号。

9.根据权利要求8所述的驱动方法，其特征在于，所述阵列基板还包括m条第一时钟信号线和m条第二时钟信号线，与同一条所述输入信号线连接的m个所述选通单元中，所述N型晶体管的栅极与所述第一时钟信号线一一对应电连接，所述P型晶体管的栅极与所述第二时钟信号线一一对应电连接；每个所述选通单元中的N型晶体管的第一极和P型晶体管的第一极与对应的一条所述输入信号线电连接；每个所述选通单元中的N型晶体管的第二极和P型晶体管的第二极与对应的一条所述数据线电连接；

所述方法还包括：

向所述m条第一时钟信号线依次提供第一时钟脉冲信号，向所述m条第二时钟信号线依次提供第二时钟脉冲信号；

其中，向与同一选通单元连接的第一时钟信号线和第二时钟信号线分别提供的第一时钟脉冲信号和第二时钟脉冲信号互为反相信号。

10.根据权利要求9所述的驱动方法，其特征在于，各所述第一时钟脉冲信号与各所述第二时钟脉冲信号的占空比均为：1/m。

11.根据权利要求9所述的驱动方法，其特征在于，所述阵列基板还包括与所述数据线交叉的多条扫描线；

所述驱动方法还包括：

向所述扫描线提供栅极扫描脉冲信号；

所述栅极扫描脉冲信号的脉宽为所述第一时钟脉冲信号的脉宽的m倍。

12.一种显示面板，其特征在于，包括如权利要求1-7任一项所述的阵列基板。