CN103927996A - 移位寄存器、栅级驱动电路及显示装置 - Google Patents

Abstract

一种移位寄存器、栅极驱动电路及显示装置。所述移位寄存器包括：始能端、复位端、第一时钟端、第二时钟端、输出端、第一电源端、第二电源端、第一节点和第二节点；还包括：第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管和第六MOS管，所述第四MOS管的栅极和漏极相连并连接至所述第一电源端，源极连接所述第五MOS管的漏极；所述第五MOS管的栅极连接所述第一节点，源极连接所述第二电源端；所述第六MOS管的栅极连接所述第四MOS管的源极，漏极连接所述第一时钟端，源极连接所述第二节点。本发明移位寄存器减小了电路的面积并降低了输出信号的延迟。

Description

移位寄存器、栅级驱动电路及显示装置

技术领域

本发明涉及液晶显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路和显示装置。

背景技术

液晶显示面板的像素阵列包括交错的多行栅线和多列数据线。其中，对栅线的驱动可以通过贴附的集成驱动电路实现。为了适应显示设备越来越高的解析度以及窄边框的要求，要用到GOA（Gate drive On Array）技术，即把栅极驱动电路集成在TFT-LCD（Thin Film Transistor-Liquid Crystal Display，薄膜场效应晶体管-液晶显示面板）的阵列基板上，从而降低成本。

GOA电路是由一个个移位寄存器组成的，图1示出了现有的一种移位寄存器的电路示意图。

参考图1，所述移位寄存器包括：始能端STV、复位端RST、第一时钟端CKB，第二时钟端CK、输出端Gout、第一电源端VCC、第二电源端VSS、第一节点PU和第二节点PD、MOS管MN1～MN7、第一电容C1和第二电容C2。

其中，所述第一电源端VCC提供高电平，第二电源端VSS提供低电平。各个端口与各个器件的具体连接关系参考图1所示，在此不再赘述。

现有的移位寄存器占用的面积较大，导致窄边框无法进一步的实现。

发明内容

本发明解决的问题是现有的移位寄存器占用面积大。

为解决上述问题，本发明提供一种移位寄存器，包括：始能端、复位端、第一时钟端、第二时钟端、输出端、第一电源端、第二电源端、第一节点和第二节点，所述移位寄存器还包括：第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管和第六MOS管，

所述第一MOS管的栅极连接所述始能端，漏极连接所述第一电源端，源极作为所述第一节点；

所述二MOS管的栅极连接所述第二时钟端，漏极连接所述第三MOS管的漏极和所述输出端，源极连接所述第三MOS管的源极和所述第二电源端；

所述第三MOS管的栅极作为第二节点；

所述第四MOS管的栅极和漏极相连并连接至所述第一电源端，源极连接所述第五MOS管的漏极；

所述第五MOS管的栅极连接所述第一节点，源极连接所述第二电源端；

所述第六MOS管的栅极连接所述第四MOS管的源极，漏极连接所述第一时钟端，源极连接所述第二节点。

可选的，所述移位寄存器还包括第七MOS管和电容，所述第七MOS管的栅极连接所述第一节点，漏极连接所述第一时钟端，源极连接所述输出端；所述电容的第一端连接所述第一节点，第二端连接所述输出端。

可选的，所述移位寄存器还包括第八MOS管，所述第八MOS管的栅极连接所述复位端，漏极连接所述第一节点，源极连接所述第二电源端。

可选的，所述移位寄存器还包括第九MOS管，所述第九MOS管的栅极连接所述第一节点，漏极连接所述第二节点，源极连接所述第二电源端。

可选的，所述移位寄存器还包括第十MOS管，所述第十MOS管的栅极连接所述第二节点，漏极连接所述第一节点，源极连接所述第二电源端。

本发明还提供一种栅极驱动电路，包括两个以上上述移位寄存器，每级移位寄存器的始能端连接上一级移位寄存器的输出端，复位端连接下一级移位寄存器的输出端；第一级的移位寄存器的始能端接收外部的始能信号，最后一级移位寄存器的复位端连接该级的输出端。

本发明还提供一种显示装置，包括显示阵列以及上述栅极驱动电路，所述栅极驱动电路适于驱动所述显示阵列。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案的移位寄存器利用第四MOS管、第五MOS管和第六MOS管替代了现有技术中的第一电容，从而降低了移位寄存器占用的面积。

另一方面，现有技术中的第一电容通常为一个1.5pf以上的大电容，而本发明技术方案中利用第四MOS管、第五MOS管和第六MOS管替代了现有技术中的第一电容，这三个管子的电容非常小，一般在0.1pf以下，因此，降低了电路的负载（RC loading），从而降低了输出信号的延迟。

进一步地，本发明技术方案的移位寄存器中，所述第六MOS管的栅极连接所述第四MOS管的源极，漏极连接所述第一时钟端，源极连接所述第二节点。这样，当所述第六MOS管导通时，所述第二节点的电压与第一时钟端的电压非常接近，从而使得第三MOS管的下拉性能更稳定。

进一步地，本发明技术方案的移位寄存器包括第二MOS管，所述第二MOS管的栅极连接第二时钟端，漏极连接输出端，源极连接第二电源端。这样，当第二时钟端为高电平时，所述第二MOS管导通，将输出端下拉至第二电源端的低电平。所述第二MOS管与第三MOS管相互配合，在移位寄存器的非工作周期内将移位寄存器的输出端始终下拉至低电平，从而降低了移位寄存器在非工作周期内的噪声干扰。

附图说明

图1是现有的一种移位寄存器的电路示意图；

图2是本发明移位寄存器的一种实施例的电路示意图；

图3是图2所示移位寄存器的信号时序图；

图4是图1和图2所示移位寄存器的仿真示意图；

图5是本发明栅极驱动电路的一种实施例的电路示意图。

具体实施方式

正如背景技术中所述，现有技术的移位寄存器包括七个MOS管和两个电容。但是，电容占用的面积较大，不利于进一步的实现窄边框的要求。

本发明提供了一种移位寄存器，利用三个MOS管替代了现有技术中第一电容，从而大大地减小了电路的占用面积。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2示出了本发明移位寄存器的一种实施例的电路示意图。参考图2，所述移位寄存器包括：包括始能端STV、复位端RST、第一时钟端CKB、第二时钟端CK、输出端Gout、第一电源端VCC、第二电源端VSS、第一节点PU和第二节点PD。

在本实施例中，所述第一电源端VCC提供高电平，所述第二电源端VSS提供低电平，如0V或负电平。所述第一时钟端CKB提供的第一时钟信号与所述第二时钟端CK提供的第二时钟信号的相位相反。在具体应用中，可以由不同的电路分别形成第一时钟信号和第二时钟信号，也可以由一个电路形成第一时钟信号，然后再进行反相得出所述第二时钟信号，本发明对此不做限制。

另外，所述移位寄存器还包括：第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5和第六MOS管M6。

其中，所述第一MOS管M1的栅极连接所述始能端STV，漏极连接所述第一电源端VCC，源极作为所述第一节点PU。

所述二MOS管M2的栅极连接所述第二时钟端CK，漏极连接所述第三MOS管M3的漏极和所述输出端Gout，源极连接所述第三MOS管M3的源极和所述第二电源端VSS。

所述第三MOS管M3的栅极作为第二节点PD。

所述第四MOS管M4的栅极和漏极相连并连接至所述第一电源端VCC，源极连接所述第五MOS管M5的漏极。

所述第五MOS管M5的栅极连接所述第一节点PU，源极连接所述第二电源端VSS。

所述第六MOS管M6的栅极连接所述第四MOS管M4的源极，漏极连接所述第一时钟端CKB，源极连接所述第二节点PD。

继续参考图2，所述移位寄存器还包括第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10和电容Ca。

所述第七MOS管M7的栅极连接所述第一节点PU，漏极连接所述第一时钟端CKB，源极连接所述输出端Gout。

所述电容Ca的第一端连接所述第一节点PU，第二端连接所述输出端Gout。

所述第八MOS管M8的栅极连接所述复位端RST，漏极连接所述第一节点PU，源极连接所述第二电源端VSS。

所述第九MOS管M9的栅极连接所述第一节点PU，漏极连接所述第二节点PD，源极连接所述第二电源端VSS。

所述第十MOS管M10的栅极连接所述第二节点PD，漏极连接所述第一节点PU，源极连接所述第二电源端VSS。

图3示出了本发明移位寄存器的信号时序图。下面再结合参考图2和图3对本实施例的移位寄存器的工作原理做进一步说明。

首先需要说明的是，在以下各个阶段，第一电源端VCC始终提供高电平，第二电源端VSS始终提供低电平，栅极与第一电源端VCC连接的第四MOS管M4始终处于导通状态。

在T1阶段，始能端STV为高电平，复位端RST、第一时钟端CKB和第二时钟端CK均为低电平：

高电平的始能端STV使得所述第一MOS管M1导通，所述第一节点PU被充至高电平，即对电容Ca进行充电；

高电平的第一节点PU点使得所述第五MOS管M5、第七MOS管M7和第九MOS管M9导通；

导通的第五MOS管M5将其漏极电压即所述第四MOS管M4的源极拉至低电平，从而使所述第六MOS管M6关闭，而导通的第九MOS管M9将第二节点PD的电压拉至低电平；

导通的第七MOS管M7由于所述第一时钟端CKB为低电平，所以输出端Gout输出低电平。

在T1阶段之后的T2阶段，始能端STV、复位端RST、第二时钟端CK均为低电平，第一时钟端CKB为高电平：

由于所述电容Ca的自举将所述第一节点PU自举到更高的电位，因此所述第五MOS管M5、第七MOS管M7和第九MOS管M9仍然处于导通状态；

与T1阶段类似的，导通的第五MOS管M5使得所述第六MOS管处于关闭状态，而导通的第九MOS管M9仍将第二节点PD的电压钳位至低电平；

导通的第七MOS管M7由于所述第一时钟端CKB为高电平，因此所述输出端Gout输出高电平。

在T2阶段后的T3阶段，复位端RST和第二时钟端CK为高电平，始能端STV和第一时钟端CKB为低电平：

高电平的复位端RST使得所述第八MOS管M8导通，进而将所述第一节点PU的电压下拉至低电平；

由于所述第一节点PU变为低电平，因此所述第五MOS管M5、第七MOS管M7和第九MOS管M9关闭；

由于所述第五MOS管M5关闭，而所述第四MOS管M4导通，因此，所述第六MOS管M6的栅极电压变为高电平，从而所述第六MOS管M6导通。再由于所述第一时钟端CKB为低电平，因此，所述第二节点PD仍然为低电平；

高电平的第二时钟端CK使得所述第二MOS管M2导通，从而将所述输出端Gout钳位至低电平。

在T3阶段后的T4阶段，第一时钟端CKB为高电平，始能端STV、复位端RST、第二时钟端CK以及第一节点PU均为低电平；

低电平的第一节点PU使得所述第五MOS管M5关闭；而由于所述第四MOS管导通，因此所述第六MOS管M6也导通，再由于所述第一时钟端CKB为高电平，因此，所述第二节点PD被上拉至高电平；

高电平的第二节点PD使得所述第十MOS管M10和所述第三MOS管M3导通；

导通的第三MOS管M3将所述输出端Gout钳位于低电平；

导通的第十MOS管M10将所述第一节点PU的电压下拉至低电平。

在T4阶段后的T5阶段，第二时钟端CK为高电平，始能端STV、复位端RST、第一时钟端CKB以及第一节点PU均为低电平:

与T4阶段类似的，所述第五MOS管关闭，而所述第四MOS管M4和所述第六MOS管M6均导通，而由于所述第一时钟端CKB为低电平，因此，所述第二节点PD为低电平；

低电平的第二节点PD使得所述第三MOS管M3和所述第十MOS管M10关闭；

而高电平的第二时钟端CK使得所述第二MOS管M2导通，从而将所述输出端Gout钳位至低电平。

此后，重复所述T4阶段和T5阶段，直至始能端再次为高电平为止。

需要说明的是，移位寄存器在所述T4阶段、T5阶段以及后续始能端再次为高电平为止的各个阶段不需要进行输出，即所述移位寄存器处于非工作周期内。由上述分析可知：本实施例的移位寄存器在非工作周期内，其输出端Gout始终被钳位至低电平，具体地，T4阶段，由所述第三MOS管M3进行下拉，在T5阶段，由所述第二MOS管M2进行下拉。这样，所述移位寄存器在非工作周期内始终输出稳定的低电平，从而提高了抗噪声干扰的能力。

图2中，所述第四MOS管M4的栅极和漏极连接第一电源端VCC，因此所述第四MOS管M4处于导通状态。当所述第一节点PU为高电平时，所述第五MOS管M5导通，从而将所述第六MOS管M6的栅极电压钳位至低电平。

而当所述第一节点PU为低电平时，所述第五MOS管M5关闭，所述第六MOS管M6的栅极电压为高电平，因此所述第六MOS管M6导通，从而使得所述二节点PD的电压与所述第一时钟端CKB的变化相一致。

这样就使得所述第二节点PD的波形与现有的第二节点的波形相同，因此，可以用所述第四MOS管M4、第五MOS管M5和第六MOS管M6替代图1中所示的第一电容C1。而与现有技术相比，本实施例的移位寄存器的占用面积更小，可以进一步地实现窄边框的要求。

另外，由于MOS管的电容都非常小，通常在0.1pf以下，与现有技术中所述第一电容C1（电容值一般在1.5pf以上）相比，电路的负载大大降低，因此电路的输出信号的延迟时间也得到了大幅降低。

本技术方案的发明人对图1中现有的移位寄存器和图2所示移位寄存器的输出信号进行了仿真，放大波形图如图4所示。也就是说，图4是图3中用椭圆形圈出的输出端Gout的信号放大图。

参考图4，曲线1为图2所示的移位寄存器的输出波形，曲线2为图1所示现有的移位寄存器的输出波形。图4中横坐标表示的是时间，单位为微秒（μs）；纵坐标表示输出电压，单位为伏特（V）。

继续参考图4，A点的坐标为（30.055，16.153）；B点的坐标为（30.13，16.148）。发明人经过研究，发现本发明移位寄存器的输出波形上升沿的延迟时间为54.2ns；而图1所示现有技术的移位寄存器的输出波形上升沿的延迟时间为129.6ns，是本发明移位寄存器的延迟时间的2倍多。换句话说，本发明的移位寄存器的输出波形的延迟时间比现有的移位寄存器的延迟时间降低了一半。

进一步分析图2所示的移位寄存器可以得知：所述第六MOS管M6受控于所述第五MOS管M5，并且当所述第六MOS管M6导通时，其源极电压几乎等于漏极电压。换句话说，所述第二节点PD的高电平非常接近于第一时钟端CKB的时钟信号，几乎没有电压损耗，因此，所述第二节点PD的电压稳定，从而提高了所述第三MOS管M3和第十MOS管M10的下拉性能。

图5示出了一种栅极驱动电路的电路示意图。如图5所示，所述栅极驱动电路包括：第一级移位寄存器、第二级移位寄存器......及第N级移位寄存器。

其中，每级移位寄存器的第一时钟端CKB、第二时钟端CK分别对应接收第一时钟信号CLK1和第二时钟信号CLK2。

每级移位寄存器的始能端STV连接上一级移位寄存器的输出端，如第二级移位寄存器的始能端STV连接第一级移位寄存器的输出端Gout1。

每级移位寄存器的复位端RST连接下一级移位寄存器的输出端，如第一级移位寄存器的复位端RST连接第二级移位寄存器的输出端Gout2。

另外，第一级移位寄存器的始能端STV接收外部的始能信号，第N级移位寄存器的复位端RST连接该级的输出端GoutN。

图5中各个移位寄存器可由图2所示的电路实现，在此不再赘述。

本发明还提供一种显示装置，包括显示阵列以及图5所示的栅极驱动电路，所述栅极驱动电路适于驱动所述显示阵列。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (7)

1.一种移位寄存器，包括始能端、复位端、第一时钟端、第二时钟端、输出端、第一电源端、第二电源端、第一节点和第二节点，其特征在于，还包括：第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管和第六MOS管，

所述第一MOS管的栅极连接所述始能端，漏极连接所述第一电源端，源极作为所述第一节点；

所述二MOS管的栅极连接所述第二时钟端，漏极连接所述第三MOS管的漏极和所述输出端，源极连接所述第三MOS管的源极和所述第二电源端；

所述第三MOS管的栅极作为第二节点；

所述第四MOS管的栅极和漏极相连并连接至所述第一电源端，源极连接所述第五MOS管的漏极；

所述第五MOS管的栅极连接所述第一节点，源极连接所述第二电源端；

所述第六MOS管的栅极连接所述第四MOS管的源极，漏极连接所述第一时钟端，源极连接所述第二节点。

2.如权利要求1所述的移位寄存器，其特征在于，还包括第七MOS管和电容，所述第七MOS管的栅极连接所述第一节点，漏极连接所述第一时钟端，源极连接所述输出端；所述电容的第一端连接所述第一节点，第二端连接所述输出端。

3.如权利要求1所述的移位寄存器，其特征在于，还包括第八MOS管，所述第八MOS管的栅极连接所述复位端，漏极连接所述第一节点，源极连接所述第二电源端。

4.如权利要求1所述的移位寄存器，其特征在于，还包括第九MOS管，所述第九MOS管的栅极连接所述第一节点，漏极连接所述第二节点，源极连接所述第二电源端。

5.如权利要求1所述的移位寄存器，其特征在于，还包括第十MOS管，所述第十MOS管的栅极连接所述第二节点，漏极连接所述第一节点，源极连接所述第二电源端。

6.一种栅极驱动电路，其特征在于，包括两个以上如权利要求1～5任一项所述的移位寄存器，每级移位寄存器的始能端连接上一级移位寄存器的输出端，复位端连接下一级移位寄存器的输出端；第一级的移位寄存器的始能端接收外部的始能信号，最后一级移位寄存器的复位端连接该级的输出端。

7.一种显示装置，其特征在于，包括显示阵列以及如权利要求6所述的栅极驱动电路，所述栅极驱动电路适于驱动所述显示阵列。