WO2018173132A1 - 表示装置の駆動方法および表示装置 - Google Patents

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WO2018173132A1
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transistor
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ground potential
potential
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真 横山
史幸 小林
山田　淳一
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シャープ株式会社
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    • G09G2330/027—Arrangements or methods related to powering off a display

Definitions

  • the present invention relates to a display device driving method, and more particularly, to a display device driving method and a display device including an electro-optical element driven by a current such as an organic EL display device.
  • organic EL Electro Luminescence
  • pixel circuits including organic EL elements which are self-luminous display elements driven by current, and driving transistors are arranged in a matrix.
  • Patent Document 1 uses a panel drive circuit that maintains an output of a logic power supply voltage during a power-off delay time and is driven by the logic power supply voltage in an off sequence starting from the time when the power supply of the organic EL display device is turned off. Then, preset black display data is supplied to each pixel. As a result, the charge remaining in each pixel is discharged, and the afterimage displayed when the power is turned off is erased, or the afterimage displayed when the power is turned on again and the display panel is re-driven after the power is turned off. can do.
  • the pixel circuit of the organic EL display device described in Patent Document 1 includes a data compensation circuit that is provided in the organic EL display device described later in the present embodiment and compensates the threshold voltage of the drive transistor by diode connection. Not. For this reason, even if the driving method described in Patent Document 1 is applied to a pixel circuit having a data compensation circuit that is diode-connected, a charge is left in the pixel circuit when the power is turned off. There arises a problem that the image deteriorates or an afterimage is displayed when an image is displayed on the display panel after the power is turned off.
  • an object of the present invention is to provide a display device driving method and a display device capable of discharging a pixel circuit so that no charge remains in an off sequence performed when the power is turned off.
  • a first aspect of the present invention is a method of driving an active matrix display device that displays an image by causing an electro-optic element to emit light, A plurality of data lines to which a data signal for displaying the image is supplied; A plurality of scanning lines arranged to intersect the plurality of data lines; A plurality of pixel circuits provided at each intersection of the plurality of data lines and the plurality of scanning lines; A data line driving circuit for supplying the data signals to the plurality of data lines, A scanning line driving circuit that sequentially selects and activates corresponding scanning lines at a timing when the data signal is supplied to the data lines;
  • the pixel circuit includes: The electro-optic element; A driving transistor for controlling a current flowing through the electro-optic element and electrically connecting a control terminal and a first conduction terminal when a corresponding scanning line is active; A first node to which the control terminal is connected; A second node to which a second conduction terminal of the driving transistor is connected; A data compensation circuit for compensating a threshold voltage of the driving transistor and holding
  • the transistor constituting the pixel circuit is a P-channel transistor, and the second ground potential is not more than a potential obtained by adding the threshold voltage of the driving transistor to the first ground potential.
  • the transistor constituting the pixel circuit is an N-channel transistor, and the second ground potential is equal to or higher than a potential obtained by subtracting the threshold voltage of the driving transistor from the first ground potential.
  • the initialization circuit includes an initialization line that supplies the first ground potential, and an initialization transistor that electrically connects the initialization line and the first node.
  • the initialization step includes Supplying the first ground potential to the initialization line after the power is turned off; Making the initialization transistor conductive based on an active pre-scan signal output from the scan line driver circuit; Writing the first ground potential from the initialization line to the first node through the initialization transistor.
  • a power supply for supplying a power supply voltage to the electro-optic element In the initialization step, the first ground potential is written to the first node at a timing when a power supply voltage supplied to the electro-optic element is turned off.
  • the writing step includes Supplying the second ground potential to the data line; Making the write transistor conductive based on a current scan signal that activates a corresponding scan line; And writing the second ground potential supplied to the data line to the second node.
  • a seventh aspect of the present invention is the sixth aspect of the present invention,
  • the data compensation circuit includes: a compensation transistor that electrically connects the first conduction terminal of the driving transistor and the control terminal based on a scanning signal supplied from the scanning line driving circuit; A capacitor that holds a voltage between the terminal and the control terminal,
  • the pixel circuit includes a third node to which the first conduction terminal of the driving transistor is connected;
  • the writing step includes Making the compensation transistor conductive based on the current scanning signal; And writing the second ground potential written in the first node to the third node through the conducting compensation transistor.
  • One color data signal is selected from a plurality of color data signals for displaying a color image included in a data signal corresponding to a plurality of primary colors supplied from the data line driving circuit and supplied to the plurality of data lines, respectively.
  • a plurality of select output circuits for The plurality of pixel circuits include a plurality of sub-pixel circuits that emit light from the electro-optic element based on the color data signal
  • the initialization step includes simultaneously writing the first ground potential supplied from an initialization line to the first nodes of the plurality of sub-pixel circuits;
  • the writing step includes Sequentially writing a second ground potential corresponding to each primary color selected by the selection output circuit to the plurality of data lines; Simultaneously writing the second ground potential from the data line to the second nodes of the plurality of sub-pixel circuits by conducting a writing transistor based on a current scanning signal output from the scanning line driving circuit; It is characterized by including.
  • a ninth aspect of the present invention is an active matrix display device that displays an image by causing an electro-optic element to emit light, A plurality of data lines to which a data signal for displaying the image is supplied; A plurality of scanning lines arranged to intersect the plurality of data lines; A plurality of pixel circuits provided at each intersection of the plurality of data lines and the plurality of scanning lines; A data line driving circuit for supplying the data signals to the plurality of data lines, A scanning line driving circuit that sequentially selects and activates corresponding scanning lines at a timing when the data signal is supplied to the data lines;
  • the pixel circuit includes: The electro-optic element; A driving transistor for controlling a current flowing through the electro-optic element and electrically connecting a control terminal and a first conduction terminal when a corresponding scanning line is active; A first node to which the control terminal is connected; A second node to which a second conduction terminal of the driving transistor is connected; A data compensation circuit for compensating a threshold voltage of the driving transistor and holding a voltage between the
  • the data compensation circuit writes a second ground potential that does not electrically connect the control terminal and the first conduction terminal to the second node from the data line when the corresponding scanning line becomes active. It is characterized by.
  • the potential of the first node is set to the first ground potential in the off-sequence period in which the display device is turned off.
  • the gate-source voltage is not charged to the gate terminal of the driving transistor. Therefore, the power supply of the display device is turned off while the first ground potential is charged in the gate terminal of the driving transistor.
  • the charge in the pixel circuit is discharged and the charge does not remain in the pixel circuit at the end of the off-sequence period. Afterimage is no longer displayed when is displayed.
  • the transistor constituting the pixel circuit is a P-channel transistor, and the second ground potential is equal to or lower than the potential obtained by adding the threshold voltage of the driving transistor to the first ground potential. Even when the second ground potential is supplied from the data line to the second conduction terminal of the driving transistor, the gate-source voltage is not charged to the gate terminal of the driving transistor. For this reason, there exists the same effect as a 1st situation.
  • the transistor constituting the pixel circuit is an N-channel transistor, and the second ground potential is equal to or higher than the potential obtained by subtracting the threshold voltage of the driving transistor from the first ground potential. Even when the second ground potential is supplied from the data line to the second conduction terminal of the driving transistor, the gate-source voltage is not charged to the gate terminal of the driving transistor. For this reason, there exists the same effect as a 1st situation.
  • the potential for charging the initialization line is changed from the initialization potential to the first ground potential, and the first ground potential is written to the first node.
  • the potential of the first node can be easily changed to the first ground potential, so that no charge remains in the pixel circuit after the end of the off-sequence period.
  • the initialization of the first node can be performed efficiently.
  • the driving transistor is turned off by the first ground potential written to the first node.
  • the second ground potential is written from the data line to the second node where the second conduction terminal of the driving transistor and the second conduction terminal of the writing transistor are connected.
  • the driving transistor is turned off by the first ground potential written in the first node. Therefore, by turning on the compensation transistor, the first ground potential written in the first node is connected to the third conduction terminal of the driving transistor and the first conduction terminal of the compensation transistor. Also written to the node. Thereby, the off state of the driving transistor is more reliably maintained, and it is possible to prevent charge from remaining in the pixel circuit after the end of the off sequence period.
  • any color data signal is selected from a plurality of color data signals for displaying a color image included in a data signal corresponding to a plurality of primary colors and supplied to the plurality of data lines.
  • the display device having the selection output circuit for this purpose first, the potentials of the first nodes of all the sub-pixel circuits are simultaneously set to the first ground potential during the off-sequence period in which the display device is turned off. Next, for each subpixel circuit, the second ground potential is sequentially supplied from the data line to the second conduction terminal of the driving transistor. In this case, since the gate-source voltage is not charged to the gate terminal of the driving transistor as in the case of the first aspect, the display is performed with the first ground potential charged to the gate terminal of the driving transistor.
  • the device is turned off. As a result, the charge in each subpixel circuit is discharged, and the charge does not remain in the subpixel circuit at the end of the off-sequence period. An afterimage is not displayed when the image is displayed again when it is turned on again.
  • FIG. 1 is a block diagram illustrating an overall configuration of an organic EL display device according to a first embodiment.
  • 4 is a timing chart showing a driving method in an off sequence period of a pixel circuit of the organic EL display device according to the embodiment shown in FIG. 3.
  • movement in the off sequence period of the organic electroluminescent display apparatus shown in FIG. 6 is a timing chart showing a driving method in an off sequence period of a pixel circuit of an organic EL display device according to a modification of the first embodiment.
  • FIG. 8 It is a block diagram which shows the whole structure of the organic electroluminescence display which concerns on the 2nd Embodiment of this invention. It is a circuit diagram which shows the structure of the demultiplexer contained in the demultiplexer part of the organic electroluminescence display shown in FIG. 8 is a timing chart illustrating a driving method in an off sequence period of a sub-pixel circuit of the organic EL display device illustrated in FIG. 7.
  • the organic EL display device in which the data compensation circuit in the pixel circuit is configured by a diode-connected circuit, charges remain in the pixel circuit during the off sequence. The reason why the transistor deteriorates or the afterimage is displayed will be described.
  • the transistor described in this specification is described as being a p-channel transistor unless otherwise specified, but the transistor is not limited to a p-channel transistor and may be an n-channel transistor.
  • the transistor in this embodiment is, for example, a thin film transistor (TFT), but is not limited thereto.
  • TFT thin film transistor
  • FIG. 1 is a circuit diagram illustrating a configuration of a pixel circuit 11 including a data compensation circuit 42 that is diode-connected.
  • the pixel circuit 11 includes one organic EL element OLED (also referred to as “electro-optical element”), six transistors T1 to T6, and one capacitor C. More specifically, the pixel circuit 11 includes an organic EL element OLED, a driving transistor T1, a writing transistor T2, a compensating transistor T3, an initialization transistor T4, a power supply transistor T5, a light emission controlling transistor T6, and A capacitor C is included as a capacitive element.
  • the driving transistor T1 includes a gate terminal (also referred to as a “control terminal”), a first conduction terminal, and a second conduction terminal.
  • the first conduction terminal is connected to the third node N3, and the second conduction terminal is Connected to the second node N2.
  • the first conduction terminal and the second conduction terminal may be a drain terminal and a source terminal or a source terminal and a drain terminal, respectively, depending on the carrier flow.
  • the data voltage supplied from the data line Dj is supplied to the gate terminal of the driving transistor T1 via the writing transistor T2, the driving transistor T1, and the compensation transistor T3. In this case, the first conduction terminal of the driving transistor T1 becomes the drain terminal, and the second conduction terminal becomes the source terminal.
  • the pixel circuit 11 includes a scanning line Sj (also referred to as “current scanning line”), a scanning line Sj ⁇ 1 immediately before the current scanning line Sj (also referred to as “previous scanning line”), an emission line Ej, and a data line Dj.
  • the high level power line ELVDD, the low level power line ELVSS, and the initialization line Vini are connected.
  • the high-level power supply line ELVDD is a power supply line that supplies the high-level potential ELVDD
  • the low-level power supply line ELVSS is a power supply line that supplies the low-level potential ELVSS
  • the initialization line Vini supplies the initialization potential Vini. Power line.
  • the writing transistor T2 has a gate terminal connected to the current scanning line Sj, a first conduction terminal connected to the data line Dj as a source terminal, and a second conduction terminal as a drain terminal to the second node N2. It is connected.
  • the writing transistor T2 writes the data voltage charged in the data line Dj to the pixel circuit 11 in accordance with the selection of the current scanning line Sj.
  • the source terminal which is the second conduction terminal of the driving transistor T1 is connected to the drain terminal which is the second conduction terminal of the writing transistor T2 by the second node N2.
  • the drive transistor T1 supplies a drive current I corresponding to the gate-source terminal voltage Vgs to the organic EL element OLED via a light emission control transistor T6 described later.
  • the compensation transistor T3 is provided between the gate terminal of the driving transistor T1 and the first conduction terminal, and the first conduction terminal is connected to the first conduction terminal of the driving transistor T1 at the second node N2. Has been.
  • the gate terminal of the compensation transistor T3 is connected to the current scanning line Sj.
  • the driving transistor T1 is diode-connected by connecting the gate terminal of the driving transistor T1 and the first conduction terminal.
  • the initialization transistor T4 has a gate terminal connected to the previous scanning line Sj-1, and is provided between the gate terminal of the driving transistor T1 and the initialization line Vini.
  • the initialization transistor T4 When the initialization transistor T4 is turned on according to the selection of the previous scanning line Sj-1, the initialization transistor T4 connects the drain terminal of the initialization transistor T4 and the gate terminal of the drive transistor T1. The potential becomes the initialization potential Vini. As a result, the initialization potential Vini is supplied to the gate terminal of the driving transistor T1.
  • the gate terminal of the power supply transistor T5 is connected to the emission line Ej, and is provided between the high level power line ELVDD and the first conduction terminal of the driving transistor T1.
  • the power supply transistor T5 is turned on according to the selection of the emission line Ej, the high-level potential ELVDD is supplied to the second conduction terminal of the drive transistor T1.
  • the light emission controlling transistor T6 has a gate terminal connected to the emission line Ej and is provided between the driving transistor T1 and the organic EL element OLED.
  • the light emission control transistor T6 supplies the drive current I to the organic EL element OLED when turned on in response to the selection of the emission line Ej.
  • the second terminal of the capacitor C is connected to the high level power supply line ELVDD, and the first terminal is connected to the gate terminal of the driving transistor T1.
  • the capacitor C holds the gate voltage Vg of the driving transistor T1 when the compensation transistor T3 is turned off when the current scanning line Sj connected to the pixel circuit 11 including the capacitor C is in a non-selected state. To do.
  • the organic EL element OLED has an anode (one end of the organic EL element OLED) connected to the second conduction terminal of the light emission control transistor T6, and a cathode (the other end of the organic EL element OLED) connected to the low level power line ELVSS. Yes.
  • the organic EL element OLED emits light with a luminance corresponding to the driving current I supplied from the driving transistor T1.
  • FIG. 2 is a timing chart showing a driving method in the off sequence period of the pixel circuit 11 shown in FIG.
  • the off-sequence period includes an initialization period in which the initialization potential Vini is applied to the first node N1 connected to the gate terminal of the driving transistor T1 to initialize the first node N1, After the initialization of the node N1, it is divided into a writing period in which the ground potential Vgnd is written from the data line Dj to the first node N1, the second node N2, and the third node N3.
  • the off-sequence period is a processing period from when a power-off command is received from a power switch or an external operation means to when each unit in the display device is shifted to a predetermined state and then transitioned to the power-off state.
  • the initialization period will be described.
  • the potential of the previous scanning line Sj-1 changes from high level to low level.
  • a low level voltage is supplied to the gate terminal of the initialization transistor T4, and the initialization transistor T4 is turned on. Therefore, the initialization potential Vini lower than the ground potential Vgnd is supplied from the initialization line Vini to the first node N1 via the initialization transistor T4, and the initialization potential Vini is charged to the first node N1.
  • the potential of the previous scanning line Sj-1 changes from the low level to the high level, and the initialization transistor T4 is turned off.
  • the initialization circuit 41 including the initialization transistor T4 operates during the initialization period.
  • the data compensation circuit 42 including the compensating transistor T3 and the capacitor C is not operating, and the potential of the data line Dj is the ground potential Vgnd. .
  • the writing period will be described.
  • the potential of the current scanning line Sj changes from high level to low level.
  • the write transistor T2 and the compensation transistor T3 are turned on.
  • the potential of the data line Dj is the ground potential Vgnd. Therefore, the ground potential Vgnd of the data line Dj is written to the first node N1 via the write transistor T2, the drive transistor T1, and the compensation transistor T3.
  • the gate-source terminal voltage Vgs of the driving transistor T1 is lower by the threshold voltage Vth of the driving transistor T1 than the ground potential Vgnd which is the potential of the source terminal.
  • the potential of the first node N1 connected to the gate terminal of the driving transistor T1 rises only from the initialization potential Vini to a potential lower than the ground potential Vgnd by the threshold voltage Vth, and to the ground potential Vgnd. Does not rise.
  • the electric charge held in the capacitor C cannot be completely discharged, and the power of the organic EL display device is turned off with the electric charge remaining.
  • the ground potential Vgnd applied from the data line Dj is written into the third node N3 connecting the terminal. Therefore, when the power source of the organic EL display device is turned off, the charge remaining in the capacitor C remains as it is without being discharged, and the drive transistor T1 deteriorates due to the remaining charge, or the power source is turned on again. An afterimage is displayed on the display unit 10 when turned on.
  • the potential of the first node N1 connected to the gate terminal of the driving transistor T1 is initialized by the initialization circuit 41 during the initialization period and becomes the initialization potential Vini. Thereafter, since the potential is compensated by the data compensation circuit 42, even if an attempt is made to write the ground potential Vgnd charged to the data line Dj to the first node N1 in order to set the potential of the first node N1 to the ground potential Vgnd, The potential of one node N1 only rises to a value lower than the ground potential Vgnd by the threshold voltage Vth. As a result, the capacitor C holds a charge corresponding to the threshold voltage Vth, and the charge is not discharged even after the end of the off sequence period.
  • FIG. 3 is a block diagram showing the overall configuration of the organic EL display device 1 according to the first embodiment of the present invention.
  • the organic EL display device 1 according to this embodiment is generally a display device capable of color display composed of three primary colors of RGB, but in this embodiment, a display device that displays any one color for the sake of simplicity. Suppose that For this reason, the organic EL display device 1 does not include a demultiplexer.
  • the organic EL display device 1 is an active matrix type display device including a display unit 10, a display control circuit 20, a data driver 30, a scan driver 50, and an emission driver 60. Since the organic EL display device 1 does not include a demultiplexer, a data signal is supplied from the data driver 30 to each data line Dj.
  • a data line driving circuit is realized by the data driver 30, a scanning line driving circuit is realized by the scan driver 50, and a control line driving circuit is realized by the emission driver 60.
  • the scan driver 50 and the emission driver 60 may be formed integrally with the display unit 10, for example, or may be formed separately from the display unit 10.
  • m (m is an integer of 2 or more) data lines D1 to Dm and n scanning lines S1 to Sn intersecting with these are arranged.
  • the display unit 10 is provided with m ⁇ n pixel circuits 11 corresponding to the intersections of the data lines D1 to Dm and the scanning lines S1 to Sn.
  • the display unit 10 is provided with emission lines E1 to En as n control lines in parallel with the n scanning lines S1 to Sn.
  • the m data lines D1 to Dm are connected to the data driver 30, and the n scan lines S1 to Sn are connected to the scan driver 50.
  • the n emission lines E1 to En are connected to the emission driver 60.
  • the display unit 10 is provided with a power line common to the pixel circuits 11. More specifically, a power supply line for supplying a high level potential ELVDD for driving an organic EL element described later and a power supply line for supplying a low level potential ELVSS for driving the organic EL element are provided. Further, an initialization line Vini for supplying an initialization potential Vini for an initialization operation described later is provided. These potentials are supplied from the first power supply 15 and the second power supply 16, respectively. In the present embodiment, the high level power line ELVDD supplies the high level potential ELVDD, and the low level power line ELVSS supplies the low level potential ELVSS.
  • each of the m data capacitors Cd1 to Cdm is connected to the m data lines D1 to Dm, respectively, and the other end (the side not connected to the data line Dj) is grounded. Holds the given data signal.
  • the display control circuit 20 outputs various control signals to the data driver 30, the scan driver 50, and the emission driver 60. More specifically, the display control circuit 20 outputs a data start pulse DSP, a data clock DCK, display data DA, and a latch pulse LP to the data driver 30. Further, the gate start pulse SSP and the gate clock SCK are output to the scan driver 50, and the emission start pulse EMSP and the emission clock EMCK are output to the emission driver 60.
  • the data driver 30 includes an m-bit shift register (not shown), a sampling circuit, a latch circuit, and m D / A converters.
  • the shift register has m bistable circuits connected in cascade with each other, transfers the data start pulse DSP supplied to the first stage in synchronization with the data clock DCK, and outputs a sampling pulse from each stage.
  • display data DA is supplied to the sampling circuit.
  • the sampling circuit stores the display data DA according to the sampling pulse.
  • the display control circuit 20 outputs a latch pulse LP to the latch circuit.
  • the latch circuit holds the display data DA stored in the sampling circuit.
  • the D / A converter is provided corresponding to m data lines D1 to Dm respectively connected to m output terminals (not shown) of the data driver 30, and the display data DA held in the latch circuit. Is converted to a data signal which is an analog signal, and the data signal is supplied to the data lines D1 to Dm.
  • the emission driver 60 drives n emission lines E1 to En. More specifically, the emission driver 60 includes a shift register and a buffer (not shown). The shift register sequentially transfers the emission start pulse EMSP in synchronization with the emission clock EMCK. An emission signal that is an output from each stage of the shift register is supplied to a corresponding emission line Ej via a buffer.
  • FIG. 4 is a timing chart showing a driving method in the off-sequence period of the pixel circuit 11 of the organic EL display device 1 according to this embodiment. Similar to the timing chart shown in FIG. 2, the off-sequence period shown in FIG. 4 includes an initialization period and a writing period provided following the initialization period.
  • the ground potential Vgnd charged to the initialization line Vini may be referred to as a first ground potential Vgnd1
  • the ground potential Vgnd charged to the data line Dj may be referred to as a second ground potential Vgnd2.
  • the initialization period will be described.
  • the potential of the previous scanning line Sj-1 changes from the ground potential Vgnd to the low level.
  • a low level voltage is supplied to the gate terminal of the initialization transistor T4, and the initialization transistor T4 is turned on.
  • the potential of the initialization line Vini changes from the low level to the first ground potential Vgnd1 at the time (not shown) when the power-off command is given to the organic EL display device.
  • the first ground potential Vgnd1 which is higher than the initialization potential Vini, is charged from the initialization line Vini to the first node N1 through the on-state initialization transistor T4.
  • the potential of the previous scanning line Sj-1 changes from the low level to the high level.
  • the data compensation circuit 42 is not operating, and the potential of the data line Dj is the second ground potential Vgnd2.
  • the writing period will be described.
  • the potential of the current scanning line Sj changes from high level to low level.
  • the potential of the data line Dj is the second ground potential Vgnd2.
  • the writing transistor T2 is turned on, and the second node N2 to which the source terminal that is the second conduction terminal of the driving transistor T1 and the drain terminal that is the second conduction terminal of the writing transistor T2 are connected is connected.
  • the second ground potential Vgnd2 is written from the data line Dj.
  • the potential of the first node N1 to which the gate terminal of the driving transistor T1 is connected is the first ground potential Vgnd1. Therefore, in order to prevent the threshold voltage Vth from being compensated by the data compensation circuit 42, the following equation (1) needs to be satisfied.
  • the compensation transistor T3 is also turned on.
  • the first ground potential Vgnd1 charged in the first node N1 during the initialization period is connected to the first conduction terminal of the driving transistor T1 and the first conduction terminal of the compensation transistor T3 via the compensation transistor T3. Is supplied to the third node N3 which is the connection point of the third node N3, and the potential of the third node N3 also becomes the first ground potential Vgnd1.
  • the potentials of the first node N1 and the third node N3 in the pixel circuit 11 become the first ground potential Vgnd1, and the potential of the second node N2 becomes the second ground potential Vgnd2.
  • the power supply of the organic EL display device 1 is not turned off while the electric charge remains. For this reason, when the charge remains in the pixel circuit, the transistors constituting the pixel circuit 11 deteriorate, or afterimages are displayed when the display unit 10 displays an image again after the power is turned off. It will not be.
  • FIG. 5 is a timing chart showing the operation of the organic EL display device 1 during the off-sequence period.
  • the operation of the organic EL display device 1 in the off-sequence period will be described.
  • the power of the organic EL display device 1 is turned off, and the process proceeds to the off sequence period.
  • the off-sequence period is divided into an initialization period from time t0 to t3 and a writing period from time t3 to t5.
  • the potential of the image signal is switched to the black display potential.
  • the black display potential is charged to the first node N1 via the data line Dj, the write transistor T2, the drive transistor T1, and the compensation transistor T3, and the potential of the first node N1 also becomes the black display potential.
  • the high level potential GVDD of the high level power supply of the organic EL display device 1 is at the high level
  • the low level potential GVSS of the low level power supply is at the low level. Is a level.
  • the potential of the high-level power supply line ELVDD that supplies the power supply potential to the organic EL element OLED of each pixel circuit 11 changes from the high-level potential ELVDD to the ground potential Vgnd or the floating state, and the low-level power supply line ELVSS The potential changes from the low level potential ELVSS to the ground potential Vgnd or the floating state.
  • the initialization potential Vini of the initialization line Vini is changed from the low level to the first ground potential Vgnd1 at the same timing.
  • the black display potential corresponding to the black display data signal for displaying the entire screen of the display unit 10 in black is charged from the data driver 30 to the data line Dj, and the writing transistor T2, the driving transistor T1, and the compensation
  • the data is written to the first node N1 through the transistor T3.
  • the initialization potential Vini is the ground potential Vgnd. If the black display data signal potential changes to the second ground potential Vgnd2 at time t3, the gate-source terminal voltage Vgs cannot be written to the gate terminal of the driving transistor T1, and the gate terminal potential is Since one ground potential Vgnd1 is maintained, the driving transistor T1 is turned off.
  • the driving is performed.
  • the transistor T1 is turned off.
  • the period during which the initialization potential Vini of the initialization line Vini changes from the low level to the first ground potential Vgnd1 is not limited to the time t1 to t2, but for example, the time t0 to t1 or the time t2 to t3. Any period may be used as long as the image signal is at the black display potential.
  • the gate start pulse SSP for driving the scan driver 50, the gate clock SCK, the emission start pulse EMSP for driving the emission driver 60, and the emission clock EMCK are output until time t4, the data driver 30 The scan driver 50 and the emission driver 60 operate until time t4.
  • both the high level potential GVDD of the high level power supply and the low level potential GVSS of the low level power supply of the organic EL display device 1 change to the ground potential Vgnd.
  • the gate start pulse SSP, the gate clock SCK, the emission start pulse EMSP, and the emission clock EMCK all change from the high level or the low level to the ground potential Vgnd from time t5 to t6.
  • the initialization potential Vini of the initialization line Vini was changed from the low level to the first ground potential Vgnd1 during the period from time t5 to t6.
  • the initialization potential Vini is changed from the low level to the high level in the period from the time t1 to the time t2 of the initialization period.
  • the potential of the first node N1 is maintained in the off state of the driving transistor T1 by the first ground potential Vgnd1 charged during the initialization period, so that charges remain in the pixel circuit 11. There is nothing.
  • the potential of the first node N1 is set to the first ground potential Vgnd1 that is higher than the initialization potential Vini during the off-sequence period.
  • the second ground potential Vgnd2 is supplied from the data line Dj to the second conduction terminal of the driving transistor T1
  • the gate-source terminal voltage Vgs is not charged to the gate terminal of the driving transistor T1.
  • the power supply of the organic EL display device 1 is turned off while the first ground potential Vgnd1 is charged in the gate terminal of the driving transistor T1.
  • the six transistors constituting the pixel circuit 11 are all P-channel type, but may be N-channel type. Therefore, in this modification, a case will be described in which all six transistors constituting the pixel circuit are N-channel type.
  • the entire configuration of the organic EL display device is the same as that of the above embodiment, and the pixel circuit is shown in FIG. 2 except that the six transistors T1 to T6 constituting the pixel circuit are all N-channel type. This is the same as the pixel circuit 11.
  • the figure which shows the whole structure of an organic electroluminescence display, the structure of the pixel circuit 11, and those description are abbreviate
  • FIG. 6 is a timing chart showing a driving method in the off-sequence period of the pixel circuit of the organic EL display device according to this modification. Similar to the timing chart shown in FIG. 4, the off-sequence period shown in FIG. 6 includes an initialization period and a writing period provided following the initialization period.
  • the initialization period will be described.
  • the potential of the previous scanning line Sj-1 changes from the low level to the high level.
  • a high level voltage is supplied to the gate terminal of the initialization transistor T4, and the initialization transistor T4 is turned on.
  • the potential of the initialization line Vini changes from the high level to the first ground potential Vgnd1 at the low level at the time (not shown) when the power-off command is given to the organic EL display device.
  • the first ground potential Vgnd1 is written from the initialization line Vini to the first node N1 via the ON-state initialization transistor T4.
  • the potential of the previous scanning line Sj-1 changes from the high level to the low level.
  • the first node N1 is charged with the first ground potential Vgnd1. Since the current scanning line Sj is at a low level, the data compensation circuit 42 is not operating, and the potential of the data line Dj is the second ground potential Vgnd2.
  • the writing period will be described.
  • the potential of the current scanning line Sj changes from the low level to the high level.
  • the potential of the data line Dj is the second ground potential Vgnd2.
  • the writing transistor T2 is turned on, and the second ground N2 is connected from the data line Dj to the second node N2 to which the second conduction terminal of the driving transistor T1 and the second conduction terminal of the writing transistor T2 are connected.
  • the potential Vgnd2 is written.
  • the potential of the first node N1 to which the gate terminal of the driving transistor T1 is connected is the first ground potential Vgnd1. Therefore, in order to prevent the threshold voltage Vth from being compensated by the data compensation circuit 42, considering that the driving transistor T1 is an N-channel type, the following expression (3) needs to be satisfied. Vgnd1-Vth ⁇ Vgnd2 (3)
  • the potential of the first node N1 does not become the gate-source terminal voltage Vgs expressed by the following equation (4), but maintains the first ground potential Vgnd1.
  • the transistor T1 is kept off.
  • the threshold voltage Vth is not compensated by the data compensation circuit 42, and the first node N1 maintains the first ground potential Vgnd1.
  • Vgs Vgnd2 + Vth (4)
  • the compensation transistor T3 is also turned on.
  • the first ground potential Vgnd1 charged in the first node N1 during the initialization period is connected to the first conduction terminal of the driving transistor T1 and the first conduction terminal of the compensation transistor T3 via the compensation transistor T3. Is supplied to the third node N3 which is the connection point of the third node N3, and the potential of the third node N3 also becomes the first ground potential Vgnd1.
  • the potentials of the first node N1 and the third node N3 in the pixel circuit 11 become the first ground potential Vgnd1, and the potential of the second node N2 becomes the second ground potential Vgnd2.
  • the power supply of the organic EL display device 1 is not turned off while the electric charge remains. For this reason, after the power of the organic EL display device is turned off, the charge remains in the pixel circuit, so that the transistor constituting the pixel circuit 11 is deteriorated or turned on again after the power is turned off. Afterimages are no longer displayed when an image is displayed.
  • FIG. 7 is a block diagram showing the overall configuration of the organic EL display device 2 according to the second embodiment of the present invention.
  • the organic EL display device 2 is an active matrix display device capable of color display with three primary colors of RGB.
  • the organic EL display device 2 illustrated in FIG. 7 includes a display unit 10, a display control circuit 20, a data driver 30, a demultiplexer unit 40, a scan driver 50, and an emission driver 60.
  • the data driver is provided via the demultiplexer unit 40.
  • the display device adopts an SSD (Source Shared Driving) system that supplies data signals from 30 to the data lines Dr1 to Drm, Dg1 to Dgm, and Db1 to Dbm.
  • SSD Source Shared Driving
  • the display unit 10 includes m scanning lines S1 to Sn, n emission lines E1 to En, and m data lines D1 to Dm.
  • the demultiplexer unit 40 includes m demultiplexers (also referred to as “selection output circuits”) 431 to 43m, and m data lines D1 to Dm are connected to the demultiplexers 431 to 43m, respectively.
  • the configurations of the display unit 10, the display control circuit 20, the data driver 30, the scan driver 50, and the emission driver 60 are the same as those shown in FIG. 40 will be described.
  • FIG. 8 is a circuit diagram showing a configuration of the demultiplexer 43j included in the demultiplexer unit 40 shown in FIG. The configuration of the demultiplexer 43j will be described with reference to FIG.
  • Each demultiplexer 43j includes three selection transistors Tr, Tg, and Tb. Although the selection transistors Tr, Tg, and Tb are all described as being P-channel transistors, they may be N-channel transistors.
  • the demultiplexer 43j includes a selection transistor Tr that selects the R data signal Rj, a selection transistor Tg that selects the G data signal Gj, and a selection transistor Tb that selects the B data signal Bj. If the selection control signal ASWr is applied from the display control circuit 20 to the gate terminal of the selection transistor Tr at the timing when the R data signal Rj is applied from the data line Dj, the selection transistor Tr is turned on and the R data signal Rj is converted to R data. Supply to line Drj. If the selection control signal ASWg is supplied from the display control circuit 20 to the gate terminal of the selection transistor Tg at the timing when the G data signal Gj is supplied from the data line Dj, the selection transistor Tg supplies the G data signal Gj to the G data line Dgj.
  • the selection transistor Tb supplies the B data signal Bj to the B data line Dbj. .
  • the other demultiplexers supply the R data signal to the R data line, the G data signal to the G data line, and the B data signal to the data line every horizontal period.
  • the demultiplexers 431 to 43m the number of output terminals of the data driver 30 can be reduced, so that the manufacturing cost of the data driver 30 can be reduced.
  • the number of selection transistors included in the demultiplexer 43j is three, but is not particularly limited as long as it is two or more and m or less.
  • N R subpixel circuits 11r are connected to the R data line Drj, and R data signals sequentially supplied from the R data line Drj are sequentially written and written to the n R subpixel circuits 11r.
  • N G subpixel circuits 11g are connected to the G data line Dgj, and G data signals sequentially supplied from the G data line Dgj are sequentially written to the n G subpixel circuits 11g.
  • the B data lines Dbj are connected with n B subpixel circuits 11b, and the B data signals Bj sequentially supplied from the B data lines Dbj are sequentially written and written to the n B subpixel circuits 11b.
  • FIG. 9 is a timing chart showing a driving method in the off-sequence period of the sub-pixel circuits 11r, 11g, and 11b of the organic EL display device 2 of the present embodiment.
  • the potential of the previous scanning line Sj-1 changes from high level to low level.
  • a low level voltage is supplied to the gate terminal of the initialization transistor T4 of each of the sub-pixel circuits 11r, 11g, and 11b, and the initialization transistor T4 is turned on.
  • the potential of the initialization line Vini changes from the low level to the first ground potential Vgnd1 at the time (not shown) when the power-off command is given to the organic EL display device 2.
  • the first ground potential Vgnd1 is charged from the initialization line Vini to the first nodes N1 of the sub-pixel circuits 11r, 11g, and 11b through the on-state initialization transistor T4.
  • the potential of the previous scanning line Sj-1 changes from the low level to the high level.
  • the compensation transistor T3 is in an OFF state, and the potential of the data line Dj is the second ground potential Vgnd2.
  • the selection transistor Tr selects the R data signal Rj and writes the selected R data signal Rj to the data line Drj.
  • the potential of the data control signal Aswg is changed from high level to low level to turn on the selection transistor Tg.
  • the selection transistor Tg selects the G data signal Gj and writes the selected G data signal Gj to the data line Dgj.
  • the potential of the data control signal Aswb is changed from low level to high level to turn on the selection transistor Tb.
  • the selection transistor Tb selects the B data signal Bj and writes the selected B data signal Bj to the B data line Dbj.
  • the data signals Rj, Gj, and Bj are written to the data lines Drj, Dgj, and Dgj, respectively.
  • the potential of the current scanning line Sj changes from the high level to the low level, and the writing transistor T2 of each subpixel circuit 11r, 11g, 11b is turned on.
  • the following second ground potential Vgnd2 is simultaneously written in the second node N2 of each of the sub-pixel circuits 11r, 11g, and 11b. That is, the second ground potential Vgnd2 written to the R data line Drj from time t3 to time t4 is written to the second node N2 of the R subpixel circuit 11r, and written to the G data line Dgj from time t5 to time t6.
  • the second ground potential Vgnd2 is written to the second node N2 of the G subpixel circuit 11g, and the second ground potential Vgnd2 written to the B data line Dbj from time t7 to time t8 is the second node N2 of the B subpixel circuit 11b. Is written to.
  • the compensation transistor T3 of each subpixel circuit 11r, 11g, 11b is also turned on.
  • the first ground potential Vgnd1 charged in each first node N1 of the sub-pixel circuits 11r, 11g, and 11b during the initialization period is connected to the first conduction terminal of the driving transistor T1 via the compensation transistor T3.
  • the voltage is supplied to a third node N3 that is a connection point with the first conduction terminal of the compensation transistor T3.
  • the potentials of the third nodes N3 of the subpixel circuits 11r, 11g, and 11b also become the first ground potential Vgnd1.
  • the potentials of the first node N1 and the third node N3 of the subpixel circuits 11r, 11g, and 11b are the first ground potential Vgnd1
  • the potential of each second node N2 is the second ground potential Vgnd2. Therefore, the power of the organic EL display device 1 is not turned off in a state where charges remain in the sub-pixel circuits 11r, 11g, and 11b. For this reason, when the power source of the organic EL display device is turned off, the charge does not remain in the pixel circuit. Therefore, the transistor constituting the pixel circuit 11 is deteriorated or turned on again after the power source is turned off. No afterimage is displayed when an image is displayed on the display 10.
  • the display described in the present specification is not limited to the display panel including the organic EL element OLED, and may be any display panel including an electro-optical element whose luminance and transmittance are controlled by current.
  • a display having a current-controlled electro-optic element includes an organic EL display having an organic light emitting diode (OLED), an EL display such as an inorganic EL display having an inorganic light emitting diode, and quantum light emission.
  • OLED organic light emitting diode
  • an EL display such as an inorganic EL display having an inorganic light emitting diode
  • quantum light emission There is a QLED display equipped with a dot diode (Quantum dot Light Emission Diode).

Abstract

電源をオフするオフシーケンスにおいて、電荷が残らないように画素回路を放電させることが可能な表示装置の駆動方法および表示装置を提供する　オフシーケンス期間において、第１ノードＮ１の電位を初期化電位Ｖｉｎｉよりも高い電位である第１接地電位Ｖｇｎｄ１にする。これにより、データ線Ｄｊから駆動用トランジスタＴ１の第２導通端子に第２接地電位Ｖｇｎｄ２が供給されても、駆動用トランジスタＴ１のゲート端子にゲート－ソース間電圧Ｖｇｓは充電されない。このため、駆動用トランジスタＴ１のゲート端子に第１接地電位Ｖｇｎｄ１が充電された状態で、有機ＥＬ表示装置１の電源がオフされ、電荷が電源オフ後の画素回路１１内に残ることはない。

Description

表示装置の駆動方法および表示装置
　本発明は表示装置の駆動方法に関し、より詳しくは、有機ＥＬ表示装置など電流で駆動される電気光学素子を備えた表示装置の駆動方法および表示装置に関する。
　近年、薄型、高画質、低消費電力の表示装置として有機ＥＬ（Electro Luminescence）表示装置が注目され、開発が活発に行われている。有機ＥＬ表示装置では、電流によって駆動される自発光型表示素子である有機ＥＬ素子および駆動用トランジスタなどを含む画素回路がマトリクス状に配置されている。
　特許文献１には、有機ＥＬ表示装置の電源をオフした時点から始まるオフシーケンスにおいて、パワーオフ遅延時間の間、ロジック電源電圧の出力を維持し、ロジック電源電圧によって駆動されるパネル駆動回路を利用して、あらかじめ設定された黒表示データを各画素に供給する。これにより、各画素に残された電荷を放電させて、電源オフ時に表示される残像を消したり、電源オフ後に再び電源をオンして表示パネルを再駆動したときに表示される残像を消したりすることができる。
日本の特開２０１４－７１４５０号公報
　しかし、特許文献１に記載の有機ＥＬ表示装置の画素回路は、後述する本実施形態において説明する有機ＥＬ表示装置に設けられた、ダイオード接続によって駆動トランジスタの閾値電圧を補償するデータ補償回路を備えていない。このため、特許文献１に記載された駆動方法をダイオード接続されるデータ補償回路を有する画素回路に適用しても、電源オフ時に電荷が画素回路内に残ることによって、画素回路を構成するトランジスタが劣化したり、電源をオフした後に再びオンして表示パネルに画像を表示させたときに残像が表示されたりする問題が生じる。
　そこで、本発明は、電源をオフする際に行うオフシーケンスにおいて、電荷が残らないように画素回路を放電させることが可能な表示装置の駆動方法および表示装置を提供することを目的とする。
　本発明の第１の局面は、電気光学素子を発光させることにより画像を表示するアクティブマトリクス型の表示装置の駆動方法であって、
　前記画像を表示するデータ信号が供給される複数のデータ線と、
　前記複数のデータ線と交差するように配設された複数の走査線と、
　前記複数のデータ線および前記複数の走査線の各交差点に設けられた複数の画素回路と、
　前記データ信号を前記複数のデータ線にそれぞれ供給するデータ線駆動回路と、
　前記データ線に前記データ信号が供給されるタイミングで、対応する走査線を順次選択してアクティブにする走査線駆動回路とを備え、
　前記画素回路は、
　　前記電気光学素子と、
　　前記電気光学素子に流れる電流を制御すると共に、対応する走査線がアクティブのときに制御端子と第１導通端子とが電気的に接続される駆動用トランジスタと、
　　前記制御端子が接続された第１ノードと、
　　前記駆動用トランジスタの第２導通端子が接続された第２ノードと、
　　前記駆動用トランジスタの閾値電圧を補償すると共に、前記制御端子と前記第１導通端子との間の電圧を保持するデータ補償回路と、
　　前記第１ノードの電位を初期化する初期化回路とを含み、
　前記表示装置の電源をオフしたときのオフシーケンスは、
　　前記電源のオフ後に、前記複数のデータ線に黒表示データに対応する黒表示電位を供給する期間のいずれかの時点において、前記第１ノードの電位を初期化する第１接地電位を前記第１ノードに書き込む初期化ステップと、
　　対応する走査線をアクティブにしたときに、前記制御端子と前記第１導通端子とを電気的に接続しない第２接地電位を前記データ線から前記第２ノードに書き込む書き込みステップとを備えることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記画素回路を構成するトランジスタはＰチャネル型トランジスタであり、前記第２接地電位は、前記第１接地電位に前記駆動用トランジスタの前記閾値電圧を加算した電位以下であることを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記画素回路を構成するトランジスタはＮチャネル型トランジスタであり、前記第２接地電位は、前記第１接地電位から前記駆動用トランジスタの前記閾値電圧を減算した電位以上であることを特徴とする。
　本発明の第４の局面は、本発明の第１の局面において、
　前記初期化回路は、前記第１接地電位を供給する初期化線と、前記初期化線と前記第１ノードとを電気的に接続する初期化用トランジスタとを備え、
　前記初期化ステップは、
　　前記電源のオフ後に、前記第１接地電位を前記初期化線に供給するステップと、
　　前記走査線駆動回路から出力されるアクティブな前走査信号に基づき、前記初期化用トランジスタを導通させるステップと、
　　前記初期化線から前記初期化用トランジスタを介して前記第１ノードに前記第１接地電位を書き込むステップとを含むことを特徴とする。
　本発明の第５の局面は、本発明の第１の局面において、
　前記電気光学素子に電源電圧を供給する電源をさらに備え、
　前記初期化ステップにおいて、前記電気光学素子に供給する電源電圧をオフするタイミングで、前記第１接地電位を前記第１ノードに書き込むことを特徴とする。
　本発明の第６の局面は、本発明の第１の局面において、
　前記データ線と前記第２ノードとを電気的に接続する書き込み用トランジスタをさらに備え、
　前記書き込みステップは、
　　前記データ線に前記第２接地電位を供給するステップと、
　　対応する走査線をアクティブにする現走査信号に基づき、前記書き込み用トランジスタを導通させるステップと、
　　前記データ線に供給された前記第２接地電位を前記第２ノードに書き込むステップと含むことを特徴とすることを特徴とする。
　本発明の第７の局面は、本発明の第６の局面において、
　前記データ補償回路は、前記走査線駆動回路から与えられた走査信号に基づき、前記駆動用トランジスタの前記第１導通端子と前記制御端子とを電気的に接続する補償用トランジスタと、前記第１導通端子と前記制御端子との間の電圧を保持する容量素子とを含み、
　前記画素回路は、前記駆動用トランジスタの前記第１導通端子が接続された第３ノードとを含み、
　前記書き込みステップは、
　　前記現走査信号に基づき、前記補償用トランジスタを導通させるステップと、
　　前記第１ノードに書き込まれた前記第２接地電位を、導通させた前記補償用トランジスタを介して前記第３ノードに書き込むステップとをさらに含むことを特徴とすることを特徴とする。
　本発明の第８の局面は、本発明の第１の局面において、
　前記データ線駆動回路から供給される複数の原色に対応するデータ信号に含まれるカラー画像を表示する複数のカラーデータ信号からいずれかのカラーデータ信号を選択して前記複数のデータ線にそれぞれ供給するための複数の選択出力回路をさらに備え、
　前記複数の画素回路は、前記カラーデータ信号に基づき、前記電気光学素子を発光させる複数の副画素回路を含み、
　前記初期化ステップは、初期化線から供給された前記第１接地電位を前記複数の副画素回路の前記第１ノードに同時に書き込むステップを含みと、
　前記書き込みステップは、
　　前記選択出力回路によって選択された各原色に対応する第２接地電位を前記複数のデータ線に順次書き込むステップと、
　　前記走査線駆動回路から出力される現走査信号に基づき、書き込み用トランジスタを導通させることにより、前記第２接地電位を前記データ線から前記複数の副画素回路の前記第２ノードに同時に書き込むステップとを含むことを特徴とする。
　本発明の第９の局面は、電気光学素子を発光させることにより画像を表示するアクティブマトリクス型の表示装置であって、
　前記画像を表示するデータ信号が供給される複数のデータ線と、
　前記複数のデータ線と交差するように配設された複数の走査線と、
　前記複数のデータ線および前記複数の走査線の各交差点に設けられた複数の画素回路と、
　前記データ信号を前記複数のデータ線にそれぞれ供給するデータ線駆動回路と、
　前記データ線に前記データ信号が供給されるタイミングで、対応する走査線を順次選択してアクティブにする走査線駆動回路とを備え、
　前記画素回路は、
　　前記電気光学素子と、
　　前記電気光学素子に流れる電流を制御すると共に、対応する走査線がアクティブのときに制御端子と第１導通端子とが電気的に接続される駆動用トランジスタと、
　　前記制御端子が接続された第１ノードと、
　　前記駆動用トランジスタの第２導通端子が接続された第２ノードと、
　　前記駆動用トランジスタの閾値電圧を補償すると共に、前記制御端子と前記第１導通端子との間の電圧を保持するデータ補償回路と、
　　前記第１ノードの電位を初期化する初期化回路とを含み、
　前記初期化回路は、前記表示装置の電源がオフされれば、前記複数のデータ線に黒表示データに対応する黒表示電位を供給する期間のいずれかの時点において、前記第１ノードの電位を初期化する第１接地電位を前記第１ノードに書き込み、
　前記データ補償回路は、対応する走査線がアクティブになったときに、前記制御端子と前記第１導通端子とを電気的に接続しない第２接地電位を前記データ線から前記第２ノードに書き込むことを特徴とする。
　上記第１の局面によれば、表示装置の電源をオフするオフシーケンス期間において、第１ノードの電位を第１接地電位にする。これにより、データ線から駆動用トランジスタの第２導通端子に第２接地電位が供給されても、駆動用トランジスタのゲート端子にゲート－ソース間電圧は充電されない。このため、駆動用トランジスタのゲート端子に第１接地電位が充電された状態で、表示装置の電源がオフされる。その結果、画素回路内の電荷は放電され、オフシーケンス期間の終了時に電荷が画素回路内に残ることはないので、画素回路を構成するトランジスタが劣化したり、電源のオフ後に再びオンして画像を表示させたときに残像が表示されたりすることがなくなる。
　上記第２の局面によれば、画素回路を構成するトランジスタはＰチャネル型トランジスタであり、第２接地電位は、第１接地電位に駆動用トランジスタの閾値電圧を加算した電位以下の電位であるので、データ線から駆動用トランジスタの第２導通端子に第２接地電位が供給されても、駆動用トランジスタのゲート端子にゲート－ソース間電圧は充電されない。このため、第１の局面と同じ効果を奏する。
　上記第３の局面によれば、画素回路を構成するトランジスタはＮチャネル型トランジスタであり、第２接地電位は、第１接地電位から駆動用トランジスタの閾値電圧を減算した電位以上の電位であるので、データ線から駆動用トランジスタの第２導通端子に第２接地電位が供給されても、駆動用トランジスタのゲート端子にゲート－ソース間電圧は充電されない。このため、第１の局面と同じ効果を奏する。
　上記第４の局面によれば、初期化線に充電する電位を初期化電位から第１接地電位に変更し、当該第１接地電位を第１ノードに書き込む。これにより、第１ノードの電位を第１接地電位に容易に変更することができるので、オフシーケンス期間の終了後に、電荷が画素回路内に残らないようにすることができる。
　上記第５の局面によれば、電気光学素子に供給する電源電圧をオフするタイミングで、第１接地電位を第１ノードに書き込むので、第１ノードの初期化を効率よく行うことができる。
　上記第６の局面によれば、第１ノードに書き込まれた第１接地電位によって、駆動用トランジスタはオフ状態になっている。このとき、書き込み用トランジスタをオン状態にすることによって、駆動用トランジスタの第２導通端子と書き込み用トランジスタの第２導通端子が接続された第２ノードに、データ線から第２接地電位を書き込む。これにより、駆動用トランジスタのオフ状態はより確実に維持され、オフシーケンス期間の終了後に、電荷が画素回路内に残らないようにすることができる。
　上記第７の局面によれば、第１ノードに書き込まれた第１接地電位によって、駆動用トランジスタはオフ状態になっている。そこで、補償用トランジスタをオン状態にすることによって、第１ノードに書き込まれた第１接地電位が、駆動用トランジスタの第１導通端子と補償用トランジスタの第１導通端子とが接続された第３ノードにも書き込まれる。これにより、駆動用トランジスタのオフ状態はより確実に維持され、オフシーケンス期間の終了後に、電荷が画素回路内に残らないようにすることができる。
　上記第８の局面によれば、複数の原色に対応するデータ信号に含まれるカラー画像を表示する複数のカラーデータ信号からいずれかのカラーデータ信号を選択して前記複数のデータ線にそれぞれ供給するための選択出力回路を有する表示装置において、表示装置の電源をオフするオフシーケンス期間に、まず、すべての副画素回路の第１ノードの電位を同時に第１接地電位にする。次に、副画素回路毎に、データ線から駆動用トランジスタの第２導通端子に第２接地電位を順次供給する。この場合、上記第１の局面の場合と同様に、駆動用トランジスタのゲート端子にゲート－ソース間電圧は充電されないので、駆動用トランジスタのゲート端子に第１接地電位が充電された状態で、表示装置の電源がオフされる。その結果、各副画素回路内の電荷は放電され、オフシーケンス期間の終了時に電荷が副画素回路内に残ることはないので、各副画素回路を構成するトランジスタが劣化したり、電源のオフ後に再びオンして画像を表示させたときに残像が表示されたりすることがなくなる。
　上記第９の局面によれば、上記第１の局面と同様の効果を奏する。
ダイオード接続されたデータ補償回路を備える画素回路の構成を示す回路図である。 基礎検討において、図１に示す画素回路のオフシーケンス期間における駆動方法を示すタイミングチャートである。 第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 図３に示す実施形態に係る有機ＥＬ表示装置の画素回路のオフシーケンス期間における駆動方法を示すタイミングチャートである。 図３に示す有機ＥＬ表示装置のオフシーケンス期間における動作を示すタイミングチャートである。 第１の実施形態の変形例に係る有機ＥＬ表示装置の画素回路のオフシーケンス期間における駆動方法を示すタイミングチャートである。 本発明の第２の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 図７に示す有機ＥＬ表示装置のデマルチプレクサ部に含まれるデマルチプレクサの構成を示す回路図である。 図７に示す有機ＥＬ表示装置の副画素回路のオフシーケンス期間における駆動方法を示すタイミングチャートである。
＜１．基礎検討＞
　本実施形態に係る有機ＥＬ表示装置について説明する前に、画素回路内のデータ補償回路がダイオード接続された回路によって構成されている有機ＥＬ表示装置において、オフシーケンス時に画素回路内に電荷が残ることにより、トランジスタが劣化したり、残像が表示されたりする原因を説明する。なお、本明細書に記載されたトランジスタは、特に断らない限りＰチャネル型であるとして説明するが、トランジスタはＰチャネル型に限定されず、Ｎチャネル型であっても良い。また、本実施形態におけるトランジスタは例えば薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）であるが、これに限定されるものではない。Ｐチャネル型のトランジスタは、ゲート端子にローレベルの電位が供給されたときオン状態になり、ハイレベルの電位が供給されたときオフ状態になる。
＜１．１　画素回路の構成＞
　図１は、ダイオード接続されたデータ補償回路４２を備える画素回路１１の構成を示す回路図である。図１を参照して、画素回路１１は、１個の有機ＥＬ素子ＯＬＥＤ（「電気光学素子」ともいう。）、６個のトランジスタＴ１～Ｔ６、および、１個のキャパシタＣを備えている。より詳細には、画素回路１１は、有機ＥＬ素子ＯＬＥＤ、駆動用トランジスタＴ１、書き込み用トランジスタＴ２、補償用トランジスタＴ３、初期化用トランジスタＴ４、電源供給用トランジスタＴ５、発光制御用トランジスタＴ６、および、容量素子としてキャパシタＣを含んでいる。
　駆動用トランジスタＴ１は、ゲート端子（「制御端子」ともいう。）、第１導通端子、および第２導通端子を有し、第１導通端子は第３ノードＮ３に接続され、第２導通端子は第２ノードＮ２に接続されている。駆動用トランジスタＴ１では、キャリアの流れに応じて、第１導通端子および第２導通端子はそれぞれドレイン端子およびソース端子になったり、ソース端子およびドレイン端子になったりする場合がある。例えば、データ線Ｄｊから供給されるデータ電圧は、書き込み用トランジスタＴ２、駆動用トランジスタＴ１、および補償用トランジスタＴ３を介して、駆動用トランジスタＴ１のゲート端子に供給される。この場合、駆動用トランジスタＴ１の第１導通端子がドレイン端子になり、第２導通端子がソース端子になる。
　画素回路１１には、走査線Ｓｊ（「現走査線」ともいう。）、現走査線Ｓｊの直前の走査線Ｓｊ－１（「前走査線」ともいう。）、エミッション線Ｅｊ、データ線Ｄｊ、ハイレベル電源線ＥＬＶＤＤ、ローレベル電源線ＥＬＶＳＳ、および初期化線Ｖｉｎｉが接続されている。なお、ハイレベル電源線ＥＬＶＤＤはハイレベル電位ＥＬＶＤＤを供給する電源線であり、ローレベル電源線ＥＬＶＳＳはローレベル電位ＥＬＶＳＳを供給する電源線であり、初期化線Ｖｉｎｉは初期化電位Ｖｉｎｉを供給する電源線である。
　画素回路１１では、書き込み用トランジスタＴ２は、現走査線Ｓｊにゲート端子が接続され、データ線Ｄｊに第１導通端子がソース端子として接続され、第２導通端子がドレイン端子として第２ノードＮ２に接続されている。書き込み用トランジスタＴ２は、現走査線Ｓｊの選択に応じてデータ線Ｄｊに充電されたデータ電圧を画素回路１１に書き込む。
　駆動用トランジスタＴ１の第２導通端子であるソース端子は、第２ノードＮ２によって、書き込み用トランジスタＴ２の第２導通端子であるドレイン端子と接続されている。駆動用トランジスタＴ１は、ゲート－ソース端子間電圧Ｖｇｓに応じた駆動電流Ｉを、後述する発光制御用トランジスタＴ６を介して有機ＥＬ素子ＯＬＥＤに供給する。
　補償用トランジスタＴ３は、駆動用トランジスタＴ１のゲート端子と第１導通端子との間に設けられており、その第１導通端子は第２ノードＮ２において、駆動用トランジスタＴ１の第１導通端子と接続されている。画素回路１１では、補償用トランジスタＴ３のゲート端子は現走査線Ｓｊに接続されている。補償用トランジスタＴ３は、現走査線Ｓｊの選択に応じてオン状態になったとき、駆動用トランジスタＴ１のゲート端子と第１導通端子とを接続することによって駆動用トランジスタＴ１をダイオード接続する。
　初期化用トランジスタＴ４は、前走査線Ｓｊ－１にゲート端子が接続され、駆動用トランジスタＴ１のゲート端子と初期化線Ｖｉｎｉとの間に設けられている。初期化用トランジスタＴ４は、前走査線Ｓｊ－１の選択に応じてオン状態になったとき、初期化用トランジスタＴ４のドレイン端子と駆動用トランジスタＴ１のゲート端子とを接続する第１ノードＮ１の電位が初期化電位Ｖｉｎｉになる。これにより、駆動用トランジスタＴ１のゲート端子に初期化電位Ｖｉｎｉが供給される。
　電源供給用トランジスタＴ５は、エミッション線Ｅｊにゲート端子が接続され、ハイレベル電源線ＥＬＶＤＤと駆動用トランジスタＴ１の第１導通端子との間に設けられている。電源供給用トランジスタＴ５は、エミッション線Ｅｊの選択に応じてオン状態になったとき、駆動用トランジスタＴ１の第２導通端子にハイレベル電位ＥＬＶＤＤが供給される。
　発光制御用トランジスタＴ６は、エミッション線Ｅｊにゲート端子が接続され、駆動用トランジスタＴ１と有機ＥＬ素子ＯＬＥＤとの間に設けられている。発光制御用トランジスタＴ６は、エミッション線Ｅｊの選択に応じてオン状態になったとき、駆動電流Ｉを有機ＥＬ素子ＯＬＥＤに供給する。
　キャパシタＣの第２端子はハイレベル電源線ＥＬＶＤＤに接続され、第１端子は駆動用トランジスタＴ１のゲート端子に接続されている。キャパシタＣは、当該キャパシタＣを含む画素回路１１に接続された現走査線Ｓｊが非選択状態になることによって補償用トランジスタＴ３がオフ状態になったときの駆動用トランジスタＴ１のゲート電圧Ｖｇを保持する。
　有機ＥＬ素子ＯＬＥＤは、発光制御用トランジスタＴ６の第２導通端子にアノード（有機ＥＬ素子ＯＬＥＤの一端）が接続され、ローレベル電源線ＥＬＶＳＳにカソード（有機ＥＬ素子ＯＬＥＤの他端）が接続されている。有機ＥＬ素子ＯＬＥＤは、駆動用トランジスタＴ１から供給された駆動電流Ｉに応じた輝度で発光する。
＜１．２　画素回路の駆動方法＞
　図２は、図１に示す画素回路１１のオフシーケンス期間における駆動方法を示すタイミングチャートである。図２に示すように、オフシーケンス期間は、駆動用トランジスタＴ１のゲート端子に接続された第１ノードＮ１に初期化電位Ｖｉｎｉを与えて第１ノードＮ１を初期化する初期化期間と、第１ノードＮ１の初期化後にデータ線Ｄｊから第１ノードＮ１、第２ノードＮ２、および第３ノードＮ３に接地電位Ｖｇｎｄを書き込む書き込み期間とに分けられる。なお、オフシーケンス期間とは、電源スイッチや外部の操作手段などから電源オフ指令を受けてから、表示装置内の各ユニットを所定の状態に移行させ、その後電源オフ状態に遷移させるまでの処理期間をいう。
　まず、初期化期間について説明する。時刻ｔ１において、前走査線Ｓｊ－１の電位はハイレベルからローレベルに変化する。これにより、初期化用トランジスタＴ４のゲート端子にローレベルの電圧が供給され、初期化用トランジスタＴ４はオン状態になる。このため、初期化線Ｖｉｎｉから初期化用トランジスタＴ４を介して、接地電位Ｖｇｎｄよりも低い初期化電位Ｖｉｎｉが第１ノードＮ１に供給され、第１ノードＮ１に初期化電位Ｖｉｎｉが充電される。時刻ｔ２において、前走査線Ｓｊ－１の電位はローレベルからハイレベルに変化し、初期化用トランジスタＴ４をオフ状態にする。このように、初期化期間には、初期化用トランジスタＴ４からなる初期化回路４１が動作する。このとき、現走査線Ｓｊの電位はハイレベルであるので、補償用トランジスタＴ３およびキャパシタＣを含むデータ補償回路４２は動作しておらず、またデータ線Ｄｊの電位は接地電位Ｖｇｎｄになっている。
　次に、書き込み期間について説明する。時刻ｔ３において、現走査線Ｓｊの電位はハイレベルからローレベルに変化する。これにより、書き込み用トランジスタＴ２および補償用トランジスタＴ３はオン状態になる。また、データ線Ｄｊの電位は接地電位Ｖｇｎｄである。このため、データ線Ｄｊの接地電位Ｖｇｎｄは、書き込み用トランジスタＴ２、駆動用トランジスタＴ１および補償用トランジスタＴ３を介して第１ノードＮ１に書き込まれる。このとき、駆動用トランジスタＴ１のゲート－ソース端子間電圧Ｖｇｓは、ソース端子の電位である接地電位Ｖｇｎｄよりも駆動用トランジスタＴ１の閾値電圧Ｖｔｈだけ低い電位になる。このため、駆動用トランジスタＴ１のゲート端子に接続された第１ノードＮ１の電位は、初期化電位Ｖｉｎｉから、接地電位Ｖｇｎｄよりも閾値電圧Ｖｔｈだけ低い電位までしか上昇せず、接地電位Ｖｇｎｄまでは上昇しない。
　その結果、キャパシタＣに保持されている電荷を完全に放電させることができず、電荷が残された状態で有機ＥＬ表示装置の電源がオフされる。このとき、駆動用トランジスタＴ１の第２導通端子と書き込み用トランジスタＴ２の第２導通端子とを接続する第２ノードＮ２、および駆動用トランジスタＴ１の第１導通端子と補償用トランジスタＴ３の第１導通端子とを接続する第３ノードＮ３には、データ線Ｄｊから与えられた接地電位Ｖｇｎｄが書き込まれる。このため、有機ＥＬ表示装置の電源がオフされたときに、キャパシタＣに残された電荷は放電されることなくそのまま残り、残された電荷によって、駆動用トランジスタＴ１が劣化したり、再び電源をオンしたときに残像が表示部１０に表示されたりする。
　このように、駆動用トランジスタＴ１のゲート端子に接続された第１ノードＮ１の電位は、初期化期間に初期化回路４１によって初期化され、初期化電位Ｖｉｎｉになる。その後、データ補償回路４２によって電位補償されるので、第１ノードＮ１の電位を接地電位Ｖｇｎｄとするために、データ線Ｄｊに充電された接地電位Ｖｇｎｄを第１ノードＮ１に書き込もうとしても、第１ノードＮ１の電位は接地電位Ｖｇｎｄよりも閾値電圧Ｖｔｈだけ低い値までしか上昇しない。これにより、キャパシタＣには、閾値電圧Ｖｔｈに対応する電荷が保持され、オフシーケンス期間の終了後も電荷は放電されず、残ってしまうという問題がある。
　そこで、以下に説明する本実施形態では、オフシーケンス期間の終了後に、第１ノードＮ１に電荷が残らないようにするための駆動方法について説明する。
＜２．第１の実施形態＞
　以下、添付図面を参照しながら、本発明の第１の実施形態について説明する。
＜２．１　全体構成＞
　図３は、本発明の第１の実施形態に係る有機ＥＬ表示装置１の全体構成を示すブロック図である。本実施形態に係る有機ＥＬ表示装置１は、一般的にはＲＧＢの３原色からなるカラー表示が可能な表示装置であるが、本実施形態では簡単のためにいずれか１色を表示する表示装置であるとする。このため、有機ＥＬ表示装置１は、デマルチプレクサを備えていない。
　有機ＥＬ表示装置１は、図３に示すように、表示部１０、表示制御回路２０、データドライバ３０、スキャンドライバ５０、およびエミッションドライバ６０を備える、アクティブマトリクス型の表示装置である。有機ＥＬ表示装置１は、デマルチプレクサを備えていないので、データ信号はデータドライバ３０から各データ線Ｄｊに供給される。なお、本実施形態では、データドライバ３０によりデータ線駆動回路が実現され、スキャンドライバ５０により走査線駆動回路が実現され、エミッションドライバ６０により制御線駆動回路が実現されている。また、スキャンドライバ５０およびエミッションドライバ６０は、例えば表示部１０と一体的に形成されていても良く、あるいは表示部１０とは別に形成されていても良い。
　表示部１０には、ｍ（ｍは２以上の整数）本のデータ線Ｄ１～Ｄｍと、これらと交差する、ｎ本の走査線Ｓ１～Ｓｎとが配設されている。また、表示部１０は、データ線Ｄ１～Ｄｍと、走査線Ｓ１～Ｓｎとの交差点に対応して、ｍ×ｎ個の画素回路１１が設けられている。表示部１０には、ｎ本の走査線Ｓ１～Ｓｎと平行にｎ本の制御線としてのエミッション線Ｅ１～Ｅｎが配設されている。ｍ本のデータ線Ｄ１～Ｄｍはデータドライバ３０に接続され、ｎ本の走査線Ｓ１～Ｓｎはスキャンドライバ５０に接続されている。ｎ本のエミッション線Ｅ１～Ｅｎはエミッションドライバ６０に接続されている。
　表示部１０には、各画素回路１１に共通の電源線が配設されている。より詳細には、後述の有機ＥＬ素子を駆動するためのハイレベル電位ＥＬＶＤＤを供給する電源線および有機ＥＬ素子を駆動するためのローレベル電位ＥＬＶＳＳを供給する電源線が配設されている。さらに、後述の初期化動作のための初期化電位Ｖｉｎｉを供給する初期化線Ｖｉｎｉが配設されている。これらの電位は、それぞれ第１電源１５および第２電源１６から供給される。本実施形態では、ハイレベル電源線ＥＬＶＤＤはハイレベル電位ＥＬＶＤＤを供給し、ローレベル電源線ＥＬＶＳＳはローレベル電位ＥＬＶＳＳを供給する。
　また、ｍ個のデータキャパシタＣｄ１～Ｃｄｍの一端は、それぞれｍ本のデータ線Ｄ１～Ｄｍに接続され、他端（データ線Ｄｊに接続されていない側）は接地されており、データ線Ｄｊに与えられたデータ信号を保持する。
　表示制御回路２０は、データドライバ３０、スキャンドライバ５０、およびエミッションドライバ６０に各種制御信号を出力する。より詳細には、表示制御回路２０は、データドライバ３０にデータスタートパルスＤＳＰ、データクロックＤＣＫ、表示データＤＡ、およびラッチパルスＬＰを出力する。また、スキャンドライバ５０にゲートスタートパルスＳＳＰおよびゲートクロックＳＣＫを出力し、エミッションドライバ６０にエミッションスタートパルスＥＭＳＰおよびエミッションクロックＥＭＣＫを出力する。
　データドライバ３０は、図示しないｍビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびｍ個のＤ／Ａコンバータなどを含んでいる。シフトレジスタは、互いに縦続接続されたｍ個の双安定回路を有し、初段に供給されたデータスタートパルスＤＳＰをデータクロックＤＣＫに同期して転送し、各段からサンプリングパルスを出力する。サンプリングパルスの出力タイミングに合わせて、サンプリング回路には表示データＤＡが供給される。サンプリング回路は、サンプリングパルスに従って表示データＤＡを記憶する。サンプリング回路に１行分の表示データＤＡが記憶されると、表示制御回路２０はラッチ回路に対してラッチパルスＬＰを出力する。ラッチ回路は、ラッチパルスＬＰを受け取ると、サンプリング回路に記憶された表示データＤＡを保持する。Ｄ／Ａコンバータは、データドライバ３０のｍ個の出力端子（図示しない）にそれぞれ接続されたｍ本のデータ線Ｄ１～Ｄｍに対応して設けられており、ラッチ回路に保持された表示データＤＡをアナログ信号であるデータ信号に変換し、当該データ信号をデータ線Ｄ１～Ｄｍに供給する。
　スキャンドライバ５０は、ｎ本の走査線Ｓ１～Ｓｎを駆動する。より詳細には、スキャンドライバ５０は、図示しないシフトレジスタおよびバッファなどを含んでいる。シフトレジスタは、ゲートクロックＳＣＫに同期してゲートスタートパルスＳＳＰを順に転送する。シフトレジスタの各段からの出力である走査信号は、バッファを介して対応する現走査線Ｓｊ（ｊ＝１～ｎ）に順次供給される。アクティブな走査信号（本実施形態では「ローレベルの走査信号」）により、現走査線Ｓｊに接続されたｍ個の画素回路１１が一括して選択される。なお、現走査線Ｓｊに供給される走査信号を現走査信号といい、前走査線Ｓｊ－１に供給される走査信号を前走査信号ということがある。
　エミッションドライバ６０は、ｎ本のエミッション線Ｅ１～Ｅｎを駆動する。より詳細には、エミッションドライバ６０は、図示しないシフトレジスタおよびバッファなどを含んでいる。シフトレジスタは、エミッションクロックＥＭＣＫに同期してエミッションスタートパルスＥＭＳＰを順次転送する。シフトレジスタの各段からの出力であるエミッション信号は、バッファを介して対応するエミッション線Ｅｊに供給される。
　＜２．２　画素回路の駆動方法＞
　本実施形態に係る有機ＥＬ表示装置１の画素回路１１は、基礎検討において説明した、図２に示す画素回路１１と同じ構成であるので、その説明を省略する。
　図４は、本実施形態に係る有機ＥＬ表示装置１の画素回路１１のオフシーケンス期間における駆動方法を示すタイミングチャートである。図２に示すタイミングチャートと同様に、図４に示すオフシーケンス期間も、初期化期間と、初期化期間に続いて設けられた書き込み期間とからなる。なお、以下の説明では、初期化線Ｖｉｎｉに充電される接地電位Ｖｇｎｄを第１接地電位Ｖｇｎｄ１といい、データ線Ｄｊに充電される接地電位Ｖｇｎｄを第２接地電位Ｖｇｎｄ２ということがある。
　まず、初期化期間について説明する。時刻ｔ１において、前走査線Ｓｊ－１の電位は接地電位Ｖｇｎｄからローレベルに変化する。これにより、初期化用トランジスタＴ４のゲート端子にローレベルの電圧が供給され、初期化用トランジスタＴ４はオン状態になる。また、初期化線Ｖｉｎｉの電位は、有機ＥＬ表示装置に電源オフ指令が与えられた時刻（不図示）にローレベルからハイレベルである第１接地電位Ｖｇｎｄ１に変化している。これにより、基礎検討の場合と異なり、初期化線Ｖｉｎｉからオン状態の初期化用トランジスタＴ４を介して第１ノードＮ１に、初期化電位Ｖｉｎｉよりも高い電位である第１接地電位Ｖｇｎｄ１が充電される。
　時刻ｔ２において、前走査線Ｓｊ－１の電位はローレベルからハイレベルに変化する。なお、基礎検討の場合と同様に、現走査線Ｓｊはハイレベルであるのでデータ補償回路４２は動作しておらず、またデータ線Ｄｊの電位は第２接地電位Ｖｇｎｄ２である。
　次に、書き込み期間について説明する。時刻ｔ３において、現走査線Ｓｊの電位はハイレベルからローレベルに変化する。また、データ線Ｄｊの電位は第２接地電位Ｖｇｎｄ２である。これにより、書き込み用トランジスタＴ２がオン状態になり、駆動用トランジスタＴ１の第２導通端子であるソース端子と書き込み用トランジスタＴ２の第２導通端子であるドレイン端子とが接続された第２ノードＮ２に、データ線Ｄｊから第２接地電位Ｖｇｎｄ２が書き込まれる。一方、駆動用トランジスタＴ１のゲート端子が接続された第１ノードＮ１の電位は第１接地電位Ｖｇｎｄ１である。そこで、データ補償回路４２によって閾値電圧Ｖｔｈが補償されないようにするためには、次式（１）が成立する必要がある。
　　　Ｖｇｎｄ１＋Ｖｔｈ≧Ｖｇｎｄ２　…　（１）
　上式（１）が成立する場合、第１ノードＮ１の電位は、次式（２）で表されるゲート－ソース端子間電圧Ｖｇｓにはならず、第１接地電位Ｖｇｎｄ１を維持するので、駆動用トランジスタＴ１はオフ状態を維持する。このため、データ補償回路４２によって閾値電圧は補償されず、第１ノードＮ１は第１接地電位Ｖｇｎｄ１を維持する。
　　　Ｖｇｓ＝Ｖｇｎｄ２－Ｖｔｈ　…　（２）
　また、時刻ｔ３において、現走査線Ｓｊはローレベルになっているので、補償用トランジスタＴ３のゲート端子の電圧もローレベルになる。このため、補償用トランジスタＴ３もオン状態になる。これにより、初期化期間に第１ノードＮ１に充電された第１接地電位Ｖｇｎｄ１は、補償用トランジスタＴ３を介して、駆動用トランジスタＴ１の第１導通端子と補償用トランジスタＴ３の第１導通端子との接続点である第３ノードＮ３に供給され、第３ノードＮ３の電位も第１接地電位Ｖｇｎｄ１になる。このように、画素回路１１内の第１ノードＮ１および第３ノードＮ３の電位は第１接地電位Ｖｇｎｄ１になり、第２ノードＮ２の電位は第２接地電位Ｖｇｎｄ２になるので、画素回路１１内に電荷が残った状態で有機ＥＬ表示装置１の電源がオフされることはない。このため、電荷が画素回路内に電荷が残ることによって、画素回路１１を構成するトランジスタが劣化したり、電源のオフ後に再びオンして表示部１０に画像を表示させたときに残像が表示されたりすることがなくなる。
　図５は、有機ＥＬ表示装置１のオフシーケンス期間における動作を示すタイミングチャートである。図５を参照して、オフシーケンス期間における有機ＥＬ表示装置１の動作を説明する。時刻ｔ０において、有機ＥＬ表示装置１の電源がオフされ、オフシーケンス期間に移行する。オフシーケンス期間は、すでに説明したように、時刻ｔ０～ｔ３までの初期化期間と、時刻ｔ３～ｔ５までの書き込み期間とに分けられる。
　時刻ｔ０において、有機ＥＬ表示装置１の電源がオフされ、オフシーケンス期間に移行すると、画像信号の電位は黒表示電位に切り替わる。これにより、黒表示電位はデータ線Ｄｊ、書き込み用トランジスタＴ２、駆動用トランジスタＴ１、補償用トランジスタＴ３を介して第１ノードＮ１に充電され、第１ノードＮ１の電位も黒表示電位になる。初期化期間である時刻ｔ０～ｔ３および書き込み期間である時刻ｔ３～ｔ５では、有機ＥＬ表示装置１のハイレベル電源のハイレベル電位ＧＶＤＤはハイレベルであり、ローレベル電源のローレベル電位ＧＶＳＳはローレベルである。
　時刻ｔ１～ｔ２において、各画素回路１１の有機ＥＬ素子ＯＬＥＤに電源電位を供給するハイレベル電源線ＥＬＶＤＤの電位はハイレベル電位ＥＬＶＤＤから接地電位Ｖｇｎｄまたはフローティング状態に変化し、ローレベル電源線ＥＬＶＳＳの電位はローレベル電位ＥＬＶＳＳから接地電位Ｖｇｎｄまたはフローティング状態に変化する。このとき同じタイミングで、初期化線Ｖｉｎｉの初期化電位Ｖｉｎｉをローレベルから第１接地電位Ｖｇｎｄ１に変化させる。
　時刻ｔ２～ｔ３において、表示部１０の画面全体を黒く表示する黒表示データ信号に対応する黒表示電位がデータドライバ３０からデータ線Ｄｊに充電され、書き込み用トランジスタＴ２、駆動用トランジスタＴ１、および補償用トランジスタＴ３を介して第１ノードＮ１に書き込まれる。また、時刻ｔ２において、初期化電位Ｖｉｎｉは接地電位Ｖｇｎｄになっている。時刻ｔ３において、黒表示データ信号の電位は第２接地電位Ｖｇｎｄ２に変化すれば、駆動用トランジスタＴ１のゲート端子に、ゲート－ソース端子間電圧Ｖｇｓを書き込むことはできず、ゲート端子の電位は第１接地電位Ｖｇｎｄ１を維持するので、駆動用トランジスタＴ１はオフ状態になる。このように、ハイレベル電位ＥＬＶＤＤおよびローレベル電位ＥＬＶＳＳを接地電位Ｖｇｎｄまたはフローティング状態に変化させるタイミングで、初期化電位Ｖｉｎｉをローレベルからハイレベルである第１接地電位Ｖｇｎｄ１に変化させれば、駆動用トランジスタＴ１はオフ状態になる。上記説明では、初期化線Ｖｉｎｉの初期化電位Ｖｉｎｉがローレベルから第１接地電位Ｖｇｎｄ１に変化する期間は時刻ｔ１～ｔ２に限定されることなく、例えば時刻ｔ０～ｔ１または時刻ｔ２～ｔ３など、画像信号が黒表示電位である期間であればいつでも良い。
　なお、スキャンドライバ５０を駆動するためのゲートスタートパルスＳＳＰ、ゲートクロックＳＣＫ、エミッションドライバ６０を駆動するためのエミッションスタートパルスＥＭＳＰ、およびエミッションクロックＥＭＣＫは、時刻ｔ４まで出力されているので、データドライバ３０、スキャンドライバ５０、およびエミッションドライバ６０は時刻ｔ４まで動作している。
　次に、時刻ｔ５～ｔ７までにおける有機ＥＬ表示装置１の動作について説明する。時刻ｔ５～ｔ６において、有機ＥＬ表示装置１のハイレベル電源のハイレベル電位ＧＶＤＤおよびローレベル電源のローレベル電位ＧＶＳＳはいずれも接地電位Ｖｇｎｄに変化する。また、ゲートスタートパルスＳＳＰ、ゲートクロックＳＣＫ、エミッションスタートパルスＥＭＳＰ、およびエミッションクロックＥＭＣＫはいずれも時刻ｔ５～ｔ６において、ハイレベルまたはローレベルから接地電位Ｖｇｎｄに変化する。
　基礎検討では、時刻ｔ５～ｔ６までの期間において、初期化線Ｖｉｎｉの初期化電位Ｖｉｎｉをローレベルから第１接地電位Ｖｇｎｄ１に変化させていた。しかし、本実施形態では、既に説明したように、初期化期間の時刻ｔ１～ｔ２までの期間において、初期化電位Ｖｉｎｉをローレベルからハイレベルに変化させている。このため、本実施形態では、第１ノードＮ１の電位は初期化期間に充電された第１接地電位Ｖｇｎｄ１によって、駆動用トランジスタＴ１のオフ状態が維持されるので、画素回路１１内に電荷が残ることはない。
＜２．３　効果＞
　本実施形態によれば、オフシーケンス期間において、第１ノードＮ１の電位を初期化電位Ｖｉｎｉよりも高い電位である第１接地電位Ｖｇｎｄ１にする。これにより、データ線Ｄｊから駆動用トランジスタＴ１の第２導通端子に第２接地電位Ｖｇｎｄ２が供給されても、駆動用トランジスタＴ１のゲート端子にゲート－ソース端子間電圧Ｖｇｓは充電されない。このため、駆動用トランジスタＴ１のゲート端子に第１接地電位Ｖｇｎｄ１が充電された状態で、有機ＥＬ表示装置１の電源がオフされる。その結果、電荷が、電源オフ後の画素回路１１内に残ることはないので、画素回路１１を構成するトランジスタが劣化したり、電源のオフ後に再びオンして表示部１０に画像を表示させたときに残像が表示されたりすることがなくなる。
＜２．４　変形例＞
　上記実施形態では、画素回路１１を構成する６個のトランジスタはいずれもＰチャネル型であるとしたが、Ｎチャネル型であっても良い。そこで、本変形例では、画素回路を構成する６個のトランジスタはいずれもＮチャネル型である場合について説明する。この場合、有機ＥＬ表示装置の全体構成は上記実施形態と同一であり、画素回路は、それを構成する６個のトランジスタＴ１～Ｔ６がすべてＮチャネル型であることを除いて、図２に示す画素回路１１と同じである。このため、有機ＥＬ表示装置の全体構成および画素回路１１の構成を示す図およびそれらの説明を省略する。
　図６は、本変形例に係る有機ＥＬ表示装置の画素回路のオフシーケンス期間における駆動方法を示すタイミングチャートである。図４に示すタイミングチャートと同様に、図６に示すオフシーケンス期間も、初期化期間と、初期化期間に続いて設けられた書き込み期間とからなる。
　まず、初期化期間について説明する。時刻ｔ１において、前走査線Ｓｊ－１の電位はローレベルからハイレベルに変化する。これにより、初期化用トランジスタＴ４のゲート端子にハイレベルの電圧が供給され、初期化用トランジスタＴ４はオン状態になる。また、初期化線Ｖｉｎｉの電位は、有機ＥＬ表示装置に電源オフ指令が与えられた時刻（不図示）にハイレベルからローレベルである第１接地電位Ｖｇｎｄ１に変化している。これにより、初期化線Ｖｉｎｉからオン状態の初期化用トランジスタＴ４を介して第１ノードＮ１に第１接地電位Ｖｇｎｄ１が書き込まれる。時刻ｔ２において、前走査線Ｓｊ－１の電位はハイレベルからローレベルに変化する。このように、初期化期間において初期化回路４１を動作させることにより、第１ノードＮ１に第１接地電位Ｖｇｎｄ１を充電する。なお、現走査線Ｓｊはローレベルであるのでデータ補償回路４２は動作しておらず、またデータ線Ｄｊの電位は第２接地電位Ｖｇｎｄ２である。
　次に、書き込み期間について説明する。時刻ｔ３において、現走査線Ｓｊの電位はローレベルからハイレベルに変化する。また、データ線Ｄｊの電位は第２接地電位Ｖｇｎｄ２である。これにより、書き込み用トランジスタＴ２がオン状態になり、駆動用トランジスタＴ１の第２導通端子と書き込み用トランジスタＴ２の第２導通端子とが接続された第２ノードＮ２に、データ線Ｄｊから第２接地電位Ｖｇｎｄ２が書き込まれる。
　一方、駆動用トランジスタＴ１のゲート端子が接続された第１ノードＮ１の電位は第１接地電位Ｖｇｎｄ１である。そこで、データ補償回路４２によって閾値電圧Ｖｔｈが補償されないようにするためには、駆動用トランジスタＴ１がＮチャネル型であることを考慮すると、次式（３）が成立する必要がある。
　　　Ｖｇｎｄ１－Ｖｔｈ≦Ｖｇｎｄ２　…　（３）
　上式（３）が成立する場合、第１ノードＮ１の電位は、次式（４）で表されるゲート－ソース端子間電圧Ｖｇｓにはならず、第１接地電位Ｖｇｎｄ１を維持するので、駆動用トランジスタＴ１はオフ状態を維持する。このため、データ補償回路４２によって閾値電圧Ｖｔｈは補償されず、第１ノードＮ１は第１接地電位Ｖｇｎｄ１を維持する。
　　　Ｖｇｓ＝Ｖｇｎｄ２＋Ｖｔｈ　…　（４）
　また、時刻ｔ３において、現走査線Ｓｊはローレベルからハイレベルに変化するので、補償用トランジスタＴ３のゲート端子の電圧もハイレベルになる。このため、補償用トランジスタＴ３もオン状態になる。これにより、初期化期間に第１ノードＮ１に充電された第１接地電位Ｖｇｎｄ１は、補償用トランジスタＴ３を介して、駆動用トランジスタＴ１の第１導通端子と補償用トランジスタＴ３の第１導通端子との接続点である第３ノードＮ３に供給され、第３ノードＮ３の電位も第１接地電位Ｖｇｎｄ１になる。このように、画素回路１１内の第１ノードＮ１および第３ノードＮ３の電位は第１接地電位Ｖｇｎｄ１になり、第２ノードＮ２の電位は第２接地電位Ｖｇｎｄ２になるので、画素回路１１内に電荷が残った状態で有機ＥＬ表示装置１の電源がオフされることはない。このため、有機ＥＬ表示装置の電源をオフした後に、電荷が画素回路内に電荷が残ることによって、画素回路１１を構成するトランジスタが劣化したり、電源のオフ後に再びオンして表示部１０に画像を表示させたときに残像が表示されたりすることがなくなる。
＜３．第２の実施形態＞
　図７は、本発明の第２の実施形態に係る有機ＥＬ表示装置２の全体構成を示すブロック図である。有機ＥＬ表示装置２は、ＲＧＢからなる３原色によるカラー表示が可能なアクティブマトリクス型表示装置である。図７に示す有機ＥＬ表示装置２は、表示部１０、表示制御回路２０、データドライバ３０、デマルチプレクサ部４０、スキャンドライバ５０、およびエミッションドライバ６０を備え、デマルチプレクサ部４０を介して、データドライバ３０から各データ線Ｄｒ１～Ｄｒｍ、Ｄｇ１～Ｄｇｍ、Ｄｂ１～Ｄｂｍにデータ信号を供給するＳＳＤ（Source Shared Driving）方式を採用した表示装置である。
　表示部１０には、ｎ本の走査線Ｓ１～Ｓｎ、ｎ本のエミッション線Ｅ１～Ｅｎとともに、ｍ本のデータ線Ｄ１～Ｄｍが配置されている。デマルチプレクサ部４０は、ｍ個のデマルチプレクサ（「選択出力回路」ともいう）４３１～４３ｍを含み、デマルチプレクサ４３１～４３ｍにはｍ本のデータ線Ｄ１～Ｄｍがそれぞれ接続されている。なお、表示部１０、表示制御回路２０、データドライバ３０、スキャンドライバ５０、およびエミッションドライバ６０の構成は、図３に示す場合と同様であるので、それらの説明を省略し、以下ではデマルチプレクサ部４０について説明する。
＜３．１　デマルチプレクサ部の構成＞
　図８は、図７に示すデマルチプレクサ部４０に含まれるデマルチプレクサ４３ｊの構成を示す回路図である。図８を参照してデマルチプレクサ４３ｊの構成を説明する。デマルチプレクサ４３ｊは、それぞれ３個の選択トランジスタＴｒ、Ｔｇ、Ｔｂを含む。選択トランジスタＴｒ、Ｔｇ、ＴｂはいずれもＰチャネル型のトランジスタであるとして説明するが、Ｎチャネル型のトランジスタであっても良い。
　デマルチプレクサ４３ｊは、Ｒデータ信号Ｒｊを選択する選択トランジスタＴｒと、Ｇデータ信号Ｇｊを選択する選択トランジスタＴｇと、Ｂデータ信号Ｂｊを選択する選択トランジスタＴｂとを含む。データ線ＤｊからＲデータ信号Ｒｊが与えられるタイミングで、表示制御回路２０から選択トランジスタＴｒのゲート端子に選択制御信号ＡＳＷｒが与えられれば、選択トランジスタＴｒはオン状態になりＲデータ信号ＲｊをＲデータ線Ｄｒｊに供給する。データ線ＤｊからＧデータ信号Ｇｊを与えられるタイミングで、表示制御回路２０から選択トランジスタＴｇのゲート端子に選択制御信号ＡＳＷｇが与えられれば、選択トランジスタＴｇはＧデータ信号ＧｊをＧデータ線Ｄｇｊに供給する。データ線ＤｊからＢデータ信号Ｂｊを与えられるタイミングで、表示制御回路２０から選択トランジスタＴｂのゲート端子に選択信号ＡＳＷｂが与えられれば、選択トランジスタＴｂはＢデータ信号ＢｊをＢデータ線Ｄｂｊに供給する。
　他のデマルチプレクサも同様にして、水平期間毎に、Ｒデータ信号をＲデータ線に供給し、Ｇデータ信号をＧデータ線に供給し、Ｂデータ信号をデータ線に供給する。このように、デマルチプレクサ４３１～４３ｍを使用することにより、データドライバ３０の出力端子数を減らすことができるので、データドライバ３０の製造コストを低減することができる。なお、図８では、デマルチプレクサ４３ｊに含まれる選択トランジスタの個数は３個としたが、２個以上であってｍ個以下であれば特に限定されない。
　Ｒデータ線Ｄｒｊにはｎ個のＲ副画素回路１１ｒが接続され、Ｒデータ線Ｄｒｊから順次供給されるＲデータ信号がｎ個のＲ副画素回路１１ｒに順次書書き込まれる。Ｇデータ線Ｄｇｊにはｎ個のＧ副画素回路１１ｇが接続され、Ｇデータ線Ｄｇｊから順次供給されるＧデータ信号がｎ個のＧ副画素回路１１ｇに順次書き込まれる。Ｂデータ線Ｄｂｊにはｎ個のＢ副画素回路１１ｂが接続され、Ｂデータ線Ｄｂｊから順次供給されるＢデータ信号Ｂｊがｎ個のＢ副画素回路１１ｂに順次書書き込まれる。
＜３．２　駆動方法＞
　図９は、本実施形態の有機ＥＬ表示装置２の副画素回路１１ｒ、１１ｇ、１１ｂのオフシーケンス期間における駆動方法を示すタイミングチャートである。図９に示すように、時刻ｔ１において、前走査線Ｓｊ－１の電位はハイレベルからローレベルに変化する。これにより、各副画素回路１１ｒ、１１ｇ、１１ｂの初期化用トランジスタＴ４のゲート端子にローレベルの電圧が供給され、初期化用トランジスタＴ４はオン状態になる。また、初期化線Ｖｉｎｉの電位は、有機ＥＬ表示装置２に電源オフ指令が与えられた時刻（不図示）にローレベルから第１接地電位Ｖｇｎｄ１に変化している。これにより、初期化線Ｖｉｎｉからオン状態の初期化用トランジスタＴ４を介して、各副画素回路１１ｒ、１１ｇ、１１ｂの各第１ノードＮ１に第１接地電位Ｖｇｎｄ１がそれぞれ充電される。時刻ｔ２において、前走査線Ｓｊ－１の電位はローレベルからハイレベルに変化する。このとき、現走査線Ｓｊはハイレベルであるので補償用トランジスタＴ３はオフ状態であり、またデータ線Ｄｊの電位は第２接地電位Ｖｇｎｄ２である。
　時刻ｔ３から時刻ｔ４まで、データ線ＤｊにＲデータ信号Ｒｊが供給されるタイミングで、データ制御信号Ａｓｗｒの電位をハイレベルからローレベルに変化させて選択トランジスタＴｒをオン状態にする。これにより、選択トランジスタＴｒはＲデータ信号Ｒｊを選択し、選択したＲデータ信号Ｒｊをデータ線Ｄｒｊに書き込む。時刻ｔ５から時刻ｔ６まで、データ線ＤｊにＧデータ信号Ｇｊが供給されるタイミングで、データ制御信号Ａｓｗｇの電位をハイレベルからローレベルに変化させて選択トランジスタＴｇをオン状態にする。これにより、選択トランジスタＴｇはＧデータ信号Ｇｊを選択し、選択したＧデータ信号Ｇｊをデータ線Ｄｇｊに書き込む。時刻ｔ７から時刻ｔ８まで、データ線ＤｊにＢデータ信号Ｂｊが供給されるタイミングで、データ制御信号Ａｓｗｂの電位をローレベルからハイレベルに変化させて選択トランジスタＴｂをオン状態にする。これにより、選択トランジスタＴｂはＢデータ信号Ｂｊを選択し、選択したＢデータ信号ＢｊをＢデータ線Ｄｂｊに書き込む。これにより、各データ線Ｄｒｊ、Ｄｇｊ、Ｄｇｊにそれぞれデータ信号Ｒｊ、Ｇｊ、Ｂｊが書き込まれる。
　時刻ｔ９から時刻ｔ１０まで、現走査線Ｓｊの電位はハイレベルからローレベルに変化し、各副画素回路１１ｒ、１１ｇ、１１ｂの書き込み用トランジスタＴ２がオン状態になる。これにより、各副画素回路１１ｒ、１１ｇ、１１ｂの第２ノードＮ２に、それぞれ以下の第２接地電位Ｖｇｎｄ２が同時に書き込まれる。すなわち、時刻ｔ３から時刻ｔ４にＲデータ線Ｄｒｊに書き込まれた第２接地電位Ｖｇｎｄ２がＲ副画素回路１１ｒの第２ノードＮ２に書き込まれ、時刻ｔ５から時刻ｔ６にＧデータ線Ｄｇｊに書き込まれた第２接地電位Ｖｇｎｄ２がＧ副画素回路１１ｇの第２ノードＮ２に書き込まれ、時刻ｔ７から時刻ｔ８にＢデータ線Ｄｂｊに書き込まれた第２接地電位Ｖｇｎｄ２がＢ副画素回路１１ｂの第２ノードＮ２に書き込まれる。
　また、時刻ｔ９において、現走査線Ｓｊはローレベルになっているので、補償用トランジスタＴ３のゲート端子の電圧もローレベルになる。このため、各副画素回路１１ｒ、１１ｇ、１１ｂの補償用トランジスタＴ３もオン状態になる。これにより、初期化期間に副画素回路１１ｒ、１１ｇ、１１ｂの各第１ノードＮ１に充電された第１接地電位Ｖｇｎｄ１は、補償用トランジスタＴ３を介して、駆動用トランジスタＴ１の第１導通端子と補償用トランジスタＴ３の第１導通端子との接続点である第３ノードＮ３に供給される。その結果、副画素回路１１ｒ、１１ｇ、１１ｂの各第３ノードＮ３の電位も第１接地電位Ｖｇｎｄ１になる。
＜３．３　効果＞
　本実施形態によれば、副画素回路１１ｒ、１１ｇ、１１ｂの各第１ノードＮ１および第３ノードＮ３の電位は第１接地電位Ｖｇｎｄ１になり、各第２ノードＮ２の電位は第２接地電位Ｖｇｎｄ２になるので、副画素回路１１ｒ、１１ｇ、１１ｂ内に電荷が残った状態で有機ＥＬ表示装置１の電源がオフされることはない。このため、有機ＥＬ表示装置の電源をオフしたときに電荷が画素回路内に電荷が残ることがないので、画素回路１１を構成するトランジスタが劣化したり、電源のオフ後に再びオンして表示部１０に画像を表示させたときに残像が表示されたりすることがなくなる。
＜４．その他＞
　本明細書に記載されたディスプレイは、有機ＥＬ素子ＯＬＥＤを備えた表示パネルに限定されることなく、電流によって輝度や透過率が制御される電気光学素子を備えた表示パネルであれば良い。このような電流制御の電気光学素子を備えたディスプレイには、有機発光ダイオード（Organic Light Emission Diode：ＯＬＥＤ）を備えた有機ＥＬディスプレイ、無機発光ダイオードを備えた無機ＥＬディスプレイなどのＥＬディスプレイ、量子発光ドットダイオード（Quantum dot Light Emission Diode）を備えたＱＬＥＤディスプレイなどがある。
１…表示装置
１０…表示部
１１…画素回路
１１ｒ、１１ｇ、１１ｂ…副画素回路
１５…第１電源
１６…第２電源
２０…表示制御回路
３０…データドライバ（データ線駆動回路）
４０…デマルチプレクサ部
５０…スキャンドライバ（走査線駆動回路）
６０…エミッションドライバ（制御線駆動回路）
Ｄｊ…出力線
Ｓｊ…走査線
Ｅｊ…エミッション線（制御線）
Ｔ１～Ｔ６…トランジスタ
Ｃ…キャパシタ（容量素子）
ＥＬＶＤＤ…ハイレベル電源線
ＥＬＶＳＳ…ローレベル電源線
Ｖｉｎｉ…初期化線

Claims (9)

  1. 　電気光学素子を発光させることにより画像を表示するアクティブマトリクス型の表示装置の駆動方法であって、
    　前記画像を表示するデータ信号が供給される複数のデータ線と、
    　前記複数のデータ線と交差するように配設された複数の走査線と、
    　前記複数のデータ線および前記複数の走査線の各交差点に設けられた複数の画素回路と、
    　前記データ信号を前記複数のデータ線にそれぞれ供給するデータ線駆動回路と、
    　前記データ線に前記データ信号が供給されるタイミングで、対応する走査線を順次選択してアクティブにする走査線駆動回路とを備え、
    　前記画素回路は、
    　　前記電気光学素子と、
    　　前記電気光学素子に流れる電流を制御すると共に、対応する走査線がアクティブのときに制御端子と第１導通端子とが電気的に接続される駆動用トランジスタと、
    　　前記制御端子が接続された第１ノードと、
    　　前記駆動用トランジスタの第２導通端子が接続された第２ノードと、
    　　前記駆動用トランジスタの閾値電圧を補償すると共に、前記制御端子と前記第１導通端子との間の電圧を保持するデータ補償回路と、
    　　前記第１ノードの電位を初期化する初期化回路とを含み、
    　前記表示装置の電源をオフしたときのオフシーケンスは、
    　　前記電源のオフ後に、前記複数のデータ線に黒表示データに対応する黒表示電位を供給する期間のいずれかの時点において、前記第１ノードの電位を初期化する第１接地電位を前記第１ノードに書き込む初期化ステップと、
    　　対応する走査線をアクティブにしたときに、前記制御端子と前記第１導通端子とを電気的に接続しない第２接地電位を前記データ線から前記第２ノードに書き込む書き込みステップとを備えることを特徴とする、表示装置の駆動方法。
  2. 　前記画素回路を構成するトランジスタはＰチャネル型トランジスタであり、前記第２接地電位は、前記第１接地電位に前記駆動用トランジスタの前記閾値電圧を加算した電位以下であることを特徴とする、請求項１に記載の表示装置の駆動方法。
  3. 　前記画素回路を構成するトランジスタはＮチャネル型トランジスタであり、前記第２接地電位は、前記第１接地電位から前記駆動用トランジスタの前記閾値電圧を減算した電位以上であることを特徴とする、請求項１に記載の表示装置の駆動方法。
  4. 　前記初期化回路は、前記第１接地電位を供給する初期化線と、前記初期化線と前記第１ノードとを電気的に接続する初期化用トランジスタとを備え、
    　前記初期化ステップは、
    　　前記電源のオフ後に、前記第１接地電位を前記初期化線に供給するステップと、
    　　前記走査線駆動回路から出力されるアクティブな前走査信号に基づき、前記初期化用トランジスタを導通させるステップと、
    　　前記初期化線から前記初期化用トランジスタを介して前記第１ノードに前記第１接地電位を書き込むステップとを含むことを特徴とする、請求項１に記載の表示装置の駆動方法。
  5. 　前記電気光学素子に電源電圧を供給する電源をさらに備え、
    　前記初期化ステップにおいて、前記電気光学素子に供給する電源電圧をオフするタイミングで、前記第１接地電位を前記第１ノードに書き込むことを特徴とする、請求項１に記載の表示装置の駆動方法。
  6. 　前記データ線と前記第２ノードとを電気的に接続する書き込み用トランジスタをさらに備え、
    　前記書き込みステップは、
    　　前記データ線に前記第２接地電位を供給するステップと、
    　　対応する走査線をアクティブにする現走査信号に基づき、前記書き込み用トランジスタを導通させるステップと、
    　　前記データ線に供給された前記第２接地電位を前記第２ノードに書き込むステップと含むことを特徴とすることを特徴とする、請求項１に記載の表示装置の駆動方法。
  7. 　前記データ補償回路は、前記走査線駆動回路から与えられた走査信号に基づき、前記駆動用トランジスタの前記第１導通端子と前記制御端子とを電気的に接続する補償用トランジスタと、前記第１導通端子と前記制御端子との間の電圧を保持する容量素子とを含み、
    　前記画素回路は、前記駆動用トランジスタの前記第１導通端子が接続された第３ノードとを含み、
    　前記書き込みステップは、
    　　前記現走査信号に基づき、前記補償用トランジスタを導通させるステップと、
    　　前記第１ノードに書き込まれた前記第２接地電位を、導通させた前記補償用トランジスタを介して前記第３ノードに書き込むステップとをさらに含むことを特徴とすることを特徴とする、請求項６に記載の表示装置の駆動方法。
  8. 　前記データ線駆動回路から供給される複数の原色に対応するデータ信号に含まれるカラー画像を表示する複数のカラーデータ信号からいずれかのカラーデータ信号を選択して前記複数のデータ線にそれぞれ供給するための複数の選択出力回路をさらに備え、
    　前記複数の画素回路は、前記カラーデータ信号に基づき、前記電気光学素子を発光させる複数の副画素回路を含み、
    　前記初期化ステップは、初期化線から供給された前記第１接地電位を前記複数の副画素回路の前記第１ノードに同時に書き込むステップを含みと、
    　前記書き込みステップは、
    　　前記選択出力回路によって選択された各原色に対応する第２接地電位を前記複数のデータ線に順次書き込むステップと、
    　　前記走査線駆動回路から出力される現走査信号に基づき、書き込み用トランジスタを導通させることにより、前記第２接地電位を前記データ線から前記複数の副画素回路の前記第２ノードに同時に書き込むステップとを含むことを特徴とする、請求項１に記載の表示装置の駆動方法。
  9. 　電気光学素子を発光させることにより画像を表示するアクティブマトリクス型の表示装置であって、
    　前記画像を表示するデータ信号が供給される複数のデータ線と、
    　前記複数のデータ線と交差するように配設された複数の走査線と、
    　前記複数のデータ線および前記複数の走査線の各交差点に設けられた複数の画素回路と、
    　前記データ信号を前記複数のデータ線にそれぞれ供給するデータ線駆動回路と、
    　前記データ線に前記データ信号が供給されるタイミングで、対応する走査線を順次選択してアクティブにする走査線駆動回路とを備え、
    　前記画素回路は、
    　　前記電気光学素子と、
    　　前記電気光学素子に流れる電流を制御すると共に、対応する走査線がアクティブのときに制御端子と第１導通端子とが電気的に接続される駆動用トランジスタと、
    　　前記制御端子が接続された第１ノードと、
    　　前記駆動用トランジスタの第２導通端子が接続された第２ノードと、
    　　前記駆動用トランジスタの閾値電圧を補償すると共に、前記制御端子と前記第１導通端子との間の電圧を保持するデータ補償回路と、
    　　前記第１ノードの電位を初期化する初期化回路とを含み、
    　前記初期化回路は、前記表示装置の電源がオフされれば、前記複数のデータ線に黒表示データに対応する黒表示電位を供給する期間のいずれかの時点において、前記第１ノードの電位を初期化する第１接地電位を前記第１ノードに書き込み、
    　前記データ補償回路は、対応する走査線がアクティブになったときに、前記制御端子と前記第１導通端子とを電気的に接続しない第２接地電位を前記データ線から前記第２ノードに書き込むことを特徴とする、表示装置の駆動方法。
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