KR102461387B1 - 쉬프트 레지스터 - Google Patents

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Abstract

본 발명은 세트부 및 리셋부 중 적어도 하나에 잠금 스위칭소자를 추가하여 멀티 출력 불량 및 비 출력 불량을 방지하여 출력 안정성을 향상시킨 쉬프트 레지스터에 관한 것으로, 복수개의 스테이지를 구비하여 스캔 펄스를 순차적으로 출력하는 쉬프트 레지스터에 있어서, 각 스테이지는, 다수의 신호 또는 전원을 사용하여 Q노드를 하이(High) 상태로 세트시키는 세트부; Qb 노드에 따라 상기 Q노드를 로우(Low) 상태로 리셋시키는 리세트부; 다수의 신호 또는 전원을 사용하여 상기 Qb 노드를 하이 상태로 세트시키거나 로우 상태로 리셋시키는 Qb 조절부; 상기 Q노드 및 Qb 노드의 상태에 따라 스캔 펄스를 출력하는 출력부; 및 상기 세트부 및 상기 리셋부 중 적어도 하나에 설치되어 출력 발생 기간 중 Q 노드 전압이 방전됨을 방지하는 잠금부를 구비한 것이다.

Description

쉬프트 레지스터 {Shift register}
본 발명의 표시장치의 게이트 구동부에 관한 것으로, 특히 스캔 펄스의 출력 안정성을 향상시킨 쉬프트 레지스터에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소 영역들이 매트릭스 형태로 배열된 액정패널과, 상기 액정패널을 구동하기 위한 구동회로를 구비한다.
도 1은 일반적인 액정 표시장치의 구동장치를 나타낸 구성 회로도이다.
일반적으로, 액정 표시장치는, 도 1에 도시한 바와 같이, 영상을 표시하는 액정패널(2)과, 상기 액정패널(2)의 게이트 라인들(GL1 내지 GLn)을 구동하는 게이트 드라이버(6)와, 상기 액정패널(2)의 데이터 라인들(DL1 내지 DLm)을 구동하는 데이터 드라이버(4)와, 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(4)에 공급함과 아울러, 게이트 및 데이터 제어신호(GCS,DCS)를 생성하여 상기 게이트 및 데이터 드라이버(6,4)를 각각 제어하는 타이밍 컨트롤러(8)를 구비한다.
액정패널(2)은 복수의 게이트 라인(GL1 내지 GLn)과 복수의 데이터 라인들(DL1 내지 DLm)에 의해 정의되는 각 화소 영역에 형성된 박막 트랜지스터(TFT; Thin Film Transistor) 및 상기 박막트랜지스터와 접속된 액정 커패시터(Clc)를 구비한다. 액정 커패시터(Clc)는 상기 박막트랜지스터와 접속된 화소전극, 화소전극과 액정을 사이에 두고 배치된 공통전극으로 구성된다. 상기 박막트랜지스터는 각각의 게이트 라인(GL1 내지 GLn)으로부터의 스캔 펄스에 응답하여 각각의 데이터 라인(DL1 내지 DLm)으로부터의 영상신호를 화소 전극에 공급한다.
상기 액정 커패시터(Clc)는 화소 전극에 공급된 영상신호와 공통전극에 인가되는 공통전압(SVcom)과의 차 전압을 충전하고, 그 차 전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다. 이때, 스토리지 커패시터(Cst)는 화소전극이 스토리지 라인과 절연막을 사이에 두고 중첩되어 형성될 수 있으며, 박막트랜지스터의 소스 전극과 게이트 라인(GL) 간에는 기생 커패시터(Cgs)가 더 형성되기도 한다.
상기 데이터 드라이버(4)는 타이밍 컨트롤러(8)로부터의 데이터 제어신호(DCS), 예를 들어, 소스 스타트 신호(SSP; Source Start Pulse), 소스 쉬프트 클럭(SSC; Source Shift Clock), 소스 출력 인에이블(SOE; Source Output Enable) 신호 및 인버젼 신호(Pol Signal) 등을 이용하여 타이밍 컨트롤러(8)로부터 정렬된 데이터(Data)를 아날로그 전압 즉, 영상신호로 변환한다. 구체적으로, 데이터 드라이버(4)는 SSC에 따라 타이밍 컨트롤러(8)를 통해 정렬된 데이터(Data)를 래치한 후, SOE 신호에 응답하여 각 게이트 라인(GL1 내지 GLn)에 스캔펄스가 공급되는 1수평 주기마다 1수평 라인 분의 영상신호를 각 데이터 라인(DL1 내지 DLm)에 공급한다.
상기 게이트 드라이버(6)는 타이밍 컨트롤러(8)로부터의 게이트 제어신호(GCS)에 따라 각 게이트 라인들(GL1 내지 GLn)을 순차 구동하게 된다. 구체적으로, 게이트 드라이버(4)는 게이트 제어신호(GCS)인 게이트 스타트 신호(GSP; Gate Start Pulse), 게이트 쉬프트 클럭(GSC; Gate Shift Clock), 게이트 출력 인에이블(GOE; Gate Output Enable) 신호 등을 이용하여 각 게이트 라인(GL1 내지 GLn)에 게이트 하이 전압(VGH) 레벨의 스캔 펄스가 순차적으로 공급되도록 구동한다. 그리고 스캔 펄스가 공급되지 않는 나머지 기간에는 게이트 로우 전압 공급되도록 한다.
상기 타이밍 컨트롤러(8)는 외부로부터의 영상 데이터(RGB) 및 복수의 동기신호들(DCLK, Hsync, Vsync, DE)에 따라 데이터 드라이버(4)와 게이트 드라이버(6)를 각각 제어한다. 구체적으로, 타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 액정패널(2)의 구동에 알맞도록 정렬하여 데이터 드라이버(4)에 공급한다. 그리고 외부로부터 입력되는 동기신호 즉, 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 및 수직 동기신호(Hsync,Vsync) 중 적어도 하나를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하고, 이를 게이트 드라이버(6)와 데이터 드라이버(4)에 각각 공급한다.
상기 게이트 드라이버(6)는 상술한 바와 같은 스캔 펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.
상기 쉬프트 레지스터는 타이밍 컨트롤러로부터 제공된 복수개의 클럭 펄스들을 근거로 상기 각 게이트 라인(GL1 내지 GLn)에 스캔 펄스를 순차적으로 출력하는 다수의 스테이지들을 포함한다.
도 2는 종래의 쉬프트 레지스터의 구성도이고, 도 3은 종래의 쉬프트 레지스터의 각 스테이지의 회로 구성도이며, 도 4는 종래의 쉬프트 레지스터에 적용되는 스테이지에서 입출력되는 신호들의 파형을 나타낸 타이밍도이다.
종래의 쉬프트 레지스터는, 도 2에 도시된 바와 같이, n개의 스테이지들(ST1 내지STn) 및 한 개의 더미 스테이지(STn+1)를 포함한다. 여기서, 각 스테이지들(ST1 내지 STn)은 각각의 출력단자(Vout)를 통해 한 프레임 기간 동안 한 번의 스캔 펄스(SP1 내지 SPn+1)를 출력한다. 여기서, 상기 더미 스테이지(STn+1)는 2개 이상 구비될 수 있고 없을 수도 있다.
각 스테이지(ST1 내지 STn)는 스캔 펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 아울러 더미 스테이지를 제외한 모든 스테이지들(ST1 내지 STn)은 자신으로부터 후단에 위치한 스테이지 및 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다. 예를들면, m번째 스테이지(STm, m은 n보다 작은 자연수)로부터 출력된 스캔 펄스(SPm)는 m번째 게이트 라인, m-Q번째 스테이지(STm-Q) 및 m+P번째 스테이지(STm+P)에 공급된다 (여기서, P 및 Q는 1 이상의 자연수). 여기서, m번째 스테이지들은 n개의 스테이지들 중 어느 하나를 의미한다. 더미 스테이지에는 게이트 라인이 접속되지 않고, 자신의 전단에 위치한 스테이지의 동작을 제어한다.
상기 스테이지들(ST1 내지 STn+1)은 첫 번째 스테이지(ST1)부터 더미 스테이지(STn+1) 순서로 차례로 스캔 펄스를 출력한다. 즉, 첫 번째 스테이지(ST1)가 제 1 스캔 펄스(SP1)를 출력하고, 이어서 두 번째 스테이지(ST2)가 제 2 스캔 펄스(SP2)를 출력하고, 다음으로, 세 번째 스테이지(ST3)가 제 3 스캔 펄스(SP3)를 출력하고, ...., 다음으로 n번째 스테이지(STn)가 제 n 스캔 펄스(SPn)를 출력하고, 그리고, 마지막으로 더미 스테이지(STn+1)가 제 n+1 스캔 펄스(SPm+1)를 출력한다.
상기 더미 스테이지(STn+1)를 제외한 스테이지들(ST1 내지 STn)로부터 출력된 스캔 펄스는 액정패널(도 1의 2 참조)의 게이트 라인들에 순차적으로 공급되어 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지STn+1)는 충전용 전압(VDD), 방전용 전압(VSS), 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지CLK4)들 중 어느 하나를 공급받는다. 한편, 상기 스테이지들(ST1 내지 STn+1) 중 첫 번째 스테이지(ST1)는 스타트 펄스(Vst)를 공급받는다.
상기 충전용 전압(VDD)은 주로 각 스테이지(ST1 내지STn+1)의 노드들을 충전시키는데 사용되며, 방전용 전압(VSS)은 주로 각 스테이지(ST1 내지 STn+1)의 노드들 및 출력단자(OT)를 방전시키는데 사용된다.
상기 충전용 전압(VDD) 및 방전용 전압(VSS)은 모두 직류 전압으로서, 상기 충전용 전압(VDD)은 정극성을 나타내며, 상기 방전용 전압(VSS)은 부극성을 나타낸다.
제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 각 스테이지(ST1 내지 STn+1)가 스캔 펄스(SP1 내지 SPn)를 생성하는데 사용되는 신호들로서, 각 스테이지(ST1 내지 STn+1)들은 이들 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나를 공급받아 스캔펄스(SP1 내지 SPn+1)를 출력한다.
도 2에서는, 상기 4상의 클럭 펄스를 도시하였다.
상기 종래의 쉬프트 레지스터에서, 각 스테이지의 회로 구성은, 도 3에 도시한 바와 같이, 모두 동일하게 구성된다.
단지, 첫 번째 스테이지(ST1)에서는 도 3에서 SP(m-1) 대신에 스타트 펄스(Vst)가 공급된다.
이와 같이, 쉬프트 레지스터의 각 스테이지의 구성이 서로 동일하고, 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지CLK4)들 중 어느 하나를 공급받고, 상기 각 스테이지는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지CLK4)들 중 어느 하나{CLK(m)}를 공급 받아 스캔 펄스(SPm)로 출력한다.
종래의 각 스테이지는, 도 3에 도시한 바와 같이, 다수의 신호 또는 전원을 사용하여 Q노드(Q)를 하이(High) 상태로 세트시키는 세트부(11)와, Qb 노드(Qb)에 따라 상기 Q노드를 로우(Low) 상태로 리셋시키는 리세트부(12)와, 다수의 신호 또는 전원을 사용하여 상기 Qb 노드(Qb)를 하이 상태로 세트시키거나 상기 Qb 노드(Qb)를 로우 상태로 리셋시키는 Qb 조절부(13)와, 상기 Q노드(Q) 및 상기 Qb 노드(Qb)의 상태에 따라 스캔 펄스를 출력하는 출력부(14)를 구비하여 구성된다.
여기서, 상기 세트부(11)는 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해 턴-온 또는 턴-오프되는 제 1 스위칭소자(Ts1)와, 상기 4개의 클럭 신호 중 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 동기된 클럭 신호(CLK4)에 의해 턴-온 또는 턴-오프되는 제 2 스위칭소자(Ts2)를 구비한다. 상기 제 1 및 제 2 스위칭소자(Ts1, Ts2)는 동시에 턴 온 또는 턴 오프되고 턴-온 시 충전용 전압(VDD)을 상기 Q 노드(Q)에 공급한다.
상기 리셋부(12)는 상기 Qb 노드(Qb)의 논리 상태에 따라 턴-온 또는 턴-오프되는 제 3 스위칭소자(Tr2)와, 상기 Qb 노드(Qb)의 논리 상태에 따라 턴-온 또는 턴-오프되고 상기 제 3 스위칭소자(Tr2)와 직렬 연결되는 제 4 스위칭소자(Tr3)를 구비하여 구성된다. 상기 제 3 및 제 4 스위칭소자(Tr2, Tr3)는 상기 Qb 노드의 논리 상태에 따라 동시에 턴-온 또는 턴-오프되고 턴 온시 상기 Q노드에 방전용 전압(VSS)을 공급하여 상기 Q노드(Q)를 로우 상태로 리셋시킨다.
상기 Qb 조절부(13)는 상기 4개의 클럭 신호 중 하나의 클럭신호(CLK3)에 따라 턴 온 또는 턴 오프되어 상기 충전용 전압(VDD)을 상기 Qb 노드(Qb)에 공급하는 제 5 스위칭소자(Tb1)와, 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해 턴-온 또는 턴-오프되어 턴 온 시 상기 방전용 전압(VSS)을 상기 Qb 노드(Qb)에 공급하는 제 6 스위칭소자(Tb2)를 구비하여 구성된다.
상기 출력부(14)는 상기 Q 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 4개의 클럭 신호 중 하나의 클럭 신호(CLK1)를 공급받아 스캔펄스로 출력하는 풀업 스위칭 소자(Tu)와, 상기 Qb 노드(Qb)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 방전용 전압(VSS)을 출력단으로 출력하는 풀다운 스위칭소자(Td)를 구비하여 구성된다.
이와 같이 구성된 종래의 스테이지의 동작을 설명하면 다음과 같다.
도 4에 도시한 바와 같이, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 다른 위상을 갖고 순차적으로 출력된다. 그리고 상술한 바와 같이, 제 4 클럭 펄스는(CLK4)는 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 동기된다.
따라서, 상기 세트부(11)의 상기 제 1 및 제 2 스위칭소자(Ts1, Ts2)는, 상기 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)와 상기 제 4 클럭펄스(CLK4)에 의해, 동시에 턴 온 또는 턴 오프되고 턴-온 시 충전용 전압(VDD)을 세트 노드(Q)에 공급한다.
이와 동시에, 상기 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해, 상기 Qb 조절부(13)의 제 6 스위칭소자(Tb2)는 턴 온되어 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급한다.
따라서, 세트 기간에 상기 Q 노드는 하이 상태가 되고, Qb 노드는 로우 상태가 되므로 상기 출력부(14)의 풀업 스위칭 소자(Tu)는 턴 온되고, 풀다운 스위칭소자(Td)는 턴 오프되어, 상기 제 1 클럭 신호(CLK1)를 스캔펄스로 출력하게 된다.
그리고, 리세트 기간에 상기 제 3 클력펄스(CLK3)에 의해, 상기 Qb 노드(Qb)가 하이 상태가 되고, 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)가 턴 온되어 상기 Q 노드(Q)는 로우 상태로 리셋된다.
따라서, 상기 리셋 기간에 상기 출력부(14)의 상기 풀업 스위칭 소자(Tu)는 턴 오프되고, 상기 풀다운 스위칭소자(Td)는 턴 온되어, 상기 방전용 전압(VSS)이 출력으로 유지된다.
한편, 도 3에서는 상기 스테이지의 각 스위칭소자들이 N타입 스위칭소자들로 구성됨을 도시하였지만, P타입 스위칭소자들로 구성할 수 있다.
상기 종래의 스테이지가 정상적으로 동작을 하려면, 상기 스테이지를 구성하는 각 스위칭소자들의 문턱 전압(Vth)은 양(+)으로 적당한 큰 값을 가져야 한다 (P타입의 스위칭소자일 경우는 음(-)). 그런데, 상기 각 스테이지를 구성하는 스위칭소자들의 특성은 편차가 존재하고, 온도가 증가하거나 온도 이외의 다른 원인에 의해, 그 중 일부 스위칭소자의 문턱 전압이 음(-)의 방향으로 치우친 경우도 존재할 수 있다.
이와 같이, 상기 각 스테이지를 구성하는 N 타입 스위칭소자의 문턱 전압(Vth)가 음(-)의 방향으로 치우치게 되거나 P 타입 스위칭소자의 문턱 전압(Vth)가 양(+)의 방향으로 치우치게 되면, 스캔 펄스의 멀티 출력 불량이 발생하거나, 스캔 펄스의 미출력 불량이 발생할 수 있다.
즉, 상기 세트부(11)의 상기 제 1 및 제 2 스위칭소자(Ts1, Ts2)의 문턱 전압이 음(-)의 방향으로 치우치게 되면, 리셋 기간에 상기 제 1 및 제 2 스위칭소자(Ts1, Ts2)가 완전하게 턴 오프되지 않아, 상기 Q 노드에 충전용 전압(VDD)을 공급할 수 있으므로, 원하지 않은 스캔 펄스가 출력될 수 있다.
또한, 상기 리셋부(12)의 상기 제 3 및 제 4 스위칭소자(Tr2, Tr3)의 문턱 전압이 음(-)의 방향으로 치우치게 되면, 리셋 기간에 상기 제 3 및 제 4 스위칭소자(Tr2, Tr3)가 완전하게 턴 오프되지 않아, 상기 Q 노드에 방전용 전압(VSS)이 공급되어 상기 Q 노드가 방전되어 출력이 발생하지 않을 수 있다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 세트부 및 리셋부 중 적어도 하나에 잠금 스위칭소자를 추가하여 멀티 출력 불량 및 비 출력 불량을 방지하여 출력 안정성을 향상시킨 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 복수개의 스테이지를 구비하여 스캔 펄스를 순차적으로 출력하는 쉬프트 레지스터에 있어서, 각 스테이지는, 다수의 신호 또는 전원을 사용하여 Q노드를 하이(High) 상태로 세트시키는 세트부; Qb 노드에 따라 상기 Q노드를 로우(Low) 상태로 리셋시키는 리세트부; 다수의 신호 또는 전원을 사용하여 상기 Qb 노드를 하이 상태로 세트시키거나 로우 상태로 리셋시키는 Qb 조절부; 상기 Q노드 및 Qb 노드의 상태에 따라 스캔 펄스를 출력하는 출력부; 및 상기 세트부 및 상기 리셋부 중 적어도 하나에 설치되어 출력 발생 기간 중 Q 노드 전압이 방전됨을 방지하는 잠금부를 구비하여 구성됨을 특징으로 한다.
여기서, 상기 세트부는 스타트 펄스 또는 전단 스테이지로부터 출력된 스캔 펄스에 의해 턴-온 또는 턴-오프되는 제 1 스위칭소자와, 상기 4개의 클럭 신호 중 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스에 동기된 클럭 신호에 의해 턴-온 또는 턴-오프되는 제 2 스위칭소자를 구비하여 상기 제 1 및 제 2 스위칭소자의 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스를 세트 노드에 공급하고,
상기 리셋부는 상기 Qb 노드의 논리 상태에 따라 동시에 턴-온 또는 턴-오프되고 턴 온시 상기 Q노드에 방전용 전압)을 공급하여 상기 Q노드를 로우 상태로 리셋시키는 제 3 및 제 4 스위칭소자를 구비하고,
상기 Qb 조절부는 상기 4개의 클럭 신호 중 하나의 클럭신호에 따라 턴 온 또는 턴 오프되어 상기 충전용 전압을 상기 Qb 노드에 공급하는 제 5 스위칭소자와, 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스에 의해 턴-온 또는 턴-오프되어 턴 온 시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 6 스위칭소자를 구비하고,
상기 출력부는 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 4개의 클럭 신호 중 하나의 클럭 신호를 스캔 펄스로 출력하는 풀업 스위칭 소자와, 상기 Qb 노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 방전용 전압를 출력단으로 출력하는 풀다운 스위칭소자를 구비하고,
상기 잠금부는 Q 노드의 논리 상태에 따라 턴 온 또는 턴 오프되어, 세트 기간에 상기 리셋부의 제 3 스위칭소자와 제 4 스위칭소자 사이의 b 노드에 충전용 전압을 인가하는 제 1 잠금 스위칭소자를 구비함에 그 특징이 있다.
또한, 상기 세트부는 스타트 펄스 또는 전단 스테이지로부터 출력된 스캔 펄스에 의해 턴-온 또는 턴-오프되는 제 1 스위칭소자와, 상기 4개의 클럭 신호 중 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스에 동기된 클럭 신호에 의해 턴-온 또는 턴-오프되는 제 2 스위칭소자를 구비하여 상기 제 1 및 제 2 스위칭소자의 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스를 세트 노드에 공급하고,
상기 리셋부는 상기 Qb 노드의 논리 상태에 따라 동시에 턴-온 또는 턴-오프되고 턴 온시 상기 Q노드에 방전용 전압)을 공급하여 상기 Q노드를 로우 상태로 리셋시키는 제 3 및 제 4 스위칭소자를 구비하고,
상기 Qb 조절부는 상기 4개의 클럭 신호 중 하나의 클럭신호에 따라 턴 온 또는 턴 오프되어 상기 충전용 전압을 상기 Qb 노드에 공급하는 제 5 스위칭소자와, 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스에 의해 턴-온 또는 턴-오프되어 턴 온 시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 6 스위칭소자를 구비하고,
상기 출력부는 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 4개의 클럭 신호 중 하나의 클럭 신호를 스캔 펄스로 출력하는 풀업 스위칭 소자와, 상기 Qb 노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 방전용 전압를 출력단으로 출력하는 풀다운 스위칭소자를 구비하고,
상기 잠금부는 상기 Q 노드의 논리 상태에 따라 턴 온 또는 턴 오프되어, 세트 기간에 상기 세트부의 제 1 스위칭소자와 제 2 스위칭소자 사이의 b 노드에 충전용 전압을 인가하는 제 1 잠금 스위칭소자를 구비함에 또 다른 특징이 있다.
여기서, 상기 잠금부는 상기 Qb 조절부에 인가된 클럭 신호 또는 다음단 스테이지에서 출력되는 스캔 펄스에 따라 턴 온 또는 턴 오프되어 턴 온시 리셋 기간 시작 시점에 상기 b 노드에 상기 방전용 전압을 인가하는 제 2 잠금 스위칭소자를 더 구비함에 또 다른 특징이 있다.
또한, 상기 세트부는 스타트 펄스 또는 전단 스테이지로부터 출력된 스캔 펄스에 동기된 클럭 신호 및 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스에 의해 동시에 턴-온 또는 턴-오프되고, 턴 온시 상기 전단 스테이지로부터 출력된 스캔 펄스를 세트 노드(Q)에 공급한다는 제 1 및 제 2 스위칭소자를 구비하고,
상기 리셋부는 상기 Qb 노드의 논리 상태에 따라 동시에 턴-온 또는 턴-오프되고 턴 온시 상기 Q노드를 로우 상태로 리셋시키는 제 3 및 제 4 스위칭소자를 구비하고,
상기 Qb 조절부는 하나의 클럭신호에 따라 턴 온 또는 턴 오프되어 상기 충전용 전압을 상기 Qb 노드에 공급하는 제 5 스위칭소자와, 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스에 의해 턴-온 또는 턴-오프되어 턴 온 시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 6 스위칭소자를 구비하고,
상기 출력부는 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 4개의 클럭 신호 중 하나의 클럭 신호를 스캔 펄스로 출력하는 풀업 스위칭 소자와, 상기 Qb 노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 구비하고,
상기 잠금부는 상기 Q 노드의 논리 상태에 따라 턴 온 또는 턴 오프되고 턴 온시 상기 세트부의 상기 제 1 스위칭소자와 상기 제 2 스위칭소자 사이의 b1 노드에 충전용 전압을 인가함과 동시에, 상기 리셋부의 상기 제 3 스위칭소자와 상기 제 4 스위칭소자 사이의 b2 노드에 상기 충전용 전압을 인가하는 제 1 잠금 스위칭소자를 구비함에 또 다른 특징이 있다.
여기서, 상기 잠금부는 상기 Qb 조절부에 인가된 클럭 신호 또는 다음단 스테이지에서 출력되는 스캔 펄스에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 b2 노드에 방전용 전압을 인가하는 제 2 잠금 스위칭소자를 더 구비함에 또 다른 특징이 있다.
또한, 상기에서, 상시 하이 논리 상태의 신호에 의해 상기 Q 노드와 상기 리셋부 간을 전기적으로 연결하는 제 7 스위칭소자로 구성되는 버퍼부를 더 구비하거나,
상기 제 7 스위칭소자와, 상기 Q노드에 연결되고 상시 하이 논리 상태의 신호에 따라 턴온되는 제 8 스위칭소자와, 상기 제 8 스위칭소자를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 9 스위칭소자를 구비한 버퍼부를 더 구비하거나,
상기 제 7 스위칭소자와 상기 제 7 스위칭소자를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 9 스위칭소자를 구비하는 버퍼부를 더 구비하고,
상기 잠금부의 제 1 잠금 스위칭소자의 게이트 단자가 상기 버퍼부의 상기 제 7 스위칭소자를 통해 상기 Q 노드에 연결됨에 또 다른 특징이 있다.
상기와 같은 특징을 갖는 본 발명에 따른 쉬프트 레지스터에 있어서는 다음과 같은 효과가 있다.
첫째, 출력 발생 기간 동안 Q 노드의 누설 전류를 방지하므로 저주파 구동 및 정상 동작이 가능한 범위를 넓힐 수 있다.
둘째, 비 출력 기간에에 입력을 통한 누설 전류를 방지하여 멀티 출력을 방지할 수 있다.
도 1은 일반적인 액정 표시장치의 구동장치를 나타낸 구성 회로도
도 2는 종래의 쉬프트 레지스터의 구성도
도 3은 종래의 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 4는 종래의 쉬프트 레지스터에 적용되는 스테이지에서 입출력되는 신호들의 파형을 나타낸 타이밍도
도 5는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 6은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 7은 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 8은 본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 9는 본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 10은 본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 11은 본 발명의 제 7 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 12는 본 발명의 제 8 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 13은 본 발명의 제 9 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 14는 본 발명의 제 10 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 15a 내지 15c는 상기 본 발명의 제 1 내지 제 10 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 스타트 펄스에 의해 Q 노드를 초기화하는 스위칭소자들의 구성도이다.
도 16a는 종래의 기술에 따른 시물레이션 회로도
도 16b는 종래의 시물레이션 회로도(도 16a)에 따라 문턱 전압(Vth)이 음(-)의 방향으로 편향되어 문턱 전압(Vth)이 0V, -0.6V 및 -1.15V일 때의 Q 노드의 전압 및 스캔 펄스 출력(Vg)를 나타낸 파형도
도 17a는 본 발명에 따른 쉬프트 레지스터의 각 스테이지 시물레이션 회로도
도 17b 및 17c는 본 발명의 시물레이션 회로도 (도 17a)에 따라 문턱 전압(Vth)이 음(-)의 방향으로 편향되어 문턱 전압(Vth)이 0V 및 -2V일 때의 Q 노드의 전압 및 스캔 펄스 출력(Vout)를 나타낸 파형도
상기와 같은 특징을 갖는 본 발명에 따른 쉬프트 레지스터를 첨부된 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.
도 5는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은 리셋부에 잠금 스위칭 소자를 구성한 것이다.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 종래의 스테이지 회로 구성에서, 세트 기간(Q 노드 전압이 하이 상태의 기간)에 b노드(상기 리셋부의 제 3 스위칭소자(Tr2)와 제 4 스위칭소자(Tr3) 사이의 노드)에 충전용 전압(VDD)을 인가하여, 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)의 문턱 전압(Vth)이 음(-) 방향으로 편향되더라도, 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)가 완전하게 턴 오프되도록 제어하는 제 1 잠금 스위칭소자(Tl1)와, 상기 Qb 조절부(13)에 인가된 클럭 신호(CLK3) 또는 다음단 스테이지에서 출력되는 스캔 펄스(Next)에 따라 제어되어 리셋 기간 시작 시점(Qb 노드 전압이 하이 상태로 되는 시작 시점)에 b노드에 방전용 전압(VSS)을 인가하는 제 2 잠금 스위칭소자(Tl2)를 더 구비하여, 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)가 완전하게 턴 오프되지 않아 누설 전류가 발생하고 이로 인하여 출력 발생 기간 중 Q 노드 전압이 방전됨을 방지한다.
또한, 종래에는 세트부에 충전용 전압(VDD)이 인가되었으나, 멀티 출력을 방지하기 위해 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가됨에 차이가 있다.
즉, 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 도 5에 도시한 바와 같이, 다수의 신호 또는 전원을 사용하여 Q노드를 하이(High) 상태로 세트시키는 세트부(11)와, Qb 노드에 따라 상기 Q노드를 로우(Low) 상태로 리셋시키는 리세트부(12)와, 다수의 신호 또는 전원을 사용하여 상기 Qb 노드를 하이 상태로 세트시키거나 로우 상태로 리셋시키는 Qb 조절부(13)와, 상기 Q노드 및 Qb 노드의 상태에 따라 스캔 펄스를 출력하는 출력부(14)와, 상기 리셋부(12)에 의해 출력 발생 기간 중 Q 노드 전압이 방전됨을 방지하기 위한 잠금부(15)를 구비하여 구성된다.
여기서, 상기 세트부(11)는 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해 턴-온 또는 턴-오프되는 제 1 스위칭소자(Ts1)와, 상기 4개의 클럭 신호 중 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 동기된 클럭 신호(CLK4)에 의해 턴-온 또는 턴-오프되는 제 2 스위칭소자(Ts2)를 구비한다. 상기 제 1 및 제 2 스위칭소자(Ts1, Ts2)는 동시에 턴 온 또는 턴 오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev) 또는 충전용 전압(VDD)을 세트 노드(Q)에 공급한다.
상기 리셋부(12)는 상기 Qb 노드의 논리 상태에 따라 턴-온 또는 턴-오프되는 제 3 스위칭소자(Tr2)와, 상기 Qb 노드의 논리 상태에 따라 턴-온 또는 턴-오프되고 상기 제 3 스위칭소자(Tr2)와 직렬 연결되는 제 4 스위칭소자(Tr3)를 구비하여 구성된다. 상기 제 3 및 제 4 스위칭소자(Tr2, Tr3)는 상기 Qb 노드의 논리 상태에 따라 동시에 턴-온 또는 턴-오프되고 턴 온시 상기 Q노드에 방전용 전압(VSS)을 공급하여 상기 Q노드를 로우 상태로 리셋시킨다.
상기 Qb 조절부(13)는 상기 4개의 클럭 신호 중 하나의 클럭신호(CLK3)에 따라 턴 온 또는 턴 오프되어 상기 충전용 전압(VDD)을 상기 Qb 노드에 공급하는 제 5 스위칭소자(Tb1)와, 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해 턴-온 또는 턴-오프되어 턴 온 시 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급하는 제 6 스위칭소자(Tb2)를 구비하여 구성된다.
상기 출력부(14)는 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 4개의 클럭 신호 중 하나의 클럭 신호(CLK1)를 공급받아 스캔펄스로 출력하는 풀업 스위칭 소자(Tu)와, 상기 Qb 노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 방전용 전압(VSS)을 출력단으로 출력하는 풀다운 스위칭소자(Td)를 구비하여 구성된다.
상기 잠금부(15)는 Q 노드의 논리 상태에 따라 턴 온 또는 턴 오프되어, 세트 기간(Q 노드 전압이 하이 상태의 기간)에 b 노드(상기 리셋부의 제 3 스위칭소자(Tr2)와 제 4 스위칭소자(Tr3) 사이의 노드)에 충전용 전압(VDD)을 인가하여, 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)의 문턱전압(Vth)이 음(-) 방향으로 편향되더라도, 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)가 완전하게 턴 오프되도록 제어하는 제 1 잠금 스위칭소자(Tl1)와, 상기 Qb 조절부(13)에 인가된 클럭 신호(CLK3) 또는 다음단 스테이지에서 출력되는 스캔 펄스(Next)에 따라 턴 온 또는 턴 오프되어 턴 온시 리셋 기간 시작 시점(Qb 노드 전압이 하이 상태로 되는 시작 시점)에 상기 b 노드에 방전용 전압(VSS)을 인가하는 제 2 잠금 스위칭소자(Tl2)를 구비하여 구성된다.
상기 잠금부(15)는 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)를 완전하게 턴 오프시키므로 이로 인하여 상기 세트 기간 중 Q 노드 전압이 방전됨을 방지한다. 또한, 리셋 기간 시작 시점(Qb 노드 전압이 하이 상태로 되는 시작 시점)에 상기 b 노드에 방전용 전압(VSS)을 인가하므로, 상기 세트 기간에 b 노드에 공급된 충전용 전압(VDD)을 방전시켜 다음 동작에 영향을 주지 않도록 한다.
상기 본 발명의 제 1 실시예에서, 상기 잠금부(15)는 제 1 잠금 스위칭소자(Tl1)만 구성되어도 무방하다.
도 6은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도 리셋부에 잠금 스위칭 소자를 구성한 것이나, 본 발명의 제 1 실시예의 스테이지와는 다음과 같은 차이를 갖는다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지는, 도 5의 본 발명의 제 1 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상시 하이 논리 상태의 신호(VH)에 의해 상기 Q 노드와 리셋부(12) 간을 전기적으로 연결하는 제 7 스위칭소자(Tr1)와, 상기 Q노드에 연결되고 상시 하이 논리 상태의 신호(VH)에 따라 턴온되는 제 8 스위칭소자(Tb3)와 상기 제 8 스위칭소자(Tb3)를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급하는 제 9 스위칭소자(Tb4)를 구비하여 구성되는 버퍼부(16)더 포함하고, 상기 잠금부(15)의 제 1 잠금 스위칭소자(Tl1)의 게이트 단자가 상기 버퍼부(16)의 상기 제 7 스위칭소자(Tr1)를 통해 Q 노드에 연결된 것이다.
상기 버퍼부(16)는 상기 세트 기간에 Gb 노드가 로우 상태가 되도록 함과 함께 상기 Q 노드의 전압이 주변 스위칭소자에 데미지를 주는 것을 방지하기 위해 완충 역할을 한다.
즉, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 도 6에 도시한 바와 같이, 다수의 신호 또는 전원을 사용하여 Q노드를 하이(High) 상태로 세트시키는 세트부(11)와, Qb 노드에 따라 상기 Q노드를 로우(Low) 상태로 리셋시키는 리세트부(12)와, 다수의 신호 또는 전원을 사용하여 상기 Qb 노드를 하이 상태로 세트시키거나 로우 상태로 리셋시키는 Qb 조절부(13)와, 상기 Q노드 및 Qb 노드의 상태에 따라 스캔 펄스를 출력하는 출력부(14)와, 상기 세트 기간에 Gb 노드가 로우 상태가 되도록 함과 함께 상기 Q 노드의 전압이 주변 스위칭소자에 데미지를 주는 것을 방지하기 위한 버퍼부(16)와, 상기 세트 기간 중 상기 리셋부(12)에 의해 Q 노드 전압이 방전됨을 방지하기 위한 잠금부(15)를 구비하여 구성된다.
여기서, 상기 세트부(11)는 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해 턴-온 또는 턴-오프되는 제 1 스위칭소자(Ts1)와, 상기 4개의 클럭 신호 중 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 동기된 클럭 신호(CLK4)에 의해 턴-온 또는 턴-오프되는 제 2 스위칭소자(Ts2)를 구비한다. 상기 제 1 및 제 2 스위칭소자(Ts1, Ts2)는 동시에 턴 온 또는 턴 오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev) 또는 충전용 전압(VDD)을 세트 노드(Q)에 공급한다.
상기 리셋부(12)는 상기 Qb 노드의 논리 상태에 따라 턴-온 또는 턴-오프되는 제 3 스위칭소자(Tr2)와, 상기 Qb 노드의 논리 상태에 따라 턴-온 또는 턴-오프되고 상기 제 3 스위칭소자(Tr2)와 직렬 연결되는 제 4 스위칭소자(Tr3)를 구비하여 구성된다. 상기 제 3 및 제 4 스위칭소자(Tr2, Tr3)는 상기 Qb 노드의 논리 상태에 따라 동시에 턴-온 또는 턴-오프되고 턴 온시 상기 Q노드에 방전용 전압(VSS)을 공급하여 상기 Q노드를 로우 상태로 리셋시킨다.
상기 Qb 조절부(13)는 상기 4개의 클럭 신호 중 하나의 클럭신호(CLK3)에 따라 턴 온 또는 턴 오프되어 상기 충전용 전압(VDD)을 상기 Qb 노드에 공급하는 제 5 스위칭소자(Tb1)와, 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해 턴-온 또는 턴-오프되어 턴 온 시 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급하는 제 6 스위칭소자(Tb2)를 구비하여 구성된다.
상기 출력부(14)는 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 4개의 클럭 신호 중 하나의 클럭 신호(CLK1)를 공급받아 스캔펄스로 출력하는 풀업 스위칭 소자(Tu)와, 상기 Qb 노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 방전용 전압(VSS)을 출력단으로 출력하는 풀다운 스위칭소자(Td)를 구비하여 구성된다.
상기 버퍼부(16)는 상시 하이 논리 상태의 신호(VH)에 의해 상기 Q 노드와 리셋부(12) 간을 전기적으로 연결하는 제 7 스위칭소자(Tr1)와, 상기 Q노드에 연결되고 상시 하이 논리 상태의 신호(VH)에 따라 턴온되는 제 8 스위칭소자(Tb3)와 상기 제 8 스위칭소자(Tb3)를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급하는 제 9 스위칭소자(Tb4)를 구비하여 구성된다.
상기 잠금부(15)는 상기 버퍼부(16)의 상기 제 7 스위칭소자(Tr1)를 통해 상기 Q 노드의 전압을 인가 받아, 세트 기간(Q 노드 전압이 하이 상태의 기간)에, b노드(상기 리셋부의 제 3 스위칭소자(Tr2)와 제 4 스위칭소자(Tr3) 사이의 노드)에 충전용 전압(VDD)을 인가하여, 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)의 문턱전압(Vth)이 음(-) 방향으로 편향되더라도, 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)가 완전하게 턴 오프되도록 제어하는 제 1 잠금 스위칭소자(Tl1)와, 상기 Qb 조절부(13)에 인가된 클럭 신호(CLK3) 또는 다음단 스테이지에서 출력되는 스캔 펄스(Next)에 따라 제어되어 리셋 기간 시작 시점(Qb 노드 전압이 하이 상태로 되는 시작 시점)에 상기 b노드에 방전용 전압(VSS)을 인가하는 제 2 잠금 스위칭소자(Tl2)를 구비하여 구성된다.
상기 잠금부(15)는 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)를 완전하게 턴 오프시키므로 이로 인하여 상기 세트 기간 중 Q 노드 전압이 방전됨을 방지한다. 또한, 리셋 기간 시작 시점(Qb 노드 전압이 하이 상태로 되는 시작 시점)에 상기 b 노드에 방전용 전압(VSS)을 인가하므로, 상기 세트 기간에 b 노드에 공급된 충전용 전압(VDD)을 방전시켜 다음 동작에 영향을 주지 않도록 한다.
상기 본 발명의 제 2 실시예에서, 상기 잠금부(15)는 제 1 잠금 스위칭소자(Tl1)만 구성되어도 무방하다.
또한, 상기 버퍼부(16)는 기본적으로 제 7 스위칭소자(Tr1)만 구비되어도 되고, 상기 제 7 스위칭소자(Tr1)와 상기 제 7 스위칭소자(Tr1)를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 9 스위칭소자(Tb4)만 구비하여도 된다.
상기 본 발명의 제 1 및 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 세트부의 제 1 및 제 2 스위칭소자가 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)를 세트 노드에 공급할 경우,
상기 세트부의 제 1 스위칭소자의 게이트 단자에 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스가 인가되고, 상기 제 2 스위칭소자의 게이트 단자에는 클럭 신호가 인가되거나,
상기 세트부의 제 1 스위칭소자의 게이트 단자 및 상기 제 2 스위칭소자의 게이트 단자 모두에 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스가 인가되거나,
상기 세트부의 제 1 스위칭소자의 게이트 단자 및 상기 제 2 스위칭소자의 게이트 단자 모두에 클럭 신호가 인가될 수 있고,
상기 세트부의 제 1 및 제 2 스위칭소자가 턴-온 시 상기 충전용 전압을 세트 노드에 공급할 경우,
상기 세트부의 제 1 스위칭소자의 게이트 단자에 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스가 인가되고, 상기 제 2 스위칭소자의 게이트 단자에는 클럭 신호가 인가되거나,
상기 세트부의 제 1 스위칭소자의 게이트 단자 및 상기 제 2 스위칭소자의 게이트 단자 모두에 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스가 인가될 수 있다.
도 7은 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은 세트부에 잠금 스위칭 소자를 구성한 것이다.
본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 종래의 멀티 출력을 방지하기 위하여, 세트부에 충전용 전압(VDD)을 공급하지 않고, 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되도록 한다.
또한, 상기 세트부(11)에 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되므로, 상기 세트부(11)의 스위칭소자의 문턱 전압(Vth)이 음(-)의 방향으로 편향될 경우, 출력 발생 기간 중(도 4에서, CLK1 및 CLK2가 하이 상태인 기간) 상기 세트부(11)의 스위칭소자를 통해 상기 Q 노드 전압이 방전될 수 있다.
따라서, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 종래의 스테이지 회로 구성에서, 세트 기간(Q 노드 전압이 하이 상태의 기간)에 b노드(상기 세트부의 제 1 스위칭소자(Ts1)와 제 2 스위칭소자(Ts2) 사이의 노드)에 충전용 전압(VDD)을 인가하여, 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2)의 문턱 전압(Vth)이 음(-) 방향으로 편향되더라도, 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2)가 완전하게 턴 오프되도록 제어하는 제 1 잠금 스위칭소자(Tl1)를 구비한 것이다.
즉, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 도 7에 도시한 바와 같이, 다수의 클럭 신호 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)를 사용하여, Q노드에 전단 스테이지로부터 출력된 스캔 펄스(Prev)를 인가하여, 상기 Q 노드를 하이 상태로 세트시키는 세트부(11)와, Qb 노드에 따라 상기 Q노드를 로우(Low) 상태로 리셋시키는 리세트부(12)와, 다수의 신호 또는 전원을 사용하여 상기 Qb 노드를 하이 상태로 세트시키거나 로우 상태로 리셋시키는 Qb 조절부(13)와, 상기 Q노드 및 Qb 노드의 상태에 따라 스캔 펄스를 출력하는 출력부(14)와, 상기 세트부(11)에 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되므로, 상기 세트부(11)에 의해 출력 발생 기간 중 Q 노드 전압이 방전됨을 방지하기 위한 잠금부(15)를 구비하여 구성된다.
여기서, 상기 세트부(11)는 상기 4개의 클럭 신호 중 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 동기된 클럭 신호(CLK4)에 의해 턴-온 또는 턴-오프되는 제 1 스위칭소자(Ts1)와, 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해 턴-온 또는 턴-오프되는 제 2 스위칭소자(Ts2)를 구비한다. 상기 제 1 및 제 2 스위칭소자(Ts1, Ts2)는 동시에 턴 온 또는 턴 오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)를 세트 노드(Q)에 공급한다.
상기 리셋부(12)는 상기 Qb 노드의 논리 상태에 따라 턴-온 또는 턴-오프되는 제 3 스위칭소자(Tr2)와, 상기 Qb 노드의 논리 상태에 따라 턴-온 또는 턴-오프되고 상기 제 3 스위칭소자(Tr2)와 직렬 연결되는 제 4 스위칭소자(Tr3)를 구비하여 구성된다. 상기 제 3 및 제 4 스위칭소자(Tr2, Tr3)는 상기 Qb 노드의 논리 상태에 따라 동시에 턴-온 또는 턴-오프되고 턴 온시 상기 Q노드에 방전용 전압(VSS)을 공급하여 상기 Q노드를 로우 상태로 리셋시킨다.
상기 Qb 조절부(13)는 상기 4개의 클럭 신호 중 하나의 클럭신호(CLK3)에 따라 턴 온 또는 턴 오프되어 상기 충전용 전압(VDD)을 상기 Qb 노드에 공급하는 제 5 스위칭소자(Tb1)와, 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해 턴-온 또는 턴-오프되어 턴 온 시 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급하는 제 6 스위칭소자(Tb2)를 구비하여 구성된다.
상기 출력부(14)는 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 4개의 클럭 신호 중 하나의 클럭 신호(CLK1)를 공급받아 스캔펄스로 출력하는 풀업 스위칭 소자(Tu)와, 상기 Qb 노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 방전용 전압(VSS)을 출력단으로 출력하는 풀다운 스위칭소자(Td)를 구비하여 구성된다.
상기 잠금부(15)는 Q 노드의 논리 상태에 따라 턴 온 또는 턴 오프되어, 세트 기간(Q 노드 전압이 하이 상태의 기간)에 b 노드(상기 세트부의 제 1 스위칭소자(Ts1)와 제 2 스위칭소자(Ts2) 사이의 노드)에 충전용 전압(VDD)을 인가하여, 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2)의 문턱 전압(Vth)이 음(-) 방향으로 편향되더라도, 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2)가 완전하게 턴 오프되도록 제어하는 제 1 잠금 스위칭소자(Tl1)를 구비한다.
상기 잠금부(15)는 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2)를 완전하게 턴 오프시키므로, 상기 세트 기간 중 (도 4에서, CLK1 및 CLK2가 하이 상태인 기간), 상기 세트부(11)에 상기 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)의 로우 레벨의 신호가 공급되더라도 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2)를 통해 상기 Q 노드 전압이 방전됨을 방지한다.
본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성에 관하여, 도 7에서는 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자에는 제 4 클럭 신호(CLK4)가 인가되고, 상기 제 2 스위칭소자(Ts2)의 게이트 단자에는 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가됨을 도시하였으나, 이에 한정되지 않는다.
즉, 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자에 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되고, 상기 제 2 스위칭소자(Ts2)의 게이트 단자에는 상기 제 4 클럭 신호(CLK4)가 인가되어도 무방하다.
또한, 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자 및 상기 제 2 스위칭소자(Ts2)의 게이트 단자 모두에 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되어도 되고, 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자 및 상기 제 2 스위칭소자(Ts2)의 게이트 단자 모두에 상기 제 4 클럭 신호(CLK4)가 인가되어도 된다.
도 8은 본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도 세트부에 잠금 스위칭 소자를 구성한 것이나, 본 발명의 제 3 실시예의 스테이지와는 다음과 같은 차이를 갖는다.
본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 각 스테이지는, 도 7의 본 발명의 제 3 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상시 하이 논리 상태의 신호(VH)에 의해 상기 Q 노드와 리셋부(12) 간을 전기적으로 연결하는 제 7 스위칭소자(Tr1)와, 상기 Q노드에 연결되고 상시 하이 논리 상태의 신호(VH)에 따라 턴온되는 제 8 스위칭소자(Tb3)와 상기 제 8 스위칭소자(Tb3)를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급하는 제 9 스위칭소자(Tb4)를 구비하여 구성되는 버퍼부(16)더 포함하고, 상기 잠금부(15)의 제 1 잠금 스위칭소자(Tl1)의 게이트 단자가 상기 버퍼부(16)의 상기 제 7 스위칭소자(Tr1)를 통해 Q 노드에 연결된 것이다.
상기 버퍼부(16)는 상기 세트 기간에 Gb 노드가 로우 상태가 되도록 함과 함께 상기 Q 노드의 전압이 주변 스위칭소자에 데미지를 주는 것을 방지하기 위해 완충 역할을 한다.
즉, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 도 8에 도시한 바와 같이, 다수의 클럭 신호 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)를 사용하여, Q노드에 전단 스테이지로부터 출력된 스캔 펄스(Prev)를 인가하여, 상기 Q 노드를 하이 상태로 세트시키는 세트부(11)와, Qb 노드에 따라 상기 Q노드를 로우(Low) 상태로 리셋시키는 리세트부(12)와, 다수의 신호 또는 전원을 사용하여 상기 Qb 노드를 하이 상태로 세트시키거나 로우 상태로 리셋시키는 Qb 조절부(13)와, 상기 Q노드 및 Qb 노드의 상태에 따라 스캔 펄스를 출력하는 출력부(14)와, 상기 세트 기간에 Gb 노드가 로우 상태가 되도록 함과 함께 상기 Q 노드의 전압이 주변 스위칭소자에 데미지를 주는 것을 방지하기 위한 버퍼부(16)와, 상기 세트 기간 중 상기 세트부(11)에 의해 Q 노드 전압이 방전됨을 방지하기 위한 잠금부(15)를 구비하여 구성된다.
여기서, 상기 세트부(11)는 상기 4개의 클럭 신호 중 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 동기된 클럭 신호(CLK4)에 의해 턴-온 또는 턴-오프되는 제 1 스위칭소자(Ts1)와, 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해 턴-온 또는 턴-오프되는 제 2 스위칭소자(Ts2)를 구비한다. 상기 제 1 및 제 2 스위칭소자(Ts1, Ts2)는 동시에 턴 온 또는 턴 오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)를 세트 노드(Q)에 공급한다.
상기 리셋부(12)는 상기 Qb 노드의 논리 상태에 따라 턴-온 또는 턴-오프되는 제 3 스위칭소자(Tr2)와, 상기 Qb 노드의 논리 상태에 따라 턴-온 또는 턴-오프되고 상기 제 3 스위칭소자(Tr2)와 직렬 연결되는 제 4 스위칭소자(Tr3)를 구비하여 구성된다. 상기 제 3 및 제 4 스위칭소자(Tr2, Tr3)는 상기 Qb 노드의 논리 상태에 따라 동시에 턴-온 또는 턴-오프되고 턴 온시 상기 Q노드에 방전용 전압(VSS)을 공급하여 상기 Q노드를 로우 상태로 리셋시킨다.
상기 Qb 조절부(13)는 상기 4개의 클럭 신호 중 하나의 클럭신호(CLK3)에 따라 턴 온 또는 턴 오프되어 상기 충전용 전압(VDD)을 상기 Qb 노드에 공급하는 제 5 스위칭소자(Tb1)와, 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해 턴-온 또는 턴-오프되어 턴 온 시 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급하는 제 6 스위칭소자(Tb2)를 구비하여 구성된다.
상기 출력부(14)는 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 4개의 클럭 신호 중 하나의 클럭 신호(CLK1)를 공급받아 스캔펄스로 출력하는 풀업 스위칭 소자(Tu)와, 상기 Qb 노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 방전용 전압(VSS)을 출력단으로 출력하는 풀다운 스위칭소자(Td)를 구비하여 구성된다.
상기 버퍼부(16)는 상시 하이 논리 상태의 신호(VH)에 의해 상기 Q 노드와 리셋부(12) 간을 전기적으로 연결하는 제 7 스위칭소자(Tr1)와, 상기 Q노드에 연결되고 상시 하이 논리 상태의 신호(VH)에 따라 턴온되는 제 8 스위칭소자(Tb3)와 상기 제 8 스위칭소자(Tb3)를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급하는 제 9 스위칭소자(Tb4)를 구비하여 구성된다.
상기 잠금부(15)는 상기 버퍼부(16)의 상기 제 7 스위칭소자(Tr1)를 통해 상기 Q 노드의 전압을 인가 받아, 세트 기간(Q 노드 전압이 하이 상태의 기간)에 b 노드(상기 세트부의 제 1 스위칭소자(Ts1)와 제 2 스위칭소자(Ts2) 사이의 노드)에 충전용 전압(VDD)을 인가하여, 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2)의 문턱 전압(Vth)이 음(-) 방향으로 편향되더라도, 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2)가 완전하게 턴 오프되도록 제어하는 제 1 잠금 스위칭소자(Tl1)를 구비한다.
상기 잠금부(15)는 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2)를 완전하게 턴 오프시키므로, 상기 세트 기간 중 (도 4에서, CLK1 및 CLK2가 하이 상태인 기간), 상기 세트부(11)에 상기 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)의 로우 레벨의 신호가 공급되더라도 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2)를 통해 상기 Q 노드 전압이 방전됨을 방지한다.
본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성에 관하여, 도 8에서는 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자에는 제 4 클럭 신호(CLK4)가 인가되고, 상기 제 2 스위칭소자(Ts2)의 게이트 단자에는 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가됨을 도시하였으나, 이에 한정되지 않는다.
즉, 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자에 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되고, 상기 제 2 스위칭소자(Ts2)의 게이트 단자에는 상기 제 4 클럭 신호(CLK4)가 인가되어도 무방하다.
또한, 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자 및 상기 제 2 스위칭소자(Ts2)의 게이트 단자 모두에 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되어도 되고, 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자 및 상기 제 2 스위칭소자(Ts2)의 게이트 단자 모두에 상기 제 4 클럭 신호(CLK4)가 인가되어도 된다.
상기 버퍼부(16)는 기본적으로 제 7 스위칭소자(Tr1)만 구비되어도 되고, 상기 제 7 스위칭소자(Tr1)와 상기 제 7 스위칭소자(Tr1)를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 9 스위칭소자(Tb4)만 구비하여도 된다.
도 9는 본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은 세트부 및 리셋부에 잠금부(15)를 구성한 것이다.
본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 종래의 멀티 출력을 방지하기 위하여, 세트부에 충전용 전압(VDD)을 공급하지 않고, 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되도록 한다.
또한, 상기 세트부(11)에 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되므로, 상기 세트부(11)의 스위칭소자의 문턱 전압(Vth)이 음(-)의 방향으로 편향될 경우, 출력 발생 기간 중(도 4에서, CLK1 및 CLK2가 하이 상태인 기간) 상기 세트부(11)의 스위칭소자를 통해 상기 Q 노드 전압이 방전될 수 있다.
따라서, 본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성과 같이, 세트 기간(Q 노드 전압이 하이 상태의 기간)에 b1노드(상기 세트부의 제 1 스위칭소자(Ts1)와 제 2 스위칭소자(Ts2) 사이의 노드)(b1)에 충전용 전압(VDD)을 인가하여, 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2)의 문턱 전압(Vth)이 음(-) 방향으로 편향되더라도, 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2)가 완전하게 턴 오프되도록 제어하는 제 1 잠금 스위칭소자(Tl1)를 구비한다.
그리고, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성에 추가하여, 상기 제 1 잠금 스위칭소자(Tl1)에 의해 b2 노드(상기 리셋부(12)의 제 3 스위칭소자(Tr2)와 제 4 스위칭소자(Tr3) 사이의 노드)(b2)에 충전용 전압(VDD)을 인가하여, 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)의 문턱 전압(Vth)이 음(-) 방향으로 편향되더라도, 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)가 완전하게 턴 오프되도록 제어한다.
그리고, 상기 Qb 조절부(13)에 인가된 클럭 신호(CLK3) 또는 다음단 스테이지에서 출력되는 스캔 펄스(Next)에 따라 턴 온 또는 턴 오프되어 턴 온시 리셋 기간 시작 시점(Qb 노드 전압이 하이 상태로 되는 시작 시점)에 상기 b2 노드(b2)에 방전용 전압(VSS)을 인가하는 제 2 잠금 스위칭소자(Ti2)를 더 구비하여 구성된다.
상기 잠금부(15)는 출력 발생 기간 중(도 4에서, CLK1 및 CLK2가 하이 상태인 기간) 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2) 및 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)를 완전하게 턴 오프시키므로 이로 인하여 상기 세트 기간 중 Q 노드 전압이 방전됨을 방지한다. 또한, 리셋 기간 시작 시점(Qb 노드 전압이 하이 상태로 되는 시작 시점)에 상기 b2 노드에 방전용 전압(VSS)을 인가하므로, 상기 세트 기간에 b2 노드에 공급된 충전용 전압(VDD)을 방전시켜 다음 동작에 영향을 주지 않도록 한다.
즉, 본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 도 9에 도시한 바와 같이, 다수의 클럭 신호 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)를 사용하여, Q노드에 전단 스테이지로부터 출력된 스캔 펄스(Prev)를 인가하여, 상기 Q 노드를 하이 상태로 세트시키는 세트부(11)와, Qb 노드에 따라 상기 Q노드를 로우(Low) 상태로 리셋시키는 리세트부(12)와, 다수의 신호 또는 전원을 사용하여 상기 Qb 노드를 하이 상태로 세트시키거나 로우 상태로 리셋시키는 Qb 조절부(13)와, 상기 Q노드 및 Qb 노드의 상태에 따라 스캔 펄스를 출력하는 출력부(14)와, 상기 세트부(11)에 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되므로, 상기 세트부(11) 및 상기 리셋부(12)에 의해 상기 출력 발생 기간 중 Q 노드 전압이 방전됨을 방지하기 위한 잠금부(15)를 구비하여 구성된다.
여기서, 상기 세트부(11)는 상기 4개의 클럭 신호 중 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 동기된 클럭 신호(CLK4)에 의해 턴-온 또는 턴-오프되는 제 1 스위칭소자(Ts1)와, 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해 턴-온 또는 턴-오프되는 제 2 스위칭소자(Ts2)를 구비한다. 상기 제 1 및 제 2 스위칭소자(Ts1, Ts2)는 동시에 턴 온 또는 턴 오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)를 세트 노드(Q)에 공급한다.
상기 리셋부(12)는 상기 Qb 노드의 논리 상태에 따라 턴-온 또는 턴-오프되는 제 3 스위칭소자(Tr2)와, 상기 Qb 노드의 논리 상태에 따라 턴-온 또는 턴-오프되고 상기 제 3 스위칭소자(Tr2)와 직렬 연결되는 제 4 스위칭소자(Tr3)를 구비하여 구성된다. 상기 제 3 및 제 4 스위칭소자(Tr2, Tr3)는 상기 Qb 노드의 논리 상태에 따라 동시에 턴-온 또는 턴-오프되고 턴 온시 상기 Q노드에 방전용 전압(VSS)을 공급하여 상기 Q노드를 로우 상태로 리셋시킨다.
상기 Qb 조절부(13)는 상기 4개의 클럭 신호 중 하나의 클럭신호(CLK3)에 따라 턴 온 또는 턴 오프되어 상기 충전용 전압(VDD)을 상기 Qb 노드에 공급하는 제 5 스위칭소자(Tb1)와, 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해 턴-온 또는 턴-오프되어 턴 온 시 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급하는 제 6 스위칭소자(Tb2)를 구비하여 구성된다.
상기 출력부(14)는 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 4개의 클럭 신호 중 하나의 클럭 신호(CLK1)를 공급받아 스캔펄스로 출력하는 풀업 스위칭 소자(Tu)와, 상기 Qb 노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 방전용 전압(VSS)을 출력단으로 출력하는 풀다운 스위칭소자(Td)를 구비하여 구성된다.
상기 잠금부(15)는 Q 노드의 논리 상태에 따라 턴 온 또는 턴 오프되어, 세트 기간(출력 발생 기간)에 b1 노드(상기 세트부의 제 1 스위칭소자(Ts1)와 제 2 스위칭소자(Ts2) 사이의 노드)에 충전용 전압(VDD)을 인가함과 동시에, 상기 b2 노드(상기 리셋부(12)의 제 3 스위칭소자(Tr2)와 제 4 스위칭소자(Tr3) 사이의 노드)(b2)에 충전용 전압(VDD)을 인가하여, 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2) 및 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)의 문턱 전압(Vth)이 음(-) 방향으로 편향되더라도, 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2) 및 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)가 완전하게 턴 오프되도록 제어하는 제 1 잠금 스위칭소자(Tl1)와, 상기 Qb 조절부(13)에 인가된 클럭 신호(CLK3) 또는 다음단 스테이지에서 출력되는 스캔 펄스(Next)에 따라 턴 온 또는 턴 오프되어 턴 온시 리셋 기간 시작 시점(Qb 노드 전압이 하이 상태로 되는 시작 시점)에 상기 b2 노드(b2)에 방전용 전압(VSS)을 인가하는 제 2 잠금 스위칭소자(Ti2)를 구비하여 구성된다.
상기 잠금부(15)는 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2) 및 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)를 완전하게 턴 오프시키므로, 상기 세트 기간 중 (도 4에서, CLK1 및 CLK2가 하이 상태인 기간), 상기 세트부(11)에 상기 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)의 로우 레벨의 신호가 공급되더라도 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2)를 통해 상기 Q 노드 전압이 방전됨을 방지하고, 더불어 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)를 완전하게 턴 오프시키므로 상기 세트 기간 중 (도 4에서, CLK1 및 CLK2가 하이 상태인 기간), 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)를 통해 상기 세트 기간 중 Q 노드 전압이 방전됨을 방지한다. 또한, 리셋 기간 시작 시점(Qb 노드 전압이 하이 상태로 되는 시작 시점)에 상기 b2 노드에 방전용 전압(VSS)을 인가하므로, 상기 세트 기간에 b2 노드에 공급된 충전용 전압(VDD)을 방전시켜 다음 동작에 영향을 주지 않도록 한다.
본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성에 관하여, 도 9에서는 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자에는 제 4 클럭 신호(CLK4)가 인가되고, 상기 제 2 스위칭소자(Ts2)의 게이트 단자에는 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가됨을 도시하였으나, 이에 한정되지 않는다.
즉, 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자에 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되고, 상기 제 2 스위칭소자(Ts2)의 게이트 단자에는 상기 제 4 클럭 신호(CLK4)가 인가되어도 무방하다.
또한, 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자 및 상기 제 2 스위칭소자(Ts2)의 게이트 단자 모두에 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되어도 되고, 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자 및 상기 제 2 스위칭소자(Ts2)의 게이트 단자 모두에 상기 제 4 클럭 신호(CLK4)가 인가되어도 된다.
상기 본 발명의 제 5 실시예에서, 상기 잠금부(15)는 제 1 잠금 스위칭소자(Tl1)만 구성되어도 무방하다.
도 10은 본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도 세트부 및 리셋부에 잠금부(15)를 구성한 것이다.
본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도, 종래의 멀티 출력을 방지하기 위하여, 세트부에 충전용 전압(VDD)을 공급하지 않고, 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되도록 한다.
본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 본 발명의 제 5 실시예의 스테이지와는 다음과 같은 차이를 갖는다.
본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지는, 도 9의 본 발명의 제 5 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상시 하이 논리 상태의 신호(VH)에 의해 상기 Q 노드와 리셋부(12) 간을 전기적으로 연결하는 제 7 스위칭소자(Tr1)와, 상기 Q노드에 연결되고 상시 하이 논리 상태의 신호(VH)에 따라 턴온되는 제 8 스위칭소자(Tb3)와 상기 제 8 스위칭소자(Tb3)를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급하는 제 9 스위칭소자(Tb4)를 구비하여 구성되는 버퍼부(16)더 포함하고, 상기 잠금부(15)의 제 1 잠금 스위칭소자(Tl1)의 게이트 단자가 상기 버퍼부(16)의 상기 제 7 스위칭소자(Tr1)를 통해 Q 노드에 연결된 것이다.
상기 버퍼부(16)는 상기 세트 기간에 Gb 노드가 로우 상태가 되도록 함과 함께 상기 Q 노드의 전압이 주변 스위칭소자에 데미지를 주는 것을 방지하기 위해 완충 역할을 한다.
즉, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 도 8에 도시한 바와 같이, 다수의 클럭 신호 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)를 사용하여, Q노드에 전단 스테이지로부터 출력된 스캔 펄스(Prev)를 인가하여, 상기 Q 노드를 하이 상태로 세트시키는 세트부(11)와, Qb 노드에 따라 상기 Q노드를 로우(Low) 상태로 리셋시키는 리세트부(12)와, 다수의 신호 또는 전원을 사용하여 상기 Qb 노드를 하이 상태로 세트시키거나 로우 상태로 리셋시키는 Qb 조절부(13)와, 상기 Q노드 및 Qb 노드의 상태에 따라 스캔 펄스를 출력하는 출력부(14)와, 상기 세트 기간에 Gb 노드가 로우 상태가 되도록 함과 함께 상기 Q 노드의 전압이 주변 스위칭소자에 데미지를 주는 것을 방지하기 위한 버퍼부(16)와, 상기 세트부(11) 및 상기 리셋부(12)에 의해 상기 출력 발생 기간 중 Q 노드 전압이 방전됨을 방지하기 위한 잠금부(15)를 구비하여 구성된다.
여기서, 상기 세트부(11)는 상기 4개의 클럭 신호 중 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 동기된 클럭 신호(CLK4)에 의해 턴-온 또는 턴-오프되는 제 1 스위칭소자(Ts1)와, 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해 턴-온 또는 턴-오프되는 제 2 스위칭소자(Ts2)를 구비한다. 상기 제 1 및 제 2 스위칭소자(Ts1, Ts2)는 동시에 턴 온 또는 턴 오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)를 세트 노드(Q)에 공급한다.
상기 리셋부(12)는 상기 Qb 노드의 논리 상태에 따라 턴-온 또는 턴-오프되는 제 3 스위칭소자(Tr2)와, 상기 Qb 노드의 논리 상태에 따라 턴-온 또는 턴-오프되고 상기 제 3 스위칭소자(Tr2)와 직렬 연결되는 제 4 스위칭소자(Tr3)를 구비하여 구성된다. 상기 제 3 및 제 4 스위칭소자(Tr2, Tr3)는 상기 Qb 노드의 논리 상태에 따라 동시에 턴-온 또는 턴-오프되고 턴 온시 상기 Q노드에 방전용 전압(VSS)을 공급하여 상기 Q노드를 로우 상태로 리셋시킨다.
상기 Qb 조절부(13)는 상기 4개의 클럭 신호 중 하나의 클럭신호(CLK3)에 따라 턴 온 또는 턴 오프되어 상기 충전용 전압(VDD)을 상기 Qb 노드에 공급하는 제 5 스위칭소자(Tb1)와, 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해 턴-온 또는 턴-오프되어 턴 온 시 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급하는 제 6 스위칭소자(Tb2)를 구비하여 구성된다.
상기 출력부(14)는 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 4개의 클럭 신호 중 하나의 클럭 신호(CLK1)를 공급받아 스캔펄스로 출력하는 풀업 스위칭 소자(Tu)와, 상기 Qb 노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 방전용 전압(VSS)을 출력단으로 출력하는 풀다운 스위칭소자(Td)를 구비하여 구성된다.
상기 버퍼부(16)는 상시 하이 논리 상태의 신호(VH)에 의해 상기 Q 노드와 리셋부(12) 간을 전기적으로 연결하는 제 7 스위칭소자(Tr1)와, 상기 Q노드에 연결되고 상시 하이 논리 상태의 신호(VH)에 따라 턴온되는 제 8 스위칭소자(Tb3)와 상기 제 8 스위칭소자(Tb3)를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급하는 제 9 스위칭소자(Tb4)를 구비하여 구성된다.
상기 잠금부(15)는 상기 버퍼부(16)의 상기 제 7 스위칭소자(Tr1)를 통해 상기 Q 노드의 전압을 인가 받고, 상기 Q 노드의 논리 상태에 따라 턴 온 또는 턴 오프되어, 세트 기간(출력 발생 기간)에 b1 노드(상기 세트부의 제 1 스위칭소자(Ts1)와 제 2 스위칭소자(Ts2) 사이의 노드)에 충전용 전압(VDD)을 인가함과 동시에, 상기 b2 노드(상기 리셋부(12)의 제 3 스위칭소자(Tr2)와 제 4 스위칭소자(Tr3) 사이의 노드)(b2)에 충전용 전압(VDD)을 인가하여, 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2) 및 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)의 문턱 전압(Vth)이 음(-) 방향으로 편향되더라도, 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2) 및 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)가 완전하게 턴 오프되도록 제어하는 제 1 잠금 스위칭소자(Tl1)와, 상기 Qb 조절부(13)에 인가된 클럭 신호(CLK3) 또는 다음단 스테이지에서 출력되는 스캔 펄스(Next)에 따라 턴 온 또는 턴 오프되어 턴 온시 리셋 기간 시작 시점(Qb 노드 전압이 하이 상태로 되는 시작 시점)에 상기 b2 노드(b2)에 방전용 전압(VSS)을 인가하는 제 2 잠금 스위칭소자(Ti2)를 구비하여 구성된다.
상기 잠금부(15)는 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2) 및 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)를 완전하게 턴 오프시키므로, 상기 세트 기간 중 (도 4에서, CLK1 및 CLK2가 하이 상태인 기간), 상기 세트부(11)에 상기 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)의 로우 레벨의 신호가 공급되더라도 상기 세트부(11)의 제 1 및 제 2 스위칭소자(Ts1, Ts2)를 통해 상기 Q 노드 전압이 방전됨을 방지하고, 더불어 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)를 완전하게 턴 오프시키므로 상기 세트 기간 중 (도 4에서, CLK1 및 CLK2가 하이 상태인 기간), 상기 리셋부(12)의 제 3 및 제 4 스위칭소자(Tr2, Tr3)를 통해 상기 세트 기간 중 Q 노드 전압이 방전됨을 방지한다. 또한, 리셋 기간 시작 시점(Qb 노드 전압이 하이 상태로 되는 시작 시점)에 상기 b2 노드에 방전용 전압(VSS)을 인가하므로, 상기 세트 기간에 b2 노드에 공급된 충전용 전압(VDD)을 방전시켜 다음 동작에 영향을 주지 않도록 한다.
본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성에 관하여, 도 10에서는 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자에는 제 4 클럭 신호(CLK4)가 인가되고, 상기 제 2 스위칭소자(Ts2)의 게이트 단자에는 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가됨을 도시하였으나, 이에 한정되지 않는다.
즉, 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자에 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되고, 상기 제 2 스위칭소자(Ts2)의 게이트 단자에는 상기 제 4 클럭 신호(CLK4)가 인가되어도 무방하다.
또한, 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자 및 상기 제 2 스위칭소자(Ts2)의 게이트 단자 모두에 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되어도 되고, 상기 세트부(11)의 제 1 스위칭소자(Ts1)의 게이트 단자 및 상기 제 2 스위칭소자(Ts2)의 게이트 단자 모두에 상기 제 4 클럭 신호(CLK4)가 인가되어도 된다.
상기 본 발명의 제 6 실시예에서, 상기 잠금부(15)는 제 1 잠금 스위칭소자(Tl1)만 구성되어도 무방하다.
또한, 상기 버퍼부(16)는 기본적으로 제 7 스위칭소자(Tr1)만 구비되어도 되고, 상기 제 7 스위칭소자(Tr1)와 상기 제 7 스위칭소자(Tr1)를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 9 스위칭소자(Tb4)만 구비하여도 된다.
도 11은 본 발명의 제 7 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 7 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도 세트부 및 리셋부에 잠금부(15)를 구성한 것이다.
본 발명의 제 7 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도, 종래의 멀티 출력을 방지하기 위하여, 세트부에 충전용 전압(VDD)을 공급하지 않고, 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되도록 한다.
본 발명의 제 7 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 본 발명의 제 6 실시예의 스테이지와는 다음과 같은 차이를 갖는다.
즉, 도 10의 본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지는, 버퍼부(16)가 제 7 내지 제 9 스위칭소자(Tr1, Tb3, Tb4)로 구성됨을 제시하였으나, 본 발명의 제 7 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 상기 제 8 스위칭소자(Tb3)를 삭제하고, 제 9 스위칭소자(Tb4)는 상기 제 7 스위칭소자(Tr1)를 통해 상기 Q 노드의 전압을 인가 받아 상기 Q 노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급하도록 구성된 것이다. 따라서 나머지 구성 설명은 도 10과 같으므로, 생락한다.
도 12는 본 발명의 제 8 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 8 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도 세트부 및 리셋부에 잠금부(15)를 구성한 것이다.
본 발명의 제 8 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도, 종래의 멀티 출력을 방지하기 위하여, 세트부에 충전용 전압(VDD)을 공급하지 않고, 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되도록 한다.
본 발명의 제 8 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 본 발명의 제 6 실시예의 스테이지와 동일한 구성을 갖고, 상기 Qb 조절부(13)의 제 5 스위칭소자(Tb1)의 게이트 단자 및 소오스 단자에 상기 4개의 클럭 신호 중 하나의 클럭신호(CLK3) 또는 충전용 전압(VDD)이 인가됨에 차이가 있다.
이와 같은 구성적 차이로 인해, 상기 Qb 조절부(13)의 제 5 스위칭소자(Tb1)는 상기 4개의 클럭 신호 중 하나의 클럭신호(CLK3) 또는 충전용 전압(VDD)에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 4개의 클럭 신호(CLK3) 또는 상기 충전용 전압(VDD)을 상기 Qb 노드에 공급한다.
나머지 구성 및 동작은 본 발명의 제 6 실시예(도 10)와 동일하므로 생략한다.
도 13은 본 발명의 제 9 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 9 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도 세트부 및 리셋부에 잠금부(15)를 구성한 것이다.
본 발명의 제 9 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도, 종래의 멀티 출력을 방지하기 위하여, 세트부에 충전용 전압(VDD)을 공급하지 않고, 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되도록 한다.
본 발명의 제 9 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 본 발명의 제 5 실시예의 스테이지의 구조에, 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급하는 제 9 스위칭소자(Tb4)를 더 구비한 것이다.
따라서 나머지 구성 및 동작은 본 발명의 제 5 실시예(도 9)와 동일하므로 생략한다.
도 14는 본 발명의 제 10 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 10 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도 세트부 및 리셋부에 잠금부(15)를 구성한 것이다.
본 발명의 제 10 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도, 종래의 멀티 출력을 방지하기 위하여, 세트부에 충전용 전압(VDD)을 공급하지 않고, 전단 스테이지로부터 출력된 스캔 펄스(Prev)가 인가되도록 한다.
본 발명의 제 10 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 본 발명의 제 5 실시예의 스테이지의 구조에서, 상기 Qb 조절부(13)의 제 6 스위칭소자(Tb2)가 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 의해 턴-온 또는 턴-오프되는 것이 아니라, 상기 Q 노드의 상태에 따라 턴-온 또는 턴-오프되어 턴 온 시 상기 방전용 전압(VSS)을 상기 Qb 노드에 공급하도록 구성한 것이다.
따라서 나머지 구성 및 동작은 본 발명의 제 5 실시예(도 9)와 동일하므로 생략한다.
이상에서 설명한 본 발명의 각 실시예에서, 클럭신호는 4상의 클럭신호를 예를들어 설명하였으나, 이에 한정되지 않고, 6상 및 8상 등의 클럭신호를 이용할 수 있고, 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)는 현 스테이지(N번째)의 바로 전단 스테이지(N-1번째)로부터 출력된 스캔 펄스일 수 있고, 2개 이상의 전단 스테이지(N-2, N-3,...)로부터 출력된 스캔 펄스일 수도 있다.
한편, 상기 본 발명의 제 1 내지 제 10 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성에서, Q 노드의 노이즈에 의해 출력이 발생할 수 있으므로, 이를 방지하기 위하여, 초기화 스위칭소자를 더 추가할 수 있다.
또한, 상기 본 발명의 제 1 내지 제 10 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 세트단에 인가되는 충전용 전압, 상기 Qb 조절부에 인가되는 충전용 전압, 상기 잠금부에 인가되는 충전용 전압 및 상기 버퍼부에 인가되는 전압(VH)는 모두 같은 전압이어도 되고, 서로 다른 전압이어도 무방하다.
도 15(a) 내지 15(c)은 상기 본 발명의 제 1 내지 제 10 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 스타트 펄스에 의해 Q 노드를 초기화하는 스위칭소자들의 구성도이다.
도 15(a)와 같이, 상기 본 발명의 제 1 내지 제 10 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 스타트 펄스에 의해 턴 온 또는 턴 오프되어 턴 온시 상기 Q 노드에 방전용 전압(VSS)을 공급하는 제 10 스위칭소자(Q1)를 구비한 초기화 회로를 더 추가할 수 있다.
도 15(b)와 같이, 상기 본 발명의 제 1 내지 제 10 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 스타트 펄스에 의해 동시에 턴 온 또는 턴 오프되어 턴 온시 상기 Q 노드에 방전용 전압(VSS)을 공급하는 제 11 스위칭소자(Q1) 및 제 12 스위칭소자(Q2)를 구비한 초기화 회로를 더 추가할 수 있다. 상기 제 11 스위칭소자(Q1) 및 제 12 스위칭소자(Q2)는 서로 직렬된다.
도 15(c)와 같이, 상기 본 발명의 제 1 내지 제 10 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 스타트 펄스에 의해 동시에 턴 온 또는 턴 오프되어 턴 온시 상기 Q 노드에 방전용 전압(VSS)을 공급하는 제 11 스위칭소자(Q1) 및 제 12 스위칭소자(Q2)와, 상기 Q 노드의 상태에 따라 턴 온 또는 턴 오프되어 턴 온 시 충전용 전압(VDD)을 상기 제 11 스위칭소자(Q1) 및 상기 제 12 스위칭소자(Q2)의 연결 노드에 공급하는 제 13 스위칭소자(Q3)를 구비한 초기화 회로를 더 추가할 수 있다. 상기 제 11 스위칭소자(Q1) 및 제 12 스위칭소자(Q2)는 서로 직렬된다.
이상에서 설명한 바와 같은 본 발명에 따른 쉬프트 레지스터에 있어서는, 출력 발생 기간 동안 Q 노드의 누설 전류를 방지하므로 저주파 구동 및 정상 동작이 가능한 범위를 넓힐 수 있고, 비 출력 기간에에 입력을 통한 누설 전류를 방지하여 멀티 출력을 방지할 수 있다. 따라서, 스캔 펄스의 출력을 안정화시킬 수 있다.
즉, 도 16a는 종래의 기술에 따른 시물레이션 회로도이고, 도 16b는 종래의 시물레이션 회로도(도 16a)에 따라 문턱 전압(Vth)이 음(-)의 방향으로 편향되어 문턱 전압(Vth)이 0V, -0.6V 및 -1.15V일 때의 Q 노드의 전압 및 스캔 펄스 출력(Vg)를 나타낸 것이다.
종래의 기술에서는 문턱전압(Vth)가 0V일 때는 크게 Q 노드에 누설 전압이 없었으나, 문턱 전압(Vth)이 음(-)의 방향으로 편향되어 문턱 전압(Vth)이 -0.6V 일 때 Q 노드에 누설 전압이 발생하여 출력 발생 기간에 Q 노드 전압의 감소로 인하여 스캔 펄스 출력(Vg)에 불량(폴링)이 발생됨을 알 수 있다.
그리고 문턱 전압(Vth)이 음(-)의 방향으로 편향되어 문턱 전압(Vth)이 -1.15V일 때는 Q 노드에 누설 전압이 발생하여 세트 기간(전단 스테이지의 출력 스캔 펄스에 의해 Q 노드가 충전되는 기간)에 Q 노드의 전압 감소로 인하여 스캔 펄스(Vg)가 출력되지 않음(미 출력 불량)을 알 수 있다.
반면, 도 17a는 본 발명에 따른 쉬프트 레지스터의 각 스테이지 시물레이션 회로도이고, 도 17b 및 17c는 본 발명의 시물레이션 회로도 (도 17a)에 따라 문턱 전압(Vth)이 음(-)의 방향으로 편향되어 문턱 전압(Vth)이 0V 및 -2V일 때의 Q 노드의 전압 및 스캔 펄스 출력(Vout)를 나타낸 것이다.
본 발명에 따른 쉬프트 레지스터에서는 문턱 전압(Vth)이 음(-)의 방향으로 편향되어 문턱 전압(Vth)이 0V 및 -2V일 때 Q 노드에 누설 전압이 발생하지 않아 세트 기간에 정상적으로 스캔 펄스(Vout)가 출력됨을 알 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11: 세트부 12: 리셋부
13: Qb 조절부 14: 출력부
15: 잠금부 16: 버퍼부

Claims (18)

  1. 복수개의 스테이지를 구비하여 스캔 펄스를 출력하는 쉬프트 레지스터에 있어서, 각 스테이지는,
    다수의 신호 또는 전원을 사용하여 Q노드를 하이(High) 상태로 세트시키는 세트부;
    Qb 노드에 따라 상기 Q노드를 로우(Low) 상태로 리셋시키는 리셋부;
    다수의 신호 또는 전원을 사용하여 상기 Qb 노드를 하이 상태로 세트시키거나 로우 상태로 리셋시키는 Qb 조절부;
    상기 Q노드 및 Qb 노드의 상태에 따라 스캔 펄스를 출력하는 출력부;
    상기 세트부 및 상기 리셋부 중 적어도 하나에 설치되어 출력 발생 기간 중 Q 노드 전압이 방전됨을 방지하는 잠금부를 구비한 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 세트부는 스타트 펄스 또는 전단 스테이지로부터 출력된 스캔 펄스에 의해 턴-온 또는 턴-오프되는 제 1 스위칭소자와, 클럭 신호들 중 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스에 동기된 클럭 신호에 의해 턴-온 또는 턴-오프되는 제 2 스위칭소자를 구비하여 상기 제 1 및 제 2 스위칭소자의 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스 또는 제 1충전용 전압을 세트 노드에 공급하고,
    상기 리셋부는 상기 Qb 노드의 논리 상태에 따라 동시에 턴-온 또는 턴-오프되고 턴 온시 상기 Q노드에 방전용 전압을 공급하여 상기 Q노드를 로우 상태로 리셋시키는 제 3 및 제 4 스위칭소자를 구비하고,
    상기 Qb 조절부는 상기 클럭 신호들 중 하나의 클럭신호에 따라 턴 온 또는 턴 오프되어 상기 제 1 충전용 전압을 상기 Qb 노드에 공급하는 제 5 스위칭소자와, 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스에 의해 턴-온 또는 턴-오프되어 턴 온 시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 6 스위칭소자를 구비하고,
    상기 출력부는 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 클럭 신호들 중 다른 하나의 클럭 신호를 스캔 펄스로 출력하는 풀업 스위칭 소자와, 상기 Qb 노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 방전용 전압를 출력단으로 출력하는 풀다운 스위칭소자를 구비하고,
    상기 잠금부는 Q 노드의 논리 상태에 따라 턴 온 또는 턴 오프되어, 세트 기간에 상기 리셋부의 제 3 스위칭소자와 제 4 스위칭소자 사이의 b 노드에 제 2 충전용 전압을 인가하는 제 1 잠금 스위칭소자를 구비하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 잠금부는 상기 Qb 조절부에 인가된 클럭 신호 또는 다음단 스테이지에서 출력되는 스캔 펄스에 따라 턴 온 또는 턴 오프되어 턴 온시 리셋 기간 시작 시점에 상기 b 노드에 상기 방전용 전압을 인가하는 제 2 잠금 스위칭소자를 더 구비하는 쉬프트 레지스터.
  4. 제 2 항에 있어서,
    제 3 충전용 전압에 의해 상기 Q 노드와 상기 리셋부 간을 전기적으로 연결하는 제 7 스위칭소자를 구비한 버퍼부를 더 포함하고,
    상기 잠금부의 제 1 잠금 스위칭소자의 게이트 단자가 상기 제 7 스위칭소자를 통해 상기 Q 노드에 연결되는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 버퍼부는,
    상기 Q노드에 연결되고 상기 제 3 충전용 전압에 따라 턴온되는 제 8 스위칭소자와, 상기 제 8 스위칭소자를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 9 스위칭소자를 더 구비하거나,
    상기 제 7 스위칭소자를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 9 스위칭소자를 구비하는 쉬프트 레지스터.
  6. 제 1 항에 있어서,
    상기 세트부는 스타트 펄스 또는 전단 스테이지로부터 출력된 스캔 펄스에 의해 턴-온 또는 턴-오프되는 제 1 스위칭소자와, 클럭 신호들 중 상기 스타트 펄스(Vst) 또는 상기 전단 스테이지로부터 출력된 스캔 펄스에 동기된 클럭 신호에 의해 턴-온 또는 턴-오프되는 제 2 스위칭소자를 구비하여 상기 제 1 및 제 2 스위칭소자의 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스를 세트 노드에 공급하고,
    상기 리셋부는 상기 Qb 노드의 논리 상태에 따라 동시에 턴-온 또는 턴-오프되고 턴 온시 상기 Q노드에 방전용 전압을 공급하여 상기 Q노드를 로우 상태로 리셋시키는 제 3 및 제 4 스위칭소자를 구비하고,
    상기 Qb 조절부는 상기 클럭 신호들 중 하나의 클럭신호에 따라 턴 온 또는 턴 오프되어 제 1 충전용 전압을 상기 Qb 노드에 공급하는 제 5 스위칭소자와, 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스에 의해 턴-온 또는 턴-오프되어 턴 온 시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 6 스위칭소자를 구비하고,
    상기 출력부는 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 클럭 신호들 중 다른 하나의 클럭 신호를 스캔 펄스로 출력하는 풀업 스위칭 소자와, 상기 Qb 노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 방전용 전압를 출력단으로 출력하는 풀다운 스위칭소자를 구비하고,
    상기 잠금부는 상기 Q 노드의 논리 상태에 따라 턴 온 또는 턴 오프되어, 세트 기간에 상기 세트부의 제 1 스위칭소자와 제 2 스위칭소자 사이의 b 노드에 제 2 충전용 전압을 인가하는 제 1 잠금 스위칭소자를 구비하는 쉬프트 레지스터.
  7. 제 6 항에 있어서,
    제 3 충전용 전압에 의해 상기 Q 노드와 상기 리셋부 간을 전기적으로 연결하는 제 7 스위칭소자를 구비한 버퍼부를 더 포함하고,
    상기 잠금부의 제 1 잠금 스위칭소자의 게이트 단자가 상기 제 7 스위칭소자를 통해 상기 Q 노드에 연결되는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    상기 버퍼부는,
    상기 Q노드에 연결되고 상기 제 3 충전용 전압에 따라 턴온되는 제 8 스위칭소자와, 상기 제 8 스위칭소자를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 9 스위칭소자를 더 구비하거나,
    상기 제 7 스위칭소자를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 9 스위칭소자를 구비하는 쉬프트 레지스터.
  9. 제 1 항에 있어서,
    상기 세트부는 스타트 펄스 또는 전단 스테이지로부터 출력된 스캔 펄스에 동기된 클럭 신호 및 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스에 의해 동시에 턴-온 또는 턴-오프되고, 턴 온시 상기 전단 스테이지로부터 출력된 스캔 펄스를 세트 노드에 공급한다는 제 1 및 제 2 스위칭소자를 구비하고,
    상기 리셋부는 상기 Qb 노드의 논리 상태에 따라 동시에 턴-온 또는 턴-오프되고 턴 온시 상기 Q노드에 방전용 전압을 공급하여 상기 Q 노드를 로우 상태로 리셋시키는 제 3 및 제 4 스위칭소자를 구비하고,
    상기 Qb 조절부는 하나의 클럭신호에 따라 턴 온 또는 턴 오프되어 제 1 충전용 전압을 상기 Qb 노드에 공급하는 제 5 스위칭소자와, 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스에 의해 턴-온 또는 턴-오프되어 턴 온 시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 6 스위칭소자를 구비하고,
    상기 출력부는 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 클럭 신호들 중 다른 하나의 클럭 신호를 스캔 펄스로 출력하는 풀업 스위칭 소자와, 상기 Qb 노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 상기 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 구비하고,
    상기 잠금부는 상기 Q 노드의 논리 상태에 따라 턴 온 또는 턴 오프되고 턴 온시 상기 세트부의 상기 제 1 스위칭소자와 상기 제 2 스위칭소자 사이의 b1 노드에 제 2 충전용 전압을 인가함과 동시에, 상기 리셋부의 상기 제 3 스위칭소자와 상기 제 4 스위칭소자 사이의 b2 노드에 상기 제 2 충전용 전압을 인가하는 제 1 잠금 스위칭소자를 구비하는 쉬프트 레지스터.
  10. 제 2 항, 제 6 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 세트부의 제 1 스위칭소자의 게이트 단자에 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스가 인가되고, 상기 제 2 스위칭소자의 게이트 단자에는 클럭 신호가 인가되거나,
    상기 세트부의 제 1 스위칭소자의 게이트 단자 및 상기 제 2 스위칭소자의 게이트 단자 모두에 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스가 인가되거나,
    상기 세트부의 제 1 스위칭소자의 게이트 단자 및 상기 제 2 스위칭소자의 게이트 단자 모두에 클럭 신호가 인가되는 쉬프트 레지스터.
  11. 제 2 항에 있어서,
    상기 세트부의 제 1 및 제 2 스위칭소자가 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev)를 세트 노드에 공급할 경우,
    상기 세트부의 제 1 스위칭소자의 게이트 단자에 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스가 인가되고, 상기 제 2 스위칭소자의 게이트 단자에는 클럭 신호가 인가되거나,
    상기 세트부의 제 1 스위칭소자의 게이트 단자 및 상기 제 2 스위칭소자의 게이트 단자 모두에 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스가 인가되거나,
    상기 세트부의 제 1 스위칭소자의 게이트 단자 및 상기 제 2 스위칭소자의 게이트 단자 모두에 클럭 신호가 인가될 수 있고,
    상기 세트부의 제 1 및 제 2 스위칭소자가 턴-온 시 상기 충전용 전압을 세트 노드에 공급할 경우,
    상기 세트부의 제 1 스위칭소자의 게이트 단자에 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스가 인가되고, 상기 제 2 스위칭소자의 게이트 단자에는 클럭 신호가 인가되거나,
    상기 세트부의 제 1 스위칭소자의 게이트 단자 및 상기 제 2 스위칭소자의 게이트 단자 모두에 상기 스타트 펄스 또는 상기 전단 스테이지로부터 출력된 스캔 펄스가 인가되는 쉬프트 레지스터.
  12. 제 9 항에 있어서,
    상기 잠금부는 상기 Qb 조절부에 인가된 클럭 신호 또는 다음단 스테이지에서 출력되는 스캔 펄스에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 b2 노드에 상기 방전용 전압을 인가하는 제 2 잠금 스위칭소자를 더 구비하는 쉬프트 레지스터.
  13. 제 9 항에 있어서,
    제 3 충전용 전압에 의해 상기 Q 노드와 상기 리셋부 간을 전기적으로 연결하는 제 7 스위칭소자를 구비한 버퍼부를 더 포함하고,
    상기 잠금부의 제 1 잠금 스위칭소자의 게이트 단자가 상기 제 7 스위칭소자를 통해 상기 Q 노드에 연결되는 쉬프트 레지스터.
  14. 제 13 항에 있어서,
    상기 버퍼부는,
    상기 Q노드에 연결되고 상기 제 3 충전용 전압에 따라 턴온되는 제 8 스위칭소자와, 상기 제 8 스위칭소자를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 9 스위칭소자를 더 구비하거나,
    상기 제 7 스위칭소자를 통해 상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 9 스위칭소자를 더 구비하는 쉬프트 레지스터.
  15. 제 8 항에 있어서,
    상기 Qb 조절부의 제 5 스위칭소자의 게이트 단자 및 소오스 단자에 상기 하나의 클럭신호 또는 상기 제 2 충전용 전압이 인가되는 쉬프트 레지스터.
  16. 제 2, 6 및 9 항 중 어느 한 항에 있어서,
    상기 Q노드의 논리 상태에 따라 턴 온 또는 턴 오프되고, 턴 온시 상기 방전용 전압을 상기 Qb 노드에 공급하는 제 9 스위칭소자를 더 구비하는 쉬프트 레지스터.
  17. 제 2, 6 및 9 항 중 어느 한 항에 있어서,
    상기 Qb 조절부의 상기 제 6 스위칭소자는 상기 Q 노드의 상태에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 방전용 전압을 상기 Qb 노드에 공급하는 쉬프트 레지스터.
  18. 제 2, 6 및 9 항 중 어느 한 항에 있어서,
    스타트 펄스에 의해 턴 온 또는 턴 오프되어 턴 온시 상기 Q 노드에 방전용 전압(VSS)을 공급하는 초기화부를 더 구비하는 쉬프트 레지스터.
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