JP4248773B2 - 電流電圧変換装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、振幅レンジの広い電流が入力された際、入力信号の有無を電圧信号に変換する電流電圧変換装置に関するものであり、特に、光通信等において受光した光入力信号を受光素子により電流入力信号に変換した後に使用される電流電圧変換装置に関するものである。
【０００２】
【従来の技術】
近年、携帯端末やパーソナルコンピュータ等、また携帯電話に、空間を赤外線で結ぶ赤外線データ通信（ＩｒＤＡ通信）機能が付加されるようになってきている。また、通信インフラとして、光ファイバー通信網も整備されてきている。このようなシステムにおいては、赤外線等の光信号をデジタル信号として利用しているが、信号の有無を検出するために、光信号を電流信号に変換した上で、更に電圧信号に変換して信号の有無を検出している。
【０００３】
図１３に第１従来技術として電流電圧変換装置１００を示す。一対の定電流源トランジスタＭ１０１、Ｍ１０２は、トランジスタＱ１０１、Ｑ１０２のエミッタ端子と接地電圧ＧＮＤとの間に接続されている。トランジスタＱ１０１、Ｑ１０２のベース端子には、バイアス電圧源ＶＢＩＡＳが接続されている。トランジスタＱ１０１、Ｑ１０２のコレクタ端子には、電源電圧ＶＣＣとの間にダイオードＤ１０１、Ｄ１０２が接続されている。光入力信号を受光するフォトダイオードＰＤは、トランジスタＱ１０１のエミッタ端子と定電流源トランジスタＭ１０１との接続点に接続されている。また、トランジスタＱ１０１、Ｑ１０２とダイオードＤ１０１、Ｄ１０２との接続点ＶＭ、ＶＰは、各々電流電圧変換装置１００の変換電圧端子ＶＭ、及び基準電圧端子ＶＰとして後段の差動増幅回路ＡＭＰ１０１の差動入力端子に接続されている。
【０００４】
光入力信号はフォトダイオードＰＤで受光されて電流入力信号Ｉｉｎとして入力され、電圧値に変換された後、差動増幅回路ＡＭＰ１０１等の後段回路に出力される。ここでは、電流電圧変換装置１００の入力端子をシングル入力として例示しており、この電流入力信号Ｉｉｎに対して電流電圧変換を行う回路構成としてダイオードＤ１０１、トランジスタＱ１０１、及び定電流源トランジスタＭ１０１を備えている。同様な回路構成としてダイオードＤ１０２、トランジスタＱ１０２、及び定電流源トランジスタＭ１０２からなる回路は、電流電圧変換装置１００の動作点を決定するために備えられており、基準電圧端子ＶＰに出力される出力電圧を基準電圧ＶＰとして、変換電圧端子ＶＭに出力される変換電圧ＶＭとの間における差電圧を出力電圧として構成されている。相補回路におけるトランジスタＱ１０２のエミッタ端子と定電流源トランジスタＭ１０２との接続点は、入力負荷を一致させるためダミー端子として構成してフォトダイオードＰＤに一致する容量素子等の負荷を接続するように構成することもできる。また、相補な電流入力信号を入力して差動電流信号とすることも可能である。
【０００５】
フォトダイオードＰＤにより電流入力信号Ｉｉｎに変換された電流は、定電流源トランジスタＭ１０１からのバイアス電流ＩＢ１に加わり、トランジスタＱ１０１を介してダイオードＤ１０１に流れる。ダイオードＤ１０１のアノード端子は、電源電圧端子ＶＣＣに接続されているので、変換電圧端子ＶＭには、電源電圧ＶＣＣから上記の電流が流れた場合に発生するダイオードＤ１０１の順方向電圧が降下した電圧が出力される。一方、ダイオードＤ１０２には、定電流源トランジスタＭ１０２からのバイアス電流ＩＢ２が流れており、電源電圧ＶＣＣからバイアス電流ＩＢ２を流した場合のダイオードＤ１０２の順方向電圧分の降下電圧が出力される。従って、差動増幅回路ＡＭＰ１０１には、差動電圧として、基準電圧端子ＶＰから出力される基準電圧ＶＰと、この基準電圧ＶＰに比して電流入力信号ＩｉｎがダイオードＤ１０１に流れた場合に発生する順方向電圧分だけ降下した電圧として変換電圧端子ＶＭから出力される変換電圧ＶＭとが入力されることとなる。
【０００６】
電流電圧変換装置１００では、電流入力信号Ｉｉｎは、ダイオードＤ１０１により電圧に変換されて対数圧縮されているので、変換電圧端子ＶＭの変換電圧ＶＭは、ダイオードが導通し始める順方向電圧である略０．７Ｖの動作点近傍での振幅を有して動作する。
【０００７】
尚、一般的に、ダイオードＤ１０１、トランジスタＱ１０１、及び定電流源トランジスタＭ１０１と、ダイオードＤ１０２、トランジスタＱ１０２、及び定電流源トランジスタＭ１０２とは、互いに同一の回路素子により構成されており、両者のバイアス電流ＩＢ１、ＩＢ２も同一である。
【０００８】
図１４に第２の従来技術として電流電圧変換装置２００を示す。電流電圧変換装置２００は、電流電圧変換装置１００に加えて、トランジスタＱ１０１、Ｑ１０２のコレクタ端子と電源電圧ＶＣＣとの間に接続されているダイオードＤ１０１、Ｄ１０２に並列に抵抗素子Ｒ１０１、Ｒ１０２を接続した構成である。この他の基本的な回路構成については、電流電圧変換装置１００と同様であり、同一の符号を付してここでの説明は省略する。
【０００９】
電流電圧変換装置２００では、バイアス電流ＩＢ１、ＩＢ２と電流入力信号Ｉｉｎとは、抵抗素子Ｒ１０１、Ｒ１０２と、ダイオードＤ１０１、Ｄ１０２とが並列接続された負荷Ｒ１０１とＤ１０１、Ｒ１０２とＤ１０２に流れる。従って、電流入力信号Ｉｉｎが流れる負荷に着目すると、電流ＩＢ１＋Ｉｉｎは、負荷の端子間電圧降下がダイオードＤ１０１が導通する順方向電圧である略０．７Ｖに達するまでは、専ら抵抗素子Ｒ１０１を流れ、変換電圧端子ＶＭから出力される変換電圧特性は、電流入力信号Ｉｉｎに比例する。電流が増加しダイオードＤ１０１の順方向電圧である略０．７Ｖに達した後には、専らダイオードＤ１０１に流れ、変換電圧端子ＶＭから出力される変換電圧特性は、電流入力信号Ｉｉｎに対して対数圧縮された特性となる。
【００１０】
尚、一般的に、ダイオードＤ１０１、トランジスタＱ１０１、及び定電流源トランジスタＭ１０１と、ダイオードＤ１０２、トランジスタＱ１０２、及び定電流源トランジスタＭ１０２とは、互いに同一の回路素子により構成されており、両者のバイアス電流ＩＢ１、ＩＢ２も同一である。更に、抵抗素子Ｒ１０１、Ｒ１０２も同一である。
【００１１】
【発明が解決しようとする課題】
しかしながら、赤外線領域も含めたＩｒＤＡ通信等の光通信においては、送受信される光入力信号は一般にパルス列が連続するバースト信号であり、パルス幅及びパルスのデューティ比が変化する信号である。更に送信される光の強度は、光入力信号の伝送距離や伝送環境により大きく変化する。従って、強度の異なるあらゆる条件の光入力信号を電流入力信号に変換した上で、電流電圧変換装置にて出力電圧信号に変換する際、出力電圧を安定して出力することができないという問題がある。
【００１２】
以下、具体的に説明する。第１従来技術では、全ての入力電流範囲に対して電流入力信号Ｉｉｎの対数圧縮を行って出力電圧を出力する。そのため、光源からの距離が遠いか、光源の光強度が弱いか、あるいは光の伝播環境が悪い等の理由により、電流電圧変換装置１００におけるバイアス電流ＩＢ１に対して、電流入力信号Ｉｉｎとして微小電流が入力されると、変換された出力電圧の電圧振幅は極小な信号となってしまい、周辺ノイズ等の影響等により正規の出力電圧信号の検出が困難になってしまう虞があり問題である。
【００１３】
また、上記の微小電流の入力時にも出力電圧信号の検出を正しく行うために、バイアス電流を低減することが考えられる。この場合には、バイアス電流ＩＢ１に対する電流入力信号Ｉｉｎを相対的に大きくすることができるため、対数圧縮された出力電圧信号の電圧値も検出することは可能である。しかしながら、この場合には、電流入力信号Ｉｉｎに比してバイアス電流ＩＢ１が小さいため、電流入力信号Ｉｉｎの切り替わり毎に、ダイオードＤ１０１、トランジスタＱ１０１、定電流源トランジスタＭ１０１等の電流電圧変換装置１００のバイアス状態が大きく変化することとなる。このため電流電圧変換装置１００の高速応答性を確保することができず、電流入力信号Ｉｉｎや変換電圧端子ＶＭの変換電圧ＶＭに関して、信号投入時の信号波形の鈍りや信号終端時の信号波形のテール現象等が発生し、状態変化時における応答特性が悪化する。高速周波数動作に追従できない虞があり問題である。
【００１４】
第２従来技術では、バイアス電流ＩＢ１と電流入力信号Ｉｉｎとの和電流が抵抗素子Ｒ１０１に流れる際、抵抗素子Ｒ１０１の端子間電圧降下がダイオードＤ１０１の順方向電圧（略０．７Ｖ）に達するまでは、専ら抵抗素子Ｒ１０１を流れて変換電圧端子ＶＭの変換電圧特性は、電流入力信号Ｉｉｎに比例し、ダイオードＤ１０１の順方向電圧（略０．７Ｖ）に達した後に、専らダイオードＤ１０１に流れて電流入力信号Ｉｉｎに対して対数圧縮された特性となる。この時、バイアス電流ＩＢ１、ＩＢ２を大きく設定してしまうと、微小な電流入力信号Ｉｉｎに対してもダイオードＤ１０１がクランプ状態に移行してしまう。電流電圧変換において対数圧縮されて出力電圧信号の電圧振幅は極小な信号となってしまい、周辺ノイズ等の影響等により出力電圧信号の検出が困難になってしまう虞がある。そのため、バイアス電流ＩＢ１、ＩＢ２を小さく設定して、微小な電流入力信号Ｉｉｎに対しては線形な電流電圧変換特性が得られるように設定することも可能ではある。しかしながら、この設定では、大電流入力信号時における基準電圧端子ＶＰ、変換電圧端子ＶＭ間の差電圧を、ダイオードＤ１０１の順方向電圧（略０．７Ｖ）程度以下に低減することができない。差動増幅回路ＡＭＰ１０１等の次段回路の入力段回路構成が制約されることとなり問題である。
【００１５】
本発明は前記従来技術の問題点を解消するためになされたものであり、広い電流レンジを有する電流入力信号を電圧出力信号に変換する際、電流強度に関わらず正確な電圧出力信号を確実に出力する電流電圧変換装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る電流電圧変換装置は、入力電流に応じて出力される変換電圧と、基準電圧との差電圧を入力電流に対する出力電圧とする電流電圧変換装置において、基準電圧を出力する第１電流電圧変換部と、第１電流電圧変換部と同じ電流電圧変換特性を有し、変換電圧を出力する第２電流電圧変換部とを備え、第１電流電圧変換部および第２電流電圧変換部は、入力される電流が大きくなると、入力される電流に対する出力される電圧の割合が小さくなるように電圧を出力する特性を有し、入力電流が所定電流値以下である場合に、第１電流電圧変換部は第１バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第１バイアス電流と入力電流とに応じて変換電圧を出力し、および、入力電流が所定電流値以上である場合に、第１電流電圧変換部は第１バイアス電流より大きい第２バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第２バイアス電流と入力電流とに応じて変換電圧を出力して、入力電流に対する出力電圧の変換割合を圧縮し、基準電圧に対する変換電圧の差電圧が所定電圧値以上であることを検出して、入力電流が所定電流値以上であることを検出する検出部を更に備え、検出部による検出結果に基づき、第１及び第２電流電圧変換部には、第１バイアス電流に代えて第２バイアス電流が入力されることを特徴とする。
【００１７】
請求項１の電流電圧変換装置では、同じ電流電圧変換特性を有する第１電流電圧変換部と第２電流電圧変換部との各々から基準電圧と変換電圧とを出力して、基準電圧に対する変換電圧の差電圧を出力電圧とする際、第１電流電圧変換部および第２電流電圧変換部は、入力される電流が大きくなると、入力される電流に対する出力される電圧の割合が小さくなるように電圧を出力する特性を有している。そして、入力電流が所定電流値以下である場合に、第１電流電圧変換部は第１バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第１バイアス電流と入力電流とに応じて変換電圧を出力する。入力電流が所定電流値以上であれば、第１電流電圧変換部は第１バイアス電流より大きい第２バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第２バイアス電流と入力電流とに応じて変換電圧を出力して、入力電流に対する変換割合を圧縮して出力電圧を出力する。この場合、検出部により、基準電圧に対する変換電圧の差電圧が所定電圧値以上であることを検出して、第１及び第２電流電圧変換部への基準電流を第１バイアス電流から第２バイアス電流に切り替える。
【００１８】
これにより、入力電流の大きさに適した電流電圧変換特性を設定することができ、広い入力電流範囲に対して最適な出力電圧を得ることができる。入力電流として微小電流が入力される場合に、電流電圧変換特性における変換割合を大きくすることにより、周辺ノイズの影響を受けず入力電流の的確な検出が可能となる。また、所定電流値以下の小さな入力電流に対して電流電圧変換特性の変換割合を大きくしながら、所定電流値以上の大きな入力電流に対して電流電圧変換特性の変換割合を小さくすることにより、広い入力電流範囲において出力電圧範囲を狭く圧縮することができ、次段の回路構成に合わせた出力電圧範囲に設定することができる。
また、電流電圧変換特性が圧縮される前の状態において、基準電圧に対する変換電圧の差電圧である出力電圧と入力電流との間には所定の変換特性があるので、入力電流が所定電流値に達したか否かは出力電圧値が所定電圧値に達したことを検出する検出部を備えることにより検出することができる。
【００１９】
【００２０】
【００２１】
また、広い入力電流範囲の入力電流に渡って適した電流電圧変換特性の切り換えを、第１及び第２電流電圧変換部に入力される基準電流を第１バイアス電流と第２バイアス電流との間で切り替えることで実現することができる。入力電流として微小電流が入力される場合には、電流電圧変換特性における変換割合を大きく設定すると共に、基準電流として入力されている第１バイアス電流も小さく設定されるので入力電流が第１バイアス電流の中に埋もれることもなく、周辺ノイズの影響を受けずに出力電圧を得ることができる。また、所定電流値以下の小さな入力電流に対して電流電圧変換特性の変換割合を大きくしながら、所定電流値以上の大きな入力電流に対して電流電圧変換特性の変換割合を小さくすることにより、広い入力電流範囲において出力電圧の範囲を狭く圧縮することができ、次段の回路構成に合わせた出力電圧範囲に設定することができる。
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
また、請求項２に係る電流電圧変換装置は、入力電流に応じて出力される変換電圧と、基準電圧との差電圧を入力電流に対する出力電圧とする電流電圧変換装置において、基準電圧を出力する第１電流電圧変換部と、第１電流電圧変換部と同じ電流電圧変換特性を有し、変換電圧を出力する第２電流電圧変換部とを備え、第１電流電圧変換部および第２電流電圧変換部は、入力される電流が大きくなると、入力される電流に対する出力される電圧の割合が小さくなるように電圧を出力する特性を有し、入力電流が所定電流値以下である場合に、第１電流電圧変換部は第１バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第１バイアス電流と入力電流とに応じて変換電圧を出力し、および、入力電流が所定電流値以上である場合に、第１電流電圧変換部は第１バイアス電流より大きい第２バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第２バイアス電流と入力電流とに応じて変換電圧を出力して、入力電流に対する出力電圧の変換割合を圧縮し、基準電圧、及び変換電圧を差動入力信号とする差動増幅部と、差動増幅部から出力される差動出力信号、あるいは差動出力信号との間に相関を有する差動信号の差電圧が所定電圧値以上であることを検出して、入力電流が所定電流値以上であることを検出する検出部とを更に備え、検出部による検出結果に基づき、第１及び第２電流電圧変換部には、第１バイアス電流に代えて第２バイアス電流が入力されることを特徴とする。
【００３９】
請求項２の電流電圧変換装置では、同じ電流電圧変換特性を有する第１電流電圧変換部と第２電流電圧変換部との各々から基準電圧と変換電圧とを出力して、基準電圧に対する変換電圧の差電圧を出力電圧とする際、第１電流電圧変換部および第２電流電圧変換部は、入力される電流が大きくなると、入力される電流に対する出力される電圧の割合が小さくなるように電圧を出力する特性を有している。そして、入力電流が所定電流値以下である場合に、第１電流電圧変換部は第１バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第１バイアス電流と入力電流とに応じて変換電圧を出力する。入力電流が所定電流値以上であれば、第１電流電圧変換部は第１バイアス電流より大きい第２バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第２バイアス電流と入力電流とに応じて変換電圧を出力して、入力電流に対する変換割合を圧縮して出力電圧を出力する。この場合、基準電圧に対する変換電圧の差電圧を増幅する差動増幅部と検出部とを更に備えており、検出部により、増幅された差動出力信号、あるいは差動増幅部の前後段等において差動増幅信号との間に相関を有する差動信号の差電圧が所定電圧値以上であることを検出して、入力電流が所定電流値以上であることを検出する。この検出結果に基づき、第１及び第２電流電圧変換部への基準電流を第１バイアス電流から第２バイアス電流に切り替える。
【００４０】
これにより、入力電流の大きさに適した電流電圧変換特性を設定することができ、広い入力電流範囲に対して最適な出力電圧を得ることができる。入力電流として微小電流が入力される場合に、電流電圧変換特性における変換割合を大きくすることにより、周辺ノイズの影響を受けず入力電流の的確な検出が可能となる。また、所定電流値以下の小さな入力電流に対して電流電圧変換特性の変換割合を大きくしながら、所定電流値以上の大きな入力電流に対して電流電圧変換特性の変換割合を小さくすることにより、広い入力電流範囲において出力電圧範囲を狭く圧縮することができ、次段の回路構成に合わせた出力電圧範囲に設定することができる。
また、電流電圧変換特性が圧縮される前の状態において、基準電圧に対する変換電圧の差電圧である出力電圧と入力電流との間には所定の変換特性があるので、入力電流が所定電流値に達したか否かは出力電圧値が所定電圧値に達したことを検出する検出部を備えることにより検出することができる。また、検出部は、所定電圧値をオフセット電圧とする比較器を含むことが好ましい。
【００４１】
ここで、差動増幅信号との間に相関を有する差動信号とは、差動増幅部から差動増幅信号を出力する出力段の前段信号や、差動増幅信号が入力される後段回路において生成される信号であって、差動増幅信号との間に特定の関係を有する信号である。
【００４２】
また、請求項３に係る電流電圧変換装置は、請求項１又は２に記載の電流電圧変換装置において、第１電流電圧変換部に第１あるいは第２バイアス電流を供給する第１電流源と、第２電流電圧変換部に第１あるいは第２バイアス電流を供給する第２電流源と、検出部による検出結果に基づき、第１及び第２電流源が出力すべきバイアス電流を制御する制御信号を出力する制御部とを備えることを特徴とする。
【００４３】
請求項３の電流電圧変換装置では、第１及び第２電流電圧変換部には、第１あるいは第２バイアス電流を供給する第１及び第２電流源を各々備えており、検出部の検出結果に基づいて、制御部が、第１及び第２電流源が出力すべきバイアス電流を制御する制御信号を出力する。
【００４４】
これにより、第１及び第２電流源の回路構成に合わせて制御部からの制御信号を適宜に設定することができるので、第１及び第２バイアス電流を切り替える第１及び第２電流源の回路構成に制約を設けることなく回路構成を行うことができる。例えば、制御信号としてデジタル信号を出力すれば、第１及び第２電流源が出力すべきバイアス電流を切替制御することができ、アナログ信号を出力すれば、第１及び第２電流源が出力すべきバイアス電流をバイアス制御することができる。
【００４５】
また、請求項４に係る電流電圧変換装置は、請求項３に記載の電流電圧変換装置において、制御部は、検出部による検出結果に基づきセットされ、入力電流の停止から所定時間の経過後にリセットされるラッチ部を含むことを特徴とする。
【００４６】
請求項４の電流電圧変換装置では、制御部には、ラッチ部が含まれており、検出部による検出結果に基づいてセットされると共に、入力電流の停止から所定時間の経過後にリセットされる。
【００４７】
これにより、検出部による検出結果に基づいて、入力電流の状態が所定電流値以上であるとして、第１及び第２電流源が第２バイアス電流を流すようにラッチ部をセットすると共に、入力電流が停止して所定時間が経過した場合に、入力電流の状態が解除されたとしてラッチ部をリセットして第１及び第２電流源からの電流を第１バイアス電流に戻すことができる。一連の入力電流動作ごとに入力電流強度に合わせた電流電圧変換特性を設定することができる。
【００４８】
【発明の実施の形態】
以下、本発明の電流電圧変換装置について具体化した第１乃至第４実施形態を図１乃至図１２に基づき図面を参照しつつ詳細に説明する。図１は、第１実施形態の電流電圧変換装置を示す回路ブロック図である。図２は、第２実施形態の電流電圧変換装置を示す回路ブロック図である。図３は、第２実施形態の電流電圧変換装置の具体例を示す回路ブロック図である。図４は、第１及び第２実施形態の電流電圧変換装置の動作波形図である。図５は、第３実施形態の電流電圧変換装置を示す回路ブロック図である。図６は、第３実施形態の電流電圧変換装置の具体例を示す回路ブロック図である。図７は、第３実施形態の電流電圧変換装置の動作波形図である。図８は、第４実施形態の電流電圧変換装置を示す回路ブロック図である。図９は、第４実施形態の電流電圧変換装置の動作波形図である。図１０は、リセット信号発生回路の具体例を示す回路図である。図１１は、リセット信号発生回路の具体例における動作波形図である。図１２は、ボトムホールド回路の具体例を示す回路図である。
【００４９】
図１に示す第１実施形態の電流電圧変換装置１では、第１従来技術における電流電圧変換装置１００に加えてバイアス電流制御部１０を備えている。ここで、第１従来技術と同様の構成については同様の符号を付しておりここでの説明は省略する。バイアス電流制御部１０では、変換電圧端子ＶＭがボトムホールド回路１４に接続され、基準電圧端子ＶＰがオフセット電圧源ＶＳＥＴの高電圧側端子に接続されている。ボトムホールド回路１４からの出力端子ＶＭ＿Ｈと、オフセット電圧源ＶＳＥＴの低電圧側端子は、入力レベル検出回路１１に入力されている。入力レベル検出回路１１の出力端子ＶＳは、制御回路１２に接続されている。制御回路１２のリセット端子ＶＯＦＦには、リセット信号ＶＯＦＦが入力されていると共に、出力端子ＶＣが定電流回路１３に接続されている。定電流回路１３の出力端子は、トランジスタＱ１０１、Ｑ１０２のエミッタ端子に接続されている。
【００５０】
第１実施形態の電流電圧変換装置１における初期状態では、定電流回路１３の各々の出力端子へは、バイアス電流ＩＢ１、ＩＢ２（ＩＢ１＝ＩＢ２）として第１バイアス電流が、トランジスタＱ１０１、Ｑ１０２と、第１及び第２電流電圧変換部であるダイオードＤ１０１、Ｄ１０２を介して、電源電圧ＶＣＣから流れ込んでいる。従って、受光していない状態で電流入力信号Ｉｉｎがない状態において、ダイオードＤ１０１、Ｄ１０２に第１バイアス電流が流れることによる電圧降下で、変換電圧端子ＶＭ、及び基準電圧端子ＶＰには、ダイオードＤ１０１、Ｄ１０２の順方向電圧特性により、共に同一の基準電圧ＶＰが出力された状態となっている。
【００５１】
フォトダイオードＰＤが光信号を受光すると、フォトダイオードＰＤにより電流入力信号Ｉｉｎが第１バイアス電流のバイアス電流ＩＢ１に加算されるため、ダイオードＤ１０１に、電流入力信号Ｉｉｎの電流分だけ加算された順方向電圧が生ずる。ダイオードＤ１０２の順方向電圧は不変であるため、両ダイオードＤ１０１、Ｄ１０２による電圧降下の差電圧が出力電圧となる。
【００５２】
ここで、電流入力信号Ｉｉｎが小さい場合には、ダイオードＤ１０１、Ｄ１０２の電流・電圧特性において電流が小さな領域を使用するため、第１バイアス電流ＩＢ１、ＩＢ２も小さな電流値に設定しておくことが好ましい。この時のダイオード特性は、小さな電流の変化割合に対しても電圧の変化割合が小さくならないため、微小な電流の変化に対しても有意な電圧変化がダイオードＤ１０１、Ｄ１０２の端子間電圧として現れる。このため、基準電圧端子ＶＰに対する変換電圧端子ＶＭの電圧降下により生ずる差電圧を、差動増幅回路ＡＭＰ１０１が検出することができる。ここで検出可能な差電圧は、バイアス電流制御部１０におけるオフセット電圧源ＶＳＥＴに比して小さな電圧であるため、入力レベル検出回路１１は、バイアス電流ＩＢ１、ＩＢ２の切り換えのための検出信号ＶＳを出力することはない。
【００５３】
電流入力信号Ｉｉｎが大きくなるにつれ、ダイオードＤ１０１の順方向電圧は大きくなっていき、変換電圧端子ＶＭの電圧は降下して、基準電圧端子ＶＰとの差電圧である出力電圧は大きくなっていく。この差電圧が、バイアス電流制御部１０におけるオフセット電圧源ＶＳＥＴの電圧値を上まわった時点で、入力レベル検出回路１１は、出力電圧が所定電圧値に達しことを検出する。出力端子ＶＳから出力される検出信号ＶＳが反転してハイレベルとなることにより、制御回路１２をセットして制御端子ＶＣからハイレベルの制御信号ＶＣを出力する。この制御信号ＶＣを受けて定電流回路１３は、バイアス電流ＩＢ１、ＩＢ２を第１バイアス電流から第２バイアス電流に増加する。これらのバイアス電流ＩＢ１、ＩＢ２は、トランジスタＱ１０１、Ｑ１０２を介してダイオードＤ１０１、Ｄ１０２に流れる。ここで、ダイオードＤ１０１、Ｄ１０２は、導通電流に対する端子間電圧の特性が上に凸の単調増加特性を有しているので、ダイオードＤ１０１、Ｄ１０２に流れるバイアス電流ＩＢ１、ＩＢ２が第１バイアス電流から第２バイアス電流に増加したことにより、変換電圧端子ＶＭに出力される変換電圧出力ＶＭと、基準電圧端子ＶＰに出力される基準電圧出力ＶＰとの差電圧である出力電圧は、電流入力信号Ｉｉｎに対してより圧縮された特性となる。ここで、基準電圧端子ＶＰに出力される基準電圧出力ＶＰは、ダイオードの電流・電圧特性がより圧縮された動作点における基準電圧ＶＰとなり、ダイオードＤ１０１に流れる電流入力信号Ｉｉｎに従い、圧縮されて出力される変換電圧出力ＶＭとの差電圧を差動増幅回路ＡＭＰ１０１に出力する。ダイオードの電流・電圧特性は、バイアス電流を第２バイアス電流に増加させたことにより、第１バイアス電流のときの順方向電圧特性に比してより圧縮された特性となっているので、電流入力信号Ｉｉｎが大きな電流値で増減しても出力電圧は圧縮された差電圧を維持しており、差動増幅回路ＡＭＰ１０１の入力ダイナミックレンジを、小電流領域の電流入力信号Ｉｉｎに対する場合と同様でよく変更する必要はない。
【００５４】
図２に示す第２実施形態の電流電圧変換装置２では、第１実施形態の電流電圧変換装置１における第１及び第２電流電圧変換部であるダイオードＤ１０１、Ｄ１０２に加えて、抵抗素子Ｒ１０１、Ｒ１０２を並列に接続とした構成となっている。ここで、第２従来技術、第1実施形態と同様の構成については同様の符号を付しておりここでの説明は省略する。
【００５５】
第２実施形態の電流電圧変換装置２における初期状態では、定電流回路１３の各々の出力端子へは、バイアス電流ＩＢ１、ＩＢ２（ＩＢ１＝ＩＢ２）として第１バイアス電流が、トランジスタＱ１０１、Ｑ１０２を介して並列接続されたダイオードダイオードＤ１０１、Ｄ１０２と抵抗素子Ｒ１０１、Ｒ１０２とを通って、電源電圧ＶＣＣから流れ込んでいる。ここで、第１バイアス電流を小さく設定しておき、バイアス電流ＩＢ１、ＩＢ２がダイオードＤ１０１、Ｄ１０２を流れず、専ら抵抗素子Ｒ１０１、Ｒ１０２に流れるように設定しておく。即ち、第１バイアス電流のバイアス電流ＩＢ１、ＩＢ２が流れることによる抵抗素子Ｒ１０１、Ｒ１０２における電圧降下は、ダイオードＤ１０１、Ｄ１０２の順方向電圧である略０．７Ｖより充分に小さな電圧値に設定しておく。この電圧降下により、変換電圧端子ＶＭ、及び基準電圧端子ＶＰには、共に同一の基準電圧ＶＰが出力された状態となっている。
【００５６】
フォトダイオードＰＤが光信号を受光すると、フォトダイオードＰＤにより電流入力信号Ｉｉｎが第１バイアス電流のバイアス電流ＩＢ１に加算されるため、抵抗素子Ｒ１０１に電流入力信号Ｉｉｎの電流分だけ加算された電圧降下が生ずる。この電圧降下が加算されてもダイオードＤ１０１の順方向電圧である略０．７Ｖより充分に低い電圧であれば電流入力信号Ｉｉｎは専ら抵抗素子Ｒ１０１を流れることとなる。尚、抵抗素子Ｒ１０２を流れるバイアス電流ＩＢ２は第１バイアス電流のまま不変であるため、両抵抗素子Ｒ１０１、Ｒ１０２の電圧降下の差電圧が出力電圧となる。
【００５７】
ここで、電流入力信号Ｉｉｎが小さい場合には、抵抗素子Ｒ１０１に生ずる電圧降下がダイオードＤ１０１の順方向電圧である略０．７Ｖには満たないため、変換電圧端子ＶＭに現れる変換電圧ＶＭは、抵抗素子Ｒ１０１の電圧降下による電圧となる。従って、差電圧である出力電圧は、電流入力信号Ｉｉｎに対して比例の関係にあることとなり、微小な電流入力信号Ｉｉｎに対しても有意な出力電圧を得ることができる。この比例領域を適宜に広く取るため、バイアス電流ＩＢ１、ＩＢ２に流れる第１バイアス電流は適宜に小さな電流値に設定しておくことが好ましい。出力電圧は、差動増幅回路ＡＭＰ１０１において検出することができる。ここで検出可能な差電圧は、バイアス電流制御部１０におけるオフセット電圧源ＶＳＥＴに比して小さな電圧であるため、入力レベル検出回路１１は、バイアス電流ＩＢ１、ＩＢ２の切り換えのための検出信号ＶＳを出力することはない。
【００５８】
電流入力信号Ｉｉｎが大きくなるにつれ、抵抗素子Ｒ１０１の電圧降下は大きくなっていき、略０．７Ｖに達した時点で抵抗素子Ｒ１０１に並列に接続されているダイオードＤ１０１の順方向電圧に達してダイオードＤ１０１が導通を始める。このときの変換電圧端子ＶＭの変換電圧ＶＭを最大降下電圧とし、この時の基準電圧端子ＶＰの基準電圧ＶＰとの差電圧を最大出力電圧とする。バイアス電流制御部１０におけるオフセット電圧源ＶＳＥＴの電圧値を、差電圧が最大出力電圧に至るまでの適宜な電圧値に設定しておけば、出力電圧がオフセット電圧源ＶＳＥＴに達した時点で、入力レベル検出回路１１は出力電圧が所定電圧値に達しことを検出する。出力端子ＶＳから出力される検出信号ＶＳがハイレベルに反転することにより、制御回路１２をセットして制御端子ＶＣからハイレベルの制御信号ＶＣを出力する。この制御信号ＶＣを受けて定電流回路１３は、バイアス電流ＩＢ１、ＩＢ２を第１バイアス電流から第２バイアス電流に増加する。これらのバイアス電流ＩＢ１、ＩＢ２は、トランジスタＱ１０１、Ｑ１０２を介して、抵抗素子Ｒ１０１、Ｒ１０２の電圧降下を略０．７Ｖとなる程度に抵抗素子Ｒ１０１、Ｒ１０２に流れながら、それ以上の電流については、ダイオードＤ１０１、Ｄ１０２に流れることとなる。所定電流値以下の電流入力信号Ｉｉｎでは、抵抗素子Ｒ１０１に流れることによる抵抗素子Ｒ１０１の電圧降下を変換電圧ＶＭとして、電流入力信号Ｉｉｎに対して比例関係の変換特性を維持しながら、所定電流値以上の電流入力信号Ｉｉｎでは、ダイオードＤ１０１に流れることによるダイオードＤ１０１の順方向電圧降下を変換電圧ＶＭとして、電流入力信号Ｉｉｎに対して圧縮された変換特性とすることができる。
【００５９】
従って、所定電流値を適宜に設定することにより、広い電流入力信号Ｉｉｎに対して出力電圧を所定の差電圧に維持しておくことができ、差動増幅回路ＡＭＰ１０１の入力ダイナミックレンジを、小電流域の電流入力信号Ｉｉｎと大電流域の電流入力信号Ｉｉｎとの間で変更する必要はない。
【００６０】
図３に示す第２実施形態の具体例における電流電圧変換装置２Ａでは、バイアス電流制御部１０Ａにおいて、入力レベル検出回路１１は、比較器１１Ａにより構成されている。比較器１１Ａの差動入力端子には、ボトムホールド回路１４Ａにより変換電圧端子ＶＭの変換電圧ＶＭにおけるボトム電圧ＶＭ＿Ｈがホールドされて反転入力端子に、基準電圧端子ＶＰの基準電圧ＶＰに対して負のオフセット電圧ＶＳＥＴを付加したオフセット電圧源ＶＳＥＴの低電圧側端子が非反転入力端子に接続されている。比較器１１Ａの出力端子ＶＳからはハイレベルの論理信号ＶＳが出力されて制御回路１２Ａに入力される。この信号ＶＳを受けて制御回路１２Ａはハイレベルの論理信号ＶＣを出力端子ＶＣから出力する。一方、制御回路１２Ａには、リセット信号ＶＯＦＦが入力されており、この信号ＶＯＦＦの入力により制御信号ＶＣをローレベルにリセットする。ここで、リセット信号ＶＯＦＦは、リセット信号発生回路２２から出力されている。変換電圧端子ＶＭと基準電圧端子ＶＰとの差電圧である出力電圧は、差動増幅回路ＡＭＰ１０１にて差動増幅された差動出力信号を２値化回路２１により論理信号ＲＸに変換する。リセット信号発生回路２２は、論理信号ＲＸの入力を受けてリセット信号ＶＯＦＦを出力する回路である。定電流回路１３Ａは、バイアス電流ＩＢ１、ＩＢ２として第１バイアス電流Ｉ１、Ｉ２を供給するＮＭＯＳトランジスタＭ１０１、Ｍ１０２で構成される電流源に加え、制御回路１２Ａからの出力端子ＶＣがゲート端子に接続されるＮＭＯＳトランジスタＭ１、Ｍ２と、ＮＭＯＳトランジスタＭ１、Ｍ２により導通される電流経路におけるバイアス電流値ＩＳ１、ＩＳ２を決定するための抵抗素子Ｒ１、Ｒ２とにより構成されている。第１バイアス電流Ｉ１、Ｉ２は流れつづけているので、第１バイアス電流Ｉ１、Ｉ２に電流値ＩＳ１、ＩＳ２を加算した電流値が、第２バイアス電流となる。尚、ＮＭＯＳトランジスタＭ１０１、Ｍ１０２のゲート端子は、図示しない制御電圧によりバイアスされることにより第１バイアス電流Ｉ１、Ｉ２の定電流特性を維持している。カレントミラー回路などが代表的な回路例である。
【００６１】
出力電圧がオフセット電圧源ＶＳＥＴに達した時点で、比較器１１Ａの反転端子に入力されている変換電圧ＶＭのボトム電圧ＶＭ＿Ｈが、非反転端子に入力されているオフセット電圧ＶＳＥＴを付加した基準電圧ＶＰを越えて下がり、比較器１１Ａの出力信号ＶＳはハイレベルに反転する。ハイレベルの出力信号ＶＳが入力されている制御回路１２Ａは、ハイレベルの制御信号ＶＣを出力する。制御信号ＶＣは、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート端子に入力されているので、ＮＭＯＳトランジスタＭ１、Ｍ２が導通して、抵抗素子Ｒ１、Ｒ２を通る電流経路が追加接続される。ここで、抵抗素子Ｒ１、Ｒ２における高電圧側の端子は、トランジスタＱ１０１、Ｑ１０２のベース・エミッタ接合を介してバイアス電圧源ＶＢＩＡＳに接続されているので、バイアス電圧ＶＢＩＡＳからベース・エミッタ間の順方向電圧（略０．７Ｖ）を減じた電圧値が印加される。これにより、追加された電流経路に流れる電流値ＩＳ１、ＩＳ２が決定される。第１バイアス電流Ｉ１、Ｉ２は流れつづけているので、バイアス電圧源ＶＢＩＡＳの電圧値、抵抗素子Ｒ１、Ｒ２の抵抗値を適宜に定めて電流値ＩＳ１、ＩＳ２を決定することにより、電流値ＩＳ１、ＩＳ２と第１バイアス電流Ｉ１、Ｉ２との和として第２バイアス電流が決定される。一方、第２バイアス電流から第１バイアス電流への復帰は、制御回路１２Ａへのリセット信号ＶＯＦＦの入力により行われる。リセット信号ＶＯＦＦの入力により、制御信号ＶＣがローレベルに反転するので、ＮＭＯＳトランジスタＭ１、Ｍ２が非導通となり追加の電流経路が遮断される。これにより、第１バイアス電流Ｉ１、Ｉ２の電流経路のみが残される。リセット信号ＶＯＦＦは、リセット信号発生回路２２により生成されるが、これは後述するように、２値化された出力信号ＲＸを検出しておき、所定時間の間に信号ＲＸが出力されないことにより行うことができる。所定時間の間に２値化信号ＲＸが出力されない場合に、一連の電流入力信号Ｉｉｎの受信が終了したものとしてバイアス電流ＩＢ１、ＩＢ２のバイアス状態を元の状態に戻す。
【００６２】
図４に従来技術との比較において第１及び第２実施形態の簡単な動作波形を示している。電流入力信号Ｉｉｎについては、電流強度は大小さまざまである。図４においては、第１の電流入力信号Ｉｉｎの電流パルスに対して、第２乃至第４の電流パルスの強度が大きな場合を示している。第１及び第２従来技術においては、大電流の電流パルスが入力された場合に、変換電圧端子ＶＭにおける変換電圧ＶＭは、基準電圧ＶＰから、ダイオードＤ１０１の順方向電圧ＶＢＥ（略、０．７Ｖ）分の電圧降下した電圧でクランプされる。従って、変換電圧ＶＭと基準電圧ＶＰとの差電圧である出力電圧は、第１の電流パルスにおける場合に比して、第２乃至第４の電流パルスにおける場合に大きな値となってしまう。
【００６３】
これに対して、第１及び第２実施形態においては、大きな電流パルスである第２の電流パルスが入力されて変換電圧ＶＭが大きく低下して、このボトム電圧がボトムホールド回路１４、１４Ａの出力電圧ＶＭ＿Ｈとして入力レベル検出回路１１あるいは比較器１１Ａに入力される。この時のボトム電圧ＶＭ＿Ｈは、基準電圧ＶＰに対して負のオフセット電圧ＶＳＥＴを付加された電圧より低電圧に低下するので、入力レベル検出回路１１による検出、あるいは比較器１１Ａの出力反転動作により、変換電圧ＶＭの電圧値が、オフセット電圧ＶＳＥＴとして設定されている所定電圧を越えて低下したことを検出し、出力信号ＶＳをハイレベルに反転する。これにより、制御回路１２Ａからの制御信号ＶＣもハイレベルとなり、バイアス電流ＩＢ１、ＩＢ２を第１バイアス電流Ｉ１、Ｉ２から第２バイアス電流Ｉ１＋ＩＳ１、Ｉ２＋ＩＳ２に増加する。
【００６４】
第２バイアス電流Ｉ１＋ＩＳ１、Ｉ２＋ＩＳ２が流れると、この電流のうち、追加された電流ＩＳ１、ＩＳ２による電圧降下ＶＳＨＦＴが、変換電圧ＶＭと基準電圧ＶＰとに共通に印加される。これに伴い、入力レベル検出回路１１あるいは比較器１１Ａの反転入力であるボトムホールド電圧ＶＭ＿Ｈと、非反転入力であるオフセット電圧ＶＳＥＴ付きの基準電圧ＶＰとについても、電圧降下ＶＳＨＦＴが印加される。従って、変換電圧ＶＭ、基準電圧ＶＰ、ボトムホールド電圧ＶＭ＿Ｈ、及びオフセット電圧ＶＳＥＴ付きの基準電圧ＶＰは共に、電圧降下ＶＳＨＦＴ分の平行移動を受けて低電圧側にシフトして動作を継続する。ここで、先行して電圧降下したボトムホールド電圧ＶＭ＿Ｈは、その後の基準電圧ＶＰの平行移動による電圧降下によりオフセット電圧ＶＳＥＴが印加された基準電圧ＶＰとの電位関係が再逆転することとなる。この電圧再逆転により、入力レベル検出回路１１あるいは比較器１１Ａの出力電圧ＶＳはローレベルに反転する。しかしながら、この場合でも、制御回路１２、１２Ａがラッチ部を備えていれば、制御信号ＶＣはハイレベルを維持しつづけて、バイアス電流ＩＢ１、ＩＢ２として第２バイアス電流を流しつづけることとなる。
【００６５】
各電流パルスが終了すると、変換電圧ＶＭにおける電圧降下はなくなり基準電圧ＶＰの電圧レベルに戻るが、この時の基準電圧ＶＰは、第２バイアス電流が流れることにより生成される電圧降下に基づくものである。一方、変換電圧ＶＭのボトムホールド回路ＶＭ＿Ｈは、変換電圧ＶＭの電圧上昇には直ちに追従することはできず、ボトムホールド回路１４、１４Ａや、入力レベル検出回路１１あるいは比較器１１Ａの反転入力端子における回路構成に基づき徐々に基準電圧ＶＰに戻っていく。このような状態は、後続の電流パルスが入力されることにより、変換電圧ＶＭが再度電圧降下をして解消される（第２の電流パルスの終了から第３の電流パルスの開始、及び第３の電流パルスの終了から第４の電流パルスの開始の場合）。これに対して、一連の電流パルス入力が完了した第４の電流パルスの終了後においては、変換電圧ＶＭが基準電圧ＶＰに戻った後からボトムホールド電圧ＶＭ＿Ｈは電圧値の上昇を始めるが、後述のリセット信号発生回路２２により、電流パルスの終了後の所定時間経過後に発生されるリセット信号ＶＯＦＦが制御回路１２、１２Ａをリセットして制御信号ＶＣをローレベルに戻す。これにより、ＮＭＯＳトランジスタＭ１、Ｍ２はオフし追加の電流経路は遮断され、バイアス電流ＩＢ１、ＩＢ２は第１バイアス電流Ｉ１、Ｉ２に戻る。従って、変換電圧ＶＭ，基準電圧ＶＰ等も初期の電圧に戻り次の電流パルスの入力待ち状態に移行する。尚、このとき、図示しない制御回路にリセット信号ＶＯＦＦ等を入力することより、ボトムホールド回路１４、１４Ａの出力端子を、変換電圧端子ＶＭにショートするように設定してやれば、ボトムホールド電圧ＶＭ＿Ｈの残存電圧も一気に解消されて好都合である。
【００６６】
図５に示す第３実施形態の電流電圧変換装置３では、第２実施形態における入力レベル検出回路１１へのオフセット電圧ＶＳＥＴ付き基準電圧ＶＰの入力に代えて、基準電圧ＶＰとは異なる所定の固定電圧ＶＢからの所定電圧ＶＳＥＴの電圧降下電圧を入力している。バイアス電流ＩＢ１、ＩＢ２の電流値を第１バイアス電流から第２バイアス電流に切り替えるポイントは、第１バイアス電流状態において、所定の電流入力信号Ｉｉｎにより変換電圧ＶＭが所定の電圧降下を生ずるポイントであるので、入力レベル検出回路３１における比較電圧としては、第２バイアス電流により電圧値が変化する基準電圧ＶＰに基づく必要がなく、固定電圧ＶＢからの所定電圧ＶＳＥＴの電圧降下として設定した構成である。ここで、第２従来技術、第1及び第２実施形態と同様の構成については同様の符号を付しておりここでの説明は省略する。また、入力レベル検出回路３１、制御回路３２、定電流回路３３、及びボトムホールド回路３４についても、第１実施形態における同様の機能回路ブロックである入力レベル検出回路１１、制御回路１２、定電流回路１３、及びボトムホールド回路１４と同様であるので、ここでの説明は省略する。
【００６７】
図６に示す第３実施形態の具体例における電流電圧変換装置３Ａでは、バイアス電流制御部３０Ａにおいて、比較器３１Ａ、制御回路３２Ａ、定電流回路３３Ａ、及びボトムホールド回路３４Ａを備えており、第２実施形態の具体例におけるバイアス電流制御部１０Ａと同様である。バイアス電流制御部３０Ａでは、比較器３１Ａの反転入力端子に、オフセット電圧ＶＳＥＴ付きの基準電圧ＶＰが入力されていることに代えて、所定の固定電圧ＶＢからの所定電圧ＶＳＥＴの電圧降下電圧を入力している点が異なっている。第１バイアス電流時の基準電圧ＶＰからのオフセット電圧ＶＳＥＴの電圧降下に代えて、固定電圧ＶＢからの所定電圧ＶＳＥＴの電圧降下が等しくなるように条件つけることは容易であり、第２実施形態の具体例における電流電圧変換装置２Ａの場合と同様の電流入力信号Ｉｉｎにおいて、バイアス電流ＩＢ１、ＩＢ２の切り換えを行うことができる。ここで、第２実施形態の具体例と同様の構成については同様の符号を付しておりここでの説明は省略する。また、入力レベル検出回路３１Ａ、制御回路３２Ａ、定電流回路３３Ａ、及びボトムホールド回路３４Ａについても、第２実施形態の具体例における同様の機能回路ブロックである入力レベル検出回路１１Ａ、制御回路１２Ａ、定電流回路１３Ａ、及びボトムホールド回路１４Ａと同様であるので、ここでの説明は省略する。尚、第３実施形態の具体例３Ａでは、入力オフセット電流キャンセル回路３５として、増幅回路ＡＭＰ１を備え、抵抗素子ＲＭを介して変換電圧端子ＶＭと反転入力端子と接続し、抵抗素子ＲＰを介して基準電圧端子ＶＰと非反転入力端子と接続して、更に、両入力端子間を容量素子Ｃ１で接続した構成を備えており、増幅回路ＡＭＰ１の出力端子を電流入力信号Ｉｉｎに接続している。変換電圧端子ＶＭと基準電圧端子ＶＰとの間の直流的なオフセットを検出して、電流入力信号Ｉｉｎが入力されている端子にオフセットキャンセル用の電流をフィードバックする構成であるが、このような構成を有している場合においても、本発明は、同様の作用・効果を有するものである。
【００６８】
図７に示す第３実施形態の具体例３Ａにおける動作波形においては、図４に示す第２実施形態の具体例２Ａにおける動作波形と同様の動作波形を示している。第３実施形態の具体例３Ａでは、比較器３１Ａの非反転入力端子に、固定電圧ＶＢから所定電圧ＶＳＥＴの電圧降下をした電圧が入力されている。この電圧は固定である。図７の場合、バイアス電流ＩＢ１、ＩＢ２が第２バイアス電流に切り替わり基準電圧ＶＰが電圧降下ＶＳＨＦＴした後は、変換電圧ＶＭのボトムホールド電圧ＶＭ＿Ｈが、比較器３１Ａの非反転入力端子への電圧を下回るように設定されているため、比較器３１Ａからの出力電圧ＶＳはハイレベルを維持している。
【００６９】
一連の電流パルスが終了した後は、第２実施形態の具体例２Ａの場合と同様に、リセット信号ＶＯＦＦを待って制御回路３２Ａがリセットされて制御信号ＶＣをローレベルとしてバイアス電流ＩＢ１、ＩＢ２の電流値を第１バイアス電流Ｉ１、Ｉ２に戻すが、この動作については第２実施形態の具体例２Ａと同様である。更に、比較器３１Ａの出力電圧ＶＳは、バイアス電流ＩＢ１、ＩＢ２が第１バイアス電流に戻った後に、変換電圧端子ＶＭにおける基準電圧ＶＰレベルが上昇することにより、ローレベルに反転する。尚、図７では説明していないが、リセット信号ＶＯＦＦを使用しなくても、電流パルスの終了後にボトムホールド電圧ＶＭ＿Ｈの電圧レベルが、変換電圧ＶＭの電圧レベルである、第２バイアス電流の基準電圧ＶＰレベルに戻る過程で、固定電圧ＶＢからの所定電圧ＶＳＥＴを減じた電圧値を交差するように設定しておけば、電圧値が交差した時点で、比較器３１Ａの入力電圧関係が逆転して出力電圧ＶＳがローレベルに反転する。ボトムホールド電圧ＶＭ＿Ｈの電圧レベルの上昇スピードは、ボトムホールド回路３４Ａや、比較器３１Ａの入力端子の回路構成に依存するが、この上昇スピードと、固定電圧ＶＢ及び所定電圧ＶＳＥＴの電圧値とを適宜に設定すれば、後述するリセット信号発生回路２２が不要となり、制御回路３２Ａにおけるラッチ部（不図示）の構成も不要となる。
【００７０】
図８に示す第４実施形態の電流電圧変換装置４では、第３実施形態における入力レベル検出回路３１のボトムホールド回路３４への変換電圧ＶＭの入力に代えて、変換電圧ＶＭと基準電圧ＶＰとを差動入力信号として差動増幅回路ＡＭＰ１０１で差動増幅した際の差動出力信号ＶＯＭ、ＶＯＰのうち、反転出力信号ＶＯＭを入力信号としている。固定電圧ＶＢと所定電圧ＶＳＥＴとを適宜に設定することにより、固定電圧ＶＢからの所定電圧ＶＳＥＴの電圧降下と、ボトムホールド回路４４から出力されるボトムホールド電圧ＶＯＭ＿Ｈとが入力レベル検出回路４１に入力、比較されることにより、バイアス電流ＩＢ１、ＩＢ２の電流値を第１バイアス電流から第２バイアス電流に切り替えるポイントを設定している。ここで、第２従来技術、第1乃至第３実施形態と同様の構成については同様の符号を付しておりここでの説明は省略する。また、入力レベル検出回路４１、制御回路４２、定電流回路４３、及びボトムホールド回路４４についても、第３実施形態における同様の機能回路ブロックである入力レベル検出回路３１、制御回路３２、定電流回路３３、及びボトムホールド回路３４と同様であるので、ここでの説明は省略する。
【００７１】
図９に示す第４実施形態４における動作波形においては、図４あるいは図７に示す動作波形と基本的に同様の動作波形を示している。第４実施形態４では、図７に示す第３実施形態の具体例３Ａの場合とは異なり、入力レベル検出回路４１には、差動増幅回路ＡＭＰ１０１の反転出力信号ＶＯＭに対するボトムホールド電圧ＶＯＭ＿Ｈが入力されている。固定電圧ＶＢと所定電圧ＶＳＥＴを適宜に設定しておけば、大きな電流値を有する電流入力信号Ｉｉｎが入力されると（第２の電流パルス）、入力レベル検出回路４１において、ボトムホールド電圧ＶＯＭ＿Ｈが固定電圧ＶＢから所定電圧ＶＳＥＴが降下した電圧を下回り、バイアス電流ＩＢ１、ＩＢ２の切り換えを行うべき変換電圧ＶＭの電圧レベルに達したことが検出される。出力電圧ＶＳがハイレベルに反転することにより制御回路４２からハイレベルの制御信号ＶＣが出力される動作については、図４あるいは図７と同様である。図９では、バイアス電流ＩＢ１、ＩＢ２が第２バイアス電流に切り換った後の変換電圧ＶＭと基準電圧ＶＰとの差電圧が、切り替わる前の第１バイアス電流における差電圧に対して圧縮されるように設定されているため、差動増幅回路ＡＭＰ１０１の出力信号である反転出力信号ＶＯＭの電圧降下は、第２バイアス電流に切り替わった状態において、高く設定されている。その結果、ボトム電圧ＶＯＭ＿Ｈは、徐々に上昇し、やがて固定電圧ＶＢから所定電圧ＶＳＥＴが降下した電圧を越えて動作を継続するようになる。両電圧が交差した時点で、入力レベル検出回路４１の出力電圧ＶＳは、再反転してローレベルを出力する。この場合にも、制御回路４２がラッチ部（不図示）を有していれば、制御信号ＶＣは、ハイレベルを維持することができ、第２バイアス電流が印加される状態を継続することができる。
【００７２】
一連の電流パルスが終了した後は、図４に示す第２実施形態の場合と同様に、あるいは図７に示す第３実施形態の場合に示されているように、リセット信号ＶＯＦＦを待って制御回路４２Ａがリセットされて制御信号ＶＣをローレベルとしてバイアス電流ＩＢ１、ＩＢ２の電流値を第１バイアス電流Ｉ１、Ｉ２に戻す。
【００７３】
ここで、図１０にリセット信号発生回路２２の具体例を示す。電流電圧変換装置の出力信号として論理信号ＲＸはＰＭＯＳトランジスタＭＤ１のゲート端子に接続されており、ＰＭＯＳトランジスタＭＤ１のソース端子は電源減圧ＶＣＣに接続され、ドレイン端子は定電流源ＩＤＬを介し、更に並列に容量素子ＣＤ１を介して接地電圧ＧＮＤに接続されている。また、ドレイン端子は、インバータゲートＩＮＶ１に入力されており、インバータゲートＩＮＶ１の出力端子がリセット信号発生回路２２の出力端子ＶＯＦＦとなっている。ここで、ＰＭＯＳトランジスタＭＤ１のドレイン端子は、論理信号ＲＸに対して論理を反転したピークホールド端子ＲＸ＿Ｈを構成している。
【００７４】
上記の構成を有するリセット信号発生回路２２の動作を、図１１の動作波形に基づき説明する。論理信号ＲＸがローレベルに反転すると、ＰＭＯＳトランジスタＭＤ１がオンし、ピークホールド端子ＲＸ＿Ｈがハイレベルとなり、容量素子ＣＤ１を電源電圧ＶＣＣに充電する。論理信号ＲＸがハイレベルに反転すると、ＰＭＯＳトランジスタＭＤ１はオフする。容量素子ＣＤ１への電荷供給経路が遮断されるので、容量素子ＣＤ１の電荷は、定電流源ＩＤＬにより放電され、ピークホールド端子ＲＸ＿Ｈの電圧は、所定の傾きを有して電圧降下を行う。この状態で、論理信号ＲＸがローレベルとなれば、ＰＭＯＳトランジスタＭＤ１がオンするので、ピークホールド端子ＲＸ＿Ｈは再度電源電圧ＶＣＣの電圧レベルまで充電される。こうして、論理信号ＲＸが所定の時間間隔で継続している期間は、ピークホールド端子ＲＸ＿Ｈの電圧は、電源電圧ＶＣＣの電圧レベルをピーク電圧として所定電圧以上の電圧に維持されている。この電圧をインバータゲートＩＮＶＤ１の閾値電圧以上に設定しておけば、リセット信号ＶＯＦＦはローレベルに維持され、リセット信号ＶＯＦＦは出力されない。一連の電流パルスの入力が終了し、論理信号ＲＸがローレベルのパルス信号を出力しなくなると、ピークホールド端子ＲＸ＿Ｈの電圧は、定電流源ＩＤＬにより時間と共に、一定の傾きで低下していく。そして、所定時間ｔｄの経過時にインバータゲートＩＮＶＤ１の閾値を下回り、インバータゲートＩＮＶＤ１の出力信号ＶＯＦＦが反転して、ハイレベルのリセット信号ＶＯＦＦが出力される。
【００７５】
また、ボトムホールド回路１４、１４Ａ、３４、３４Ａ、４４の具体例を図１２に示す。入力信号ＶＩＮは、コレクタ端子が接地電圧ＧＮＤに接続されているＰＮＰトランジスタＱＤ１のベース端子に接続されている。トランジスタＱＤ１のエミッタ端子は、接地電圧ＧＮＤに接続されている容量素子ＣＤ２に接続されると共に、電源電圧ＶＣＣに接続されている定電流源ＩＤＨからの電流が供給されている。更に、バッファ回路ＢＵＦの入力端子に入力されている。バッファ回路ＢＵＦの出力端子からボトムホールド信号ＶＩＮ＿Ｈが出力されている。
【００７６】
ボトムホールド回路１４、１４Ａ、３４、３４Ａ、４４では、定電流源ＩＤＨの電流が、トランジスタＱＤ１のエミッタ端子に接続されている容量素子ＣＤ２を、入力されている入力信号ＶＩＮに対してベース・エミッタ間の順方向電圧分だけ高い電圧値まで充電する。次に、入力信号ＶＩＮの電圧レベルが低下すると、トランジスタＱＤ１が導通して容量素子ＣＤ２の電荷を放電するが、ＰＮＰトランジスタＱＤ１の特性により、容量素子の端子電圧は、入力信号電圧ＶＩＮにベース・エミッタ電圧を加算した電圧値以下に放電されることはない。再度、入力信号ＶＩＮの電圧レベルが上昇すれば、容量素子ＣＤ２の端子電圧は、定電流源ＩＤＨから出力される電流により容量素子ＣＤ２を充電することにより一定の傾きで、入力信号電圧ＶＩＮにベース・エミッタ間の順方向電圧が加算された電圧値に至るまで充電される。この電圧値をバッファ回路によりバッファリングした信号として出力端子ＶＩＮ＿Ｈには、ボトムホールドされた信号が得られる。
【００７７】
以上、詳細に説明したように、本発明を具体化した第１実施形態によれば、広い電流範囲の電流入力信号Ｉｉｎに渡って適した電流電圧変換特性の切り換えを、第１電流電圧変換部であるダイオードＤ１０１と第２電流電圧変換部であるダイオードＤ１０２の各々に入力される基準電流であるバイアス電流ＩＢ１、ＩＢ２を第１バイアス電流と第２バイアス電流との間で切り替えることで実現することができる。電流入力信号Ｉｉｎとして微小電流が入力される場合には、バイアス電流ＩＢ１、ＩＢ２として入力されている第１バイアス電流が小さく設定されて、電流電圧変換を行うダイオードＤ１０１、Ｄ１０２のダイオード特性において、小電流の変化割合に対しても電圧の変化割合が小さくならない領域となるので、電流入力信号Ｉｉｎが第１バイアス電流の中に埋もれることもなく、周辺ノイズの影響を受けずに有意な出力電圧を得ることができる。また、所定電流値以下の小さな電流入力信号Ｉｉｎに対して電流電圧変換特性の変換割合を大きくしながら、所定電流値以上の大きな電流入力信号Ｉｉｎに対して電流電圧変換特性の変換割合を小さくすることにより、広い入力電流範囲において出力電圧の範囲を狭く圧縮することができ、次段の回路構成である差動増幅回路ＡＭＰ１０１等に合わせた出力電圧範囲に設定することができる。
【００７８】
ここで、電流電圧変換特性が圧縮される前の状態において、基準電圧ＶＰに対する変換電圧ＶＭの差電圧である出力電圧と電流入力信号Ｉｉｎとの間には所定の変換特性があるので、電流入力信号Ｉｉｎが所定電流値に達したか否かは出力電圧値が所定電圧値に達したことを検出する検出部である入力レベル検出回路１１を備えることにより検出することができる。また、入力レベル検出回路１１は、所定電圧値をオフセット電圧ＶＳＥＴとしている。
【００７９】
また、第２乃至第４実施形態によれば、所定電流値以下の入力電流領域では、第１バイアス電流は抵抗素子Ｒ１、Ｒ２に流れて基準電圧ＶＰを設定すると共に、電流入力信号Ｉｉｎも主に抵抗素子Ｒ１、Ｒ２に流れるので、電流入力信号Ｉｉｎに対して一定の傾きを有する比例関係の電流電圧変換特性を有した出力電圧が得られる。電流入力信号Ｉｉｎに対する出力電圧の特性が比例関係の特性であり比較的大きな変換割合を有しているため、微小な電流入力信号Ｉｉｎに対しても出力電圧を検出することができる。また、所定電流値以上の入力電流領域では、第２バイアス電流は非線形素子であるダイオードＤ１０１、Ｄ１０２に流れて基準電圧ＶＰを設定すると共に、電流入力信号Ｉｉｎも主にダイオードＤ１０１、Ｄ１０２に流れるので、電流入力信号Ｉｉｎに対して上に凸の単調増加な電流電圧変換特性を有した出力電圧が得られる。ダイオードＤ１０１、Ｄ１０２をバイアスするために充分大きなバイアス電流ＩＢ１、ＩＢ２として第２バイアス電流を設定しておけば、大きな電流入力信号Ｉｉｎの過渡応答に対してもダイオードＤ１０１、Ｄ１０２は高速応答性を維持することができ、出力電圧の高速応答性を維持することができる。更に、所定電流値以下の電流入力信号Ｉｉｎに対して比例関係を有する電流電圧変換特性としながら、所定電流値以上の電流入力信号Ｉｉｎに対して圧縮された電流電圧変換特性としているので、広い電流入力信号Ｉｉｎに対して出力電圧範囲を狭い電圧範囲に設定することができ、次段の回路構成である差動増幅回路ＡＭＰ１０１等に合わせた出力電圧範囲に設定することができる。
【００８０】
また、電流電圧変換特性が圧縮される前の状態において、基準電圧ＶＰに対する変換電圧ＶＭの差電圧である出力電圧と電流入力信号Ｉｉｎとの間には所定の変換特性があるので、電流入力信号Ｉｉｎが所定電流値に達したか否かは出力電圧値が所定電圧値に達したことを検出する検出部である入力レベル検出回路１１、３１、４１、あるいは比較器１１Ａ、３１Ａを備えることにより検出することができる。
【００８１】
また、第１乃至第４実施形態において、制御部１２、１２Ａ、３２、３２Ａ、４２にラッチ部を備えることにより、検出部である入力レベル検出回路１１、３１、４１、あるいは比較器１１Ａ、３１Ａからの出力信号ＶＳに基づき状態をセットすると共に、電流入力信号Ｉｉｎが停止して所定時間が経過した場合に、電流入力信号Ｉｉｎの状態が解除されたとしてラッチ部をリセットしてバイアス電流ＩＢ１、ＩＢ２を第１バイアス電流に戻すことができる。一連の電流入力信号Ｉｉｎの入力動作ごとに入力電流強度に合わせた電流電圧変換特性を設定することができる。但し、第３実施形態については、入力レベル検出回路３１、あるいは比較器３１Ａからの出力信号ＶＳが、電流入力信号Ｉｉｎの有無の状態を検出することができるので、制御部３２においてラッチ部を備える必要はない。
【００８２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、非線形素子として接合型のダイオードＤ１０１、Ｄ１０２を使用する場合について説明したが、これに限定されるものではなく、ＭＯＳトランジスタで構成されるダイオード素子であってもよい。接合型のダイオード素子を使用すれば電流電圧変換特性として対数圧縮された特性とすることができ、ＭＯＳトランジスタで構成されるダイオード素子を使用すれば電流電圧変換特性として平方根圧縮された特性とすることができる。
【００８３】
更に、ダイオードＤ１０１，Ｄ１０２に代えて、ベース接地構成のバイポーラトランジスタにおけるベース・エミッタ間特性を使用すれば、接合型ダイオード素子における対数圧縮と同様な電流電圧変換特性とすることができる。また、ゲート接地構成のＭＯＳトランジスタにおけるゲート・ソース特性を使用すれば、ＭＯＳトランジスタで構成されるダイオード素子における平方根圧縮と同様な電流電圧変換特性とすることができる。
【００８４】
また、抵抗素子Ｒ１、Ｒ２とダイオードＤ１０１，Ｄ１０２とを並列に接続して使用する場合に、両素子を共通の電圧源に接続する場合について説明したが、これに限定されるものではなく、抵抗素子による電圧降下の基準となる電圧源と、ダイオード素子等の非線形素子による電圧降下の基準となる電圧源とを異なる電圧源としても良い。抵抗素子あるいは非線形素子は、第１、第２バイアス電流、及び電流入力信号Ｉｉｎを流して電圧降下をさせることにより基準電圧ＶＰ及び変換電圧ＶＭを出力するために基準となる電圧源に接続されているが、これらの電圧源を抵抗素子と非線形素子とで異なる電圧源とすることにより、第１バイアス電流が流れる抵抗素子と、第２バイアス電流が流れる非線形素子との間で電圧降下量が異なる場合でも、切り替えた前後における基準電圧ＶＰの電圧値を略同一にすることができ、差動増幅回路ＡＭＰ１０１等の次段の回路構成における入力仕様にとって好都合とすることができる。
【００８５】
また、定電流源１３Ａ、３３Ａに示した構成では、第１バイアス電流と第２バイアス電流との切り換えを、制御回路１２Ａ、３２Ａからの制御信号ＶＣがデジタル信号であるとして説明したが、これに限定されるものではなく、制御信号ＶＣとしてアナログ信号を出力して第１、第２バイアス電流の設定をすることもできる。例えば、制御信号ＶＣとしてデジタル信号を出力すれば、定電流源における第１、第２バイアス電流の設定をスイッチング素子等により切替制御することができ、アナログ信号を出力すれば、定電流源における電流の設定をバイアス制御することができる。
【００８６】
また、第４実施形態の電流電圧変換装置４では、差動増幅回路ＡＭＰ１０１の差動出力信号ＶＯＭを、バイアス電流制御部４０のボトムホールド回路４４に入力している場合について説明したが、これに限定されるものではなく、差動出力信号ＶＯＭとの間に相関を有する差動信号を入力することも可能である。ここで、差動出力信号ＶＯＭとの間に相関を有する差動信号とは、差動増幅回路から差動出力信号を出力する出力段の前段信号や、差動出力信号が入力される後段回路において生成される差動信号であって、差動出力信号との間に特定の関係を有する信号である。
【００８７】
（付記１） 入力電流に応じて出力される変換電圧と、基準電圧との差電圧を入力電流に対する出力電圧とする電流電圧変換装置において、
基準電流により前記基準電圧を出力する第１電流電圧変換部と、
前記第１電流電圧変換部と同じ電流電圧変換特性を有し、前記入力電流により前記変換電圧を出力する第２電流電圧変換部とを備え、
前記入力電流が所定電流値以上である場合に、前記第１及び第２電流電圧変換部における前記電流電圧変換特性を共に変化させ、前記入力電流に対する前記出力電圧の変換割合を圧縮することを特徴とする電流電圧変換装置。
（付記２） 前記入力電流が所定電流値以下である場合に、
前記第１電流電圧変換部に、前記基準電流として第１バイアス電流を入力して前記基準電圧を出力すると共に、
前記第２電流電圧変換部に前記第１バイアス電流に加えて前記入力電流を入力して前記変換電圧を出力し、
前記入力電流が所定電流値以上である場合に、
前記第１電流電圧変換部に、前記基準電流として前記第１バイアス電流より電流値の大きい第２バイアス電流を入力して前記基準電圧を出力すると共に、
前記第２電流電圧変換部に前記第２バイアス電流に加えて前記入力電流を入力して前記変換電圧を出力することを特徴とする付記１に記載の電流電圧変換装置。
（付記３） 前記第１及び第２電流電圧変換部は、
導通電流に対する端子間電圧の特性が上に凸の単調増加特性である非線形素子を含み、
前記第２バイアス電流以上の電流における前記電流電圧変換特性が、前記非線形素子に基づいて上に凸の単調増加特性となることを特徴とする付記２に記載の電流電圧変換装置。
（付記４） 前記非線形素子は、ダイオード素子を含むことを特徴とする付記３に記載の電流電圧変換装置。
（付記５） 前記ダイオード素子は、接合型のダイオード素子であることを特徴とする付記４に記載の電流電圧変換装置。
（付記６） 前記ダイオード素子は、ＭＯＳトランジスタで構成されるダイオード素子であることを特徴とする付記４に記載の電流電圧変換装置。
（付記７） 前記非線形素子は、コレクタ端子とエミッタ端子との間に前記導通電流を流し、ベース端子とエミッタ端子との間の電圧を前記端子間電圧とするベース接地構成のバイポーラトランジスタを含むことを特徴とする付記３に記載の電流電圧変換装置。
（付記８） 前記非線形素子は、ドレイン端子とソース端子との間に前記導通電流を流し、ゲート端子とソース端子との間の電圧を前記端子間電圧とするゲート接地構成のＭＯＳトランジスタを含むことを特徴とする付記３に記載の電流電圧変換装置。
（付記９） 前記第１及び第２電流電圧変換部は、
前記第２バイアス電流時において前記入力電流が主に流れる前記非線形素子と、
前記非線形素子の電流経路と並列に接続され、前記第１バイアス電流時において前記入力電流が主に流れる抵抗素子とを備えることを特徴とする付記３乃至８の少なくとも何れか１項に記載の電流電圧変換装置。
（付記１０） 前記抵抗素子による電圧降下の基準となる電圧源は、前記非線形素子による電圧降下の基準となる電圧源とは異なることを特徴とする付記９に記載の電流電圧変換装置。
（付記１１） 前記基準電圧に対する前記変換電圧の差電圧が所定電圧値以上であることを検出する検出部を備え、
前記検出部による検出結果に基づき、前記第１及び第２電流電圧変換部には、前記第１バイアス電流に代えて前記第２バイアス電流が入力されることを特徴とする付記２に記載の電流電圧変換装置。
（付記１２） 前記基準電圧、及び前記変換電圧を差動入力信号とする差動増幅部を備え、
前記差動増幅部から出力される差動出力信号、あるいは該差動出力信号との間に相関を有する差動信号の差電圧が所定電圧値以上であることを検出する検出部を備え、
前記検出部による検出結果に基づき、前記第１及び第２電流電圧変換部には、前記第１バイアス電流に代えて前記第２バイアス電流が入力されることを特徴とする付記２に記載の電流電圧変換装置。
（付記１３） 前記検出部は、
前記所定電圧値をオフセット電圧とする比較器を含むことを特徴とする付記１１又は１２に記載の電流電圧変換装置。
（付記１４） 前記所定電圧値において前記入力電流が前記所定電流値に一致することを特徴とする付記１１乃至１３の少なくとも何れか１項に記載の電流電圧変換装置。
（付記１５） 前記第１電流電圧変換部に前記第１あるいは第２バイアス電流を供給する第１電流源と、
前記第２電流電圧変換部に前記第１あるいは第２バイアス電流を供給する第２電流源と、
前記検出部による検出結果に基づき、前記第１及び第２電流源が出力すべきバイアス電流を制御する制御信号を出力する制御部とを備えることを特徴とする付記１１乃至１４の少なくとも何れか１項に記載の電流電圧変換装置。
（付記１６） 前記制御部は、
前記検出部による検出結果に基づきセットされ、前記入力電流の停止から所定時間の経過後にリセットされるラッチ部を含むことを特徴とする付記１５に記載の電流電圧変換装置。
（付記１７） 前記制御信号は、デジタル信号であり、
前記第１及び第２電流源が出力すべきバイアス電流を切替制御することを特徴とする付記１５又は１６に記載の電流電圧変換装置。
（付記１８） 前記制御信号は、アナログ信号であり、
前記第１及び第２電流源が出力すべきバイアス電流をバイアス制御することを特徴とする付記１５又は１６に記載の電流電圧変換装置。
【００８８】
【発明の効果】
本発明によれば、光通信等において受光した光信号を受光素子により変換した電流信号を始めとする広い電流レンジを有する電流入力信号の有無を検出するために、電圧出力信号に変換する際、電流強度に関わらず電圧出力信号を確実に出力する電流電圧変換装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 第１実施形態の電流電圧変換装置を示す回路ブロック図である。
【図２】 第２実施形態の電流電圧変換装置を示す回路ブロック図である。
【図３】 第２実施形態の電流電圧変換装置の具体例を示す回路ブロック図である。
【図４】 第１及び第２実施形態の電流電圧変換装置の動作波形図である。
【図５】 第３実施形態の電流電圧変換装置を示す回路ブロック図である。
【図６】 第３実施形態の電流電圧変換装置の具体例を示す回路ブロック図である。
【図７】 第３実施形態の電流電圧変換装置の動作波形図である。
【図８】 第４実施形態の電流電圧変換装置を示す回路ブロック図である。
【図９】 第４実施形態の電流電圧変換装置の動作波形図である。
【図１０】 リセット信号発生回路の具体例を示す回路図である。
【図１１】 リセット信号発生回路の具体例における動作波形図である。
【図１２】 ボトムホールド回路の具体例を示す回路図である。
【図１３】 第１従来技術の電流電圧変換装置を示す回路図である。
【図１４】 第２従来技術の電流電圧変換装置を示す回路図である。
【符号の説明】
１、２、２Ａ、３、３Ａ、４、１００、２００ 電流電圧変換装置
１０、１０Ａ、３０、３０Ａ、４０ バイアス電流制御部
１１、３１、４１ 入力レベル検出回路
１１Ａ、３１Ａ 比較器
１２、１２Ａ、３２、３２Ａ、４２ 制御回路
１３、１３Ａ、３３、３３Ａ、４３ 定電流回路
１４、１４Ａ、３４、３４Ａ、４４ ボトムホールド回路
２１ ２値化回路
２２ リセット信号発生回路
ＡＭＰ１０１ 差動増幅回路
Ｄ１０１、Ｄ１０２ ダイオード
Ｍ１、Ｍ２、Ｍ１０１、Ｍ１０２ 定電流源トランジスタ
ＰＤ フォトダイオード
Ｒ１０１、Ｒ１０２ 抵抗素子
【発明の属する技術分野】
本発明は、振幅レンジの広い電流が入力された際、入力信号の有無を電圧信号に変換する電流電圧変換装置に関するものであり、特に、光通信等において受光した光入力信号を受光素子により電流入力信号に変換した後に使用される電流電圧変換装置に関するものである。
【０００２】
【従来の技術】
近年、携帯端末やパーソナルコンピュータ等、また携帯電話に、空間を赤外線で結ぶ赤外線データ通信（ＩｒＤＡ通信）機能が付加されるようになってきている。また、通信インフラとして、光ファイバー通信網も整備されてきている。このようなシステムにおいては、赤外線等の光信号をデジタル信号として利用しているが、信号の有無を検出するために、光信号を電流信号に変換した上で、更に電圧信号に変換して信号の有無を検出している。
【０００３】
図１３に第１従来技術として電流電圧変換装置１００を示す。一対の定電流源トランジスタＭ１０１、Ｍ１０２は、トランジスタＱ１０１、Ｑ１０２のエミッタ端子と接地電圧ＧＮＤとの間に接続されている。トランジスタＱ１０１、Ｑ１０２のベース端子には、バイアス電圧源ＶＢＩＡＳが接続されている。トランジスタＱ１０１、Ｑ１０２のコレクタ端子には、電源電圧ＶＣＣとの間にダイオードＤ１０１、Ｄ１０２が接続されている。光入力信号を受光するフォトダイオードＰＤは、トランジスタＱ１０１のエミッタ端子と定電流源トランジスタＭ１０１との接続点に接続されている。また、トランジスタＱ１０１、Ｑ１０２とダイオードＤ１０１、Ｄ１０２との接続点ＶＭ、ＶＰは、各々電流電圧変換装置１００の変換電圧端子ＶＭ、及び基準電圧端子ＶＰとして後段の差動増幅回路ＡＭＰ１０１の差動入力端子に接続されている。
【０００４】
光入力信号はフォトダイオードＰＤで受光されて電流入力信号Ｉｉｎとして入力され、電圧値に変換された後、差動増幅回路ＡＭＰ１０１等の後段回路に出力される。ここでは、電流電圧変換装置１００の入力端子をシングル入力として例示しており、この電流入力信号Ｉｉｎに対して電流電圧変換を行う回路構成としてダイオードＤ１０１、トランジスタＱ１０１、及び定電流源トランジスタＭ１０１を備えている。同様な回路構成としてダイオードＤ１０２、トランジスタＱ１０２、及び定電流源トランジスタＭ１０２からなる回路は、電流電圧変換装置１００の動作点を決定するために備えられており、基準電圧端子ＶＰに出力される出力電圧を基準電圧ＶＰとして、変換電圧端子ＶＭに出力される変換電圧ＶＭとの間における差電圧を出力電圧として構成されている。相補回路におけるトランジスタＱ１０２のエミッタ端子と定電流源トランジスタＭ１０２との接続点は、入力負荷を一致させるためダミー端子として構成してフォトダイオードＰＤに一致する容量素子等の負荷を接続するように構成することもできる。また、相補な電流入力信号を入力して差動電流信号とすることも可能である。
【０００５】
フォトダイオードＰＤにより電流入力信号Ｉｉｎに変換された電流は、定電流源トランジスタＭ１０１からのバイアス電流ＩＢ１に加わり、トランジスタＱ１０１を介してダイオードＤ１０１に流れる。ダイオードＤ１０１のアノード端子は、電源電圧端子ＶＣＣに接続されているので、変換電圧端子ＶＭには、電源電圧ＶＣＣから上記の電流が流れた場合に発生するダイオードＤ１０１の順方向電圧が降下した電圧が出力される。一方、ダイオードＤ１０２には、定電流源トランジスタＭ１０２からのバイアス電流ＩＢ２が流れており、電源電圧ＶＣＣからバイアス電流ＩＢ２を流した場合のダイオードＤ１０２の順方向電圧分の降下電圧が出力される。従って、差動増幅回路ＡＭＰ１０１には、差動電圧として、基準電圧端子ＶＰから出力される基準電圧ＶＰと、この基準電圧ＶＰに比して電流入力信号ＩｉｎがダイオードＤ１０１に流れた場合に発生する順方向電圧分だけ降下した電圧として変換電圧端子ＶＭから出力される変換電圧ＶＭとが入力されることとなる。
【０００６】
電流電圧変換装置１００では、電流入力信号Ｉｉｎは、ダイオードＤ１０１により電圧に変換されて対数圧縮されているので、変換電圧端子ＶＭの変換電圧ＶＭは、ダイオードが導通し始める順方向電圧である略０．７Ｖの動作点近傍での振幅を有して動作する。
【０００７】
尚、一般的に、ダイオードＤ１０１、トランジスタＱ１０１、及び定電流源トランジスタＭ１０１と、ダイオードＤ１０２、トランジスタＱ１０２、及び定電流源トランジスタＭ１０２とは、互いに同一の回路素子により構成されており、両者のバイアス電流ＩＢ１、ＩＢ２も同一である。
【０００８】
図１４に第２の従来技術として電流電圧変換装置２００を示す。電流電圧変換装置２００は、電流電圧変換装置１００に加えて、トランジスタＱ１０１、Ｑ１０２のコレクタ端子と電源電圧ＶＣＣとの間に接続されているダイオードＤ１０１、Ｄ１０２に並列に抵抗素子Ｒ１０１、Ｒ１０２を接続した構成である。この他の基本的な回路構成については、電流電圧変換装置１００と同様であり、同一の符号を付してここでの説明は省略する。
【０００９】
電流電圧変換装置２００では、バイアス電流ＩＢ１、ＩＢ２と電流入力信号Ｉｉｎとは、抵抗素子Ｒ１０１、Ｒ１０２と、ダイオードＤ１０１、Ｄ１０２とが並列接続された負荷Ｒ１０１とＤ１０１、Ｒ１０２とＤ１０２に流れる。従って、電流入力信号Ｉｉｎが流れる負荷に着目すると、電流ＩＢ１＋Ｉｉｎは、負荷の端子間電圧降下がダイオードＤ１０１が導通する順方向電圧である略０．７Ｖに達するまでは、専ら抵抗素子Ｒ１０１を流れ、変換電圧端子ＶＭから出力される変換電圧特性は、電流入力信号Ｉｉｎに比例する。電流が増加しダイオードＤ１０１の順方向電圧である略０．７Ｖに達した後には、専らダイオードＤ１０１に流れ、変換電圧端子ＶＭから出力される変換電圧特性は、電流入力信号Ｉｉｎに対して対数圧縮された特性となる。
【００１０】
尚、一般的に、ダイオードＤ１０１、トランジスタＱ１０１、及び定電流源トランジスタＭ１０１と、ダイオードＤ１０２、トランジスタＱ１０２、及び定電流源トランジスタＭ１０２とは、互いに同一の回路素子により構成されており、両者のバイアス電流ＩＢ１、ＩＢ２も同一である。更に、抵抗素子Ｒ１０１、Ｒ１０２も同一である。
【００１１】
【発明が解決しようとする課題】
しかしながら、赤外線領域も含めたＩｒＤＡ通信等の光通信においては、送受信される光入力信号は一般にパルス列が連続するバースト信号であり、パルス幅及びパルスのデューティ比が変化する信号である。更に送信される光の強度は、光入力信号の伝送距離や伝送環境により大きく変化する。従って、強度の異なるあらゆる条件の光入力信号を電流入力信号に変換した上で、電流電圧変換装置にて出力電圧信号に変換する際、出力電圧を安定して出力することができないという問題がある。
【００１２】
以下、具体的に説明する。第１従来技術では、全ての入力電流範囲に対して電流入力信号Ｉｉｎの対数圧縮を行って出力電圧を出力する。そのため、光源からの距離が遠いか、光源の光強度が弱いか、あるいは光の伝播環境が悪い等の理由により、電流電圧変換装置１００におけるバイアス電流ＩＢ１に対して、電流入力信号Ｉｉｎとして微小電流が入力されると、変換された出力電圧の電圧振幅は極小な信号となってしまい、周辺ノイズ等の影響等により正規の出力電圧信号の検出が困難になってしまう虞があり問題である。
【００１３】
また、上記の微小電流の入力時にも出力電圧信号の検出を正しく行うために、バイアス電流を低減することが考えられる。この場合には、バイアス電流ＩＢ１に対する電流入力信号Ｉｉｎを相対的に大きくすることができるため、対数圧縮された出力電圧信号の電圧値も検出することは可能である。しかしながら、この場合には、電流入力信号Ｉｉｎに比してバイアス電流ＩＢ１が小さいため、電流入力信号Ｉｉｎの切り替わり毎に、ダイオードＤ１０１、トランジスタＱ１０１、定電流源トランジスタＭ１０１等の電流電圧変換装置１００のバイアス状態が大きく変化することとなる。このため電流電圧変換装置１００の高速応答性を確保することができず、電流入力信号Ｉｉｎや変換電圧端子ＶＭの変換電圧ＶＭに関して、信号投入時の信号波形の鈍りや信号終端時の信号波形のテール現象等が発生し、状態変化時における応答特性が悪化する。高速周波数動作に追従できない虞があり問題である。
【００１４】
第２従来技術では、バイアス電流ＩＢ１と電流入力信号Ｉｉｎとの和電流が抵抗素子Ｒ１０１に流れる際、抵抗素子Ｒ１０１の端子間電圧降下がダイオードＤ１０１の順方向電圧（略０．７Ｖ）に達するまでは、専ら抵抗素子Ｒ１０１を流れて変換電圧端子ＶＭの変換電圧特性は、電流入力信号Ｉｉｎに比例し、ダイオードＤ１０１の順方向電圧（略０．７Ｖ）に達した後に、専らダイオードＤ１０１に流れて電流入力信号Ｉｉｎに対して対数圧縮された特性となる。この時、バイアス電流ＩＢ１、ＩＢ２を大きく設定してしまうと、微小な電流入力信号Ｉｉｎに対してもダイオードＤ１０１がクランプ状態に移行してしまう。電流電圧変換において対数圧縮されて出力電圧信号の電圧振幅は極小な信号となってしまい、周辺ノイズ等の影響等により出力電圧信号の検出が困難になってしまう虞がある。そのため、バイアス電流ＩＢ１、ＩＢ２を小さく設定して、微小な電流入力信号Ｉｉｎに対しては線形な電流電圧変換特性が得られるように設定することも可能ではある。しかしながら、この設定では、大電流入力信号時における基準電圧端子ＶＰ、変換電圧端子ＶＭ間の差電圧を、ダイオードＤ１０１の順方向電圧（略０．７Ｖ）程度以下に低減することができない。差動増幅回路ＡＭＰ１０１等の次段回路の入力段回路構成が制約されることとなり問題である。
【００１５】
本発明は前記従来技術の問題点を解消するためになされたものであり、広い電流レンジを有する電流入力信号を電圧出力信号に変換する際、電流強度に関わらず正確な電圧出力信号を確実に出力する電流電圧変換装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る電流電圧変換装置は、入力電流に応じて出力される変換電圧と、基準電圧との差電圧を入力電流に対する出力電圧とする電流電圧変換装置において、基準電圧を出力する第１電流電圧変換部と、第１電流電圧変換部と同じ電流電圧変換特性を有し、変換電圧を出力する第２電流電圧変換部とを備え、第１電流電圧変換部および第２電流電圧変換部は、入力される電流が大きくなると、入力される電流に対する出力される電圧の割合が小さくなるように電圧を出力する特性を有し、入力電流が所定電流値以下である場合に、第１電流電圧変換部は第１バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第１バイアス電流と入力電流とに応じて変換電圧を出力し、および、入力電流が所定電流値以上である場合に、第１電流電圧変換部は第１バイアス電流より大きい第２バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第２バイアス電流と入力電流とに応じて変換電圧を出力して、入力電流に対する出力電圧の変換割合を圧縮し、基準電圧に対する変換電圧の差電圧が所定電圧値以上であることを検出して、入力電流が所定電流値以上であることを検出する検出部を更に備え、検出部による検出結果に基づき、第１及び第２電流電圧変換部には、第１バイアス電流に代えて第２バイアス電流が入力されることを特徴とする。
【００１７】
請求項１の電流電圧変換装置では、同じ電流電圧変換特性を有する第１電流電圧変換部と第２電流電圧変換部との各々から基準電圧と変換電圧とを出力して、基準電圧に対する変換電圧の差電圧を出力電圧とする際、第１電流電圧変換部および第２電流電圧変換部は、入力される電流が大きくなると、入力される電流に対する出力される電圧の割合が小さくなるように電圧を出力する特性を有している。そして、入力電流が所定電流値以下である場合に、第１電流電圧変換部は第１バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第１バイアス電流と入力電流とに応じて変換電圧を出力する。入力電流が所定電流値以上であれば、第１電流電圧変換部は第１バイアス電流より大きい第２バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第２バイアス電流と入力電流とに応じて変換電圧を出力して、入力電流に対する変換割合を圧縮して出力電圧を出力する。この場合、検出部により、基準電圧に対する変換電圧の差電圧が所定電圧値以上であることを検出して、第１及び第２電流電圧変換部への基準電流を第１バイアス電流から第２バイアス電流に切り替える。
【００１８】
これにより、入力電流の大きさに適した電流電圧変換特性を設定することができ、広い入力電流範囲に対して最適な出力電圧を得ることができる。入力電流として微小電流が入力される場合に、電流電圧変換特性における変換割合を大きくすることにより、周辺ノイズの影響を受けず入力電流の的確な検出が可能となる。また、所定電流値以下の小さな入力電流に対して電流電圧変換特性の変換割合を大きくしながら、所定電流値以上の大きな入力電流に対して電流電圧変換特性の変換割合を小さくすることにより、広い入力電流範囲において出力電圧範囲を狭く圧縮することができ、次段の回路構成に合わせた出力電圧範囲に設定することができる。
また、電流電圧変換特性が圧縮される前の状態において、基準電圧に対する変換電圧の差電圧である出力電圧と入力電流との間には所定の変換特性があるので、入力電流が所定電流値に達したか否かは出力電圧値が所定電圧値に達したことを検出する検出部を備えることにより検出することができる。
【００１９】
【００２０】
【００２１】
また、広い入力電流範囲の入力電流に渡って適した電流電圧変換特性の切り換えを、第１及び第２電流電圧変換部に入力される基準電流を第１バイアス電流と第２バイアス電流との間で切り替えることで実現することができる。入力電流として微小電流が入力される場合には、電流電圧変換特性における変換割合を大きく設定すると共に、基準電流として入力されている第１バイアス電流も小さく設定されるので入力電流が第１バイアス電流の中に埋もれることもなく、周辺ノイズの影響を受けずに出力電圧を得ることができる。また、所定電流値以下の小さな入力電流に対して電流電圧変換特性の変換割合を大きくしながら、所定電流値以上の大きな入力電流に対して電流電圧変換特性の変換割合を小さくすることにより、広い入力電流範囲において出力電圧の範囲を狭く圧縮することができ、次段の回路構成に合わせた出力電圧範囲に設定することができる。
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
また、請求項２に係る電流電圧変換装置は、入力電流に応じて出力される変換電圧と、基準電圧との差電圧を入力電流に対する出力電圧とする電流電圧変換装置において、基準電圧を出力する第１電流電圧変換部と、第１電流電圧変換部と同じ電流電圧変換特性を有し、変換電圧を出力する第２電流電圧変換部とを備え、第１電流電圧変換部および第２電流電圧変換部は、入力される電流が大きくなると、入力される電流に対する出力される電圧の割合が小さくなるように電圧を出力する特性を有し、入力電流が所定電流値以下である場合に、第１電流電圧変換部は第１バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第１バイアス電流と入力電流とに応じて変換電圧を出力し、および、入力電流が所定電流値以上である場合に、第１電流電圧変換部は第１バイアス電流より大きい第２バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第２バイアス電流と入力電流とに応じて変換電圧を出力して、入力電流に対する出力電圧の変換割合を圧縮し、基準電圧、及び変換電圧を差動入力信号とする差動増幅部と、差動増幅部から出力される差動出力信号、あるいは差動出力信号との間に相関を有する差動信号の差電圧が所定電圧値以上であることを検出して、入力電流が所定電流値以上であることを検出する検出部とを更に備え、検出部による検出結果に基づき、第１及び第２電流電圧変換部には、第１バイアス電流に代えて第２バイアス電流が入力されることを特徴とする。
【００３９】
請求項２の電流電圧変換装置では、同じ電流電圧変換特性を有する第１電流電圧変換部と第２電流電圧変換部との各々から基準電圧と変換電圧とを出力して、基準電圧に対する変換電圧の差電圧を出力電圧とする際、第１電流電圧変換部および第２電流電圧変換部は、入力される電流が大きくなると、入力される電流に対する出力される電圧の割合が小さくなるように電圧を出力する特性を有している。そして、入力電流が所定電流値以下である場合に、第１電流電圧変換部は第１バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第１バイアス電流と入力電流とに応じて変換電圧を出力する。入力電流が所定電流値以上であれば、第１電流電圧変換部は第１バイアス電流より大きい第２バイアス電流に応じて基準電圧を出力し、第２電流電圧変換部は第２バイアス電流と入力電流とに応じて変換電圧を出力して、入力電流に対する変換割合を圧縮して出力電圧を出力する。この場合、基準電圧に対する変換電圧の差電圧を増幅する差動増幅部と検出部とを更に備えており、検出部により、増幅された差動出力信号、あるいは差動増幅部の前後段等において差動増幅信号との間に相関を有する差動信号の差電圧が所定電圧値以上であることを検出して、入力電流が所定電流値以上であることを検出する。この検出結果に基づき、第１及び第２電流電圧変換部への基準電流を第１バイアス電流から第２バイアス電流に切り替える。
【００４０】
これにより、入力電流の大きさに適した電流電圧変換特性を設定することができ、広い入力電流範囲に対して最適な出力電圧を得ることができる。入力電流として微小電流が入力される場合に、電流電圧変換特性における変換割合を大きくすることにより、周辺ノイズの影響を受けず入力電流の的確な検出が可能となる。また、所定電流値以下の小さな入力電流に対して電流電圧変換特性の変換割合を大きくしながら、所定電流値以上の大きな入力電流に対して電流電圧変換特性の変換割合を小さくすることにより、広い入力電流範囲において出力電圧範囲を狭く圧縮することができ、次段の回路構成に合わせた出力電圧範囲に設定することができる。
また、電流電圧変換特性が圧縮される前の状態において、基準電圧に対する変換電圧の差電圧である出力電圧と入力電流との間には所定の変換特性があるので、入力電流が所定電流値に達したか否かは出力電圧値が所定電圧値に達したことを検出する検出部を備えることにより検出することができる。また、検出部は、所定電圧値をオフセット電圧とする比較器を含むことが好ましい。
【００４１】
ここで、差動増幅信号との間に相関を有する差動信号とは、差動増幅部から差動増幅信号を出力する出力段の前段信号や、差動増幅信号が入力される後段回路において生成される信号であって、差動増幅信号との間に特定の関係を有する信号である。
【００４２】
また、請求項３に係る電流電圧変換装置は、請求項１又は２に記載の電流電圧変換装置において、第１電流電圧変換部に第１あるいは第２バイアス電流を供給する第１電流源と、第２電流電圧変換部に第１あるいは第２バイアス電流を供給する第２電流源と、検出部による検出結果に基づき、第１及び第２電流源が出力すべきバイアス電流を制御する制御信号を出力する制御部とを備えることを特徴とする。
【００４３】
請求項３の電流電圧変換装置では、第１及び第２電流電圧変換部には、第１あるいは第２バイアス電流を供給する第１及び第２電流源を各々備えており、検出部の検出結果に基づいて、制御部が、第１及び第２電流源が出力すべきバイアス電流を制御する制御信号を出力する。
【００４４】
これにより、第１及び第２電流源の回路構成に合わせて制御部からの制御信号を適宜に設定することができるので、第１及び第２バイアス電流を切り替える第１及び第２電流源の回路構成に制約を設けることなく回路構成を行うことができる。例えば、制御信号としてデジタル信号を出力すれば、第１及び第２電流源が出力すべきバイアス電流を切替制御することができ、アナログ信号を出力すれば、第１及び第２電流源が出力すべきバイアス電流をバイアス制御することができる。
【００４５】
また、請求項４に係る電流電圧変換装置は、請求項３に記載の電流電圧変換装置において、制御部は、検出部による検出結果に基づきセットされ、入力電流の停止から所定時間の経過後にリセットされるラッチ部を含むことを特徴とする。
【００４６】
請求項４の電流電圧変換装置では、制御部には、ラッチ部が含まれており、検出部による検出結果に基づいてセットされると共に、入力電流の停止から所定時間の経過後にリセットされる。
【００４７】
これにより、検出部による検出結果に基づいて、入力電流の状態が所定電流値以上であるとして、第１及び第２電流源が第２バイアス電流を流すようにラッチ部をセットすると共に、入力電流が停止して所定時間が経過した場合に、入力電流の状態が解除されたとしてラッチ部をリセットして第１及び第２電流源からの電流を第１バイアス電流に戻すことができる。一連の入力電流動作ごとに入力電流強度に合わせた電流電圧変換特性を設定することができる。
【００４８】
【発明の実施の形態】
以下、本発明の電流電圧変換装置について具体化した第１乃至第４実施形態を図１乃至図１２に基づき図面を参照しつつ詳細に説明する。図１は、第１実施形態の電流電圧変換装置を示す回路ブロック図である。図２は、第２実施形態の電流電圧変換装置を示す回路ブロック図である。図３は、第２実施形態の電流電圧変換装置の具体例を示す回路ブロック図である。図４は、第１及び第２実施形態の電流電圧変換装置の動作波形図である。図５は、第３実施形態の電流電圧変換装置を示す回路ブロック図である。図６は、第３実施形態の電流電圧変換装置の具体例を示す回路ブロック図である。図７は、第３実施形態の電流電圧変換装置の動作波形図である。図８は、第４実施形態の電流電圧変換装置を示す回路ブロック図である。図９は、第４実施形態の電流電圧変換装置の動作波形図である。図１０は、リセット信号発生回路の具体例を示す回路図である。図１１は、リセット信号発生回路の具体例における動作波形図である。図１２は、ボトムホールド回路の具体例を示す回路図である。
【００４９】
図１に示す第１実施形態の電流電圧変換装置１では、第１従来技術における電流電圧変換装置１００に加えてバイアス電流制御部１０を備えている。ここで、第１従来技術と同様の構成については同様の符号を付しておりここでの説明は省略する。バイアス電流制御部１０では、変換電圧端子ＶＭがボトムホールド回路１４に接続され、基準電圧端子ＶＰがオフセット電圧源ＶＳＥＴの高電圧側端子に接続されている。ボトムホールド回路１４からの出力端子ＶＭ＿Ｈと、オフセット電圧源ＶＳＥＴの低電圧側端子は、入力レベル検出回路１１に入力されている。入力レベル検出回路１１の出力端子ＶＳは、制御回路１２に接続されている。制御回路１２のリセット端子ＶＯＦＦには、リセット信号ＶＯＦＦが入力されていると共に、出力端子ＶＣが定電流回路１３に接続されている。定電流回路１３の出力端子は、トランジスタＱ１０１、Ｑ１０２のエミッタ端子に接続されている。
【００５０】
第１実施形態の電流電圧変換装置１における初期状態では、定電流回路１３の各々の出力端子へは、バイアス電流ＩＢ１、ＩＢ２（ＩＢ１＝ＩＢ２）として第１バイアス電流が、トランジスタＱ１０１、Ｑ１０２と、第１及び第２電流電圧変換部であるダイオードＤ１０１、Ｄ１０２を介して、電源電圧ＶＣＣから流れ込んでいる。従って、受光していない状態で電流入力信号Ｉｉｎがない状態において、ダイオードＤ１０１、Ｄ１０２に第１バイアス電流が流れることによる電圧降下で、変換電圧端子ＶＭ、及び基準電圧端子ＶＰには、ダイオードＤ１０１、Ｄ１０２の順方向電圧特性により、共に同一の基準電圧ＶＰが出力された状態となっている。
【００５１】
フォトダイオードＰＤが光信号を受光すると、フォトダイオードＰＤにより電流入力信号Ｉｉｎが第１バイアス電流のバイアス電流ＩＢ１に加算されるため、ダイオードＤ１０１に、電流入力信号Ｉｉｎの電流分だけ加算された順方向電圧が生ずる。ダイオードＤ１０２の順方向電圧は不変であるため、両ダイオードＤ１０１、Ｄ１０２による電圧降下の差電圧が出力電圧となる。
【００５２】
ここで、電流入力信号Ｉｉｎが小さい場合には、ダイオードＤ１０１、Ｄ１０２の電流・電圧特性において電流が小さな領域を使用するため、第１バイアス電流ＩＢ１、ＩＢ２も小さな電流値に設定しておくことが好ましい。この時のダイオード特性は、小さな電流の変化割合に対しても電圧の変化割合が小さくならないため、微小な電流の変化に対しても有意な電圧変化がダイオードＤ１０１、Ｄ１０２の端子間電圧として現れる。このため、基準電圧端子ＶＰに対する変換電圧端子ＶＭの電圧降下により生ずる差電圧を、差動増幅回路ＡＭＰ１０１が検出することができる。ここで検出可能な差電圧は、バイアス電流制御部１０におけるオフセット電圧源ＶＳＥＴに比して小さな電圧であるため、入力レベル検出回路１１は、バイアス電流ＩＢ１、ＩＢ２の切り換えのための検出信号ＶＳを出力することはない。
【００５３】
電流入力信号Ｉｉｎが大きくなるにつれ、ダイオードＤ１０１の順方向電圧は大きくなっていき、変換電圧端子ＶＭの電圧は降下して、基準電圧端子ＶＰとの差電圧である出力電圧は大きくなっていく。この差電圧が、バイアス電流制御部１０におけるオフセット電圧源ＶＳＥＴの電圧値を上まわった時点で、入力レベル検出回路１１は、出力電圧が所定電圧値に達しことを検出する。出力端子ＶＳから出力される検出信号ＶＳが反転してハイレベルとなることにより、制御回路１２をセットして制御端子ＶＣからハイレベルの制御信号ＶＣを出力する。この制御信号ＶＣを受けて定電流回路１３は、バイアス電流ＩＢ１、ＩＢ２を第１バイアス電流から第２バイアス電流に増加する。これらのバイアス電流ＩＢ１、ＩＢ２は、トランジスタＱ１０１、Ｑ１０２を介してダイオードＤ１０１、Ｄ１０２に流れる。ここで、ダイオードＤ１０１、Ｄ１０２は、導通電流に対する端子間電圧の特性が上に凸の単調増加特性を有しているので、ダイオードＤ１０１、Ｄ１０２に流れるバイアス電流ＩＢ１、ＩＢ２が第１バイアス電流から第２バイアス電流に増加したことにより、変換電圧端子ＶＭに出力される変換電圧出力ＶＭと、基準電圧端子ＶＰに出力される基準電圧出力ＶＰとの差電圧である出力電圧は、電流入力信号Ｉｉｎに対してより圧縮された特性となる。ここで、基準電圧端子ＶＰに出力される基準電圧出力ＶＰは、ダイオードの電流・電圧特性がより圧縮された動作点における基準電圧ＶＰとなり、ダイオードＤ１０１に流れる電流入力信号Ｉｉｎに従い、圧縮されて出力される変換電圧出力ＶＭとの差電圧を差動増幅回路ＡＭＰ１０１に出力する。ダイオードの電流・電圧特性は、バイアス電流を第２バイアス電流に増加させたことにより、第１バイアス電流のときの順方向電圧特性に比してより圧縮された特性となっているので、電流入力信号Ｉｉｎが大きな電流値で増減しても出力電圧は圧縮された差電圧を維持しており、差動増幅回路ＡＭＰ１０１の入力ダイナミックレンジを、小電流領域の電流入力信号Ｉｉｎに対する場合と同様でよく変更する必要はない。
【００５４】
図２に示す第２実施形態の電流電圧変換装置２では、第１実施形態の電流電圧変換装置１における第１及び第２電流電圧変換部であるダイオードＤ１０１、Ｄ１０２に加えて、抵抗素子Ｒ１０１、Ｒ１０２を並列に接続とした構成となっている。ここで、第２従来技術、第1実施形態と同様の構成については同様の符号を付しておりここでの説明は省略する。
【００５５】
第２実施形態の電流電圧変換装置２における初期状態では、定電流回路１３の各々の出力端子へは、バイアス電流ＩＢ１、ＩＢ２（ＩＢ１＝ＩＢ２）として第１バイアス電流が、トランジスタＱ１０１、Ｑ１０２を介して並列接続されたダイオードダイオードＤ１０１、Ｄ１０２と抵抗素子Ｒ１０１、Ｒ１０２とを通って、電源電圧ＶＣＣから流れ込んでいる。ここで、第１バイアス電流を小さく設定しておき、バイアス電流ＩＢ１、ＩＢ２がダイオードＤ１０１、Ｄ１０２を流れず、専ら抵抗素子Ｒ１０１、Ｒ１０２に流れるように設定しておく。即ち、第１バイアス電流のバイアス電流ＩＢ１、ＩＢ２が流れることによる抵抗素子Ｒ１０１、Ｒ１０２における電圧降下は、ダイオードＤ１０１、Ｄ１０２の順方向電圧である略０．７Ｖより充分に小さな電圧値に設定しておく。この電圧降下により、変換電圧端子ＶＭ、及び基準電圧端子ＶＰには、共に同一の基準電圧ＶＰが出力された状態となっている。
【００５６】
フォトダイオードＰＤが光信号を受光すると、フォトダイオードＰＤにより電流入力信号Ｉｉｎが第１バイアス電流のバイアス電流ＩＢ１に加算されるため、抵抗素子Ｒ１０１に電流入力信号Ｉｉｎの電流分だけ加算された電圧降下が生ずる。この電圧降下が加算されてもダイオードＤ１０１の順方向電圧である略０．７Ｖより充分に低い電圧であれば電流入力信号Ｉｉｎは専ら抵抗素子Ｒ１０１を流れることとなる。尚、抵抗素子Ｒ１０２を流れるバイアス電流ＩＢ２は第１バイアス電流のまま不変であるため、両抵抗素子Ｒ１０１、Ｒ１０２の電圧降下の差電圧が出力電圧となる。
【００５７】
ここで、電流入力信号Ｉｉｎが小さい場合には、抵抗素子Ｒ１０１に生ずる電圧降下がダイオードＤ１０１の順方向電圧である略０．７Ｖには満たないため、変換電圧端子ＶＭに現れる変換電圧ＶＭは、抵抗素子Ｒ１０１の電圧降下による電圧となる。従って、差電圧である出力電圧は、電流入力信号Ｉｉｎに対して比例の関係にあることとなり、微小な電流入力信号Ｉｉｎに対しても有意な出力電圧を得ることができる。この比例領域を適宜に広く取るため、バイアス電流ＩＢ１、ＩＢ２に流れる第１バイアス電流は適宜に小さな電流値に設定しておくことが好ましい。出力電圧は、差動増幅回路ＡＭＰ１０１において検出することができる。ここで検出可能な差電圧は、バイアス電流制御部１０におけるオフセット電圧源ＶＳＥＴに比して小さな電圧であるため、入力レベル検出回路１１は、バイアス電流ＩＢ１、ＩＢ２の切り換えのための検出信号ＶＳを出力することはない。
【００５８】
電流入力信号Ｉｉｎが大きくなるにつれ、抵抗素子Ｒ１０１の電圧降下は大きくなっていき、略０．７Ｖに達した時点で抵抗素子Ｒ１０１に並列に接続されているダイオードＤ１０１の順方向電圧に達してダイオードＤ１０１が導通を始める。このときの変換電圧端子ＶＭの変換電圧ＶＭを最大降下電圧とし、この時の基準電圧端子ＶＰの基準電圧ＶＰとの差電圧を最大出力電圧とする。バイアス電流制御部１０におけるオフセット電圧源ＶＳＥＴの電圧値を、差電圧が最大出力電圧に至るまでの適宜な電圧値に設定しておけば、出力電圧がオフセット電圧源ＶＳＥＴに達した時点で、入力レベル検出回路１１は出力電圧が所定電圧値に達しことを検出する。出力端子ＶＳから出力される検出信号ＶＳがハイレベルに反転することにより、制御回路１２をセットして制御端子ＶＣからハイレベルの制御信号ＶＣを出力する。この制御信号ＶＣを受けて定電流回路１３は、バイアス電流ＩＢ１、ＩＢ２を第１バイアス電流から第２バイアス電流に増加する。これらのバイアス電流ＩＢ１、ＩＢ２は、トランジスタＱ１０１、Ｑ１０２を介して、抵抗素子Ｒ１０１、Ｒ１０２の電圧降下を略０．７Ｖとなる程度に抵抗素子Ｒ１０１、Ｒ１０２に流れながら、それ以上の電流については、ダイオードＤ１０１、Ｄ１０２に流れることとなる。所定電流値以下の電流入力信号Ｉｉｎでは、抵抗素子Ｒ１０１に流れることによる抵抗素子Ｒ１０１の電圧降下を変換電圧ＶＭとして、電流入力信号Ｉｉｎに対して比例関係の変換特性を維持しながら、所定電流値以上の電流入力信号Ｉｉｎでは、ダイオードＤ１０１に流れることによるダイオードＤ１０１の順方向電圧降下を変換電圧ＶＭとして、電流入力信号Ｉｉｎに対して圧縮された変換特性とすることができる。
【００５９】
従って、所定電流値を適宜に設定することにより、広い電流入力信号Ｉｉｎに対して出力電圧を所定の差電圧に維持しておくことができ、差動増幅回路ＡＭＰ１０１の入力ダイナミックレンジを、小電流域の電流入力信号Ｉｉｎと大電流域の電流入力信号Ｉｉｎとの間で変更する必要はない。
【００６０】
図３に示す第２実施形態の具体例における電流電圧変換装置２Ａでは、バイアス電流制御部１０Ａにおいて、入力レベル検出回路１１は、比較器１１Ａにより構成されている。比較器１１Ａの差動入力端子には、ボトムホールド回路１４Ａにより変換電圧端子ＶＭの変換電圧ＶＭにおけるボトム電圧ＶＭ＿Ｈがホールドされて反転入力端子に、基準電圧端子ＶＰの基準電圧ＶＰに対して負のオフセット電圧ＶＳＥＴを付加したオフセット電圧源ＶＳＥＴの低電圧側端子が非反転入力端子に接続されている。比較器１１Ａの出力端子ＶＳからはハイレベルの論理信号ＶＳが出力されて制御回路１２Ａに入力される。この信号ＶＳを受けて制御回路１２Ａはハイレベルの論理信号ＶＣを出力端子ＶＣから出力する。一方、制御回路１２Ａには、リセット信号ＶＯＦＦが入力されており、この信号ＶＯＦＦの入力により制御信号ＶＣをローレベルにリセットする。ここで、リセット信号ＶＯＦＦは、リセット信号発生回路２２から出力されている。変換電圧端子ＶＭと基準電圧端子ＶＰとの差電圧である出力電圧は、差動増幅回路ＡＭＰ１０１にて差動増幅された差動出力信号を２値化回路２１により論理信号ＲＸに変換する。リセット信号発生回路２２は、論理信号ＲＸの入力を受けてリセット信号ＶＯＦＦを出力する回路である。定電流回路１３Ａは、バイアス電流ＩＢ１、ＩＢ２として第１バイアス電流Ｉ１、Ｉ２を供給するＮＭＯＳトランジスタＭ１０１、Ｍ１０２で構成される電流源に加え、制御回路１２Ａからの出力端子ＶＣがゲート端子に接続されるＮＭＯＳトランジスタＭ１、Ｍ２と、ＮＭＯＳトランジスタＭ１、Ｍ２により導通される電流経路におけるバイアス電流値ＩＳ１、ＩＳ２を決定するための抵抗素子Ｒ１、Ｒ２とにより構成されている。第１バイアス電流Ｉ１、Ｉ２は流れつづけているので、第１バイアス電流Ｉ１、Ｉ２に電流値ＩＳ１、ＩＳ２を加算した電流値が、第２バイアス電流となる。尚、ＮＭＯＳトランジスタＭ１０１、Ｍ１０２のゲート端子は、図示しない制御電圧によりバイアスされることにより第１バイアス電流Ｉ１、Ｉ２の定電流特性を維持している。カレントミラー回路などが代表的な回路例である。
【００６１】
出力電圧がオフセット電圧源ＶＳＥＴに達した時点で、比較器１１Ａの反転端子に入力されている変換電圧ＶＭのボトム電圧ＶＭ＿Ｈが、非反転端子に入力されているオフセット電圧ＶＳＥＴを付加した基準電圧ＶＰを越えて下がり、比較器１１Ａの出力信号ＶＳはハイレベルに反転する。ハイレベルの出力信号ＶＳが入力されている制御回路１２Ａは、ハイレベルの制御信号ＶＣを出力する。制御信号ＶＣは、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート端子に入力されているので、ＮＭＯＳトランジスタＭ１、Ｍ２が導通して、抵抗素子Ｒ１、Ｒ２を通る電流経路が追加接続される。ここで、抵抗素子Ｒ１、Ｒ２における高電圧側の端子は、トランジスタＱ１０１、Ｑ１０２のベース・エミッタ接合を介してバイアス電圧源ＶＢＩＡＳに接続されているので、バイアス電圧ＶＢＩＡＳからベース・エミッタ間の順方向電圧（略０．７Ｖ）を減じた電圧値が印加される。これにより、追加された電流経路に流れる電流値ＩＳ１、ＩＳ２が決定される。第１バイアス電流Ｉ１、Ｉ２は流れつづけているので、バイアス電圧源ＶＢＩＡＳの電圧値、抵抗素子Ｒ１、Ｒ２の抵抗値を適宜に定めて電流値ＩＳ１、ＩＳ２を決定することにより、電流値ＩＳ１、ＩＳ２と第１バイアス電流Ｉ１、Ｉ２との和として第２バイアス電流が決定される。一方、第２バイアス電流から第１バイアス電流への復帰は、制御回路１２Ａへのリセット信号ＶＯＦＦの入力により行われる。リセット信号ＶＯＦＦの入力により、制御信号ＶＣがローレベルに反転するので、ＮＭＯＳトランジスタＭ１、Ｍ２が非導通となり追加の電流経路が遮断される。これにより、第１バイアス電流Ｉ１、Ｉ２の電流経路のみが残される。リセット信号ＶＯＦＦは、リセット信号発生回路２２により生成されるが、これは後述するように、２値化された出力信号ＲＸを検出しておき、所定時間の間に信号ＲＸが出力されないことにより行うことができる。所定時間の間に２値化信号ＲＸが出力されない場合に、一連の電流入力信号Ｉｉｎの受信が終了したものとしてバイアス電流ＩＢ１、ＩＢ２のバイアス状態を元の状態に戻す。
【００６２】
図４に従来技術との比較において第１及び第２実施形態の簡単な動作波形を示している。電流入力信号Ｉｉｎについては、電流強度は大小さまざまである。図４においては、第１の電流入力信号Ｉｉｎの電流パルスに対して、第２乃至第４の電流パルスの強度が大きな場合を示している。第１及び第２従来技術においては、大電流の電流パルスが入力された場合に、変換電圧端子ＶＭにおける変換電圧ＶＭは、基準電圧ＶＰから、ダイオードＤ１０１の順方向電圧ＶＢＥ（略、０．７Ｖ）分の電圧降下した電圧でクランプされる。従って、変換電圧ＶＭと基準電圧ＶＰとの差電圧である出力電圧は、第１の電流パルスにおける場合に比して、第２乃至第４の電流パルスにおける場合に大きな値となってしまう。
【００６３】
これに対して、第１及び第２実施形態においては、大きな電流パルスである第２の電流パルスが入力されて変換電圧ＶＭが大きく低下して、このボトム電圧がボトムホールド回路１４、１４Ａの出力電圧ＶＭ＿Ｈとして入力レベル検出回路１１あるいは比較器１１Ａに入力される。この時のボトム電圧ＶＭ＿Ｈは、基準電圧ＶＰに対して負のオフセット電圧ＶＳＥＴを付加された電圧より低電圧に低下するので、入力レベル検出回路１１による検出、あるいは比較器１１Ａの出力反転動作により、変換電圧ＶＭの電圧値が、オフセット電圧ＶＳＥＴとして設定されている所定電圧を越えて低下したことを検出し、出力信号ＶＳをハイレベルに反転する。これにより、制御回路１２Ａからの制御信号ＶＣもハイレベルとなり、バイアス電流ＩＢ１、ＩＢ２を第１バイアス電流Ｉ１、Ｉ２から第２バイアス電流Ｉ１＋ＩＳ１、Ｉ２＋ＩＳ２に増加する。
【００６４】
第２バイアス電流Ｉ１＋ＩＳ１、Ｉ２＋ＩＳ２が流れると、この電流のうち、追加された電流ＩＳ１、ＩＳ２による電圧降下ＶＳＨＦＴが、変換電圧ＶＭと基準電圧ＶＰとに共通に印加される。これに伴い、入力レベル検出回路１１あるいは比較器１１Ａの反転入力であるボトムホールド電圧ＶＭ＿Ｈと、非反転入力であるオフセット電圧ＶＳＥＴ付きの基準電圧ＶＰとについても、電圧降下ＶＳＨＦＴが印加される。従って、変換電圧ＶＭ、基準電圧ＶＰ、ボトムホールド電圧ＶＭ＿Ｈ、及びオフセット電圧ＶＳＥＴ付きの基準電圧ＶＰは共に、電圧降下ＶＳＨＦＴ分の平行移動を受けて低電圧側にシフトして動作を継続する。ここで、先行して電圧降下したボトムホールド電圧ＶＭ＿Ｈは、その後の基準電圧ＶＰの平行移動による電圧降下によりオフセット電圧ＶＳＥＴが印加された基準電圧ＶＰとの電位関係が再逆転することとなる。この電圧再逆転により、入力レベル検出回路１１あるいは比較器１１Ａの出力電圧ＶＳはローレベルに反転する。しかしながら、この場合でも、制御回路１２、１２Ａがラッチ部を備えていれば、制御信号ＶＣはハイレベルを維持しつづけて、バイアス電流ＩＢ１、ＩＢ２として第２バイアス電流を流しつづけることとなる。
【００６５】
各電流パルスが終了すると、変換電圧ＶＭにおける電圧降下はなくなり基準電圧ＶＰの電圧レベルに戻るが、この時の基準電圧ＶＰは、第２バイアス電流が流れることにより生成される電圧降下に基づくものである。一方、変換電圧ＶＭのボトムホールド回路ＶＭ＿Ｈは、変換電圧ＶＭの電圧上昇には直ちに追従することはできず、ボトムホールド回路１４、１４Ａや、入力レベル検出回路１１あるいは比較器１１Ａの反転入力端子における回路構成に基づき徐々に基準電圧ＶＰに戻っていく。このような状態は、後続の電流パルスが入力されることにより、変換電圧ＶＭが再度電圧降下をして解消される（第２の電流パルスの終了から第３の電流パルスの開始、及び第３の電流パルスの終了から第４の電流パルスの開始の場合）。これに対して、一連の電流パルス入力が完了した第４の電流パルスの終了後においては、変換電圧ＶＭが基準電圧ＶＰに戻った後からボトムホールド電圧ＶＭ＿Ｈは電圧値の上昇を始めるが、後述のリセット信号発生回路２２により、電流パルスの終了後の所定時間経過後に発生されるリセット信号ＶＯＦＦが制御回路１２、１２Ａをリセットして制御信号ＶＣをローレベルに戻す。これにより、ＮＭＯＳトランジスタＭ１、Ｍ２はオフし追加の電流経路は遮断され、バイアス電流ＩＢ１、ＩＢ２は第１バイアス電流Ｉ１、Ｉ２に戻る。従って、変換電圧ＶＭ，基準電圧ＶＰ等も初期の電圧に戻り次の電流パルスの入力待ち状態に移行する。尚、このとき、図示しない制御回路にリセット信号ＶＯＦＦ等を入力することより、ボトムホールド回路１４、１４Ａの出力端子を、変換電圧端子ＶＭにショートするように設定してやれば、ボトムホールド電圧ＶＭ＿Ｈの残存電圧も一気に解消されて好都合である。
【００６６】
図５に示す第３実施形態の電流電圧変換装置３では、第２実施形態における入力レベル検出回路１１へのオフセット電圧ＶＳＥＴ付き基準電圧ＶＰの入力に代えて、基準電圧ＶＰとは異なる所定の固定電圧ＶＢからの所定電圧ＶＳＥＴの電圧降下電圧を入力している。バイアス電流ＩＢ１、ＩＢ２の電流値を第１バイアス電流から第２バイアス電流に切り替えるポイントは、第１バイアス電流状態において、所定の電流入力信号Ｉｉｎにより変換電圧ＶＭが所定の電圧降下を生ずるポイントであるので、入力レベル検出回路３１における比較電圧としては、第２バイアス電流により電圧値が変化する基準電圧ＶＰに基づく必要がなく、固定電圧ＶＢからの所定電圧ＶＳＥＴの電圧降下として設定した構成である。ここで、第２従来技術、第1及び第２実施形態と同様の構成については同様の符号を付しておりここでの説明は省略する。また、入力レベル検出回路３１、制御回路３２、定電流回路３３、及びボトムホールド回路３４についても、第１実施形態における同様の機能回路ブロックである入力レベル検出回路１１、制御回路１２、定電流回路１３、及びボトムホールド回路１４と同様であるので、ここでの説明は省略する。
【００６７】
図６に示す第３実施形態の具体例における電流電圧変換装置３Ａでは、バイアス電流制御部３０Ａにおいて、比較器３１Ａ、制御回路３２Ａ、定電流回路３３Ａ、及びボトムホールド回路３４Ａを備えており、第２実施形態の具体例におけるバイアス電流制御部１０Ａと同様である。バイアス電流制御部３０Ａでは、比較器３１Ａの反転入力端子に、オフセット電圧ＶＳＥＴ付きの基準電圧ＶＰが入力されていることに代えて、所定の固定電圧ＶＢからの所定電圧ＶＳＥＴの電圧降下電圧を入力している点が異なっている。第１バイアス電流時の基準電圧ＶＰからのオフセット電圧ＶＳＥＴの電圧降下に代えて、固定電圧ＶＢからの所定電圧ＶＳＥＴの電圧降下が等しくなるように条件つけることは容易であり、第２実施形態の具体例における電流電圧変換装置２Ａの場合と同様の電流入力信号Ｉｉｎにおいて、バイアス電流ＩＢ１、ＩＢ２の切り換えを行うことができる。ここで、第２実施形態の具体例と同様の構成については同様の符号を付しておりここでの説明は省略する。また、入力レベル検出回路３１Ａ、制御回路３２Ａ、定電流回路３３Ａ、及びボトムホールド回路３４Ａについても、第２実施形態の具体例における同様の機能回路ブロックである入力レベル検出回路１１Ａ、制御回路１２Ａ、定電流回路１３Ａ、及びボトムホールド回路１４Ａと同様であるので、ここでの説明は省略する。尚、第３実施形態の具体例３Ａでは、入力オフセット電流キャンセル回路３５として、増幅回路ＡＭＰ１を備え、抵抗素子ＲＭを介して変換電圧端子ＶＭと反転入力端子と接続し、抵抗素子ＲＰを介して基準電圧端子ＶＰと非反転入力端子と接続して、更に、両入力端子間を容量素子Ｃ１で接続した構成を備えており、増幅回路ＡＭＰ１の出力端子を電流入力信号Ｉｉｎに接続している。変換電圧端子ＶＭと基準電圧端子ＶＰとの間の直流的なオフセットを検出して、電流入力信号Ｉｉｎが入力されている端子にオフセットキャンセル用の電流をフィードバックする構成であるが、このような構成を有している場合においても、本発明は、同様の作用・効果を有するものである。
【００６８】
図７に示す第３実施形態の具体例３Ａにおける動作波形においては、図４に示す第２実施形態の具体例２Ａにおける動作波形と同様の動作波形を示している。第３実施形態の具体例３Ａでは、比較器３１Ａの非反転入力端子に、固定電圧ＶＢから所定電圧ＶＳＥＴの電圧降下をした電圧が入力されている。この電圧は固定である。図７の場合、バイアス電流ＩＢ１、ＩＢ２が第２バイアス電流に切り替わり基準電圧ＶＰが電圧降下ＶＳＨＦＴした後は、変換電圧ＶＭのボトムホールド電圧ＶＭ＿Ｈが、比較器３１Ａの非反転入力端子への電圧を下回るように設定されているため、比較器３１Ａからの出力電圧ＶＳはハイレベルを維持している。
【００６９】
一連の電流パルスが終了した後は、第２実施形態の具体例２Ａの場合と同様に、リセット信号ＶＯＦＦを待って制御回路３２Ａがリセットされて制御信号ＶＣをローレベルとしてバイアス電流ＩＢ１、ＩＢ２の電流値を第１バイアス電流Ｉ１、Ｉ２に戻すが、この動作については第２実施形態の具体例２Ａと同様である。更に、比較器３１Ａの出力電圧ＶＳは、バイアス電流ＩＢ１、ＩＢ２が第１バイアス電流に戻った後に、変換電圧端子ＶＭにおける基準電圧ＶＰレベルが上昇することにより、ローレベルに反転する。尚、図７では説明していないが、リセット信号ＶＯＦＦを使用しなくても、電流パルスの終了後にボトムホールド電圧ＶＭ＿Ｈの電圧レベルが、変換電圧ＶＭの電圧レベルである、第２バイアス電流の基準電圧ＶＰレベルに戻る過程で、固定電圧ＶＢからの所定電圧ＶＳＥＴを減じた電圧値を交差するように設定しておけば、電圧値が交差した時点で、比較器３１Ａの入力電圧関係が逆転して出力電圧ＶＳがローレベルに反転する。ボトムホールド電圧ＶＭ＿Ｈの電圧レベルの上昇スピードは、ボトムホールド回路３４Ａや、比較器３１Ａの入力端子の回路構成に依存するが、この上昇スピードと、固定電圧ＶＢ及び所定電圧ＶＳＥＴの電圧値とを適宜に設定すれば、後述するリセット信号発生回路２２が不要となり、制御回路３２Ａにおけるラッチ部（不図示）の構成も不要となる。
【００７０】
図８に示す第４実施形態の電流電圧変換装置４では、第３実施形態における入力レベル検出回路３１のボトムホールド回路３４への変換電圧ＶＭの入力に代えて、変換電圧ＶＭと基準電圧ＶＰとを差動入力信号として差動増幅回路ＡＭＰ１０１で差動増幅した際の差動出力信号ＶＯＭ、ＶＯＰのうち、反転出力信号ＶＯＭを入力信号としている。固定電圧ＶＢと所定電圧ＶＳＥＴとを適宜に設定することにより、固定電圧ＶＢからの所定電圧ＶＳＥＴの電圧降下と、ボトムホールド回路４４から出力されるボトムホールド電圧ＶＯＭ＿Ｈとが入力レベル検出回路４１に入力、比較されることにより、バイアス電流ＩＢ１、ＩＢ２の電流値を第１バイアス電流から第２バイアス電流に切り替えるポイントを設定している。ここで、第２従来技術、第1乃至第３実施形態と同様の構成については同様の符号を付しておりここでの説明は省略する。また、入力レベル検出回路４１、制御回路４２、定電流回路４３、及びボトムホールド回路４４についても、第３実施形態における同様の機能回路ブロックである入力レベル検出回路３１、制御回路３２、定電流回路３３、及びボトムホールド回路３４と同様であるので、ここでの説明は省略する。
【００７１】
図９に示す第４実施形態４における動作波形においては、図４あるいは図７に示す動作波形と基本的に同様の動作波形を示している。第４実施形態４では、図７に示す第３実施形態の具体例３Ａの場合とは異なり、入力レベル検出回路４１には、差動増幅回路ＡＭＰ１０１の反転出力信号ＶＯＭに対するボトムホールド電圧ＶＯＭ＿Ｈが入力されている。固定電圧ＶＢと所定電圧ＶＳＥＴを適宜に設定しておけば、大きな電流値を有する電流入力信号Ｉｉｎが入力されると（第２の電流パルス）、入力レベル検出回路４１において、ボトムホールド電圧ＶＯＭ＿Ｈが固定電圧ＶＢから所定電圧ＶＳＥＴが降下した電圧を下回り、バイアス電流ＩＢ１、ＩＢ２の切り換えを行うべき変換電圧ＶＭの電圧レベルに達したことが検出される。出力電圧ＶＳがハイレベルに反転することにより制御回路４２からハイレベルの制御信号ＶＣが出力される動作については、図４あるいは図７と同様である。図９では、バイアス電流ＩＢ１、ＩＢ２が第２バイアス電流に切り換った後の変換電圧ＶＭと基準電圧ＶＰとの差電圧が、切り替わる前の第１バイアス電流における差電圧に対して圧縮されるように設定されているため、差動増幅回路ＡＭＰ１０１の出力信号である反転出力信号ＶＯＭの電圧降下は、第２バイアス電流に切り替わった状態において、高く設定されている。その結果、ボトム電圧ＶＯＭ＿Ｈは、徐々に上昇し、やがて固定電圧ＶＢから所定電圧ＶＳＥＴが降下した電圧を越えて動作を継続するようになる。両電圧が交差した時点で、入力レベル検出回路４１の出力電圧ＶＳは、再反転してローレベルを出力する。この場合にも、制御回路４２がラッチ部（不図示）を有していれば、制御信号ＶＣは、ハイレベルを維持することができ、第２バイアス電流が印加される状態を継続することができる。
【００７２】
一連の電流パルスが終了した後は、図４に示す第２実施形態の場合と同様に、あるいは図７に示す第３実施形態の場合に示されているように、リセット信号ＶＯＦＦを待って制御回路４２Ａがリセットされて制御信号ＶＣをローレベルとしてバイアス電流ＩＢ１、ＩＢ２の電流値を第１バイアス電流Ｉ１、Ｉ２に戻す。
【００７３】
ここで、図１０にリセット信号発生回路２２の具体例を示す。電流電圧変換装置の出力信号として論理信号ＲＸはＰＭＯＳトランジスタＭＤ１のゲート端子に接続されており、ＰＭＯＳトランジスタＭＤ１のソース端子は電源減圧ＶＣＣに接続され、ドレイン端子は定電流源ＩＤＬを介し、更に並列に容量素子ＣＤ１を介して接地電圧ＧＮＤに接続されている。また、ドレイン端子は、インバータゲートＩＮＶ１に入力されており、インバータゲートＩＮＶ１の出力端子がリセット信号発生回路２２の出力端子ＶＯＦＦとなっている。ここで、ＰＭＯＳトランジスタＭＤ１のドレイン端子は、論理信号ＲＸに対して論理を反転したピークホールド端子ＲＸ＿Ｈを構成している。
【００７４】
上記の構成を有するリセット信号発生回路２２の動作を、図１１の動作波形に基づき説明する。論理信号ＲＸがローレベルに反転すると、ＰＭＯＳトランジスタＭＤ１がオンし、ピークホールド端子ＲＸ＿Ｈがハイレベルとなり、容量素子ＣＤ１を電源電圧ＶＣＣに充電する。論理信号ＲＸがハイレベルに反転すると、ＰＭＯＳトランジスタＭＤ１はオフする。容量素子ＣＤ１への電荷供給経路が遮断されるので、容量素子ＣＤ１の電荷は、定電流源ＩＤＬにより放電され、ピークホールド端子ＲＸ＿Ｈの電圧は、所定の傾きを有して電圧降下を行う。この状態で、論理信号ＲＸがローレベルとなれば、ＰＭＯＳトランジスタＭＤ１がオンするので、ピークホールド端子ＲＸ＿Ｈは再度電源電圧ＶＣＣの電圧レベルまで充電される。こうして、論理信号ＲＸが所定の時間間隔で継続している期間は、ピークホールド端子ＲＸ＿Ｈの電圧は、電源電圧ＶＣＣの電圧レベルをピーク電圧として所定電圧以上の電圧に維持されている。この電圧をインバータゲートＩＮＶＤ１の閾値電圧以上に設定しておけば、リセット信号ＶＯＦＦはローレベルに維持され、リセット信号ＶＯＦＦは出力されない。一連の電流パルスの入力が終了し、論理信号ＲＸがローレベルのパルス信号を出力しなくなると、ピークホールド端子ＲＸ＿Ｈの電圧は、定電流源ＩＤＬにより時間と共に、一定の傾きで低下していく。そして、所定時間ｔｄの経過時にインバータゲートＩＮＶＤ１の閾値を下回り、インバータゲートＩＮＶＤ１の出力信号ＶＯＦＦが反転して、ハイレベルのリセット信号ＶＯＦＦが出力される。
【００７５】
また、ボトムホールド回路１４、１４Ａ、３４、３４Ａ、４４の具体例を図１２に示す。入力信号ＶＩＮは、コレクタ端子が接地電圧ＧＮＤに接続されているＰＮＰトランジスタＱＤ１のベース端子に接続されている。トランジスタＱＤ１のエミッタ端子は、接地電圧ＧＮＤに接続されている容量素子ＣＤ２に接続されると共に、電源電圧ＶＣＣに接続されている定電流源ＩＤＨからの電流が供給されている。更に、バッファ回路ＢＵＦの入力端子に入力されている。バッファ回路ＢＵＦの出力端子からボトムホールド信号ＶＩＮ＿Ｈが出力されている。
【００７６】
ボトムホールド回路１４、１４Ａ、３４、３４Ａ、４４では、定電流源ＩＤＨの電流が、トランジスタＱＤ１のエミッタ端子に接続されている容量素子ＣＤ２を、入力されている入力信号ＶＩＮに対してベース・エミッタ間の順方向電圧分だけ高い電圧値まで充電する。次に、入力信号ＶＩＮの電圧レベルが低下すると、トランジスタＱＤ１が導通して容量素子ＣＤ２の電荷を放電するが、ＰＮＰトランジスタＱＤ１の特性により、容量素子の端子電圧は、入力信号電圧ＶＩＮにベース・エミッタ電圧を加算した電圧値以下に放電されることはない。再度、入力信号ＶＩＮの電圧レベルが上昇すれば、容量素子ＣＤ２の端子電圧は、定電流源ＩＤＨから出力される電流により容量素子ＣＤ２を充電することにより一定の傾きで、入力信号電圧ＶＩＮにベース・エミッタ間の順方向電圧が加算された電圧値に至るまで充電される。この電圧値をバッファ回路によりバッファリングした信号として出力端子ＶＩＮ＿Ｈには、ボトムホールドされた信号が得られる。
【００７７】
以上、詳細に説明したように、本発明を具体化した第１実施形態によれば、広い電流範囲の電流入力信号Ｉｉｎに渡って適した電流電圧変換特性の切り換えを、第１電流電圧変換部であるダイオードＤ１０１と第２電流電圧変換部であるダイオードＤ１０２の各々に入力される基準電流であるバイアス電流ＩＢ１、ＩＢ２を第１バイアス電流と第２バイアス電流との間で切り替えることで実現することができる。電流入力信号Ｉｉｎとして微小電流が入力される場合には、バイアス電流ＩＢ１、ＩＢ２として入力されている第１バイアス電流が小さく設定されて、電流電圧変換を行うダイオードＤ１０１、Ｄ１０２のダイオード特性において、小電流の変化割合に対しても電圧の変化割合が小さくならない領域となるので、電流入力信号Ｉｉｎが第１バイアス電流の中に埋もれることもなく、周辺ノイズの影響を受けずに有意な出力電圧を得ることができる。また、所定電流値以下の小さな電流入力信号Ｉｉｎに対して電流電圧変換特性の変換割合を大きくしながら、所定電流値以上の大きな電流入力信号Ｉｉｎに対して電流電圧変換特性の変換割合を小さくすることにより、広い入力電流範囲において出力電圧の範囲を狭く圧縮することができ、次段の回路構成である差動増幅回路ＡＭＰ１０１等に合わせた出力電圧範囲に設定することができる。
【００７８】
ここで、電流電圧変換特性が圧縮される前の状態において、基準電圧ＶＰに対する変換電圧ＶＭの差電圧である出力電圧と電流入力信号Ｉｉｎとの間には所定の変換特性があるので、電流入力信号Ｉｉｎが所定電流値に達したか否かは出力電圧値が所定電圧値に達したことを検出する検出部である入力レベル検出回路１１を備えることにより検出することができる。また、入力レベル検出回路１１は、所定電圧値をオフセット電圧ＶＳＥＴとしている。
【００７９】
また、第２乃至第４実施形態によれば、所定電流値以下の入力電流領域では、第１バイアス電流は抵抗素子Ｒ１、Ｒ２に流れて基準電圧ＶＰを設定すると共に、電流入力信号Ｉｉｎも主に抵抗素子Ｒ１、Ｒ２に流れるので、電流入力信号Ｉｉｎに対して一定の傾きを有する比例関係の電流電圧変換特性を有した出力電圧が得られる。電流入力信号Ｉｉｎに対する出力電圧の特性が比例関係の特性であり比較的大きな変換割合を有しているため、微小な電流入力信号Ｉｉｎに対しても出力電圧を検出することができる。また、所定電流値以上の入力電流領域では、第２バイアス電流は非線形素子であるダイオードＤ１０１、Ｄ１０２に流れて基準電圧ＶＰを設定すると共に、電流入力信号Ｉｉｎも主にダイオードＤ１０１、Ｄ１０２に流れるので、電流入力信号Ｉｉｎに対して上に凸の単調増加な電流電圧変換特性を有した出力電圧が得られる。ダイオードＤ１０１、Ｄ１０２をバイアスするために充分大きなバイアス電流ＩＢ１、ＩＢ２として第２バイアス電流を設定しておけば、大きな電流入力信号Ｉｉｎの過渡応答に対してもダイオードＤ１０１、Ｄ１０２は高速応答性を維持することができ、出力電圧の高速応答性を維持することができる。更に、所定電流値以下の電流入力信号Ｉｉｎに対して比例関係を有する電流電圧変換特性としながら、所定電流値以上の電流入力信号Ｉｉｎに対して圧縮された電流電圧変換特性としているので、広い電流入力信号Ｉｉｎに対して出力電圧範囲を狭い電圧範囲に設定することができ、次段の回路構成である差動増幅回路ＡＭＰ１０１等に合わせた出力電圧範囲に設定することができる。
【００８０】
また、電流電圧変換特性が圧縮される前の状態において、基準電圧ＶＰに対する変換電圧ＶＭの差電圧である出力電圧と電流入力信号Ｉｉｎとの間には所定の変換特性があるので、電流入力信号Ｉｉｎが所定電流値に達したか否かは出力電圧値が所定電圧値に達したことを検出する検出部である入力レベル検出回路１１、３１、４１、あるいは比較器１１Ａ、３１Ａを備えることにより検出することができる。
【００８１】
また、第１乃至第４実施形態において、制御部１２、１２Ａ、３２、３２Ａ、４２にラッチ部を備えることにより、検出部である入力レベル検出回路１１、３１、４１、あるいは比較器１１Ａ、３１Ａからの出力信号ＶＳに基づき状態をセットすると共に、電流入力信号Ｉｉｎが停止して所定時間が経過した場合に、電流入力信号Ｉｉｎの状態が解除されたとしてラッチ部をリセットしてバイアス電流ＩＢ１、ＩＢ２を第１バイアス電流に戻すことができる。一連の電流入力信号Ｉｉｎの入力動作ごとに入力電流強度に合わせた電流電圧変換特性を設定することができる。但し、第３実施形態については、入力レベル検出回路３１、あるいは比較器３１Ａからの出力信号ＶＳが、電流入力信号Ｉｉｎの有無の状態を検出することができるので、制御部３２においてラッチ部を備える必要はない。
【００８２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、非線形素子として接合型のダイオードＤ１０１、Ｄ１０２を使用する場合について説明したが、これに限定されるものではなく、ＭＯＳトランジスタで構成されるダイオード素子であってもよい。接合型のダイオード素子を使用すれば電流電圧変換特性として対数圧縮された特性とすることができ、ＭＯＳトランジスタで構成されるダイオード素子を使用すれば電流電圧変換特性として平方根圧縮された特性とすることができる。
【００８３】
更に、ダイオードＤ１０１，Ｄ１０２に代えて、ベース接地構成のバイポーラトランジスタにおけるベース・エミッタ間特性を使用すれば、接合型ダイオード素子における対数圧縮と同様な電流電圧変換特性とすることができる。また、ゲート接地構成のＭＯＳトランジスタにおけるゲート・ソース特性を使用すれば、ＭＯＳトランジスタで構成されるダイオード素子における平方根圧縮と同様な電流電圧変換特性とすることができる。
【００８４】
また、抵抗素子Ｒ１、Ｒ２とダイオードＤ１０１，Ｄ１０２とを並列に接続して使用する場合に、両素子を共通の電圧源に接続する場合について説明したが、これに限定されるものではなく、抵抗素子による電圧降下の基準となる電圧源と、ダイオード素子等の非線形素子による電圧降下の基準となる電圧源とを異なる電圧源としても良い。抵抗素子あるいは非線形素子は、第１、第２バイアス電流、及び電流入力信号Ｉｉｎを流して電圧降下をさせることにより基準電圧ＶＰ及び変換電圧ＶＭを出力するために基準となる電圧源に接続されているが、これらの電圧源を抵抗素子と非線形素子とで異なる電圧源とすることにより、第１バイアス電流が流れる抵抗素子と、第２バイアス電流が流れる非線形素子との間で電圧降下量が異なる場合でも、切り替えた前後における基準電圧ＶＰの電圧値を略同一にすることができ、差動増幅回路ＡＭＰ１０１等の次段の回路構成における入力仕様にとって好都合とすることができる。
【００８５】
また、定電流源１３Ａ、３３Ａに示した構成では、第１バイアス電流と第２バイアス電流との切り換えを、制御回路１２Ａ、３２Ａからの制御信号ＶＣがデジタル信号であるとして説明したが、これに限定されるものではなく、制御信号ＶＣとしてアナログ信号を出力して第１、第２バイアス電流の設定をすることもできる。例えば、制御信号ＶＣとしてデジタル信号を出力すれば、定電流源における第１、第２バイアス電流の設定をスイッチング素子等により切替制御することができ、アナログ信号を出力すれば、定電流源における電流の設定をバイアス制御することができる。
【００８６】
また、第４実施形態の電流電圧変換装置４では、差動増幅回路ＡＭＰ１０１の差動出力信号ＶＯＭを、バイアス電流制御部４０のボトムホールド回路４４に入力している場合について説明したが、これに限定されるものではなく、差動出力信号ＶＯＭとの間に相関を有する差動信号を入力することも可能である。ここで、差動出力信号ＶＯＭとの間に相関を有する差動信号とは、差動増幅回路から差動出力信号を出力する出力段の前段信号や、差動出力信号が入力される後段回路において生成される差動信号であって、差動出力信号との間に特定の関係を有する信号である。
【００８７】
（付記１） 入力電流に応じて出力される変換電圧と、基準電圧との差電圧を入力電流に対する出力電圧とする電流電圧変換装置において、
基準電流により前記基準電圧を出力する第１電流電圧変換部と、
前記第１電流電圧変換部と同じ電流電圧変換特性を有し、前記入力電流により前記変換電圧を出力する第２電流電圧変換部とを備え、
前記入力電流が所定電流値以上である場合に、前記第１及び第２電流電圧変換部における前記電流電圧変換特性を共に変化させ、前記入力電流に対する前記出力電圧の変換割合を圧縮することを特徴とする電流電圧変換装置。
（付記２） 前記入力電流が所定電流値以下である場合に、
前記第１電流電圧変換部に、前記基準電流として第１バイアス電流を入力して前記基準電圧を出力すると共に、
前記第２電流電圧変換部に前記第１バイアス電流に加えて前記入力電流を入力して前記変換電圧を出力し、
前記入力電流が所定電流値以上である場合に、
前記第１電流電圧変換部に、前記基準電流として前記第１バイアス電流より電流値の大きい第２バイアス電流を入力して前記基準電圧を出力すると共に、
前記第２電流電圧変換部に前記第２バイアス電流に加えて前記入力電流を入力して前記変換電圧を出力することを特徴とする付記１に記載の電流電圧変換装置。
（付記３） 前記第１及び第２電流電圧変換部は、
導通電流に対する端子間電圧の特性が上に凸の単調増加特性である非線形素子を含み、
前記第２バイアス電流以上の電流における前記電流電圧変換特性が、前記非線形素子に基づいて上に凸の単調増加特性となることを特徴とする付記２に記載の電流電圧変換装置。
（付記４） 前記非線形素子は、ダイオード素子を含むことを特徴とする付記３に記載の電流電圧変換装置。
（付記５） 前記ダイオード素子は、接合型のダイオード素子であることを特徴とする付記４に記載の電流電圧変換装置。
（付記６） 前記ダイオード素子は、ＭＯＳトランジスタで構成されるダイオード素子であることを特徴とする付記４に記載の電流電圧変換装置。
（付記７） 前記非線形素子は、コレクタ端子とエミッタ端子との間に前記導通電流を流し、ベース端子とエミッタ端子との間の電圧を前記端子間電圧とするベース接地構成のバイポーラトランジスタを含むことを特徴とする付記３に記載の電流電圧変換装置。
（付記８） 前記非線形素子は、ドレイン端子とソース端子との間に前記導通電流を流し、ゲート端子とソース端子との間の電圧を前記端子間電圧とするゲート接地構成のＭＯＳトランジスタを含むことを特徴とする付記３に記載の電流電圧変換装置。
（付記９） 前記第１及び第２電流電圧変換部は、
前記第２バイアス電流時において前記入力電流が主に流れる前記非線形素子と、
前記非線形素子の電流経路と並列に接続され、前記第１バイアス電流時において前記入力電流が主に流れる抵抗素子とを備えることを特徴とする付記３乃至８の少なくとも何れか１項に記載の電流電圧変換装置。
（付記１０） 前記抵抗素子による電圧降下の基準となる電圧源は、前記非線形素子による電圧降下の基準となる電圧源とは異なることを特徴とする付記９に記載の電流電圧変換装置。
（付記１１） 前記基準電圧に対する前記変換電圧の差電圧が所定電圧値以上であることを検出する検出部を備え、
前記検出部による検出結果に基づき、前記第１及び第２電流電圧変換部には、前記第１バイアス電流に代えて前記第２バイアス電流が入力されることを特徴とする付記２に記載の電流電圧変換装置。
（付記１２） 前記基準電圧、及び前記変換電圧を差動入力信号とする差動増幅部を備え、
前記差動増幅部から出力される差動出力信号、あるいは該差動出力信号との間に相関を有する差動信号の差電圧が所定電圧値以上であることを検出する検出部を備え、
前記検出部による検出結果に基づき、前記第１及び第２電流電圧変換部には、前記第１バイアス電流に代えて前記第２バイアス電流が入力されることを特徴とする付記２に記載の電流電圧変換装置。
（付記１３） 前記検出部は、
前記所定電圧値をオフセット電圧とする比較器を含むことを特徴とする付記１１又は１２に記載の電流電圧変換装置。
（付記１４） 前記所定電圧値において前記入力電流が前記所定電流値に一致することを特徴とする付記１１乃至１３の少なくとも何れか１項に記載の電流電圧変換装置。
（付記１５） 前記第１電流電圧変換部に前記第１あるいは第２バイアス電流を供給する第１電流源と、
前記第２電流電圧変換部に前記第１あるいは第２バイアス電流を供給する第２電流源と、
前記検出部による検出結果に基づき、前記第１及び第２電流源が出力すべきバイアス電流を制御する制御信号を出力する制御部とを備えることを特徴とする付記１１乃至１４の少なくとも何れか１項に記載の電流電圧変換装置。
（付記１６） 前記制御部は、
前記検出部による検出結果に基づきセットされ、前記入力電流の停止から所定時間の経過後にリセットされるラッチ部を含むことを特徴とする付記１５に記載の電流電圧変換装置。
（付記１７） 前記制御信号は、デジタル信号であり、
前記第１及び第２電流源が出力すべきバイアス電流を切替制御することを特徴とする付記１５又は１６に記載の電流電圧変換装置。
（付記１８） 前記制御信号は、アナログ信号であり、
前記第１及び第２電流源が出力すべきバイアス電流をバイアス制御することを特徴とする付記１５又は１６に記載の電流電圧変換装置。
【００８８】
【発明の効果】
本発明によれば、光通信等において受光した光信号を受光素子により変換した電流信号を始めとする広い電流レンジを有する電流入力信号の有無を検出するために、電圧出力信号に変換する際、電流強度に関わらず電圧出力信号を確実に出力する電流電圧変換装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 第１実施形態の電流電圧変換装置を示す回路ブロック図である。
【図２】 第２実施形態の電流電圧変換装置を示す回路ブロック図である。
【図３】 第２実施形態の電流電圧変換装置の具体例を示す回路ブロック図である。
【図４】 第１及び第２実施形態の電流電圧変換装置の動作波形図である。
【図５】 第３実施形態の電流電圧変換装置を示す回路ブロック図である。
【図６】 第３実施形態の電流電圧変換装置の具体例を示す回路ブロック図である。
【図７】 第３実施形態の電流電圧変換装置の動作波形図である。
【図８】 第４実施形態の電流電圧変換装置を示す回路ブロック図である。
【図９】 第４実施形態の電流電圧変換装置の動作波形図である。
【図１０】 リセット信号発生回路の具体例を示す回路図である。
【図１１】 リセット信号発生回路の具体例における動作波形図である。
【図１２】 ボトムホールド回路の具体例を示す回路図である。
【図１３】 第１従来技術の電流電圧変換装置を示す回路図である。
【図１４】 第２従来技術の電流電圧変換装置を示す回路図である。
【符号の説明】
１、２、２Ａ、３、３Ａ、４、１００、２００ 電流電圧変換装置
１０、１０Ａ、３０、３０Ａ、４０ バイアス電流制御部
１１、３１、４１ 入力レベル検出回路
１１Ａ、３１Ａ 比較器
１２、１２Ａ、３２、３２Ａ、４２ 制御回路
１３、１３Ａ、３３、３３Ａ、４３ 定電流回路
１４、１４Ａ、３４、３４Ａ、４４ ボトムホールド回路
２１ ２値化回路
２２ リセット信号発生回路
ＡＭＰ１０１ 差動増幅回路
Ｄ１０１、Ｄ１０２ ダイオード
Ｍ１、Ｍ２、Ｍ１０１、Ｍ１０２ 定電流源トランジスタ
ＰＤ フォトダイオード
Ｒ１０１、Ｒ１０２ 抵抗素子
Claims (4)
- 入力電流に応じて出力される変換電圧と、基準電圧との差電圧を入力電流に対する出力電圧とする電流電圧変換装置において、
前記基準電圧を出力する第１電流電圧変換部と、
前記第１電流電圧変換部と同じ電流電圧変換特性を有し、前記変換電圧を出力する第２電流電圧変換部とを備え、
前記第１電流電圧変換部および前記第２電流電圧変換部は、入力される電流が大きくなると、前記入力される電流に対する出力される電圧の割合が小さくなるように電圧を出力する特性を有し、
前記入力電流が所定電流値以下である場合に、前記第１電流電圧変換部は第１バイアス電流に応じて前記基準電圧を出力し、前記第２電流電圧変換部は前記第１バイアス電流と前記入力電流とに応じて前記変換電圧を出力し、および、前記入力電流が所定電流値以上である場合に、前記第１電流電圧変換部は前記第１バイアス電流より大きい第２バイアス電流に応じて前記基準電圧を出力し、前記第２電流電圧変換部は前記第２バイアス電流と前記入力電流とに応じて前記変換電圧を出力して、前記入力電流に対する前記出力電圧の変換割合を圧縮し、
前記基準電圧に対する前記変換電圧の差電圧が所定電圧値以上であることを検出して、前記入力電流が前記所定電流値以上であることを検出する検出部を更に備え、
前記検出部による検出結果に基づき、前記第１及び第２電流電圧変換部には、前記第１バイアス電流に代えて前記第２バイアス電流が入力されることを特徴とする電流電圧変換装置。 - 入力電流に応じて出力される変換電圧と、基準電圧との差電圧を入力電流に対する出力電圧とする電流電圧変換装置において、
前記基準電圧を出力する第１電流電圧変換部と、
前記第１電流電圧変換部と同じ電流電圧変換特性を有し、前記変換電圧を出力する第２電流電圧変換部とを備え、
前記第１電流電圧変換部および前記第２電流電圧変換部は、入力される電流が大きくなると、前記入力される電流に対する出力される電圧の割合が小さくなるように電圧を出力する特性を有し、
前記入力電流が所定電流値以下である場合に、前記第１電流電圧変換部は第１バイアス電流に応じて前記基準電圧を出力し、前記第２電流電圧変換部は前記第１バイアス電流と前記入力電流とに応じて前記変換電圧を出力し、および、前記入力電流が所定電流値以上である場合に、前記第１電流電圧変換部は前記第１バイアス電流より大きい第２バイアス電流に応じて前記基準電圧を出力し、前記第２電流電圧変換部は前記第２バイアス電流と前記入力電流とに応じて前記変換電圧を出力して、前記入力電流に対する前記出力電圧の変換割合を圧縮し、
前記基準電圧、及び前記変換電圧を差動入力信号とする差動増幅部と、
前記差動増幅部から出力される差動出力信号、あるいは該差動出力信号との間に相関を有する差動信号の差電圧が所定電圧値以上であることを検出して、前記入力電流が前記所定電流値以上であることを検出する検出部とを更に備え、
前記検出部による検出結果に基づき、前記第１及び第２電流電圧変換部には、前記第１バイアス電流に代えて前記第２バイアス電流が入力されることを特徴とする電流電圧変換装置。 - 前記第１電流電圧変換部に前記第１あるいは第２バイアス電流を供給する第１電流源と、
前記第２電流電圧変換部に前記第１あるいは第２バイアス電流を供給する第２電流源と、
前記検出部による検出結果に基づき、前記第１及び第２電流源が出力すべきバイアス電流を制御する制御信号を出力する制御部とを備えることを特徴とする請求項１又は２に記載の電流電圧変換装置。 - 前記制御部は、
前記検出部による検出結果に基づきセットされ、前記入力電流の停止から所定時間の経過後にリセットされるラッチ部を含むことを特徴とする請求項３に記載の電流電圧変換装置。
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