KR20090012811A - 빠른 슬루율을 가지는 레일-투-레일 연산 증폭기 및 이를구비하는 디스플레이 구동 집적회로 - Google Patents

빠른 슬루율을 가지는 레일-투-레일 연산 증폭기 및 이를구비하는 디스플레이 구동 집적회로 Download PDF

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Abstract

빠른 슬루율을 가지는 레일-투-레일 연산 증폭기 및 이를 구비하는 디스플레이 구동 집적회로가 개시된다. 본 발명의 레일-투-레일 연산 증폭기는 차동 입력 신호쌍의 전압차에 응답하여, 제1 및 제2 입력 스테이지 전류를 각각 제공하기 위한 제1 및 제2 입력 스테이지 회로; 및 상기 제1 및 제2 입력 스테이지 전류에 기초하여 출력 신호를 생성하는 출력 스테이지 회로를 구비한다. 상기 제1 및 제2 입력 스테이지 회로는 각각 상기 차동 입력 신호쌍의 전압차에 응답하여, 상보적으로 조절되는 제1 및 제2 전류를 발생하는 차동 증폭부; 상기 제1 전류에 기초하여 상기 차동 증폭부의 테일 전류를 형성하는 제1 적응적 가변 전류를 제어하는 제1 적응적 바이어싱 회로; 및 상기 제2 전류에 기초하여 상기 차동 증폭부의 상기 테일 전류를 형성하는 제2 적응적 가변 전류를 제어하는 제2 적응적 바이어싱 회로를 구비한다. 본 발명에 의하면, 제1 및 제2 입력 스테이지 전류가 상기 차동 입력 신호쌍의 전압차에 비례하여 가변됨으로써, 전력소모가 적으면서 슬루율이 향상된다.
Figure P1020070076963
연산 증폭기, 레일-투-레일 증폭기, 클래스 AB, 디스플레이 구동 회로

Description

빠른 슬루율을 가지는 레일-투-레일 연산 증폭기 및 이를 구비하는 디스플레이 구동 집적회로{Rail-to-rail operational amplifier having high slew rate and Display driver IC including the same}
본 발명은 증폭기에 관한 것으로, 보다 상세하게는 빠른 슬루율을 얻을 수 있는 레일-투-레일 연산 증폭기(rail-to-rail operational amplifier) 및 이를 구비하는 디스플레이 구동 집적 회로(display driver IC) 에 관한 것이다.
일반적으로 디스플레이 장치의 패널(Panel)을 구동하기 위한 집적회로(DDI: Display Driver IC, 디스플레이 구동 집적회로 혹은 디스플레이 구동칩이라 함)의 경우 대형화에 따른 부하 커패시턴스(load capacitance)의 증가와 수평 주기(horizontal period)의 감소로 인해 슬루율(slew rate)이 중요한 요소로 대두되고 있다.
연산증폭기에서 슬루율은 연산증폭기의 출력 전압이 단위 시간당(예컨대, us) 최대로 변할 수 있는 변화율로서, 일반적으로 입력 스테이지(input stage)의 전류를 보상 커패시턴스(compensation capacitance)로 나눈 값이다. 따라서 정해진 보상 커패시턴스에서 슬루율을 증가시키기 위해서는 입력 스테이지의 전류를 증가 시켜야 한다. 그러나, 입력 스테이지의 전류의 증가는 정적(static) 전력의 증가를 야기시켜 전력 소모를 증가시킨다.
도 1a는 통상의 2-스테이지 연산증폭기를 모델링한 등가 회로의 회로도이다. 도 1a를 참조하면, 연산증폭기는 입력 스테이지(14)와 출력 스테이지(15)로 구성된다. 이 경우, 최대 슬루율는 IBIAS/Cc가 된다. 여기서, IBIAS 는 입력 스테이지(14)의 바이어스 전류이고, Cc는 출력 스테이지(15)의 밀러 보상(miller compensation)을 위한 보상 커패시터이다. 따라서, 슬루율을 향상시키려면 IBIAS를 늘이거나 Cc값을 줄여야 한다.
도 1b는 종래 기술에 따른 연산 증폭기의 회로도이다.
도 1b에 도시된 연산 증폭기는 한국공개공보 제2005-0030570에 개시되어 있다. 도 1b를 참조하면, 연산 증폭기(10)는 입력 스테이지에 해당하는 차동 증폭기들(11, 12)과 출력 스테이지 회로(13)를 포함한다.
연산 증폭기(10)의 차동증폭기들(11, 12)의 테일 전류, 즉, 입력 스테이지의 바이어스 전류(IBIAS)는 고정적이다.
이와 같이, 입력 스테이지의 바이어스 전류가 가변적이지 않은 경우에, 바이어스 전류(IBIAS)를 키우게 되면 슬루율을 향상시킬 수 있으나 정적 전류가 증가한다. 반면, 정적전류의 증가를 방지하고 슬루율을 향상시키기 위하여 Cc값을 줄이게 되면 증폭기의 안정성(stability)에 문제가 발생되어 증폭기가 발진하거나 세틀링 시간(settling time)이 길어지는 부작용을 낳게 된다.
정적 전력의 증가는 전체적인 전력소비의 증가를 야기할 뿐만 아니라, 외부 전원회로의 비용증가 및 발열 등의 문제를 야기하게 된다. 모바일 디스플레이 구동칩(Mobile DDI)의 경우에는 빠른 슬루율을 얻기 위하여 소비전력을 증가시키게 되면 배터리의 지속시간을 감소하게 되는 문제를 야기하게 된다.
따라서 낮은 정적 전류(static current)를 가지면서, 슬루잉(slewing)시에만 큰 전류를 흘려줌으로써 전력 소비를 낮추면서도 빠른 슬루율을 얻을 수 있는 증폭기가 필요하다.
따라서, 본 발명의 기술적 과제는 전력 소모를 증가시키지 않고도 높은 슬루율을 얻을 수 있는 증폭기 및 상기 증폭기를 구비하는 디스플레이 구동 집적회로를 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 레일-투-레일 연산 증폭기는 차동 입력 신호쌍의 전압차에 응답하여, 제1 입력 스테이지 전류를 제공하기 위한 제1 입력 스테이지 회로; 상기 차동 입력 신호쌍의 전압차에 응답하여, 제2 입력 스테이지 전류를 제공하기 위한 제2 입력 스테이지 회로; 및 상기 제1 및 제2 입력 스테이지 전류에 기초하여 출력 신호를 생성하는 출력 스테이지 회로를 구비한다.
상기 제1 및 제2 입력 스테이지 회로 각각은, 상기 차동 입력 신호쌍의 전압차에 응답하여, 상보적으로 조절되는 제1 및 제2 전류를 발생하는 차동 증폭부; 상기 제1 전류에 기초하여 상기 차동 증폭부의 테일 전류를 형성하는 제1 적응적 가변 전류를 제어하는 제1 적응적 바이어싱 회로; 및 상기 제2 전류에 기초하여 상기 차동 증폭부의 상기 테일 전류를 형성하는 제2 적응적 가변 전류를 제어하는 제2 적응적 바이어싱 회로를 구비하며, 상기 제1 및 제2 적응적 가변 전류는 상기 차동입력 신호쌍의 전압차에 기초하여 상보적으로 가변된다.
상기 출력 스테이지 회로는, 상기 제1 및 제2 입력 스테이지 전류를 각각 제 1 제어 전압 및 제2 제어 전압으로 변환하기 위한 제어부; 상기 제1 전원과 출력 노드 사이에 접속되며, 상기 제1 제어 전압에 의해 제어되는 제1 출력 트랜지스터; 및 상기 출력 노드와 상기 제2 전원 사이에 접속되며, 상기 제2 제어 전압에 의해 제어되는 제2 출력 트랜지스터를 구비할 수 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 다른 실시예에 따른 레일-투-레일 연산 증폭기는 차동 입력 신호쌍의 전압차에 응답하여, 제1 입력 스테이지 전류를 제공하기 위한 제1 입력 스테이지 회로; 상기 차동 입력 신호쌍의 전압차에 응답하여, 제2 입력 스테이지 전류를 제공하기 위한 제2 입력 스테이지 회로; 및 상기 제1 및 제2 입력 스테이지 전류에 기초하여 출력 신호를 생성하는 출력 스테이지 회로를 구비한다.
상기 제1 및 제2 입력 스테이지 회로 각각은 상기 차동 입력 신호쌍의 전압차에 응답하여, 상보적으로 조절되는 제1 및 제2 전류를 발생하는 차동 증폭부; 및 상기 제1 및 제2 전류에 기초하여 상기 차동 증폭부의 테일 전류를 가변하는 적응적 바이어싱 회로를 구비하며, 상기 제1 입력 스테이지 전류 및 상기 제2 입력 스테이지 전류는 각각 상기 제1 및 제2 입력 스테이지 회로의 상기 차동증폭부의 테일 전류에 응답하여 가변된다.
본 발명의 바람직한 실시예에 따른 디스플레이 구동 집적회로는 상기 레일-투-레일 연산 증폭기를 포함한다.
본 발명의 바람직한 실시예에 따른 디스플레이 장치는, 복수의 데이터 라인들과 복수의 게이트 라인들을 포함하며, 각각이 상기 복수의 데이터 라인들 중에서 대응되는 데이터 라인과 상기 복수의 게이트 라인들 중에서 대응되는 게이트 라인 사이에 접속된 복수의 화소들을 포함하는 디스플레이 패널; 및 상기 소스 드라이버를 포함하며, 상기 레일-투-레일 연산 증폭기의 상기 출력단자의 전압은 상기 복수의 데이터 라인들 중에서 대응되는 데이터 라인으로 공급된다.
본 발명의 실시예에 따른 증폭기에 의하면, 이득이나 위상 마진의 하락 없이 정적 전류의 소모는 적으면서 빠른 슬루율을 얻을 수 있다. 또한, 본 발명의 실시예에 따른 증폭기를 포함하는 디스플레이 구동 장치에 의하면, 데이터 라인을 구동하는 증폭기의 슬루율이 빠르므로 상기 디스플레이 장치의 응답 속도가 향상될 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. 하나의 구성요소가 다른 구성요소와 접속되거나 연결되는 것으로 기재될 때, 이는 해당 구성요소가 직접적으로 혹은 간접적으로 다른 구성요소와 접속되거나 연결될 수 있음을 의미한다. 즉, 두 구성요소 사이에 제3 구성요소가 개입될 수 있다. 한편, 하나의 구성요소가 다른 구성요소와 직접적으로 접속되거나 연결되는 것으로 기재될 때, 이는 해당 구성요소가 제3 구성요소의 개입없이 직접적으로 다른 구성요소와 접속되거나 연결됨을 의미한다.
도 2는 입력 신호간의 전압차(Vin=Vin+ - Vin-)에 따른 바이어스 전류(IBIAS)의 원하는 특성을 나타내는 그래프이다.
낮은 정적 전류(static current)를 가지면서, 슬루잉(slewing)시에만 큰 전류를 흘려주기 위해서는, 입력 신호들(Vin+, Vin-) 간의 전압차(Vin)와 바이어스 전류(IBIAS)간의 관계는 도 2에 도시된 21 혹은 22 그래프와 유사한 것이 바람직하다.
도 2에 도시된 바와 같이, 입력 신호들(Vin+, Vin-) 간의 전압차(Vin)가 실질적으로 0인 정적 상태에서는 낮은 바이어스 전류(IBIAS)가 흐르고, 입력 신호들(Vin+, Vin-) 간의 전압차(Vin)가 발생하는 상태에서는 입력 신호들(Vin+, Vin-) 간의 전압차(Vin)에 따라 바이어스 전류(IBIAS)가 1차 함수적으로(22 그래프) 혹은 2차 함수적으로(21 그래프) 비례하면, 전력 소비를 낮추면서도 빠른 슬루율을 얻을 수 있다.
도 3은 본 발명의 실시예에 따른 연산 증폭기(300)를 나타내는 회로도이다. 도 4는 도 3에 도시된 제1 입력 스테이지 회로(100)를 자세히 도시하는 회로도이다.
도 3 및 도 4를 참조하면, 연산 증폭기(300)는 제1 및 제2 스테이지 회로(310, 320)를 구비한다. 제1 스테이지 회로(310)는 연산증폭기(300)의 입력 스테 이지 회로로서, 제1 및 제2 입력 스테이지 회로(100,200)를 포함한다. 제1 및 제2 입력 스테이지 회로(100, 200)의 구성은 유사하므로, 도 4를 참조하여, 제1 입력 스테이지 회로(100)를 중심으로 기술한다.
제1 입력 스테이지 회로(100)는 차동 증폭부(110), 제1 및 제2 적응적 바이어싱 회로(120, 130)를 구비한다.
차동 증폭부(110)는 제1 전원(VDD)과 제2 전원(예컨대, ground)에 삽입되며, 차동 입력 트랜지스터쌍(IT1, IT2), 차동 바이어스 트랜지스터쌍(BT1, BT2) 및 정적 전류원(111)을 구비한다.
차동 입력 트랜지스터쌍(IT1, IT2)은 차동 입력 신호쌍(Vin+, Vin-) 중 대응하는 입력 신호를 각각 수신하기 위한 제1 및 제2 입력 트랜지스터(IT1, IT2)를 포함한다. 제1 입력 트랜지스터(IT1)는 제1 노드(X1)와 공통 접속 노드(X) 사이에 접속되며 그 게이트로는 차동 입력 신호쌍(Vin+, Vin-) 중 하나인 제1 입력 신호(Vin+)를 수신한다. 제2 입력 트랜지스터(IT2)는 제2 노드(X2)와 공통 접속 노드(X) 사이에 접속되며, 그 게이트로는 차동 입력 신호쌍(Vin+, Vin-) 중 다른 하나인 제2 입력 신호(Vin-)를 수신한다.
차동 입력 트랜지스터쌍(IT1, IT2)의 각 트랜지스터는 NMOS 트랜지스터로 구현될 수 있다.
바이어스 트랜지스터쌍(BT1, BT2)은 제1 및 제2 단자(예컨대, 게이트 및 드레인 단자)가 제1 노드(X1)에 공통으로 접속되고, 제3 단자(예컨대, 소오스 단자)는 제1 전원(VDD)에 접속되는 제1 바이어스 트랜지스터(BT1)와 제1 및 제2 단자(예 컨대, 게이트 및 드레인 단자)가 제2 노드(X2)에 공통으로 접속되고, 제3 단자(예컨대, 소오스 단자)는 제1 전원(VDD)에 접속되는 제2 바이어스 트랜지스터(BT2)로 이루질 수 있다. 바이어스 트랜지스터쌍(BT1, BT2)의 각 트랜지스터는 게이트와 드레인 단자가 연결된 PMOS 트랜지스터로 구현될 수 있다.
정적 전류원(111)은 공통 접속 노드(X)와 제2 전원 사이에 접속된다.
제1 적응적 바이어싱 회로(120)는, 제1 노드(X1)의 전압에 의해 각각 제어되는 제1 및 제2 트랜지스터(T11, T12)를 포함한다. 또한 제1 트랜지스터(T11) 와 직렬로 연결되며, 그 제1 및 제2 단자(예컨대, 게이트와 드레인 단자)가 공통으로 접속되고 제3 단자(예컨대, 소오스 단자)는 제2 전원에 연결되는 제3 트랜지스터(T13), 제2 트랜지스터(T12)와 직렬로 연결되며 그 게이트로 제2 입력 신호(Vin-)를 수신하는 제4 트랜지스터(T14), 및 제3 트랜지스터(T13)와 전류 미러 형태로 접속되며, 공통 접속 노드(X)와 제2 전원 사이에 연결되는 제5 트랜지스터(T15)를 구비한다.
바이어스 트랜지스터쌍(BT1, BT2)의 일 트랜지스터(BT1)와 제1 및 제2 트랜지스터(T11, T12)는 각각 전류 미러 형태로 접속된다. 따라서, 바이어스 트랜지스터쌍(BT1, BT2)의 일 트랜지스터(BT1)의 크기(예컨대, 폭 대 길이비(width and length ratio))와 제1 트랜지스터(T11)의 크기가 동일하다면, 제1 트랜지스터(T11)를 통해 흐르는 전류 역시 바이어스 트랜지스터쌍(BT1, BT2)의 일 트랜지스터(BT1)를 통해 흐르는 제1 전류(I1)와 동일하다. 제1 전류(I1)는 바이어스 트랜지스 터(BT1)과 제1 입력 트랜지스터(IT1)를 포함하여 제1 전원(VDD)과 공통접속노드(X) 사이에 형성되는 제1 브랜치에 흐르는 전류이다.
제3 트랜지스터(T13)와 전류 미러 형태로 접속되는 제5 트랜지스터(T15)의 크기(예컨대, 폭대 길이비)를 제3 트랜지스터(T13)의 크기(예컨대, 폭대 길이비)의 A배로 구현하면, 제5 트랜지스터(T15)의 전류(IV1)는 제3 트랜지스터(T13)의 전류의 A배(예컨대, IV1= AI1)가 된다.
제2 적응적 바이어싱 회로(130)는, 제2 노드(X2)의 전압에 의해 각각 제어되는 제6 및 제7 트랜지스터(T21, T22)를 포함한다. 또한 제6 트랜지스터(T21)와 직렬로 연결되며, 그 제1 및 제2 단자(예컨대, 게이트와 드레인 단자)가 공통으로 접속되고 제3 단자(예컨대, 소오스 단자)는 제2 전원에 연결되는 제8 트랜지스터(T23), 제7 트랜지스터(T22)와 직렬로 연결되며, 그 게이트로 제1 입력 신호(Vin+)를 수신하는 제9 트랜지스터(T24), 및 제8 트랜지스터(T23)와 전류 미러 형태로 접속되며, 공통 접속 노드(X)와 제2 전원 사이에 연결되는 제10 트랜지스터(T25)를 구비한다.
바이어스 트랜지스터쌍(BT1, BT2)의 다른 일 트랜지스터(BT2)와 제6 및 제7 트랜지스터(T21, T22)는 각각 전류 미러 형태로 접속된다. 따라서, 바이어스 트랜지스터쌍(BT1, BT2)의 다른 일 트랜지스터(BT2)의 크기(예컨대, 폭대 길이비)와 제6 트랜지스터(T21)의 크기가 동일하다면, 제6 트랜지스터(T21)를 통해 흐르는 전류 역시 바이어스 트랜지스터쌍(BT1, BT2)의 다른 일 트랜지스터(BT2)를 통해 흐르는 제2 전류(I2)와 동일하다. 제2 전류(I2)는 바이어스 트랜지스터(BT2)와 제2 입력 트랜지스터(IT2)를 포함하여 제1 전원(VDD)과 공통 접속 노드(X) 사이에 형성되는 제2 브랜치에 흐르는 전류이다.
제8 트랜지스터(T23)와 전류 미러 형태로 접속되는 제10 트랜지스터(T25)의 크기(예컨대, 폭대 길이비)를 제8 트랜지스터(T23)의 크기(예컨대, 폭대 길이비)의 A배로 구현하면, 제10 트랜지스터(T25)의 전류는 제8 트랜지스터(T23)의 전류의 A배(예컨대, IV2= AI2)가 된다.
따라서, 제5 트랜지스터(T15) 및 제10 트랜지스터(T25)는 각각 정적 전류원(111)에 병렬로 접속되어 적응적으로 가변되는 전류를 제공하는 가변 전류원 역할을 한다. 설명의 편의상, 제5 트랜지스터(T15)에 의한 가변 전류를 제1 적응적 가변 전류(IV1)라 하고, 제10 트랜지스터(T25)에 의한 가변 전류를 제2 적응적 가변 전류(IV2)라 한다.
차동증폭부(110)의 테일 전류(tail current)는 정적 전류원(111)에 의한 정적 전류(Iss), 제1 적응적 가변 전류(IV1) 및 제2 적응적 가변 전류(IV2)의 합이다.
따라서, 차동증폭부(110)는 정적 전류(Iss)를 제공하기 위한 정적 전류원(111), 제1 적응적 가변 전류(IV1)를 제공하기 위한 제1 가변 전류원(T15) 및 제2 적응적 가변 전류(IV2)를 제공하기 위한 제2 가변 전류원(T25)을 구비한다고 할 수 있다.
제1 적응적 가변 전류(IV1)는 제1 전류(I1)에 비례하고, 제2 적응적 가변 전류(IV2)는 제2 전류(I2)에 비례하며, 그 비례 계수는 'A'일 수 있다.
제1 입력 신호(Vin+)가 제2 입력 신호(Vin-)보다 높은 경우에는, 제2 전류(I2)에 비하여 제1 전류(I1)가 증가하고, 이에 따라 제1 적응적 가변 전류(IV1)는 제2 적응적 전류(IV2)에 비하여 증가한다.
제1 입력 신호(Vin+)가 제2 입력 신호(Vin-)보다 낮은 경우에는, 제1 전류(I1)에 비하여 제2 전류(I2)가 증가하고, 이에 따라 제2 적응적 전류(IV2)는 제1 적응적 전류(IV1)에 비하여 증가한다.
제1 및 제2 전류(I1, I2)는 입력신호간 전압차(Vin=Vin+ - Vin-)에 따라 상보적으로 가변되므로, 제1 및 제2 전류(I1, I2)에 따라 가변되는 제1 및 제2 적응적 가변 전류 역시 입력신호간 전압차(Vin=Vin+ - Vin-)에 따라 상보적으로 가변된다.
제1 및 제2 전류(I1, I2)의 정적 전류 특성을 살펴보면 다음과 같다.
제1 입력 신호(Vin+)와 제2 입력 신호(Vin-)의 전압이 같다면, 즉, Vin+ = Vin- = Vin,cm 이면, 제1 및 제2 전류(I1, I2)는 정적 전류(static current)이다. 제1 및 제2 정적 전류(I1 , static 및 I2 , static)는 동일하다. 즉, Istatic= I1 , static =I2 , static= I1’, static= I2 ’, static 이 성립한다. 아래 첨자 ‘static’은 정적 전류 혹은 전압을 나 타내기 위한 표기이다.
이 때에는 다음의 수학식 1이 성립한다.
Figure 112007055992270-PAT00001
여기서, Iss는 정적 전류원(111)에 의한 테일 전류, Vin , cm 은 제1 입력 신호(Vin+) 및 제2 입력 신호(Vin-) 의 평균 전압이다.
상기 수학식 1을 참조하면, A는 0보다 크거나 같거나 2보다 작은 것이 바람직함을 알 수 있다.
제1 및 제2 전류(I1, I2)의 동적 전류 특성을 살펴보면 다음과 같다.
입력 신호간의 전압차(Vin = Vin+ - Vin-)에 변화가 발생하면 동적 전류가 발생한다.
입력 스테이지 회로(100)가 강한 반전(strong inversion) 영역에서 동작한다고 가정할 때 정적 전류(Istatic)는 다음의 수학식 2와 같이 표현될 수 있다.
Figure 112007055992270-PAT00002
Figure 112007055992270-PAT00003
여기서, Vin , cm 은 제1 입력 신호(Vin+) 및 제2 입력 신호(Vin-) 의 평균 전압, Vx 은 공통 접속 노드(X)의 전압이고, Vx , static 은 공통 접속 노드(X)의 정적 전압이며, Vthn 은 NMOS 트랜지스터의 문턱 전압(threshold voltage)이다. K는 μnCox W/L이고, μn은 전자의 이동성(mobility)이고, Cox 는 단위면적당 커패시턴스이며 W/L은 폭대 길이비이다. Vx 은
Figure 112007055992270-PAT00004
로 근사화될 수 있다.
제1 및 제2 전류(I1, I2)의 동적 전류 특성은 입력 신호간 전압차(Vin)에 의존한다.
제1 입력 신호에서 제2 입력 신호를 뺀 값(Vin = Vin+ - Vin-) 이 0보다 큰 경우(즉, Vin > 0인 경우)에, 수학식 2를 이용하면, 제1 동적 전류(I1,dynamic)및 제2 동적 전류(I2 , dynamic)는 각각 다음의 수학식 3과 같이 표현된다.
Figure 112007055992270-PAT00005
Figure 112007055992270-PAT00006
마찬가지로, 제1 입력신호에서 제2 입력 신호를 뺀 값(Vin = Vin+ - Vin-) 이 0보다 작은 경우(즉, Vin < 0인 경우)에는 제1 동적 전류(I1,dynamic)및 제2 동적 전류(I2 , dynamic)는 각각 다음의 수학식 4와 같이 표현될 수 있다.
Figure 112007055992270-PAT00007
상기 수학식들에서, 아래 첨자 'dynamic'은 동적 전류 혹은 전압을 나타내기 위한 표기이다.
상기 수학식 3과 4는 입력 신호간의 전압차(Vin)의 변화에 다른 제1 및 제2 전류(I1, I2)의 동적 전류 특성을 나타낸다. 이를 그래프로 표시한 것이 도 7에 도시된다. 도 7을 참조하면, 동적 전류(I1 , dynamic, I2 , dynamic)는 입력 신호간의 전압차(Vin)에 따라 2차 함수의 특성을 갖는 포물선 형태로서, 도 2의 '21'그래프와 유사함을 알 수 있다.
좀 더 구체적으로는, 입력 신호간의 전압차(Vin)이 0일 때는 제1 및 제2 전류(I1, I2)는 정적 전류(Istatic)로서 상호 동일하고, 입력 신호간의 전압차(Vin)이 0보다 크면, 제1 동적 전류(I1 , dynamic)가 입력 신호간의 전압차(Vin)의 절대값에 2차 함수적으로 비례하여 증가한다. 입력 신호간의 전압차(Vin)이 0보다 작으면, 제2 동적 전류(I2 , dynamic)가 입력 신호간의 전압차(Vin)의 절대값에 2차 함수적으로 비례 하여 증가한다.
따라서, 제1 및 제2 적응적 바이어싱 회로(120, 130)는 제1 입력 신호(Vin+)와 제2 입력 신호(Vin-)의 전압 차(Vin)에 따라 차동 증폭부(110)의 테일 전류를 적응적으로 가변하기 위한 회로이다.
상술한 바와 같이, 차동 증폭부(110)의 테일 전류(즉, 바이어스 전류(IBIAS))는 정적 전류원(111)에 의한 정적 전류(Iss)에 제1 적응적 가변 전류(Iv1) 및 제2 적응적 가변 전류(Iv2)가 더해진 양이다.
제1 입력 신호(Vin+)와 제2 입력 신호(Vin-)가 동일한 전압 레벨인 경우, 즉, 정적 상태일 때의 테일 전류는 "Iss+2A*Istatic"이다.
한편, 총 테일 전류는 입력 트랜지스터의 동적 전류의 합보다 커야 한다. 도 7에 도시된 그래프에서 입력 신호간 전압차(Vin)가 소정의 값(V1)일 때의 제1 및 제2 전류(I1, I2)의 레벨을 각각 Ia1, Ib1라 하면, (A-1)Ia1 +(A-3)Ib1 +Iss ≥ 0을 만족한다. Ib1이 Ia1보다 매우 작다고 가정하면, 이 식은 (A-1)Ia1 ≥ 0으로 근사화될 수 있다. 따라서, A는 1 이상인 것이 바람직하다.
수학식 1을 같이 고려하면, A는 1과 2 사이의 실수인 것이 바람직하다.
따라서, 도 4에 도시된 입력 스테이지회로에서 적은 정적 전류를 유지하기 위한 정적 조건과 빠른 슬루잉을 위한 동적 조건을 모두 만족시킬 수 있는 최적의 실시예는 A는 1과 2 사이일 때 얻어질 수 있다. 그러나, A의 범위가 이에 한정되는 것은 아니다.
한편, 도 3을 참조하면, 제2 입력 스테이지 회로(200) 역시 차동 증폭부(210), 제1 및 제2 적응적 바이어싱 회로(220, 230)를 구비하는데, 제1 입력 스테이지 회로(100)와 비교하여, 대칭적인 형태로 구성된다.
예컨대, 차동증폭부(110)의 정적 전류원(111)은 공통 노드(X)와 제2 전원(예컨대, ground)사이에 접속될수 있고, 차동증폭부(210)의 정적전류원은 제1 전원(VDD)과 공통 노드(X') 사이에 접속될 수 있다. 차동증폭부(110)의 차동 입력 트랜지스터쌍(IT1, IT2)은 NMOS 트랜지스터로 구현될 수 있는데 반하여, 차동증폭부(210)의 차동 입력 트랜지스터쌍은 PMOS 트랜지스터로 구현될 수 있다.
이와 같이, 제1 입력 스테이지 회로(100)의 각 소자에 대응하는 제2 입력 스테이지 회로(200)의 소자는 대칭적인 형태로 구성될 수 있다.
제2 입력 스테이지 회로(200)의 동작은 제1 입력 스테이지 회로(100)의 동작과 유사하므로, 이에 대한 상세한 설명은 생략한다. 다만, 제1 입력 스테이지 회로(100)의 동작 범위와 제2 입력 스테이지 회로(200)의 동작 범위는 다르다.
예컨대, 제1 입력 스테이지 회로(100)는 입력 전압(Vin-, Vin+)이 NMOS 트랜지스터의 문턱 전압(Vthn) 이상인 경우에 동작하고, 제2 입력 스테이지 회로(200)는 입력 전압(Vin-, Vin+)이 PMOS 트랜지스터의 문턱 전압(Vthp) 이하인 경우에 동작한다. 따라서, 제2 전원 전압 내지 NMOS 트랜지스터의 문턱 전압(Vthn) 범위(VSS~Vthn)에서는 제2 입력 스테이지 회로(200)가 동작하고, NMOS 트랜지스터의 문턱 전압(Vthn) 내지 PMOS 트랜지스터의 문턱 전압(Vthp) 범위(Vthn~Vthp)에서는 제1 및 제2 입력 스테이지 회로(100, 200)가 모두 동작하고, PMOS 트랜지스터의 문턱 전압(Vthp) 내지 제1 전원 전압(VDD) 범위(Vthp~VDD)에서는 제1 입력 스테이지 회로(100)가 동작함으로써, 제1 스테이지 회로(310)는 제1 전원 전압(VDD) 내지 제2 전원 전압(VSS) 범위에서 모두 동작 가능한 레일-투-레일 증폭기로 동작한다.
제2 스테이지 회로(320)는 출력 스테이지 회로로서, 클래스 AB 제어부(330) 및 출력부(340)를 포함한다.
클래스 AB 제어부(330)는 제1 전원(VDD)과 노드 A(Xa) 사이에 접속되는 바이어스 전류원(331), 노드 A(Xa)와 노드 B(Xb) 사이에 병렬로 접속되는 제1 및 제2 제어 트랜지스터(CT1, CT2), 그리고, 노드 B(Xb)와 제2 전원 사이에 접속되는 바이어스 전류원(332)를 포함한다.
제1 및 제2 제어 트랜지스터(CT1, CT2)는 각각 미리 정해진 제1 바이어스 전압 및 제2 바이어스 전압(VBP, VBN)에 의해 제어되며, 피모스 트랜지스터 및 엔모스 트랜지스터로 구현될 수 있다.
노드 A(Xa)는 제1 입력 스테이지 회로(100)의 제4 노드(X4)와 접속되고, 노드 B(Xb)는 제2 입력 스테이지 회로(200)의 제4 노드(X4')와 접속된다. 설명의 편의를 위하여, 제1 입력 스테이지 회로(100)의 제4 노드(X4)로부터 노드 A(Xa)로 흐르는 전류를 제1 입력 스테이지 전류(Ia), 제2 입력 스테이지 회로(200)의 제4 노드(X4')로부터 노드 B(Xb)로 흐르는 전류를 제2 입력 스테이지 전류(Ib)라 정의한다.
제1 및 제2 입력 스테이지 전류(Ia, Ib)는 각각 제1 및 제2 입력 스테이지 회로(100, 200)의 테일 전류, 즉 바이어스 전류(IBIAS)에 의해 가변된다. 예컨대, 제2 적응적 가변 전류(Iv2)가 증가하면 제1 및 제2 입력 스테이지 전류(Ia, Ib)는 감소하고, 제2 적응적 가변 전류(Iv2)가 감소하면 제1 및 제2 입력 스테이지 전류(Ia, Ib)는 증가할 수 있다. 결국, 제1 및 제2 입력 스테이지 전류(Ia, Ib)는 입력 신호간 전압차(Vin)에 의하여 가변된다.
Ia 전류량이 증가하면, 예컨대, 제1 입력 스테이지 회로(100)의 제4 노드(X4)로부터 노드 A(Xa)로 유입되는 전류량이 증가하면 노드 A의 전압(Va, 이하 제1 제어 전압이라 함)은 높아진다. 반면, Ia 전류량이 감소하면, 예컨대, 노드 A(Xa)로부터 제1 입력 스테이지 회로(100)의 제4 노드(X4)로 유출되는 전류량이 증가하면 제1 제어 전압(Va)은 낮아진다.
한편, Ib 전류량이 증가하면, 예컨대, 제2 입력 스테이지 회로(200)의 제4 노드(X4')로부터 노드 B(Xb)로 유입되는 전류량이 증가하면 노드 B의 전압(Vb, 이하 제2 제어 전압)은 높아진다. 반면, Ib 전류량이 감소하면, 예컨대, 노드 B(Xb)로부터 제2 입력 스테이지 회로(200)의 제4 노드(X4')로 유출되는 전류량이 증가하면 제2 제어 전압(Vb)은 낮아진다.
따라서, 클래스 AB 제어부(330)는 상기 제1 및 제2 입력 스테이지 전류(Ia, Ib)를 제1 제어 전압(Va) 및 제2 제어 전압(Vb)으로 변환하는 역할을 한다.
출력부(340)는 제1 전원(VDD)과 출력 노드 사이(XO)에 연결되는 제1 출력 트 랜지스터(OT1) 및 출력 노드(XO)와 제2 전원 사이에 연결되는 제2 출력 트랜지스터(OT2)를 포함한다. 출력부(340)는 또한 노드 A(Xa)와 출력 노드(XO) 사이 및 노드 B(Xb)와 출력 노드(XO) 사이에 각각 접속되는 보상 커패시터(Cc)를 더 포함할 수 있다. 보상 커패시터(Cc)는 밀러 보상(miller compensation)을 위한 소자로서, 증폭기(300)의 안정성을 높이는 데 일조한다.
제1 및 제2 출력 트랜지스터(OT1, OT2)는 각각 제1 제어 전압(Va) 및 제2 제어 전압(Vb)에 의해 제어되며, 피모스 트랜지스터 및 엔모스 트랜지스터로 구현될 수 있다.
따라서, 제1 및 제2 출력 트랜지스터(OT1, OT2) 각각에 흐르는 제1 출력 전류(IO1) 및 제2 출력 전류(IO2) 역시 각각 제1 제어 전압(Va) 및 제2 제어 전압(Vb)에 의해 결정된다. 출력 노드(XO)를 통해 부하(예컨대, 액정 패널 등)로 공급되는 부하 전류(ILOAD)는 제1 출력 전류(IO1)와 제2 출력 전류(IO2)의 차(IO1- IO2)에 해당된다. 제2 스테이지 회로(320)의 출력 신호는 출력 전압(Vout) 및/또는 출력 전류(즉, 부하전류(ILOAD))가 될 수 있다.
본 발명의 다른 실시예에서, 노드 A(Xa)는 제1 입력 스테이지 회로(100)의 제4 노드(X4)에 연결되는 대신 제3 노드(X3)에 연결되고, 노드 B(Xa)는 제2 입력 스테이지 회로(200)의 제4 노드(X4')에 연결되는 대신 제3 노드(X3')에 연결될 수 있다.
상술한 바와 같이, 도 3에 도시된 증폭기(300)를 통하여 도 7에 도시된 그래 프와 같은 바이어스 전류 특성을 얻을 수 있다. 즉, 증폭기(300)의 정적(static) 상태에서는 제1 스테이지 회로(310)에 작은 전류가 흘러 출력 저항(Rout)이 상당히 큰 값이 됨으로써 제1 스테이지 회로(310)의 폴(pole)은 원점(origin)에 가까이 위치할 수 있다. 따라서 제1 스테이지 회로(310)를 도미넌트 폴(dominant pole)로 두기 위한 보상 커패시터(Cc)의 값이 종래 기술에 비하여 상당히 작아질 수 있다.
입력 신호간 전압차(Vin)가 "0"인 정적 상태에서는 제1 및 제2 입력 스테이지 회로(310, 320)의 바이어스전류(IBIAS)가 작지만 Vin값이 "0"에서 양의 값 또는 음의 값으로 변하게 되면 양의 피드백 메커니즘(positive feedback mechanism)에 의해 상당히 큰 값의 바이어스전류(IBIAS)를 얻게 되어, 빠른 슬루율을 얻을 수 있다.
도 3에 도시된 증폭기(300)의 특성을 개략적으로 분석하면 아래와 같다.
증폭기(300)의 제1 스테이지 회로(310)의 전달 함수(transfer function)의 제1 폴(1st pole, P1)은 다음의 수학식과 같이 표현될 수 있다.
[수학식 5]
P1=1/(r01XA2XCc)
여기서, r01은 제1 입력 스테이지 회로(100)의 출력 저항, 즉 제4 노드(X4)에서의 출력 저항으로서 (λXId)에 반비례하고, A2는 제2 스테이지 회로(320)의 게인이다. λ는 미리 정해진 계수이며, Id는 제7 트랜지스터(T22) 및 제9 트랜지스터(T24)에 흐르는 전류이다.
그런데, 제7 트랜지스터(T22) 및 제9 트랜지스터(T24)에 흐르는 전류(Id)가 종래에 비하여 상당히 작으므로 r01은 상당히 큰값을 갖게 된다. 따라서 동일한 P1을 얻기 위해서는 Cc값을 r01에 반비례하게 작게 적용할 수 있다.
예를 들어 도 1에서 트랜지스터(M1 및 M2)에 흐르는 전류(Id)가 200nA이고 10pF의 로드 커패시터(CL)을 구동하기 위해 필요한 보상 커패시터(Cc)값이 5pF이라 하고, 도 3에서 제7 트랜지스터(T22) 및 제9 트랜지스터(T24)에 흐르는 전류(Id)가 20nA이라 할 때 전류가 1/10로 감소하였으므로 보상 커패시터(Cc)의 값도 0.5pF으로 감소하게 된다. 슬루율은 "Ia/Cc"이므로 보상 커패시터(Cc)값의 감소는 슬루율의 증가에 직접적으로 영향을 준다. 또한 Ia값은 도 7의 그래프와 같이 입력 신호간 전압차(Vin)의 크기에 따라 흐르는 전류량이 가변되므로, 입력 신호(Vin+, Vin-)의 슬루잉(Slewing)시에 많은 전류의 흐름이 발생하여 슬루율이 향상된다.
도 5는 본 발명의 다른 일 실시예에 따른 증폭기의 회로도이다. 도 5를 참조하면, 본 발명의 다른 일 실시예에 따른 증폭기(400)는 제1 및 제2 스테이지 회로(310', 320)를 구비한다.
제2 스테이지 회로(320)는 도 3에 도시된 스테이지 회로(320)와 동일하므로, 이에 대한 설명은 생략한다.
제1 스테이지 회로(310')는 제1 및 제2 입력 스테이지 회로(500, 600)를 포함한다. 도 6은 도 5에 도시된 제1 입력 스테이지 회로(500)를 자세히 도시하는 회로도이다.
도 6에 도시된 제1 입력 스테이지 회로(500)는 도 4에 도시된 제1 입력 스테이지 회로(100)와 유사하게, 차동 증폭부(110), 제1 및 제2 적응적 바이어싱 회로(520, 530)를 구비한다. 다만, 도 6에 도시된 제1 입력 스테이지 회로(500)는 입력 신호간 전압차(Vin)에 따른 바이어스 전류를 제어하기 위한 전류 미러를 공유하여 구성함으로써, 도 4에 도시된 제1 입력 스테이지 회로(100)에 비하여 트랜지스터의 수가 줄어든다.
좀 더 구체적으로는, 도 4의 제6 트랜지스터(T21)에 상응하는 트랜지스터(T51)를 제1 트랜지스터(T11)와 병렬로 연결함으로써, 도 4의 회로에서의 제6, 제8 및 제10 트랜지스터(T21, T23, T25)를 제거할 수 있다. 이에 따라, 제2 적응적 바이어싱 회로(530)는 제1 적응적 바이어싱 회로(520)의 전류 미러를 구성하는 트랜지스터들(T13, T15)을 공유하도록 구성된다.
따라서, 제3 트랜지스터(T13)에는 제1 및 제2 전류(I1, I2)의 합에 해당하는 전류(I1+ I2)가 흐르고, 제5 트랜지스터(T15)의 전류(IV)는 제3 트랜지스터(T13)의 전류의 A배(예컨대, IV= A(I1+ I2))가 될 수 있다.
한편, 도 3의 제1 및 제2 입력 스테이지 회로(100, 200)가 상호 대칭적인 구성을 가지듯, 도 5의 제1 및 제2 입력 스테이지 회로(500, 600) 역시 상호 대칭적인 구성을 가짐으로써, 입력 신호에 대한 제1 입력 스테이지 회로(500)의 동작 전압 범위와 제2 입력 스테이지 회로(600)의 동작 전압 범위가 다르다. 이에 따라, 제1 스테이지 회로(310')는 제1 전원 전압(VDD) 내지 제2 전원 전압(VSS) 범위에서 모두 동작 가능한 레일-투-레일 증폭기로 동작한다.
도 8 및 도 9는 본 발명의 실시예에 따른 증폭기의 특성을 종래 기술에 따른 증폭기의 특성과 비교하기 위한 시뮬레이션 결과 그래프들이다. 도 8은 시간에 따른 증폭기 출력 전압의 트랜션트 응답(transcient response)을 비교한 그래프이다. 도 9는 AC/DC 특성 비교 그래프이다.
도 8 및 도 9의 그래프는 정적 전류(Iss)는 약 1.2uA로, 부하 커패시터(CL)는 10 pF, 밀러 보상용 커패시터(Cc)는 1pF로 설정된 본 발명의 일 실시예에 따른 증폭기(300)와 밀러 보상용 커패시터(Cc)는 4pF로 설정되되 나머지 조건은 동일한 종래 기술에 따른 증폭기(10)의 시뮬레이션 결과 그래프들이다.
본 발명의 실시예에 따른 증폭기(300)는 CMOS 기술을 이용하여 설계되었다.
먼저 도 8의 710 그래프 및 720 그래프는 각각 스퀘어 파형의 입력 신호가 인가된 경우의 본 발명의 일 실시예에 따른 증폭기(300)의 출력 신호(Vout)의 파형 및 종래 기술에 따른 증폭기(10)의 출력 신호(Vout)의 파형이다. 도 8에서 나타나듯이, 본 발명의 일 실시예에 따른 증폭기(300)의 출력 신호(Vout)의 파형은 스퀘어 파형과 거의 동일하다. 시뮬레이션 결과, 본 발명의 일 실시예에 따른 증폭기(300)의 슬루율은 약 0.064V/uS이다.
반면, 종래 기술에 따른 증폭기(10)의 출력 신호(Vout)의 파형은 스퀘어 파형과는 거리가 멀며, 전압 변화량이 상당히 완만하다. 시뮬레이션 결과, 종래 기술에 따른 증폭기(10)의 슬루율은 약 11.6V/uS이다. 따라서, 본 발명의 일 실시예에 따른 증폭기(300)는 종래 기술에 따른 증폭기(10)에 비하여 현저한 슬루율 향상(도 8의 경우에는 약 180배의 슬루율 향상)을 얻을 수 있다.
도 9의 810 그래프 및 820 그래프는 각각 종래 기술에 따른 증폭기(10)의 이득 및 위상 특성을 나타내고, 도 9의 830 그래프 및 840 그래프는 각각 본 발명의 일 실시예에 따른 증폭기(300)의 이득 및 위상 특성을 나타낸다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 증폭기(300)의 이득이 종래 기술에 따른 증폭기(10)의 이득보다 약간 낮지만, DDI에 필요한 약 100dB 혹은 그 이상의 이득과 60도 이상의 위상 마진을 확보할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 증폭기에 의하면, 이득이나 위상마진의 하락없이 정적 전류의 소모는 적으면서 빠른 슬루율을 얻을 수 있다.
도 10은 도 3에 도시된 증폭기(300)를 포함하는 소스 드라이버를 구비하는 디스플레이 장치(900)의 구성 블락도이다.
도 10을 참조하면, TFT-CLD, PDP, 또는 OLED와 같은 평판 디스플레이 장치(900)는 디스플레이 패널(910), 제어회로(920), 게이트 드라이버(930), 및 소스 드라이버(940)를 포함한다.
상기 디스플레이 패널(910)은 복수의 데이터 라인들(S1~Ss, s는 자연수), 복수의 게이트 라인들(G1~Gg, g는 자연수, g=s 또는 g≠s), 및 단위 화소(cell1)를 포함하는 다수의 화소들을 포함한다. 상기 다수의 화소들 각각은 상기 복수의 데이터 라인들(S1~Ss) 중에서 대응되는 데이터 라인과 상기 복수의 게이트 라인들(G1~Gg) 중에서 대응되는 게이트 라인 사이에 접속된다.
상기 제어회로(920)는 제1제어신호(CON1)와 제2제어신호(CON2)를 포함하는 다수의 제어신호들을 발생한다. 예컨대, 상기 제어회로(920)는 수평동기 신호와 수직 동기 신호에 기초하여 상기 제1제어신호(CON1), 상기 제2제어신호(CON2), 및 데이터(DATA)를 발생할 수 있다.
상기 게이트 드라이버(930)는 상기 제1제어신호(CON1)에 응답하여, 게이트 라인들(G1 내지 Gg)을 순차적으로 구동한다. 예컨대, 상기 제1제어신호(CON1)는 게이트 라인의 주사를 시작하도록 지시하는 지시신호일 수 있다.
상기 소스 드라이버(940)는 본 발명의 실시 예에 따른 복수의 증폭기들(300)을 포함하며, 상기 제어회로(920)로부터 출력된 제2제어신호(CON2) 및 디지털 영상 데이터에 응답하여 상기 데이터 라인들(S1 내지 Ss)을 구동한다. 상기 복수의 증폭기들(300) 각각은 상기 복수의 데이터 라인들(S1~Ss) 중에서 대응되는 데이터 라인에 접속되어, 접속된 데이터 라인을 출력 전압(Vout)으로 구동한다.
상기 소스 드라이버(940)의 증폭기(300)는 도 5의 증폭기(400)로 대체될 수 있다.
본 발명의 실시예에 따른 증폭기를 포함하는 디스플레이 구동 장치에 의하면, 데이터 라인(S1~Ss)을 구동하는 증폭기(300)의 슬루율이 빠르므로 상기 복수의 데이터 라인들(S1~Ss)의 응답 속도, 즉 디스플레이 장치의 응답 속도가 향상될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균 등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a는 통상의 2-스테이지 연산증폭기를 모델링한 등가 회로의 회로도이다.
도 1b는 종래 기술에 따른 연산 증폭기의 회로도이다.
도 2는 입력 신호간의 전압차에 따른 바이어스 전류의 원하는 특성을 나타내는 그래프이다.
도 3은 본 발명의 실시예에 따른 연산 증폭기를 나타내는 회로도이다.
도 4는 도 3에 도시된 제1 입력 스테이지 회로를 자세히 도시하는 회로도이다.
도 5는 본 발명의 다른 일 실시예에 따른 증폭기의 회로도이다.
도 6은 도 5에 도시된 제1 입력 스테이지 회로를 자세히 도시하는 회로도이다.
도 7은 도 3에 도시된 본 발명의 실시예에 따른 연산 증폭기의 입력 스테이지 회로의 바이어스 전류의 특성 그래프이다.
도 8 및 도 9는 본 발명의 실시예에 따른 증폭기의 특성을 종래 기술에 따른 증폭기의 특성과 비교하기 위한 시뮬레이션 결과 그래프들이다.
도 10은 도 3에 도시된 증폭기를 포함하는 소스 드라이버를 구비하는 디스플레이 장치의 구성 블락도이다.

Claims (17)

  1. 차동 입력 신호쌍의 전압차에 응답하여, 제1 입력 스테이지 전류를 제공하기 위한 제1 입력 스테이지 회로;
    상기 차동 입력 신호쌍의 전압차에 응답하여, 제2 입력 스테이지 전류를 제공하기 위한 제2 입력 스테이지 회로; 및
    상기 제1 및 제2 입력 스테이지 전류에 기초하여 출력 신호를 생성하는 출력 스테이지 회로를 구비하며,
    상기 제1 및 제2 입력 스테이지 회로는 각각
    상기 차동 입력 신호쌍의 전압차에 응답하여, 상보적으로 조절되는 제1 및 제2 전류를 발생하는 차동 증폭부;
    상기 제1 전류에 기초하여 상기 차동 증폭부의 테일 전류를 형성하는 제1 적응적 가변 전류를 제어하는 제1 적응적 바이어싱 회로; 및
    상기 제2 전류에 기초하여 상기 차동 증폭부의 상기 테일 전류를 형성하는 제2 적응적 가변 전류를 제어하는 제2 적응적 바이어싱 회로를 구비하며,
    상기 제1 및 제2 적응적 가변 전류는 상기 차동입력 신호쌍의 전압차에 기초하여 상보적으로 가변되는 레일-투-레일 연산 증폭기.
  2. 제 1 항에 있어서, 상기 제1 입력 스테이지 회로의 상기 차동증폭부는
    제1 노드와 공통접속노드 및 제2 노드와 상기 공통접속노드 사이에 각각 삽 입되며 상기 차동 입력 신호쌍을 수신하기 위한 차동 입력 트랜지스터쌍;
    제1 및 제2 단자가 상기 제1 노드에 공통으로 접속되고, 제3 단자는 제1 전원에 접속되는 제1 바이어스 트랜지스터;
    제1 및 제2 단자가 상기 제2 노드에 공통으로 접속되고, 제3 단자는 상기 제1 전원에 접속되는 제2 바이어스 트랜지스터; 및
    상기 공통접속노드와 제2 전원 사이에 삽입되는 정적 전류원을 구비하며,
    상기 차동 증폭부의 상기 테일 전류는 상기 정적 전류원에 의한 정적 전류, 상기 제1 적응적 가변 전류 및 상기 제2 적응적 가변 전류의 합인 레일-투-레일 연산 증폭기.
  3. 제 2 항에 있어서, 상기 제1 입력 스테이지 회로의 상기 제1 적응적 바이어싱 회로는
    상기 제1 노드의 전압에 의해 제어되며, 상기 제1 전원에 접속되는 제1 트랜지스터;
    상기 제1 노드의 전압에 의해 제어되며, 상기 제1 전원과 제3 노드 사이에 접속되는 제2 트랜지스터;
    상기 제1 트랜지스터와 직렬로 연결되며, 그 제1 및 제2 단자가 공통으로 접속되고 제3 단자는 상기 제2 전원에 연결되는 제3 트랜지스터;
    상기 제3 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 하나의 신호에 의해 제어되는 제4 트랜지스터; 및
    상기 공통접속 노드와 상기 제2 전원 사이에 접속되며, 상기 제3 트랜지스터와 전류 미러로 연결되는 제5 트랜지스터를 구비하며,
    상기 제1 입력 스테이지 회로의 상기 제2 적응적 바이어싱 회로는
    상기 제2 노드의 전압에 의해 제어되며, 상기 제1 전원에 접속되는 제6 트랜지스터;
    상기 제2 노드의 전압에 의해 제어되며, 상기 제1 전원과 제4 노드 사이에 접속되는 제7 트랜지스터;
    상기 제6 트랜지스터와 직렬로 연결되며, 그 제1 및 제2 단자가 공통으로 접속되고 제3 단자는 상기 제2 전원에 연결되는 제8 트랜지스터;
    상기 제4 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 다른 하나의 신호에 의해 제어되는 제9 트랜지스터; 및
    상기 공통 접속 노드와 상기 제2 전원 사이에 접속되며, 상기 제8 트랜지스터와 전류 미러로 연결되는 제10 트랜지스터를 구비하는 레일-투-레일 연산 증폭기.
  4. 제 2 항에 있어서, 상기 제1 입력 스테이지 회로의 상기 제1 적응적 바이어싱 회로는
    상기 제1 노드의 전압에 의해 제어되며, 상기 제1 전원에 접속되는 제1 트랜지스터;
    상기 제1 노드의 전압에 의해 제어되며, 상기 제1 전원과 제3 노드 사이에 접속되는 제2 트랜지스터;
    상기 제1 트랜지스터와 직렬로 연결되며, 그 제1 및 제2 단자가 공통으로 접속되고 제3 단자는 상기 제2 전원에 연결되는 제3 트랜지스터;
    상기 제3 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 하나의 신호에 의해 제어되는 제4 트랜지스터; 및
    상기 공통접속 노드와 상기 제2 전원 사이에 접속되며, 상기 제3 트랜지스터와 전류 미러로 연결되는 제5 트랜지스터를 구비하며,
    상기 제1 입력 스테이지 회로의 상기 제2 적응적 바이어싱 회로는
    상기 제2 노드의 전압에 의해 제어되며, 상기 제1 트랜지스터와 병렬로 연결되는 제6 트랜지스터;
    상기 제2 노드의 전압에 의해 제어되며, 상기 제1 전원과 제4 노드 사이에 접속되는 제7 트랜지스터; 및
    상기 제4 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 다른 하나의 신호에 의해 제어되는 제9 트랜지스터를 구비하는 레일-투-레일 연산 증폭기.
  5. 제 1 항에 있어서, 상기 제2 입력 스테이지 회로의 상기 차동증폭부는
    제1 노드와 공통접속노드 및 제2 노드와 상기 공통접속노드 사이에 각각 삽입되며 상기 차동 입력 신호쌍을 수신하기 위한 차동 입력 트랜지스터쌍;
    제1 및 제2 단자가 상기 제1 노드에 공통으로 접속되고, 제3 단자는 제1 전 원에 접속되는 제1 바이어스 트랜지스터;
    제1 및 제2 단자가 상기 제2 노드에 공통으로 접속되고, 제3 단자는 상기 제1 전원에 접속되는 제2 바이어스 트랜지스터; 및
    제1 전원과 상기 공통접속노드 사이에 삽입되는 정적 전류원을 구비하며,
    상기 차동 증폭부의 상기 테일 전류는 상기 정적 전류원에 의한 정적 전류, 상기 제1 적응적 가변 전류 및 상기 제2 적응적 가변 전류의 합인 레일-투-레일 연산 증폭기.
  6. 제 5 항에 있어서, 상기 제2 입력 스테이지 회로의 상기 제1 적응적 바이어싱 회로는
    상기 제1 노드의 전압에 의해 제어되며, 상기 제2 전원에 접속되는 제1 트랜지스터;
    상기 제1 노드의 전압에 의해 제어되며, 상기 제2 전원과 제3 노드 사이에 접속되는 제2 트랜지스터;
    상기 제1 트랜지스터와 직렬로 연결되며, 그 제1 및 제2 단자가 공통으로 접속되고 제3 단자는 상기 제1 전원에 연결되는 제3 트랜지스터;
    상기 제3 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 하나의 신호에 의해 제어되는 제4 트랜지스터; 및
    상기 공통접속 노드와 상기 제1 전원 사이에 접속되며, 상기 제3 트랜지스터와 전류 미러로 연결되는 제5 트랜지스터를 구비하며,
    상기 제2 입력 스테이지 회로의 상기 제2 적응적 바이어싱 회로는
    상기 제2 노드의 전압에 의해 제어되며, 상기 제2 전원에 접속되는 제6 트랜지스터;
    상기 제2 노드의 전압에 의해 제어되며, 상기 제2 전원과 제4 노드 사이에 접속되는 제7 트랜지스터;
    상기 제6 트랜지스터와 직렬로 연결되며, 그 제1 및 제2 단자가 공통으로 접속되고 제3 단자는 상기 제1 전원에 연결되는 제8 트랜지스터;
    상기 제4 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 다른 하나의 신호에 의해 제어되는 제9 트랜지스터; 및
    상기 공통 접속 노드와 상기 제1 전원 사이에 접속되며, 상기 제8 트랜지스터와 전류 미러로 연결되는 제10 트랜지스터를 구비하는 레일-투-레일 연산 증폭기.
  7. 제 5 항에 있어서, 상기 제2 입력 스테이지 회로의 상기 제1 적응적 바이어싱 회로는
    상기 제1 노드의 전압에 의해 제어되며, 상기 제2 전원에 접속되는 제1 트랜지스터;
    상기 제1 노드의 전압에 의해 제어되며, 상기 제2 전원과 제3 노드 사이에 접속되는 제2 트랜지스터;
    상기 제1 트랜지스터와 직렬로 연결되며, 그 제1 및 제2 단자가 공통으로 접 속되고 제3 단자는 상기 제1 전원에 연결되는 제3 트랜지스터;
    상기 제3 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 하나의 신호에 의해 제어되는 제4 트랜지스터; 및
    상기 공통접속 노드와 상기 제1 전원 사이에 접속되며, 상기 제3 트랜지스터와 전류 미러로 연결되는 제5 트랜지스터를 구비하며,
    상기 제2 입력 스테이지 회로의 상기 제2 적응적 바이어싱 회로는
    상기 제2 노드의 전압에 의해 제어되며, 상기 제1 트랜지스터와 병렬로 연결되는 제6 트랜지스터;
    상기 제2 노드의 전압에 의해 제어되며, 상기 제2 전원과 제4 노드 사이에 접속되는 제7 트랜지스터; 및
    상기 제4 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 다른 하나의 신호에 의해 제어되는 제9 트랜지스터를 구비하는 레일-투-레일 연산 증폭기.
  8. 제 2 항 또는 제 5 항에 있어서,
    상기 제1 및 제2 입력 스테이지 회로의 상기 제1 적응적 바이어싱 회로는 각각
    상기 제1 전류를 미러링하기 위한 제1 전류 미러; 및
    상기 제1 전류 미러에 의해 미리렁된 전류를 재미러링하여 상기 제1 적응적 가변 전류를 발생하는 제2 전류 미러를 구비하고,
    상기 제1 및 제2 입력 스테이지 회로의 상기 제2 적응적 바이어싱 회로는 각각
    상기 제2 전류를 미러링하기 위한 제3 전류 미러; 및
    상기 제3 전류 미러에 의해 미리렁된 전류를 재미러링하여 상기 제2 적응적 가변 전류를 발생하는 제4 전류 미러를 구비하는 레일-투-레일 연산 증폭기.
  9. 제 8 항에 있어서, 상기 제2 전류 미러 및 상기 제4 전류 미러는
    하나로 구현되어 상기 제1 및 제2 적응적 바이어싱 회로에 의해 공유되는 레일-투-레일 연산 증폭기.
  10. 제 1 항에 있어서, 상기 출력 스테이지 회로는,
    상기 제1 및 제2 입력 스테이지 전류를 각각 제1 제어 전압 및 제2 제어 전압으로 변환하기 위한 제어부;
    상기 제1 전원과 출력 노드 사이에 접속되며, 상기 제1 제어 전압에 의해 제어되는 제1 출력 트랜지스터; 및
    상기 출력 노드와 상기 제2 전원 사이에 접속되며, 상기 제2 제어 전압에 의해 제어되는 제2 출력 트랜지스터를 구비하는 레일-투-레일 연산 증폭기.
  11. 제 10 항에 있어서, 상기 출력 스테이지 회로는
    상기 제1 출력 트랜지스터의 게이트와 상기 출력 노드 사이 및 상기 제2 출 력 트랜지스터의 게이트와 상기 출력 노드 사이에 접속되는 보상 커패시터를 더 구비하는 레일-투-레일 연산 증폭기.
  12. 차동 입력 신호쌍의 전압차에 응답하여, 제1 입력 스테이지 전류를 제공하기 위한 제1 입력 스테이지 회로;
    상기 차동 입력 신호쌍의 전압차에 응답하여, 제2 입력 스테이지 전류를 제공하기 위한 제2 입력 스테이지 회로; 및
    상기 제1 및 제2 입력 스테이지 전류에 기초하여 출력 신호를 생성하는 출력 스테이지 회로를 구비하며,
    상기 제1 및 제2 입력 스테이지 회로는 각각
    상기 차동 입력 신호쌍의 전압차에 응답하여, 상보적으로 조절되는 제1 및 제2 전류를 발생하는 차동 증폭부; 및
    상기 제1 및 제2 전류에 기초하여 상기 차동 증폭부의 테일 전류를 가변하는 적응적 바이어싱 회로를 구비하며,
    상기 제1 입력 스테이지 전류 및 상기 제2 입력 스테이지 전류는 각각 상기 제1 및 제2 입력 스테이지 회로의 상기 차동증폭부의 테일 전류에 응답하여 가변되는 레일-투-레일 연산 증폭기.
  13. 제 12 항에 있어서, 상기 제1 입력 스테이지 전류 및 상기 제2 입력 스테이지 전류는 상기 차동 입력 신호쌍의 전압차에 따라 가변되는 레일-투-레일 연산 증 폭기.
  14. 제 12 항에 있어서, 상기 제1 입력 스테이지 회로의 상기 차동증폭부와 상기 상기 제1 입력 스테이지 회로의 상기 차동증폭부는 대칭적으로 구성되며,
    상기 제1 및 제2 입력 스테이지 회로의 상기 차동증폭부 각각은
    제1 노드와 공통접속노드 및 제2 노드와 상기 공통접속노드 사이에 각각 삽입되며 상기 차동 입력 신호쌍을 수신하기 위한 차동 입력 트랜지스터쌍;
    제1 및 제2 단자가 상기 제1 노드에 공통으로 접속되고, 제3 단자는 제1 전원에 접속되는 제1 바이어스 트랜지스터;
    제1 및 제2 단자가 상기 제2 노드에 공통으로 접속되고, 제3 단자는 상기 제1 전원에 접속되는 제2 바이어스 트랜지스터; 및
    상기 공통접속노드와 제2 전원 사이에 삽입되는 정적 전류원을 구비하는 레일-투-레일 연산 증폭기.
  15. 제 12 항에 있어서, 상기 출력 스테이지 회로는,
    상기 제1 및 제2 입력 스테이지 전류를 각각 제1 제어 전압 및 제2 제어 전압으로 변환하기 위한 제어부;
    상기 제1 전원과 출력 노드 사이에 접속되며, 상기 제1 제어 전압에 의해 제어되는 제1 출력 트랜지스터; 및
    상기 출력 노드와 상기 제2 전원 사이에 접속되며, 상기 상기 제2 제어 전압 에 의해 제어되는 제2 출력 트랜지스터를 구비하는 레일-투-레일 연산 증폭기.
  16. 제1항 또는 제12항에 기재된 상기 레일-투-레일 연산 증폭기를 포함하는 디스플레이 장치를 위한 소스 드라이버.
  17. 복수의 데이터 라인들과 복수의 게이트 라인들을 포함하며, 각각이 상기 복수의 데이터 라인들 중에서 대응되는 데이터 라인과 상기 복수의 게이트 라인들 중에서 대응되는 게이트 라인 사이에 접속된 복수의 화소들을 포함하는 디스플레이 패널; 및
    제16항에 기재된 소스 드라이버를 포함하며,
    상기 레일-투-레일 연산 증폭기의 상기 출력단자의 전압은 상기 복수의 데이터 라인들 중에서 대응되는 데이터 라인으로 공급되는 디스플레이 장치.
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