KR101598220B1 - 트랜지스터 출력 회로 및 방법 - Google Patents

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Abstract

트랜지스터 회로가 제공된다. 이 트랜지스터 회로는 제1 출력 트랜지스터, 제2 출력 트랜지스터, 및 스위치 장치를 포함한다. 제1 출력 트랜지스터 및 제2 출력 트랜지스터는 트랜지스터 회로의 공통 출력에 출력 신호를 제공하도록 구성된다. 스위치 장치는 제1 출력 트랜지스터의 출력 및 제2 출력 트랜지스터의 출력을 차례대로 공통 출력에 결합시킨다. 제1 출력 트랜지스터 및 제2 출력 트랜지스터는 동일한 안정 상태 출력을 제공하도록 제어된다. 스위치 장치는, 제1 출력 트랜지스터의 출력이 공통 출력에 결합될 때, 제1 출력 트랜지스터의 구동 조건 전압의 변화가 제2 출력 트랜지스터로부터 단절되도록 적응된다.

Description

트랜지스터 출력 회로 및 방법{TRANSISTOR OUTPUT CIRCUIT AND METHOD}
본원은 2008년 10월 24일 출원된 유럽 특허 출원 제08167569.6호를 우선권 주장하며, 이는 참조 문헌으로서 본 명세서에 포함된다.
본원은 2007년 12월 27일 출원된 미국 가출원 제61/016,826호를 우선권 주장한다.
본 발명은 트랜지스터 출력 회로, 즉 시간이 지남에 따라 변하는 출력 전압 또는 전류를 제공하기 위하여 출력 트랜지스터가 사용되는 회로에 관한 것이다. 이와 같은 회로의 일례는, 예컨대 감지 기능에 응답하여 전류 출력을 제공하는 전류 샘플링 회로이다.
많은 감지 애플리케이션에서, 감지 장치들(예컨대, 다이오드 또는 트랜지스터)은 감지되는 파라미터에 의존하는 출력 전류를 발생시킨다. 전류 센서가 사용될 수 있는 애플리케이션의 범위는 매우 크며, 본 발명은 임의의 이와 같은 애플리케이션에 적용될 수 있다. 예를 들어, 감지되는 파라미터는 광센서의 경우에는 광 레벨 또는 온도 센서의 경우에는 온도일 수 있다. 센서는 광, 온도, 응력, 또는 기타 힘들과 같은 물리적 값을 측정할 것이다.
센서의 출력 전류는 종종 매우 작아, 신호의 품질, 특히 신호 대 잡음비를 유지하기 위하여, 신호를 센서에 밀접한 더욱 강한 형태로 변환시키는 것이 이롭다. 시간이 지남에 따라 신호가 변하는 경우, 또는 센서 어레이의 경우 몇몇 센서들의 출력이 함께 멀티플렉싱될 때, 전류의 샘플링이 요구된다.
도 1은 알려진 간단한 샘플링 회로를 도시한 것이다.
샘플링될 전류는 예컨대, 광전류를 포함할 수 있고 전류 소스(CS1)로 표시된다. 전류는 p-타입 구동 트랜지스터(T1p)를 통해 흘러 나오며, p-타입 구동 트랜지스터(T1p)는 자신의 소스와 게이트 사이에 접속된 커패시터(C1)를 갖는다. 따라서 이 커패시터는 샘플링되는 전류에 대응하는 게이트-소스 전압을 저장할 수 있다.
회로는 트랜지스터(T1p)가 샘플링되는 전류를 공급할 수 있도록, 트랜지스터(T1p)의 게이트와 드레인 사이에 트랜지스터(T1p)를 작동시키기 위한 제1 스위치(S1)(타이밍(Clk1)을 갖는 스위치)를 구비한다. (타이밍(Clk2)을 갖는) 제2 스위치(S2)는 샘플링 트랜지스터(T1p)를 센서(CS1)에 결합시키고, (타이밍(Clk3)을 갖는) 제3 스위치(S3)는 샘플링 트랜지스터(T1p)를 샘플링 회로의 출력(OUT)에 결합시킨다.
도 2에 도시된 바와 같이, 샘플링 위상(S) 동안, 스위치(S1 및 S2)는 폐쇄되고, 스위치(S3)는 개방된다. 샘플링될 전류, 이 예에서는 광전류는 트랜지스터(T1p)를 통해 흘러 나온다. 트랜지스터(T1p)의 게이트 및 드레인 상에 존재하는 전압은 광전류와 동일한 트랜지스터(T1p)의 드레인 전류를 생성하는 값에서 설정한다. 이 전압은 커패시터(C1)에 걸쳐 저장된다. 홀딩 위상(H) 동안, 스위치(S1 및 S2)는 개방되고, 스위치(S3)는 폐쇄된다. 트랜지스터(T1p)의 게이트-소스 전압은 커패시터(C1)에 의해 유지되고, 따라서 샘플링된 광전류는 회로의 출력(OUT)에서 이용 가능하다.
전류를 샘플링하는데 요구되는 시간은 (C1+Cd)/gm1에 비례하는데, 여기서 Cd는 센서(즉, 포토다이오드)의 캐패시턴스(capacitance)이고, gm1은 트랜지스터(T1p)의 상호컨덕턴스(transconductance)이다. 측정될 전류가 작다면, 트랜지스터(T1p)는 하위 문턱값 영역 내에서 동작될 것이다. 이 영역에서, gm1의 값은 드레인 전류(Id1)에 비례한다. 따라서, 샘플링되는 전류가 낮다면, 설정 시간(settling time)은 연장된다.
저온 폴리실리콘(low temperature polysilicon, LTPS) 기술에 의해 CMOS 회로가 큰 영역의 기판 상에 집적되는 것이 가능하고, 이 기술은 액티브 매트릭스 액정 디스플레이와 같은 장치들을 제조하는데 사용된다. 디스플레이 상에 센서들을 집적하는 것에 대한 관심이 증가하고 있으며, 따라서 이러한 센서들로부터의 신호를 처리하기 위한 박막 트랜지스터(TFT) 회로의 설계는 더욱 중요해지고 있다. 감지 장치로부터의 출력을 처리하는 회로 내의 TFT들은 그들의 문턱 전압에 인접하게 바이어스될 수 있거나 또는 상기 설명한 바와 같이, 하위 문턱값 영역 내에서, 특히 매우 작은 전류를 취급할 때, 평형을 이룰 수 있고 이러한 바이어스 조건 하에서 TFT들은 다소 바람직하지 않은 동작을 보일 수 있다.
박막 트랜지스터는 인가된 바이어스 전압이 바뀔 때 전류 오버슛(overshoot) 또는 전류 언더슛(undershoot) 효과를 보일 수 있다. 이는 도 3에 도시되어 있고, 도 3은 전압 감소가 장치의 게이트에 적용될 때, 트랜지스터의 드레인 전류가 어떻게 변화는지를 개략적으로 보여준다. 게이트-소스 전압이 제1 값(VGS1)으로부터 제2 하위값(VGS2)으로 변할 때, n-타입 TFT의 드레인 전류(ID)는 초기에는 낮은 레벨까지 떨어지지만, 시간이 지남에 따라, 안정된 상태의 값에 도달할 때까지 증가한다. 게이트 전압이 하위 레벨(VGS2)로부터 상위 레벨(VGS1)로 바뀔 때, 드레인 전류는 초기에는 상위 레벨까지 증가하지만, 시간이 지남에 따라, 안정된 상태의 값에 도달할 때까지 감소된다. 이러한 과도(transient) 동작은 장치 내의 캐리어들의 트랩핑으로부터 야기된 것이며, 과도전류의 크기 및 전류가 안정된 상태의 값에 도달하는데 요구되는 시간의 크기는, 그 장치를 이용하는 회로의 성능에 상당히 영향을 줄 수 있다. 이러한 동작은, TFT가 하위 문턱값 영역에서 동작하지만, 또한 장치가 아날로그 회로에서 바이어스되는 경우 통상적으로 문턱 전압에 상당히 근접할 수 있을 때 가장 많이 나타난다.
과도전류의 크기는 50%보다 클 수 있으며, 전류가 자신의 안정된 상태의 값에 도달하는데 요구되는 시간은 50ms 보다 클 수 있다. 이는 회로의 다른 과도 응답 시간, 예컨대 커패시터 충전 시간으로부터 비롯되는 시간보다 훨씬 느린 것이다. 따라서, 이러한 과도 동작은 전류 샘플링 회로의 출력 오류의 주요 원인이 될 수 있다.
도 4는 드레인-소스 전압이 2.5V이고, 게이트-소스 전압이 2.5V에서부터 t = 0의 1.0V로 하락할 때, n-타입 LTPS TFT에서 측정된 드레인 전류의 과도 동작의 일례를 도시한 것이다. 드레인 전류는 초기에는 약 0.5nA 값까지 떨어지지만, 그 다음 약 30ms의 기간 동안 2.3nA 값까지 상승한다.
몇몇 회로에서, TFT는 처리되는 신호와 연관된 임의의 변화와 더불어, 자신의 게이트 전압에 대한 상당한 외란(disturbance)을 경험할 수 있다. 이러한 외란의 예는, 신호 전압이 노드 상에 인가되거나 또는 생성되기 전에, 회로 내의 노드가 특정 전압 레벨까지 사전 충전되어야할 때이다. 이러한 외란은 도 4에 도시된 느린 과도전류를 유발할 수 있고, 이 느린 과도전류는 이어서 회로 출력의 오류를 생성할 수 있다.
이러한 문제는 전류 감지 애플리케이션과 관련하여서 뿐만 아니라, 트랜지스터가 가변 출력 전압 또는 전류를 제공할 때에도 일반적으로 적용된다.
본 발명에 따라, 제1 출력 트랜지스터, 제2 출력 트랜지스터, 및 스위치 장치를 포함하는 트랜지스터 회로가 제공된다. 제1 출력 트랜지스터 및 제2 출력 트랜지스터는 트랜지스터 회로의 공통 출력에 출력 신호를 제공하도록 구성된다. 스위치 장치는 제1 출력 트랜지스터의 출력 및 제2 출력 트랜지스터의 출력을 차례로 공통 출력에 결합시킨다. 제1 출력 트랜지스터 및 제2 출력 트랜지스터는 동일한 안정 상태 출력을 제공하도록 제어된다. 스위치 장치는 제1 출력 트랜지스터의 출력이 공통 출력에 결합될 때, 제1 출력 트랜지스터들의 구동 조건 전압의 변화가 제2 출력 트랜지스터로부터 단절되도록 적응된다.
일례에서, 회로는 전류 샘플링 회로이다. 제1 출력 트랜지스터는 전류를 샘플링하기 위한 전류 샘플링 트랜지스터를 포함한다. 제2 출력 트랜지스터는 전류 출력을 전달하기 위한 트랜지스터를 포함하고, 제2 출력 트랜지스터는 제1 출력 트랜지스터와 병렬로 결합된다. 회로는 제1 트랜지스터 게이트-소스 캐패시턴스를 더 포함한다. 스위치 장치는 제1 출력 트랜지스터의 게이트 전압을 제2 출력 트랜지스터의 게이트에 선택적으로 결합시키기 위한 것이다. 스위치 장치는 제1 출력 트랜지스터의 게이트-소스 전압의 변화가 제1 출력 트랜지스터에 의해 샘플링되는 전류에 관련되지 않을 때, 제2 출력 트랜지스터에 결합되는 것을 방지하기 위하여 개방되는 결합 스위치를 포함하고, 이 결합 스위치는 제1 트랜지스터 게이트-소스 캐패시턴스에 게이트 전압을 전달하기 위해 폐쇄된다.
그 다음, 회로는 제2 트랜지스터 게이트-소스 캐패시턴스를 더 포함할 수 있다.
회로는 바람직하게 3가지 모드로 동작 가능하다. 전류 샘플링 모드에서, 제1 출력 트랜지스터는 전류를 샘플링하고, 게이트-소스 전압은 제2 트랜지스터 게이트-소스 캐패시턴스 상에 저장된다. 전달 모드에서, 제1 출력 트랜지스터의 게이트 전압은 결합 스위치에 의해 제1 트랜지스터 게이트-소스 캐패시턴스에 전달된다. 출력 모드에서, 제2 출력 트랜지스터는 제1 트랜지스터 게이트-소스 캐패시턴스 상의 전압으로부터 유도된 출력 전류를 제공한다.
다른 실시예에서, 제1 출력 트랜지스터는 제1 증폭기의 일부이다. 제2 출력 트랜지스터는 제1 증폭기에 병렬로 결합된 제2 증폭기의 일부이다. 스위치 장치는 제1 증폭기와 제2 증폭기 각각의 증폭기 출력을 공통 출력에 선택적으로 결합시키기 위하여 제1 증폭기와 제2 증폭기 각각을 위한 출력 스위치를 포함한다. 스위치 장치는 공통 출력과 입력 사이에 제1 증폭기 및 제2 증폭기로의 피드백 스위치를 포함하고, 회로 입력과 출력 사이에 제1 증폭기 및 제2 증폭기로의 입력 스위치를 포함한다. 이러한 경우, 회로는 3가지 모드로 동작 가능하다. 리셋 모드에서, 피드백 스위치 및 출력 스위치는 개방되고, 입력 스위치는 폐쇄된다. 제1 출력 모드에서, 제1 증폭기는 공통 출력에 출력 신호를 제공하고, 피드백 스위치는 폐쇄되며, 입력 스위치는 개방된다. 제2 출력 모드에서, 제2 증폭기는 공통 출력에 출력 신호를 제공하고, 피드백 스위치는 폐쇄되며, 입력 스위치는 개방된다.
본 발명은 또한, 제1 출력 트랜지스터의 출력을 공통 출력에 결합시키는 단계, 제2 출력 트랜지스터의 출력을 공통 출력에 결합시키는 단계를 포함하는 트랜지스터 회로 제어 방법을 제공하는데, 상기 제1 출력 트랜지스터의 출력이 공통 출력에 결합될 때, 제1 출력 트랜지스터의 구동 조건의 변화는 제2 출력 트랜지스터로부터 단절되며, 상기 제1 출력 트랜지스터 및 제2 출력 트랜지스터는 동일한 안정 상태 출력을 제공하도록 제어된다.
상세한 설명은 첨부한 도면을 참조하여 후속하는 실시예들에서 주어진다.
본 발명은 회로가 주기적 리셋 또는 사전 충전 동작을 겪는 회로에 적용될 수 있는데, 주기적 리셋 또는 사전 충전 동작은 제어 입력의 변화로부터 유도되지 않는 트랜지스터 게이트 전압의 변화를 야기한다. 출력 트랜지스터에 대해 느린 과도 응답이 회피될 수 있도록, 본 발명의 접근 방법은 이러한 변화로부터 단절되는 출력 트랜지스터를 제공한다.
후속하는 설명은 본 발명을 수행하기 위해 최상으로 고려된 모드이다. 이 설명은 본 발명의 일반적인 원리를 설명하기 위한 용도이며, 제한적인 의미로 간주되어서는 안된다. 본 발명의 범위는 첨부한 청구항들에 대한 참조에 의해서 최상으로 결정된다.
본 발명은 출력이 제1 출력 트랜지스터에 의해 제공된 다음, 제2 출력 트랜지스터에 의해 제공되는 트랜지스터 회로 및 제어 방법을 제공한다. 제1 출력 트랜지스터의 출력이 공통 출력에 결합될 때, 제1 출력 트랜지스터의 게이트-소스 전압의 변화는 제2 출력 트랜지스터로부터 단절된다. 그러나, 제1 출력 트랜지스터 및 제2 출력 트랜지스터는 동일한 안전된 상태의 출력을 제공하도록 제어된다. (예컨대, 리셋 동작에 연관되는) 제어 입력에 관련되지 않은 트랜지스터 구동 전압의 변화는 제1 트랜지스터에만 적용된다.
본 발명은 우선 전류 샘플링 회로 및 방법에 대한 본 발명의 용례를 이용하여 기술될 것이다. 제1 전류 샘플링 트랜지스터는 전류를 샘플링하는데 사용되고, 제2 전류 출력 트랜지스터는 제1 트랜지스터에 병렬로 겹합된다. 이러한 경우, 샘플링된 전류에 관련되지 않는 게이트-소스 전압의 변화는 제1 트랜지스터에만 적용된다. 제1 트랜지스터의 오직 안정된 게이트 전압만이 제2 트랜지스터에 전달되므로, 제2 트랜지스터에 대해서는 과도(transient) 응답 지연이 회피된다.
본 발명의 전류 샘플링 회로의 일부로서 사용될 수 있는 트랜지스터 장치의 일례가 도 5에 도시되어 있다. 도면의 좌측에 도시된 트랜지스터는 우측의 트랜지스터 및 스위치 장치로 대체된다. 스위치들은 개개의 트랜지스터 또는 CMOS 전송 게이트를 나타낸다.
회로는 전류를 샘플링하기 위한 제1 트랜지스터(전류 샘플링)(10)(T1) 및 제1 트랜지스터(10)와 병렬인 제2 트랜지스터(전류 출력)(12)(T2)를 포함한다. 제2 트랜지스터(12)의 게이트-소스 전압을 저장하기 위한 게이트-소스 전압 저장 커패시터(14)(Cgs)가 제공된다.
제1 트랜지스터(10)의 게이트 전압을 제2 트랜지스터(12)의 게이트에 선택적으로 결합시키기 위한 결합 스위치(16)가 제공된다.
2개의 트랜지스터(10 및 12)는 전력 레일(power rail) "드레인(D)"과 "소스(S)" 사이에 접속된다. 각각의 트랜지스터(10 및 12)가 회로 안 또는 밖으로 스위칭될 수 있도록, 각각의 트랜지스터(10 및 12)는 연관된 직렬 스위치(18/20)를 갖는다.
결합 스위치(16)가 개방될 때, 이는 제1 트랜지스터(10) 상의 게이트-소스 전압의 변화가 제2 트랜지스터(12)에 결합되는 것을 방지한다. 이는 이러한 전압 변화가 샘플링된 전류에 관련되지 않지만, 대신 회로의 리셋 동작에 관련될 때 유용하다. 결합 스위치(16)는 커패시터(14)에 게이트 전압을 전달하기 위하여 폐쇄된다.
회로는 3가지 모드로 동작 가능하다:
제1 트랜지스터(10)가 전류를 샘플링하고, 게이트-소스 전압이 저장되는 전류 샘플링 모드;
제1 트랜지스터(10)의 게이트 전압이 결합 스위치(16)에 의해 제2 트랜지스터의 게이트에 전달되는 전달 모드; 및
제2 트랜지스터(12)가 저장 커패시터(14) 상의 전압으로부터 유도된 출력 전류를 제공하는 출력 모드.
회로가 제1 모드(전류 샘플링 모드)로 동작할 때, 트랜지스터의 게이트-소스 전압은 상당히 변할 것으로 예상된다. 제1 트랜지스터(10)는 드레인 전류를 제공한다. 스위치(18)는 폐쇄되고, 스위치(16 및 20)는 개방된다. 이 상태에서, 제2 트랜지스터(12)의 게이트-소스 전압은 (실제 커패시터이거가 또는 단순히 트랜지스터의 자체 캐패시턴스일 수 있는) 커패시터(14)에 의해 유지된다.
게이트-소스 전압의 변화가 더욱 제한되거나 또는 오직 회로에 의해 처리되는 신호의 변화로부터로만 야기되는 모드로 회로가 동작하는 경우, 제2 트랜지스터(12)는 드레인 전류를 제공할 수 있다. 이 모드에서, 스위치(18)는 개방되고, 스위치(16 및 20)는 폐쇄된다.
이러한 방식으로, 제2 트랜지스터(12) 만이 처리되는 신호의 변화에 대응하는 게이트-소스 전압의 상당한 변화를 경험하도록 회로를 동작시키는 것이 가능하다. 이러한 동작 모드는 상기 설명한 출력 모드에 대응한다.
트랜지스터(10 및 20)의 특성은 명목상으로는 동일하지만, 제1 트랜지스터(10)의 드레인 전류는 느린 과도(transient) 효과에 의해 상당히 변경될 수 있는 반면, 제2 트랜지스터(12)의 드레인 전류는 느린 과도 동작에 대해 대체적으로 자유롭다.
제안된 방법의 주요 애플리케이션은 하위 문턱값 영역에서 동작하는 TFT를 갖는 회로, 특히 매우 느린 전류를 샘플링하는데 이용되는 회로이다. 전류를 샘플링하고 느린 과도 효과를 경험하는 샘플링 트랜지스터로부터, 게이트-소스 전압의 큰 변화를 경험하지 않고, 따라서 느린 과도 효과도 보이지 않는 출력 트랜지스터로 게이트-소스 전압을 전달하는 것이 본 발명의 개념이다.
본 발명을 이용하는 전류 샘플링 회로의 일례가 도 6에 도시되어 있으며, 가능한 제어 신호 타이밍은 도 7에 도시되어 있다.
샘플링될 전류(광전류)는 도 6에서 전류 소스(CS6) 및 병렬 커패시터(Cp)로 표시된 포토다이오드(30)에 의해 생성된다.
전류는 샘플링되고, 트랜지스터(10)와 트랜지스터(12)의 결합에 의해 홀딩된다. 2개의 CMOS 인버터(A1 및 A2)는 트랜지스터(10) 또는 트랜지스터(12)의 광전류와 드레인 전류의 차에 응답하여 발생되는 오류 전압을 증폭시킨다. 이 증폭은 회로의 설정 시간(settling time)을 감소시킨다.
회로는 상이한 동작 모드를 제어하기 위한 많은 수의 스위치들을 갖는다. 이 스위치들은 타이밍 제어 신호 φ1을 갖는 제1 스위치 세트를 포함한다. 이들 중 하나는 제1 트랜지스터(10)에 연관된 게이트-소스 전압 커패시터(32)(Cs)를 단락시키기 위한 리셋 스위치(38)이다. 증폭기(A1 및 A2)는 또한 (증폭기 체인을 포함하는) 피드백 제어 루프를 리셋하는데 사용되는 동일한 타이밍을 갖는 바이패스 스위치들을 포함한다.
제2 스위치 세트는 타이밍 제어 신호 φ2를 갖는다. 이들 중 하나는 트랜지스터(10)를 회로의 안 또는 밖에 배치하기 위한 스위치(스위치 18)이며, 다른 하나는 출력 스위치(34)이다. 결합 스위치(16)는 타이밍 제어 신호 φ2에 반대인 타이밍 제어 신호
Figure 112015082241704-pat00001
를 이용하여 제어된다. 트랜지스터(12)를 회로 내로 스위칭하기 위한 스위치(20) 또한 타이밍 제어 신호
Figure 112015082241704-pat00002
(즉, φ2의 상보 신호)를 이용하여 제어된다.
피드백 제어 루프는 타이밍 제어 신호
Figure 112013116637091-pat00003
(즉, φ1의 상보 신호)를 이용하여 전압을 증폭기 체인의 입력에 결합시키는 커패시터(40)(Ck)를 포함한다. 아래에 설명되는 바와 같이, 이는 샘플링 위상 동안 트랜지스터의 게이트에 양의 전압이 인가된다는 것을 확신시켜준다. 증폭기 체인은 출력 커패시터(42)(Cc)를 갖는다. 증폭기 체인의 커패시터들은 오프셋 전압을 저장하고, 이 커패시터들 상의 전하들이 시간이 지남에 따라 흩어지기 때문에 커패시터들은 샘플링 동작의 일부로서 리셋된다.
도 7에 도시된 바와 같이, 초기에 제어 신호 φ1과 φ2는 높다. 트랜지스터(10)의 게이트-소스 전압은 리셋 동작으로서 0V로 설정되고, 인버터들(A1 및 A2)의 문턱 전압이 그들의 입력 및 출력 노드에서 확립되도록, 인버터들(A1 및 A2)을 가로지르는 스위치들은 폐쇄된다. 이는 피드백 루프의 리셋을 나타낸다.
약 50㎲의 샘플링 기간(S) 동안에, 제어 신호 φ1는 낮아지며, 제어 신호 φ2는 높은 상태로 남는다.
커패시터(40)는 인버터(A1)의 입력에서의 전압을 소량만큼 증가시키고, 이어서 트랜지스터(10)의 게이트에서의 전압을 상승시킨다. 이는 마치 샘플링 회로의 설정 시간이 포토다이오드의 광전류 및 캐패시턴스에 의해 제한되는 일이 발생된 것처럼, 0V로 남거나 또는 하락하는 트랜지스터(10)의 게이트에서의 전압에 바람직하다.
샘플링 기간 동안, 피드백은 드레인 전류가 광전류와 동일해지도록 트랜지스터(10)의 게이트-소스 전압을 제어하도록 동작한다(피드백 체인의 증폭기들은 그들의 입력에서 무시해도 괜찮을 만큼의 전류를 끌어온다). 그러나, 트랜지스터(10)의 게이트-소스 전압의 초기 단계 및 후속하는 제어는 이러한 장치에 상술한 과도 동작을 유도할 수 있다.
피드백이 활성인 동안, 피드백은 게이트-소스 전압 값을 조절함으로써 과도전류를 보상한다. 그러나, 광전류가 트랜지스터(10)에 의해 샘플링된 다음, 이 장치의 게이트-소스 전압을 일정한 값으로 유지시킴으로써 홀딩된다면, 드레인 전류의 값은 게이트-소스 전압에 대응하는 안정된 상태의 값으로 이동하기 때문에 시간이 지남에 따라 변화할 것이다. 샘플링된 전류의 오류는 피드백 루프가 개방된 후에, 샘플링 동작의 종료시 증가할 것이다.
이러한 효과를 피하기 위하여, 일단 게이트-소스 전압이 트랜지스터(10)의 게이트에서 확립되면, 이 전압은 트랜지스터(12)의 게이트로 전달되는데, 이 전압은 트랜지스터(10)에 의해 관찰되는 게이트 전압의 초기 단계를 경험하지 않으며, 따라서 드레인 전류의 느린 변화 결과를 보여주지 않는다. 이러한 전달은 제어 신호 φ2를 취하고, 제어 신호φ1를 낮은 상태로 유지함으로써 (즉, 약 50㎲의 전달 기간(T) 동안) 달성된다.
2개의 트랜지스터(10 및 12)의 게이트들 사이의 결합 스위치(16)는 폐쇄되고, 초기에 커패시터들(14/32)과 증폭기 장치의 출력 커패시터(42) 사이에 전하 공유가 발생한다. 동시에, 트랜지스터(12)가 피드백 루프로 내로 접속되도록, 트랜지스터(10)의 드레인과 직렬인 스위치(18)는 개방되고, 트랜지스터(12)의 드레인과 직렬인 스위치(20)는 폐쇄된다.
그 다음, 트랜지스터(12)의 드레인 전류가 광전류와 동일해 질 때까지 피드백은 트랜지스터(12)의 게이트-소스 전압을 조절하도록 동작한다.
따라서, 전달 기간의 일부로서, 제2 트랜지스터(12)를 이용하는 제2 샘플링 위상이 유효하게 존재한다.
전달 기간의 종료시, 제어 신호 φ1 및 φ2는 상승하고 (즉, 홀딩 기간(H)에 들어감), 트랜지스터(12)의 게이트는 단절되며, 게이트-소스 전압은 커패시터(14)에 의해 유지된다. 그 다음, 트랜지스터(12)의 드레인 전류가 전류 샘플링 회로의 출력(OUT)에 공급된다.
제안된 방법은, 게이트 전압의 변화로부터 야기되는 장치의 드레인 전류의 느린 과도 동작으로부터 오류가 발생할 수 있는 TFT 회로에 적용될 수 있다.
예로서 주어진 회로는 특히 센서 애플리케이션, 구체적으로, 예컨대 광 세기 또는 온도에 관련된 소량의 전류를 감지할 때 흥미로울 수 있다. 이 회로는 또한 TFT가 게이트 전압 과도현상을 경험하고, 양호하게 정의되는 드레인 전류를 생성하는데 요구되는 다른 회로, 예컨대 사전 충전 기술이 사용되는 회로에 적용 가능할 수 있다.
본 발명은 예컨대, 광 센서 신호를 처리하기 위한 디스플레이 장치에서 사용될 수 있다. 오직 예시로서, 광 감지는 주변광 레벨에 무관하게 자동으로 디스플레이를 제어하는데 사용될 수 있으며, 이와 같은 제어 방식은 알려져 있다. 광 감지는 또한, 예컨대 전기발광 디스플레이의 백라이트, 또는 실제 디스플레이 픽셀 그 자체와 같은 광원의 노화를 특성화하는데 사용될 수 있다.
본 발명의 다른 애플리케이션은 증폭기 또는 버퍼 회로이다.
도 8은 제안된 방법을 이용하는 전압 증폭 회로를 보여주는데, 이 회로는 다시 느린 과도(transient) 오류를 감소시키는 이점을 제공한다.
2개의 반전 전압 증폭기들, INVA와 INVB가 존재하는데, 이들은 단일 이득 증폭기들로서, 즉 피드백이 동작된 후에 출력 전압(Vout)이 입력 전압(Vin)과 동일해지도록 동작하는 방식으로 구성된다. 물론 이는 단지 증폭기가 버퍼로서 기능하는 일례이며, 동일한 원리가 증폭 회로들에 적용된다.
스위치 장치는 증폭기 출력을 공통 출력(84)에 선택적으로 결합시키기 위한 각각의 증폭기의 출력 스위치들(80 및 82)을 포함한다. 피드백 스위치(85)는 공통 출력(84)과 입력(86) 사이에 제1 증폭기 및 제2 증폭기에 접속된다. 입력 스위치(88)는 회로 입력과 입력(86) 사이에 제공되고, 제1 증폭기 및 제2 증폭기에 결합된다.
각각의 증폭기는 입력 및 출력을 단락시키기 위한 피드백 스위치를 가지며, 이 피드백 스위치는 증폭기의 문턱 전압이 입력과 출력 사이에 나타나도록 하는데 이용된다. 각각의 증폭기는 또한 자신의 입력에서 커패시터(CA/CB)를 갖는다.
다양한 스위치들의 타이밍은 φ1 내지 φ4로서 도시되며, 타이밍은 도 9에 도시되어 있다.
입력 전압이 2개의 증폭기들에 제공되도록, 리셋 위상일 수 있는 동작(90)의 제1 위상 동안 신호 φ1은 높다. 신호 φ2, φ3, 및 φ4는 낮다. 커패시터(CA)에 걸쳐, 전압(VthA-Vin)과 동일한 전압이 확립되는 반면, 전압(VthB-Vin)은 캐패시터(CB)에 걸쳐 확립되는데, 여기서 전압(VthA) 및 전압(VthB)은 증폭기 INVA 및 INVB 각각의 문턱 전압이다.
문턱 전압 VthA 및 VthB는 공급 전압이 5V인 경우, 2.5V인 것으로 추측될 수 있다.
제1 피드백 위상인 동작(92) 제2 위상에서, 신호 φ1 내지 φ4는 낮은 반면, 신호 φ2 및 φ3은 높다. 이는 INVA가 피드백 모드로 동작하며 초기 INVA의 입력은 아래와 같은 것이라는 것을 의미한다.
VthA + VthB - Vin = 5 - Vin
예컨대, Vin이 4V라면, INVA의 입력은 1V이며, 이는 증폭기 INVA를 형성하는 TFT가 약 2.5V에서부터 1V까지의 게이트 전압 감소를 경험할 것이라는 것을 의미한다.
이러한 감소는 도 3과 관련하여 기술된 바와 같은 느린 과도현상을 유발할 것이며, 이는 출력 전압(Vout)이 입력 전압(Vin)과 동일해지기 전에 (증폭기의 이득에 따라) 수 밀리초를 기다려야 할 필요가 있을 것이라는 것을 의미한다.
제3 위상(94)에서, 신호 φ4는 높아지고, 신호φ3은 낮아진다. 증폭기 INVA는 피드백 루프로부터 접속 해제되고, 인버터 INVB는 피드백 모드로 동작될 것이다. 이러한 위상에서, φ3이 높을 때 전압(Vout)이 이미 일부 과도현상을 겪기 때문에, φ3이 높을 때 INVA의 TFT에 의해 경험된 것과 비교하여, INVB의 TFT는 전압의 감소를 경험할 것이다.
따라서, 본 발명은 트랜지스터 회로로부터의 출력(전압 또는 전류)이 2개의 상이한 트랜지스터들 또는 트랜지스터 회로들에 의해 차례로 제공될 수 있게 한다. 트랜지스터들 또는 트랜지스터 회로들 모두는 동일한 출력을 제공하도록 구동되도록 제어된다. 그러나, 오직 제1 트랜지스터 또는 트랜지스터 회로만이 차례로 출력 사이클들 간의 구동 조건, 예컨대 리셋 위상으로부터 야기될 수 있는 구동 조건의 변화를 전부 경험한다.
도시된 회로는 오직 일례에 불과하며, 당업자들에게 알려진 많은 다른 전류 감지 회로 및 증폭 회로가 존재한다. 더욱이, 본 발명은 입력 조건에 응답하여, 출력 트랜지스터로부터의 전류 또는 전압 출력을 제공하기 위한 출력 회로에 더욱 일반적으로 적용된다.
회로에 도시된 스위치들은 물론 개개의 트랜지스터 또는 트랜지스터 게이트 회로를 이용하여 구현될 수 있고, 회로가 (디스플레이와 같은) 다른 장치의 기판 상으로 집적된다면, 기판 상의 다른 회로 소자에 관해 동일한 기술 장치들에 스위치들을 위해 사용될 것이다. 따라서 도시된 회로의 구현은 당업자들에게는 관례적일 것이다.
일반적으로, 본 발명은 회로가 주기적 리셋 또는 사전 충전 동작을 겪는 회로에 적용될 수 있는데, 주기적 리셋 또는 사전 충전 동작은 제어 입력의 변화로부터 유도되는 않는 트랜지스터 게이트 전압의 변화를 야기한다. (느린 과도 응답이 샘플링되는 전류의 큰 변화를 야기하지 않는다면) 출력 트랜지스터에 대해 느린 과도 응답이 회피될 수 있도록, 본 발명의 접근 방법은 이러한 변화로부터 단절되는 출력 트랜지스터를 제공한다.
상세한 설명 및 청구항들에서, 게이트-소스 캐패시턴스에 대한 기준은 트랜지스터의 자체 캐패시턴스를 포함할 수 있다는 것을 이해할 수 있거나 또는 게이트-소스 전압을 저장할 수 있는 트랜지스터 회로의 추가 커패시터를 언급할 수 있다는 것이 이해될 것이다.
당업자들에게는 다양한 변경이 명백할 것이다.
본 발명이 예시를 통해, 그리고 바람직한 실시예에 관하여 기술되었지만, 본 발명이 개시된 실시예들로 제한되지 않는 다는 것을 이해해야 한다. 대조적으로, (당업자들에게는 명백한 바와 같이) 본 발명은 다양한 변경 및 유사한 구성을 포함하도록 의도되었다. 따라서, 첨부된 청구항들의 범위는 모든 이와 같은 변경 및 유사한 구성을 포함하기 위하여 가장 폭넓은 해석에 따라야한다.
본 발명은 첨부한 도면들에 대해 행해진 참조와 함께 상기 상세한 설명 및 예시를 읽음으로써 더욱 완전히 이해될 수 있다.
도 1은 알려진 전류 샘플링 회로이다.
도 2는 도 1의 회로의 동작을 설명하기 위한 타이밍 다이어그램이다.
도 3은 TFT 동작에서 볼 수 있는 전류 오버슛 또는 언더슛을 도시한 도면이다.
도 4는 n-타입 LTPS TFT에서 측정되는 드레인 전류 과도 동작의 일례를 도시한 도면이다.
도 5는 본 발명의 방법을 구현하기 위한 가능한 트랜지스터 배열의 일례를 도시한 도면이다.
도 6은 제안된 방법을 이용하는 전류 샘플링 회로를 도시한 도면이다.
도 7은 도 4의 회로에 대한 제어 신호 타이밍을 도시한 도면이다.
도 8은 제안된 방법을 이용하는 전압 증폭 회로를 도시한 도면이다.
도 9는 도 8의 회로에 대한 제어 신호 타이밍을 도시한 도면이다.

Claims (10)

  1. 트랜지스터 회로에 있어서,
    제1 출력 트랜지스터; 및
    제2 출력 트랜지스터를 포함하고,
    상기 제1 출력 트랜지스터 및 상기 제2 출력 트랜지스터는 상기 트랜지스터 회로의 공통 출력에 출력 신호를 제공하도록 정렬되고,
    상기 제1 출력 트랜지스터의 출력 및 상기 제2 출력 트랜지스터의 출력을 차례로 상기 공통 출력에 결합시키기 위한 스위치 장치(arrangement)를 포함하고,
    상기 제1 출력 트랜지스터 및 상기 제2 출력 트랜지스터는 동일한 안정 상태 출력을 제공하도록 제어되고,
    상기 스위치 장치는,
    상기 제1 출력 트랜지스터의 드레인과 전력 레일 사이에 결합되는 제1 스위치;
    상기 제2 출력 트랜지스터의 드레인과 상기 전력 레일 사이에 결합되는 제2 스위치; 및
    상기 제1 출력 트랜지스터의 게이트와 상기 제2 출력 트랜지스터의 게이트 사이에 결합되는 제3 스위치를 포함하고,
    상기 스위치 장치는, 상기 제1 출력 트랜지스터의 출력이 상기 공통 출력에 결합될 때, 상기 제1 출력 트랜지스터의 구동 조건 전압의 변화가 상기 제2 출력 트랜지스터와 단절(isolate)되도록 적응되는 것이고,
    상기 트랜지스터 회로는 전류 샘플링 회로를 포함하고,
    상기 제1 출력 트랜지스터는 전류를 샘플링하기 위한 전류 샘플링 트랜지스터를 포함하고,
    상기 제2 출력 트랜지스터는 전류 출력을 전달하기 위한 트랜지스터를 포함하고 상기 제1 출력 트랜지스터와 병렬로 결합되고,
    상기 트랜지스터 회로는 상기 제2 출력 트랜지스터의 소스와 상기 제2 출력 트랜지스터의 게이트 사이에 결합되는 제1 트랜지스터 게이트-소스 캐패시턴스를 더 포함하고,
    상기 스위치 장치는 상기 제1 출력 트랜지스터의 게이트 전압을 상기 제2 출력 트랜지스터의 게이트에 선택적으로 결합시키기 위한 것이며,
    상기 제3 스위치는 상기 제1 출력 트랜지스터의 게이트-소스 전압의 변화가 상기 제1 출력 트랜지스터에 의해 샘플링된 전류에 관련되지 않을 때, 상기 변화가 상기 제2 출력 트랜지스터에 결합되는 것을 방지하기 위하여 개방되고, 상기 제3 스위치는 상기 제1 트랜지스터 게이트-소스 캐패시턴스에 상기 제1 출력 트랜지스터의 게이트 전압을 전달하기 위하여 폐쇄되는 것인, 트랜지스터 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 출력 트랜지스터의 소스와 상기 제1 출력 트랜지스터의 게이트 사이에 결합되는 제2 트랜지스터 게이트-소스 캐패시턴스를 더 포함하며,
    상기 회로는,
    상기 제1 출력 트랜지스터가 전류를 샘플링하고, 상기 제1 출력 트랜지스터의 게이트-소스 전압이 상기 제2 트랜지스터 게이트-소스 캐패시턴스 상에 저장되는, 전류 샘플링 모드;
    상기 제3 스위치에 의해 상기 제1 출력 트랜지스터의 게이트 전압이 상기 제1 트랜지스터 게이트-소스 캐패시턴스에 전달되고, 상기 전류는 상기 제2 출력 트랜지스터에 의해 추가로 샘플링되는, 전달 모드; 및
    상기 제2 출력 트랜지스터가 상기 제1 트랜지스터 게이트-소스 캐패시턴스 상의 전압으로부터 유도되는 출력 전류를 제공하는, 출력 모드
    의 3가지 모드로 동작 가능한 것인, 트랜지스터 회로.
  4. 제3항에 있어서,
    상기 제2 트랜지스터 게이트-소스 캐패시턴스를 단락(short)시키기 위한 리셋 스위치를 더 포함하는 트랜지스터 회로.
  5. 제1항에 있어서,
    상기 제1 출력 트랜지스터는 제1 증폭기의 일부이고,
    상기 제2 출력 트랜지스터는 상기 제1 증폭기와 병렬로 결합된 제2 증폭기의 일부이며,
    상기 스위치 장치는 상기 제1 증폭기 및 상기 제2 증폭기 각각의 증폭기 출력을 상기 공통 출력에 선택적으로 결합시키기 위하여 상기 제1 증폭기 및 상기 제2 증폭기 각각을 위한 출력 스위치를 포함하는 것인, 트랜지스터 회로.
  6. 제5항에 있어서,
    상기 스위치 장치는, 상기 공통 출력과 입력 사이에 상기 제1 증폭기 및 상기 제2 증폭기로의 피드백 스위치, 및 회로 입력과 상기 입력 사이에 상기 제1 증폭기 및 상기 제2 증폭기로의 입력 스위치를 포함하는 것인, 트랜지스터 회로.
  7. 제6항에 있어서,
    상기 회로는,
    상기 피드백 스위치 및 상기 출력 스위치는 개방되고, 상기 입력 스위치는 폐쇄되는, 리셋 모드;
    상기 제1 증폭기는 상기 공통 출력에 상기 출력 신호를 제공하고, 상기 피드백 스위치는 폐쇄되며, 상기 입력 스위치는 개방되는, 제1 출력 모드; 및
    상기 제2 증폭기는 상기 공통 출력에 상기 출력 신호를 제공하고, 상기 피드백 스위치는 폐쇄되고, 상기 입력 스위치는 개방되는, 제2 출력 모드
    의 3가지 모드로 동작 가능한 것인, 트랜지스터 회로.
  8. 트랜지스터 회로 제어 방법에 있어서,
    제1 출력 트랜지스터의 출력을 공통 출력에 결합시키는 단계;
    제2 출력 트랜지스터의 출력을 상기 공통 출력에 결합시키는 단계;
    전류를 샘플링하기 위하여 상기 제1 출력 트랜지스터를 이용하고, 상기 제1 출력 트랜지스터의 소스와 상기 제1 출력 트랜지스터의 게이트 사이에 결합되는 제1 트랜지스터 게이트-소스 캐패시턴스 상에 상기 제1 출력 트랜지스터의 게이트-소스 전압을 저장하는 단계;
    상기 제1 출력 트랜지스터의 게이트 전압을 상기 제2 출력 트랜지스터의 소스 및 상기 제2 출력 트랜지스터의 게이트에 결합되는 제2 트랜지스터 게이트-소스 캐패시턴스에 전달하는 단계;
    상기 제2 트랜지스터 게이트-소스 캐패시턴스 상의 전압으로부터 유도된 출력 전류를 제공하기 위하여 상기 제2 출력 트랜지스터를 이용하는 단계; 및
    상기 제1 출력 트랜지스터의 게이트 전압이 전달될 때, 상기 전류를 샘플링하기 위하여 상기 제2 출력 트랜지스터를 이용하고, 상기 제2 트랜지스터 게이트-소스 캐패시턴스 상에 상기 제2 출력 트랜지스터의 게이트-소스 전압을 저장하는 단계
    를 포함하고,
    상기 제1 출력 트랜지스터의 출력이 상기 공통 출력에 결합될 때, 상기 제1 출력 트랜지스터의 구동 조건의 변화는 상기 제2 출력 트랜지스터로부터 단절(isolate)되며, 상기 제1 출력 트랜지스터 및 상기 제2 출력 트랜지스터는 동일한 안정 상태 출력을 제공하도록 제어되고,
    상기 제1 출력 트랜지스터의 상기 게이트-소스 전압의 변화가 상기 샘플링된 전류와 관련되지 않을 때, 상기 변화는 상기 제2 출력 트랜지스터로부터 단절되는 것인 트랜지스터 회로 제어 방법.
  9. 제8항에 있어서,
    전류 샘플링 방법을 더 포함하고,
    상기 전류 샘플링 방법은,
    전류 샘플링 타이밍들 사이의 리셋 동작 동안에 상기 제1 트랜지스터 게이트-소스 캐패시턴스를 단락시키는 단계를 포함하는 것인, 트랜지스터 회로 제어 방법.
  10. 제8항에 있어서,
    전압 증폭 방법을 더 포함하며,
    상기 제1 출력 트랜지스터는 제1 증폭기의 일부이고, 상기 제2 출력 트랜지스터는 상기 제1 증폭기와 병렬로 결합된 제2 증폭기의 일부인 것인, 트랜지스터 회로 제어 방법.
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