JPH04212794A - サンプル・ホ―ルド回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶ディスプレイ等を
駆動するための高精度サンプル・ホ―ルド回路装置に関
する。

【０００２】

【従来の技術】従来のサンプル・ホ―ルド回路によると
、ＰチャネルＭＯＳトランシスタ及びＮチャネルＭＯＳ
トランジスタが互いに並列して接続され、ＭＯＳアナロ
グスイッチを構成しており、接続ノードの一方は入力端
子に接続され、他方ノードは保持容量および出力端子に
接続される。

【０００３】上記の従来のサンプル・ホールド回路にお
いて、並列接続ＭＯＳトランジスタのゲートに逆相の制
御信号φ１及びφ２が印加され、ＭＯＳアナログスイッ
チの開閉を制御している。制御信号φ１およびφ２によ
りＭＯＳアナログ・スイッチが閉状態の時、保持容量の
端子電位が入力端子電位になるまで保持容量に電荷が蓄
積される。次に、制御信号φ１及びφ２がによりＭＯＳ
アナログスイッチが閉状態となると、保持容量に蓄積さ
れた電荷は保持される。このような動作がサンプル・ホ
―ルド動作と呼ばれる。

【０００４】上記サンプルホールド動作において、サン
プリング・レ―トが高くなると、従来の回路では、理想
的なサンプル・ホ―ルド動作を行うことは困難となる。 このことを次に説明する。

【０００５】ＭＯＳトランジスタのゲ―ト電極とドレイ
ン電極並びにゲ―ト電極とソ―ス電極の間には、オ―バ
―ラップ容量と呼ばれている寄生容量が存在している。 制御信号φ１及びφ２によりＭＯＳスイッチが閉状態か
ら開状態に遷移する時、ゲ―ト電極からオ―バ―ラップ
容量を介して制御信号が保持容量に洩れ、これが誤差電
荷となり、保持容量に保持された電荷に重畳される。さ
らにＭＯＳトランジスタの動作原理から、両ＭＯＳトラ
ンジスタのチャネルにはＯＮ状態の時チャネル電荷が生
じており、このチャネル電荷はＭＯＳトランジスタが極
めて低速でＯＦＦ状態に遷移すると、ソ―ス電極または
ドレイン電極のより低インピ―ダンスの電極側に流れる
が、逆に高速でＭＯＳトランジスタがＯＦＦ状態に遷移
すると、チャネル電荷はソ―ス電極及びドレイン電極の
双方に分かれて流出する。従って、サンプリング・レ―
トが高くなると、ある比率のチャネル電荷が誤差電荷と
して保持容量に保持される電荷にさらに重畳されること
となる。

【０００６】サンプル・ホ―ルド回路は液晶ディスプレ
イ等に用いられる駆動回路に応用されるが、この場合、
入力端子に上記のようなサンプル・ホ―ルド回路が接続
され、このサンプル・ホールド回路の出力端子に出力イ
ネ―ブル端子を持つ出力バッファが接続される。出力バ
ッファの出力はＴＦＴ（Ｔｈｉｎ　　Ｆｉｌｍ　　Ｔｒ
ａｎｓｉｓｔｏｒ）を用いたスイッチを介して液晶セル
に接続される。尚、出力バッファとＴＦＴとのノード間
には液晶ディスプレイ上の配線容量が形成されている。

【０００７】上記のような液晶ディスプレイ駆動回路に
よると、まず映像信号の水平期間において映像信号が有
効に送られてくる期間（以下、有効期間）で、制御信号
φ１およびφ２によりサンプル・ホ―ルド回路が映像信
号をサンプル・ホ―ルドする。この時、制御信号ＯＥに
より、出力バッファはＯＦＦ状態にされ、その出力はハ
イ・インピ―ダンス状態となっている。サンプル・ホ―
ルドが行われた直後の水平ブランキング期間において、
制御信号ＯＥにより配線容量は、サンプル・ホ―ルドさ
れた電位まで充電されるとともに、制御信号Ｙｃにより
ＯＮ状態となったＴＦＴを介して液晶セルも駆動される
。ＴＦＴの特性は通常のＭＯＳトランジスタに比べて悪
いため、制御信号ＹｃでＴＦＴを水平ブランキング期間
を越えてさらに期間ＡだけＯＮ状態しておく必要がある
。制御信号ＯＥによりバッファの出力がハイ・インピ―
ダンス状態とされてＴＦＴがＯＮしている時は、配線容
量に保持されている電位がＴＦＴを介し液晶セルを期間
Ａにおいても駆動する。

【０００８】上記従来の液晶ディスプレイ駆動回路例で
は、サンプル・ホ―ルド回路の誤差やバラツキの他に、
液晶セル駆動期間Ａにおいては、配線容量がどこからも
駆動されていないため、外界からのノイズの影響を受け
易く画質の劣化となるという欠点がある。この様な弊害
を避けるために従来のサンプルホールド回路を多段に構
成することが考えられている。しかし、多段のサンプル
・ホ―ルド回路であると、各段の誤差やバラツキが重畳
されるという欠点がある。

【０００９】以上述べた他、ディスプレイを駆動する時
は、１水平ラインの駆動画素数のサンプル・ホ―ルド回
路を全て１つのＩＣに集積化することは困難なため多数
のサンプル・ホ―ルド回路を内蔵した複数のＩＣを使っ
ている。このときＩＣ間のバラツキのため画面上で各々
のＩＣの駆動している部分で帯状に輝度や色合いに段差
が生じ著しく画質を劣化させるという欠点がある。

【００１０】

【発明が解決しようとする課題】以上説明したように従
来技術においては、第１課題として、サンプル・ホ―ル
ド回路に与える制御信号の出力への洩れによる誤差、Ｍ
ＯＳトランジスタで構成されたアナログ・スイッチのＯ
ＦＦ時に生ずるチャネル電荷による誤差があった。さら
に、液晶ディスプレイ等のための駆動回路に応用したサ
ンプル・ホ―ルド回路を多数集積するＩＣ内での誤差の
ばらつきが画質をさらに劣化させるという問題がある。 第２の課題として、サンプル・ホ―ルド回路が１段の構
成では、１水平期間の内、水平ブランキング期間しか液
晶ディスプレイのＴＦＴや液晶セルを駆動できないため
、外界からのノイズが、画面に現れ画質の劣化となると
いう問題があり、それを避けるための２段構成のサンプ
ル・ホ―ルド回路では、出力の減衰やばらつき要因が増
加するという欠点を有していた。ＩＣ内の問題点に加え
、第３の課題として、ＩＣ間のバラツキのため画面上で
各々のＩＣの駆動している部分で帯状に輝度や色合いに
段差が生じ著しく画質を劣化されるという欠点があった
。

【００１１】この発明の目的は、出力信号における誤差
及びばらつきを低減したサンプル・ホ―ルド回路装置を
提供することにある。

【００１２】また、この発明の目的は、第１の課題を解
決するために、出力信号における誤差及びばらつきを低
減したサンプルホールド回路装置を提供することにあり
、第２の課題を解決するために、誤差及びバラツキを増
加させることなく、水平ブランキング期間以上１水平期
間以内の任意の期間、液晶ディスプレイを駆動できるサ
ンプル・ホ―ルド回路装置を提供することにあり、第３
の課題を解決するために，ＩＣ間のばらつきを補償した
サンプル・ホ―ルド回路装置を提供することにある。

【００１３】

【課題を解決するための手段】この発明によると、入力
信号を受理する入力信号端子と内部端子との間が第１の
制御信号に従って開閉する第１のスイッチによって接続
され、内部端子と出力端子との間が非可逆素子によって
接続され、出力端子と接地との間が電位保持回路によっ
て接続され、出力端子と接地との間が第２の制御信号に
より制御される第２のスイッチあるいは電流源回路によ
って接続されるサンプル・ホールド回路装置が提供され
る。

【００１４】

【作用】第１のスイッチは信号をサンプルするため、非
可逆素子と電位保持回路は第１のスイッチが閉状態の時
に最大電位又は最小電位を検知し保持するため、第２の
スイッチあるいは電流源回路は電位保持回路を初期化す
るために設けられる。

【００１５】

【実施例】図１を参照して第１の課題を解決する実施例
を詳細に説明する。

【００１６】入力端子５４はＮチャネルＭＯＳトランジ
スタ５５およびショットキ―・ダイオ―ド５６を介して
保持容量５７、ＮチャネルＭＯＳトランジスタ５８およ
び出力端子５９に接続される。

【００１７】上記回路において、ＭＯＳトランジスタ５
５及び５８のゲートに図２に示すような制御信号φ１４
及びφ１５が供給される。まず、制御信号φ１５により
ＭＯＳトランジスタ５８がＯＮされ、容量５７の両端が
同電位にされる。即ち、容量５７が初期化される。この
後、制御信号φ１４によってＭＯＳトランジスタ５５が
ＯＮされる。この時、ダイオ―ド５６を介して容量５７
が充電され、入力信号の電位からダイオ―ド５６の順方
向の電圧降下を引いた電位となる。制御信号φ１４がハ
イ・レベルからロ―・レベルとなり、ＭＯＳトランジス
タ５５がＯＦＦする時、制御信号φ１４がＭＯＳトラン
ジスタ５５のオ―バ―ラップ容量を介して洩れる電荷と
ＭＯＳトランジスタ５５のチャネル電荷の一部が誤差電
荷ΔＱとしてダイオ―ド５６を介して容量５７に流入し
ようとする。しかしこれらの誤差電荷が負であるために
ダイオ―ド５６は逆バイアスとなり、ショットキ―接合
だけが容量５７へ流入できる経路となる。この状態を図
３を参照して説明する。

【００１８】図３の回路によると、端子６０は誤差電荷
が流入するショットキーダイオードのアノード端子とし
て寄与し、容量６１はトランジスタ５５のソ―ス（ある
いはドレイン）とバルクとの間の接合容量Ｃｊであり、
容量６２はショットキ―接合容量Ｃｓである。まず、端
子６０から流入される誤差電荷は容量（Ｃｊ）６１側と
容量６２側に分配される。保持容量５７をＣｈとすると
、通常Ｃｈ＞＞Ｃｓなので、（ΔＱ・Ｃｓ）／（Ｃｓ＋
Ｃｊ）分の誤差電荷が容量６２および５７に流入する。 この時、容量５７に生ずる誤差電圧は、（ΔＱ・Ｃｓ）
／［（Ｃｓ＋Ｃｊ）・Ｃｈ］となり、従来のΔＱ／Ｃｈ
に比べ誤差電圧はＣｓ／（Ｃｓ＋Ｃｊ）に減少させるこ
とができる。この様子が図４に示されている。

【００１９】図４において、ａ，ｂ，ｃ，ｄ，ｅの期間
は図２のａ，ｂ，ｃ，ｄ，ｅの期間にそれぞれ対応して
おり、特性６３１は入力端５４の入力信号、特性６３２
は図１のダイオ―ド５６のアノ―ド端子の電位、特性６
３３は出力端子５９の出力電位である。期間ａでは、前
にサンプルした値が保持されており、期間ｂでは、制御
信号φ１５によりトランジスタ５８がＯＮにされ、出力
電位は初期化される。ダイオ―ドのアノ―ド端子の電位
はダイオ―ドの順方向の電圧降下だけ出力電位より高い
。期間ｄでは、制御信号φ１４によりトランジスタがＯ
Ｎされ、サンプル状態となり、ダイオ―ド５６のアノ―
ド端子は入力電位になり、出力電位は入力電位より順方
向の電圧降下だけ低い値となる。期間ｅに移ると、トラ
ンジスタ５５がＯＦＦする時に生ずる誤差電荷により誤
差電圧がダイオ―ドのアノ―ド端子に現れるが、出力で
はほとんど現れない。

【００２０】上記説明では、ＭＯＳトランジスタ５５が
オンしたときにショットキーダイオードのアノード電位
が低下し、故にダイオード５６がオフすることが述べら
れているが、ダイオード５６が逆バイアスされているの
で、逆バイアス耐圧が低いダイオード、例えばショット
キーダイオードが用いられると、このダイオードは破壊
されてしまう可能性がある。この破壊を防ぐために１個
のダイオードまたは複数のダイオードの直列回路５６１
がダイオード５６に逆方向に並列に接続される。

【００２１】上記実施例では、非線形素子にショットキ
―・ダイオ―ドを用いたサンプルホールド回路装置につ
いて述べたが、非線形素子に図５に示すようにバイポ―
ラ・トランジスタ６５または図６に示すようにＭＯＳト
ランジスタ７１を用いても同様の効果が得られる。即ち
、図５においては、入力端子６３はＮチャネルＭＯＳト
ランジスタ６４を介してバイポーラトランジスタ６５の
ベースに接続され、このバイポーラトランジスタ６５の
エミッタが保持容量６６、ＮチャネルＭＯＳトランジス
タ６７１および出力端子６８に接続される。また、図６
においては、入力端子６９はＮチャネルＭＯＳトランジ
スタ７０を介してＭＯＳトランジスタ７１のゲート及び
ＭＯＳトランジスタ７３１のドレインに接続され、ＭＯ
Ｓトランジスタ７１のソースが保持容量７２、Ｎチャネ
ルＭＯＳトランジスタ７３２および出力端子７４に接続
される。

【００２２】図５において、トランジスタ６５のベース
電位は制御信号φ１５によって制御されるＭＯＳトラン
ジスタ７３１によって初期化され、それによって出力電
圧が初期化されるときに過大電流がトランジスタ６５の
コレクタに流れることが防止される。図６も同様にＭＯ
Ｓトランジスタ７１のゲート電位が制御信号φ１５によ
って制御されるＭＯＳトランジスタ６７１によって初期
化され、それによって出力電位が所期化されるとき過大
電流がＭＯＳトランジスタ７１のドレインからソースに
流れることが防止される。

【００２３】図７には、保持容量の電位の初期化に電流
源を用いた実施例が示されている。この実施例において
も、バイポーラトランジスタ７７のベース電位が図５の
実施例と同様にリセットされる。

【００２４】入力端子７５はＭＯＳトランジスタ７６を
介してバイポ―ラトランジスタ７７のベースに接続され
る。バイポーラトランジスタ７７のコレクタは電圧Ｖｃ
ｃに結合され、エミッタは保持容量７８、ＭＯＳトラン
ジスタ７１２のソース（ドレイン）および出力端子８１
に接続される。ＭＯＳトランジスタ７１２のドレイン（
ソース）は電流源８０に接続される。ＭＯＳトランジス
タ７１１のドレイン及びソースはバイポーラトランジス
タ７７のベース及び接地端子に接続され、ゲートには制
御信号φ１８が供給される。ＭＯＳトランジスタ７６お
よび７１２のゲートには制御信号φ１６及びφ１７がそ
れぞれ供給される。制御信号φ１６、φ１７及びφ１８
のタイミングチャートが図８に示されている。

【００２５】図９には、入力信号８２及び出力信号８３
が示されており、この図においてａ，ｂ，ｃ，ｄ，ｅの
期間は図８のａ，ｂ，ｃ，ｄ，ｅにそれぞれ対応してい
る。期間ａでは、前にサンプルされた入力信号の電位よ
りトランジスタ７７のＶｂｅだけ低い電位が保持容量７
８に保持されており、期間ｂでは、バイポーラトランジ
スタ７７のベース電位が制御信号φ１８に応答して接地
電位となり、それによりトランジスタ７７はＯＦＦとな
る。このとき、電流原８０は制御信号φ１７によりＯＮ
にされるＭＯＳトランジスタ７１２によって出力端子に
接続され、図９の出力信号８３で示すように保持容量７
８の電位が初期化される。期間ｃに移ると、制御信号φ
１６によりのトランジスタ７６がＯＮされ、トランジス
タ７７はエミッタ・フォロアを形成し、保持容量７８を
入力信号の電位よりトランジスタ７７のＶｂｅだけ低い
電位まで充電する。その後、ｄの期間に移るまで容量７
８の出力端子側の電位は入力信号の電位よりトランジス
タ７７のＶｂｅだけ低い電位で追従する。ｄの期間では
、入力信号の電位が高くなるように変化するときは、容
量７８の出力端子側の電位は入力信号の電位よりトラン
ジスタ７７のＶｂｅだけ低い電位で追従するが、入力信
号の電位が低くなるように変化すると、トランジスタ７
７がＯＦＦとなるので、保持容量はその時の電位を保持
している。期間ｅでは、トランジスタ７６がＯＦＦする
ときに生ずる誤差電荷のためトランジスタ７７のべ―ス
電位は必ずトランジスタ７６がＯＦＦする直前の電位よ
り下がるため、トランジスタ７７はＯＦＦとなり、出力
電位は保持される。図７では、制御信号φ１７により制
御される電流源が電流源８０とトランジスタ７９で構成
されているが、これは、図１０に示すように電流源８７
とトランジスタ８４と８６で構成されるカレント・ミラ
―と制御信号φ１７によりカレント・ミラ―を制御する
トランジスタ８５によって構成されてもよい。

【００２６】図７では、非線形素子としてバイポ―ラ・
トランジスタを用いた例が示されているが、この非線形
素子として、図１１に示すようにＭＯＳトランジスタ８
８や、図１２に示すようにダイオ―ド８９を用いても上
記実施例と同様の効果が得られる。また、図１３に示す
ように制御信号φ１８によって制御されるＭＯＳトラン
ジスタ９０を図７の回路に加え、容量７８の放電期間を
速めることもできる。

【００２７】図１４には、図１の回路のＭＯＳトランジ
スタ５５とダイオード５６とのノードに補助容量（Ｃａ
）９１が接続された実施例が示されている。図１の説明
で述べたように図１の回路では誤差電圧を従来に比べＣ
ｓ／（Ｃｓ＋Ｃｊ）に減少させることができる。ここで
、容量（Ｃｊ）６１はトランジスタのサイズに依存する
ため、小さいトランジスタの場合は効果が少なくなる時
もある。図１５の等価回路に示すように補助容量９１が
容量（Ｃｊ）６１に並列となるように設けられると、こ
の発明の効果の低下を避けることができる。この時、誤
差電圧は従来のＣｓ／（Ｃｊ＋Ｃｓ＋Ｃａ）となり、Ｃ
ａ＞＞Ｃｓ，ＣｊとＣａを選ぶと誤差電圧はＣｓ／Ｃａ
〜０とすることができる。これは図１６から図２０まで
に示すように非線形素子にバイポ―ラ・トランジスタ６
５、７７やＭＯＳトランジスタ７１、８８を用いた場合
や保持容量７８の放電手段に制御信号φ１７で制御され
る電流源８０を用いた場合にも適用できる。尚、これら
のサンプルホールド回路装置には、補助容量９２、９３
、９４、９５、９６がそれぞれ設けられている。

【００２８】図２１には、図１の回路のＭＯＳトランジ
スタ５５とダイオード５６とのノードに、制御信号φ１
９によって制御されるＭＯＳトランジスタ９７を接続し
た例が示されている。図２１の回路のＭＯＳトランジス
タ５５、９７、５８に図２２に示すタイミングで制御信
号が加えられる。即ち、制御信号φ１４によりトランジ
スタ５５がＯＦＦされる前に制御信号φ１９によりトラ
ンジスタ９７がＯＮにされ、同時にダイオ―ド５６がＯ
ＦＦにされる。このとき、トランジスタ５５がＯＦＦし
た時に生ずる誤差電荷がトランジスタ９７を介して任意
の電位点９８に結合され、吸収させることにより誤差電
荷が出力端子側流入することが防止される。制御信号φ
１４とφ１９によりトランジスタ５５と９７が同時にＯ
Ｎにされている期間があるが、このとき、トランジスタ
５５と９７のＯＮ抵抗が低いと、大電流が流れ、消費電
力が大きくなるが、これは図２３に示すようにトランジ
スタ９７に直列に抵抗９８０を挿入することで防げる。 また、この制御信号φ１９によって制御されるＭＯＳト
ランジスタ９７を付加する方法は非線形素子を図２４や
図２５に示すようにバイポ―ラ・トランジスタ６５やＭ
ＯＳトランジスタ７１を用いた場合にも適用できる。さ
らに、図２６から図２８に示すように、保持容量の放電
手段として制御信号φ１７によって制御される電流源８
０を用いた場合にもこの発明は適用できる。

【００２９】図２９から図３１に非線形素子で生ずるＤ
Ｃオフセットを補償する手段を備えた実施例を示す。以
下図２９を参照して説明する。

【００３０】図２９に示すサンプル・ホールド回路９９
は図１４に示すサンプル・ホ―ルド回路と同じ回路構成
を有する。このサンプル・ホールド回路の出力電位はＭ
ＯＳトランジスタ１００と電流源１０１とによって構成
されるソ―ス・フォロアの入力電位、即ち入力端子５４
から入力された信号の電位よりダイオ―ド５６の順方向
の電圧降下を引いた電位になっている。よって、オペア
ンプ１０２の正側の入力はさらにＭＯＳトランジスタ１
００のゲ―ト・ソ―ス間の電圧降下分だけ低い電位とな
る。オペアンプ１０２の出力はＭＯＳトランジスタ１０
３およびダイオ―ド１０４を介してオペアンプ１０２の
負側の入力に帰還され、ボルテ―ジ・フォロアが構成さ
れている。この回路はオペアンプ１０２の正負入力端子
電位を等しくするよう動作するので、出力端子１０６は
、オペアンプ１０２の入力よりダイオ―ド１０４の順方
向の電圧降下とＭＯＳトランジスタ１０３のゲ―ト・ソ
―ス間の電圧降下分だけ高い電位となる。ここでダイオ
―ド５６とダイオ―ド１０４の順方向の電圧降下が等し
くなるように、またＭＯＳトランジスタ１０３及び１０
０のゲ―ト・ソ―ス間電位が等しくなるように選べば、
出力端子１０６の電位は入力電位と等しくなる。このサ
ンプル・ホ―ルド回路を多数同時に集積回路で実現する
ときは、ダイオード５６と１０４およびＭＯＳトランジ
スタ１００と１０３をパタ―ン・レイアウト上素子を隣
接させるなどマッチングをとることで、各々のサンプル
・ホ―ルド回路の出力でのばらつきは各々のサンプル・
ホ―ルド回路のマッチングをとった２つの非線形素子の
マッチング精度までに低減できる。

【００３１】図３０には、非線形素子にバイポ―ラ・ト
ランジスタ６５を用いたサンプルホールド回路１０７、
即ち図１６の回路を用いた実施例が示されている。この
サンプル・ホールド回路１０７の出力出力端子に接続さ
れるボルテージホロワ回路はダイオード１０４の代わり
にダイオード接続したトランジスタ１１２を用いたこと
を除いて図２９の回路と同様な回路構成を有する。

【００３２】図３１には、非線形素子にＭＯＳトランジ
スタ７１を用いたサンプルホールド回路１０７’、即ち
図１７の回路を用いた実施例が示されている。このサン
プルホールド回路１０７’の出力に接続されるボルテー
ジホロワ回路はダイオード１０４の代わりにダイオード
接続したＭＯＳトランジスタ１１９を用いたことを除い
て図２９の回路と同様な回路構成を有する。

【００３３】図２９から図３１の回路によると、非線形
素子と同じ素子を用いたレベル・シフト手段をボルテ―
ジ・フォロアの負帰還経路に挿入することにより非線形
素子で生ずるＤＣオフセットを補償することができると
同時にばらつきも低減できる。

【００３４】以上述べた実施例では基本的に消費電力は
保持容量や補助容量の充放電によるものであり、誤差や
ばらつきを低減することができる。

【００３５】次に、第１の課題を解決するための第２の
手段について説明する。

【００３６】これによると、入力信号を受理する入力信
号端子に第１のＮＭＯＳトランジスタのドレイン（また
はソ―ス）と第１のＰＭＯＳトランジスタのドレイン（
またはソ―ス）が接続され、出力端子に第１のＮＭＯＳ
トランジスタのソ―ス（またはドレイン）と第１のＰＭ
ＯＳトランジスタのソ―ス（またはドレイン）が接続さ
れ、出力端子と接地の間が第１の電位保持回路によって
接続され、第１のＮＭＯＳトランジスタのゲ―トに第１
の制御信号が印加され、第１のＰＭＯＳトランジスタの
ゲ―トに第１の制御信号の反転信号を第１の遅延回路に
よって遅延させた信号が印加され、出力端子に第２のＰ
ＭＯＳトランジスタのドレイン及びソ―スの両端子ある
いはドレインとソ―スのどちらかが接続され、第２のＰ
ＭＯＳトランジスタのゲ―トに第１の制御信号を第２の
遅延回路によって遅延させた信号が印加されるサンプル
・ホールド回路装置が提供される。このサンプルホール
ド回路装置によると、第１のＰＭＯＳトランジスタおよ
び第１のＮＭＯＳトランジスタは第１のＰＭＯＳトラン
ジスタのほうが後にＯＦＦするアナログ・スイッチを構
成し、入力信号をサンプルするためものであり、第１の
電位保持回路は第１のＰＭＯＳトランジスタがＯＦＦし
た時の入力信号の電位を保持するものであり、第２のＰ
ＭＯＳトランジスタは第１のＰＭＯＳトランジスタがＯ
ＦＦした後でＯＮするものであり、第１のＰＭＯＳトラ
ンジスタがＯＦＦする時に生ずる誤差を補償するもので
ある。

【００３７】上記第２の課題を解決する手段を図３２を
参照して詳細に説明する。

【００３８】図３２において、入力端子１２２はＮＭＯ
Ｓトランジスタ１２３およびＰＭＯＳトランジスタ１２
４の並列回路でなるスイッチ回路の入力端子に接続され
る。このスイッチ回路の出力端子はＰＭＯＳトランジス
タ１２７、保持容量１２９および出力端子１２８に接続
される。ＰＭＯＳトランジスタ１２７のゲートは遅延回
路１２６を介して制御信号（φ２０）端子に結合される
。ＰＭＯＳトランジスタ１２４のゲートにも遅延回路１
２５が接続される。

【００３９】図３２のサンプルホールド回路には、図３
３に示すような制御信号が供給される。これら制御信号
において、制御信号φ２０はトランジスタ１２３のゲー
トに入力される制御信号であり、この制御信号はまた遅
延回路１２６を介してトランジスタ１２７も制御する。 制御信号φ２１は遅延回路１２５を介してトランジスタ
１２４を制御する。

【００４０】図３３に示すタイミングチャートの期間ａ
においては、トランジスタ１２３，１２４はＯＦＦにな
っており、トランジスタ１２７はＯＮとなっている。期
間ｂになると、まず制御信号φ２０によりＮＭＯＳトラ
ンジスタ１２３がＯＮにされ、次に、制御信号φ２２に
よりＰＭＯＳトランジスタ１２４がＯＮされ、入力端子
１２２に印加された入力信号電位が保持容量１２９に保
持される。期間ｂの間にＰＭＯＳトランジスタ１２７が
ＯＦＦとなる。この時に生ずるチャネル電荷やオ―バ―
ラップ容量を介して洩れる制御信号はＯＮしているトラ
ンジスタ１２３と１２４を介して入力信号端子１２２を
付勢している信号源に吸収されるので、これらは容量１
２９で保持されている電位に影響しない。

【００４１】次に、期間ｃになると、ＮＭＯＳトランジ
スタ１２３がＯＦＦする。ＮＭＯＳトランジスタがＯＦ
Ｆする時に生ずるチャネル電荷やオ―バ―ラップ容量を
介して洩れ込む制御信号は、ＯＮしているＰＭＯＳトラ
ンジスタ１２４を介して入力信号端子１２２を付勢して
いる信号源に吸収されるので、これらは保持容量１２９
で保持されている電位に影響しない。期間ｄになると、
ＰＭＯＳトランジスタ１２４がＯＦＦし、この時、チャ
ネル電荷やオ―バ―ラップ容量を介して洩れ込む制御信
号の影響が誤差電荷として保持容量に残る。期間ｅにお
いて、ＰＭＯＳトランジスタ１２７がＯＮし、この時に
生ずるチャネル電荷やオ―バ―ラップ容量を介して洩れ
込む制御信号の影響はトランジスタがＯＦＦする時とは
極性が逆であり、よって保持容量１２９に残っているＰ
ＭＯＳトランジスタ１２４がＯＦＦした時の誤差電荷は
相殺される。

【００４２】上記の実施例では、制御信号によりトラン
ジスタのＯＮ−ＯＦＦの順序が制御されており、従来例
のようにアナログ・スイッチを構成するＮＭＯＳトラン
ジスタ及びＰＭＯＳトランジスタのＯＮ−ＯＦＦの順序
が入力信号電位に依存しないので、誤差電荷は精度よく
相殺される。また、制御信号のジッタにもこの発明のサ
ンプルホールド回路は影響されない。

【００４３】補償用トランジスタ１２７の制御信号は図
３４に示すようにＮＭＯＳトランジスタ１２３の制御信
号φ２０の反転信号φ２１を遅延回路１２５、反転回路
１３０、遅延回路１３１を介して与えてもよい。図３５
は複数の反転回路１３２〜１３７を用いた例を示してお
り、各反転回路は図３６で示すように互いに直列に接続
された２つのＭＯＳトランジスタ１４３、１４４により
構成され、これらトランジスタのゲート入力端子１４５
に接続され、ノードは出力端子に接続される。図３５の
回路においては、反転回路が遅延回路として用いられ、
反転回路の遅延時間が利用されている。

【００４４】第１の課題を解決するための第３の手段に
ついて図３７を参照して説明する。

【００４５】このサンプルホールド回路装置によると、
入力端子４０１が第１バッファ４０２の入力端子に接続
される。第１バッファ４０２の出力端子はＭＯＳトラン
ジスタ（第１スイッチ素子）４０３のソース（ドレイン
）に接続される。このＭＯＳトランジスタ４０３は制御
信号入力端子４１１から入力される第１制御信号によっ
てＯＮ、ＯＦＦ制御される。第１キャパシタ４０４はＭ
ＯＳトランジスタ４０３のドレイン（ソース）と接地と
の間に接続される。オペアンプ４０６の非反転入力端子
はＭＯＳトランジスタ４０３のドレイン（ソース）に接
続される。第２バッファ４０７はオペアンプ４０６の反
転入力端子と出力端子との間に接続される。第２バッフ
ァ４０７の出力端子はＭＯＳトランジスタ（第２スイッ
チ素子）４０８のソース（ドレイン）に接続される。 第２キャパシタ４０５はＭＯＳトランジスタ４０８のド
レイン（ソース）とオペアンプ４０６の非反転入力端子
との間に接続される。ＭＯＳトランジスタ４０８のゲー
トは制御信号入力端子４１１及びＭＯＳトランジスタ４
０３のゲートに遅延回路４１０及びインバータ４０９を
直列に介して接続される。

【００４６】このサンプルホールド回路において、第１
及び第２バッファ４０２及び４０７の出力インピーダン
スが互いに等しければ、ＭＯＳトランジスタ４０３がＯ
ＦＦになったときにこのＭＯＳトランジスタ４０３のソ
ースからドレインに取り込まれる誤差電荷の比率がＭＯ
Ｓトランジスタ４０８がＯＮしたときにこのＭＯＳトラ
ンジスタ４０８のソースからドレインに流れ込む誤差電
荷の比率とマッチングできるので、より誤差の小さいサ
ンプルホールド回路が実現できる。

【００４７】次に、第１及び第２の課題を解決するため
の第１の手段について説明する。

【００４８】入力信号をサンプル・ホ―ルドする第１の
サンプル・ホ―ルド回路と第１のサンプル・ホ―ルド回
路の出力をさらにサンプル・ホ―ルドする高入力インピ
―ダンスの第２のサンプル・ホ―ルド回路より構成され
る。

【００４９】上記第１及び第２の課題を解決するサンプ
ルホールド回路装置によると、画像の水平期間の有効期
間において第１のサンプル・ホ―ルド回路によってサン
プル・ホ―ルドした電位を水平ブランキング期間におい
て高入力インピ―ダンスの第２のサンプル・ホ―ルド回
路によって保持している電位に影響を与えることなくサ
ンプル・ホ―ルドする。

【００５０】上記課題を解決するサンプルホールド回路
装置を図３８を参照して詳しく説明する。

【００５１】これによると、第１及び第２サンプルホー
ルド回路１６４及び１６５が設けられる。入力端子１４
７は第１サンプルホールド回路１６４のＮＭＯＳトラン
ジスタ１４８のゲートに接続される。ＮＭＯＳトランジ
スタ１４８のソースは電流源１４９および及びＮＭＯＳ
トランジスタ１５０のソース（ドレイン）に接続される
。ＮＭＯＳトランジスタ１５０のドレイン（ソース）は
容量１５１、１５２およびＮＭＯＳトランジスタ１５４
のゲートに接続される。ＮＭＯＳトランジスタ１５４の
ソースはＮＭＯＳトランジスタ１５３のソース・ドレイ
ン経路を介して容量１５２に接続されるとともに電流源
１５５並びに第２サンプルホールド１６５のＮＭＯＳト
ランジスタ１５６のソース（ドレイン）に接続される。

【００５２】ＮＭＯＳトランジスタ１５６のドレイン（
ソース）は容量１５７、１５８およびオペアンプ１６０
の非反転入力に接続される。オペアンプ１６０の出力端
子はＮＭＯＳトランジスタ１６１のゲートおよび出力端
子１６３に接続される。ＮＭＯＳトランジスタ１６１の
ソースはＮＭＯＳトランジスタ１５９を介して容量１５
８に接続されるとともにＮＭＯＳトランジスタ１６２の
ゲートおよびドレインに接続される。ＮＭＯＳトランジ
スタ１６２のソースは電流源１６６およびオペアンプ１
６０の反転入力端子に接続される。

【００５３】第１のサンプル・ホ―ルド回路１６４は入
力にトランジスタ１４８と電流源１４９とで構成される
第１のソ―ス・フォロアとトランジスタ１５４と電流源
１５５で構成される第２のソ―ス・フォロアとを含む構
成である。これによると、第１のソ―ス・フォロアの出
力インピ―ダンスと第２のソ―ス・フォロアの出力イン
ピ―ダンスを等しくなるように構成され、より誤差の少
ないサンプル・ホ―ルド回路を実現している。第２のサ
ンプル・ホ―ルド回路１６５は入力に第２のソ―ス・フ
ォロアを兼用し、オペアンプ１６０とトランジスタ１６
１と１６２と電流源１６６とで構成される負帰還経路と
、電流源１６６とトランジスタ１６１とで構成される第
３のソ―ス・フォロアと、トランジスタ１６１と１６２
のゲ―ト・ソ―ス間電位差によるレベル・シフトを含む
ボルテ―ジ・フォロアとによって実現している。第１の
サンプル・ホ―ルド回路と同様に第２のソ―ス・フォロ
アの出力インピ―ダンスと第３のソ―ス・フォロアの出
力インピ―ダンスを等しくなるように構成され、より誤
差の少ないサンプル・ホ―ルド回路を実現している。 また、トランジスタ１６１及び１６２によるレベル・シ
フトにより出力１６３で第１及び第２のソ―ス・フォロ
アで生ずるＤＣオフセットを補償している。ばらつきに
関してはトランジスタ１４８と１６１、及びトランジス
タ１５４と１６２のマッチングをとることにより、各々
のトランジスタのマッチングの精度まで低減できる。

【００５４】図３９の制御信号タイミングチャートに示
すように、１水平期間の画面の有効期間で制御信号φ２
４及びφ２５に応答して第１のサンプル・ホ―ルド回路
によって画像デ―タの電位をサンプル・ホ―ルドし、次
に、水平ブランキング期間において制御信号φ２６及び
φ２７に応答して第２のサンプル・ホ―ルド回路によっ
て第１のサンプル・ホ―ルド回路に保持されている電位
をサンプル・ホ―ルドする。これにより、第２のサンプ
ル・ホ―ルド回路は次にサンプル動作に入るまでの１水
平期間電位を保持できる。

【００５５】図４０には他の実施例が示され、図４１に
は制御信号のタイミングチャートが示されている。図４
０において、第１のサンプル・ホ―ルド回路１８４およ
び第２のサンプル・ホ―ルド回路１６５が直列に接続さ
れている。第１のサンプル・ホ―ルド回路１８４は図１
４の実施例で説明した回路と同じであり、第２のサンプ
ル・ホ―ルド回路１８５は図３８の第２のサンプル・ホ
―ルド回路１６５と同じであり、レベル・シフトにＭＯ
Ｓトランジスタ１６２を用いる代わりに第１のサンプル
・ホ―ルド回路１８４で用いたダイオ―ド１７０とマッ
チングのとれたダイオ―ド１８１を用いた回路構成を有
する。トランジスタ１７３と電流源１７４によって構成
するソ―ス・フォロアの出力インピ―ダンスとトランジ
スタ１８０と電流源１８２によるソ―ス・フォロアの出
力インピ―ダンスを等しくすることによって、第２のサ
ンプル・ホ―ルド回路１８５の誤差をより低減している
。また、トランジスタ１７３と１８０のマッチング及び
ダイオ―ド１７０と１８１のマッチングをとることによ
って、第１のサンプル・ホ―ルド回路で生ずるダイオ―
ドの順方向の電圧降下と第２のサンプル・ホ―ルド回路
１８５、トランジスタ１７３と電流源１７４で構成され
るソ―ス・フォロアのゲ―ト・ソ―ス間電位差のＤＣオ
フセットを補償し、また、ばらつきに関しては、トラン
ジスタ１７３と１８０のマッチング及びダイオ―ド１７
０と１８１のマッチング精度まで低減できる。

【００５６】図４１の制御信号のタイミングチャートに
示すように、本回路は第１のサンプル・ホ―ルド回路１
８４によって水平期間の画面の有効期間において制御信
号φ２８によりサンプル・ホ―ルドした画像デ―タの電
位を第２のサンプル・ホ―ルド回路１８５によって次の
水平ブランキング期間において制御信号φ３０とφ３１
によりサンプル・ホ―ルドし、次に１水平期間に画像デ
ータを出力する。制御信号φ２９は水平ブランキング期
間に第１のサンプル・ホ―ルド回路の保持容量１７１を
放電することによりサンプルホールド回路を初期化する
。

【００５７】図４２にさらに別の実施例が示され、また
図４３にその制御信号φ３２〜φ３５のタイミングチャ
ートが示されている。図４２によると、第１のサンプル
・ホ―ルド回路２０５および第２のサンプル・ホ―ルド
回路２０６並びにＤＣオフセット補償回路２０７が直列
に接続されている。第１のサンプル・ホ―ルド回路２０
５は図１４の実施例で説明されている回路と同じ回路構
成を有し、第２のサンプル・ホ―ルド回路２０６は図１
４の回路にＭＯＳトランジスタ１９２と電流源１９３に
よって構成されるソ―ス・フォロアを入力に加えた回路
構成を有し、オフセット補償回路２０７は図２９を参照
して説明したオフセット補償回路であり、第１のサンプ
ル・ホ―ルド回路２０５で生ずるダイオ―ド１９１の順
方向の電圧降下と第２のサンプル・ホ―ルド回路２０６
で生ずるトランジスタ１９２のゲ―ト・ソ―ス間電位差
とダイオ―ド１９５の順方向の電圧降下を補償する。こ
こで、ばらつきに関しては、ダイオ―ド１９１と２０１
及びダイオ―ド１９５と２００及びトランジスタ１９２
と２０２のマッチング精度まで低減することができる。

【００５８】図４３の制御信号のタイミングチャートに
示すように、図４２の回路は第１のサンプル・ホ―ルド
回路２０５によって水平期間の内の画面の有効期間にお
いて制御信号φ３２に応答してサンプル・ホ―ルドした
画像デ―タの電位を第２のサンプル・ホ―ルド回路２０
６によって次の水平ブランキング期間において制御信号
φ３４とφ３５に応答してサンプル・ホ―ルドし、次の
１水平期間に画像データを出力する。制御信号φ３３は
水平ブランキング期間に第１のサンプル・ホ―ルド回路
の保持容量１８９を放電することによりサンプルホール
ド回路を初期化するために用いられる。

【００５９】次に、第１および第２の課題を解決するた
めの第２の手段について説明する。

【００６０】この第２手段のサンプルホールド回路装置
は入力信号を受ける第１及び第２のサンプル・ホ―ルド
回路と、第１のサンプル・ホ―ルド回路の出力を入力す
る第１のバッファと、第２のサンプル・ホ―ルド回路の
出力を入力とする第２のバッファと、第１のバッファの
出力と内部端子を接続する第１の制御信号により開閉す
る第１のスイッチと、第２のバッファの出力と内部端子
を接続する第２の制御信号により開閉する第２のスイッ
チと、内部端子を入力とする第３のバッファにより構成
される。

【００６１】上記サンプルホールド回路装置によると、
画像のＮ番目の水平期間の有効期間において第１のサン
プル・ホ―ルド回路によってサンプルした電位をＮ＋１
番目の水平期間に第１のスイッチを第１の制御信号によ
ってＯＮさせ、第２のスイッチを第２の制御信号によっ
てＯＦＦさせることにより、第１のバッファおよび第３
のバッファを介して出力し、またＮ＋１番目の水平期間
の有効期間において第２のサンプル・ホ―ルド回路はサ
ンプルを行い、次のＮ＋２番目の水平期間でサンプルし
た電位を第２のスイッチを第２の制御信号でＯＮさせ第
１のスイッチを第１の制御信号でＯＦＦさせることによ
り、第２のバッファおよび第３のバッファを介して出力
するように第１及び第２のサンプル・ホ―ルド回路が交
互に１水平期間交代でサンプル動作と出力動作を繰り返
す。

【００６２】上記サンプルホールド回路装置を図４４を
参照して具体的に説明する。

【００６３】図４４の回路によると、入力端子２０８が
第１のサンプル・ホ―ルド回路２０９および第２のサン
プル・ホ―ルド回路２１０の入力端子に接続される。第
１及び第２サンプルホールド回路２０９、２１０の出力
端子は第１のバッファ２１１および第２のバッファ２１
２をそれぞれ介して第１のスイッチ２１３および第２の
スイッチ２１４に接続される。第１及び第２スイッチ２
１３、２１４の出力接点は第３のバッファ２１５を介し
て出力端子２１６に接続される。

【００６４】図４４の回路の動作を図４５のタイミング
チャートを参照して説明する。

【００６５】入力端子２０８から入力される信号がＮ番
目の水平期間において制御信号φ３６に応答して第１の
サンプル・ホ―ルド回路２０９によりサンプルされる。 この時、制御信号φ３８及びφ３９により第１のスイッ
チ２１３はＯＦＦされており、また第２のスイッチ２１
４はＯＮされている。さらに制御信号φ３７に応答して
第２のサンプル・ホ―ルド回路２１０はＮ−１番目の水
平期間でサンプルした電位を保持しており、この電位は
第２のバッファ２１２と第２のスイッチ２１４と第３の
バッファ２１５を介してＮ番目の水平期間に出力される
。次に、Ｎ＋１番目の水平期間では、制御信号φ３８及
びφ３９により第１のスイッチ２１３はＯＮしており、
また第２のスイッチ２１４はＯＦＦしている。この時、
制御信号φ３６により第１のサンプル・ホ―ルド回路は
Ｎ番目の水平期間においてサンプルした電位を保持して
おり、この電位は第１のバッファ２１１と第１のスイッ
チ２１３と第３のバッファ２１５を介してＮ＋１番目の
水平期間出力されている。また、第２のサンプル・ホ―
ルド回路２１０は制御信号φ３７に応答して入力信号を
サンプルする。よって、第１及び第２のサンプル・ホ―
ルド回路が交互に１水平期間交代でサンプル動作と出力
動作を繰り返す。

【００６６】ここでスイッチ２１３及び２１４をＭＯＳ
トランジスタを用いたアナログ・スイッチで実現した時
でも、スイッチ２１３または２１４スイッチのどちらか
がＯＮし、バッファ２１１または２１２の出力によって
スイッチを駆動しているので、スイッチ２１３及び２１
４のＯＮ−ＯＦＦ時に生ずるチャネル電荷などの誤差電
荷はバッファに吸収され、この誤差電荷が出力に現れる
のを防ぐことができ、誤差やばらつきを増大させること
なく１水平期間にサンプルホール度回路の出力を付勢す
ることができる。

【００６７】図４６の回路および図４７のタイミングチ
ャートを参照して図４４の実施例を更に詳細に説明する
。

【００６８】図４６において、入力端子２１７はＭＯＳ
トランジスタ２１８と電流源２１９により構成されるソ
―ス・フォロア２３８の出力端子はサンプル・ホ―ルド
回路２３９、２４０に接続される。サンプルホールド回
路２３９、２４０はＭＯＳトランジスタ２３２および２
３３により構成されるスイッチに接続される。このスイ
ッチはオペアンプ２３４、および負帰還経路にトランジ
スタ２３５及び２３６と電流源２３７で構成されるソ―
ス・フォロアを含むボルテージ・ホロワ２４１に接続さ
れる。ボルテージ・フォロア２４１の出力端子は出力端
子２４２に接続される。

【００６９】サンプルホールド回路２３９及び２４０は
ソースフォロワで構成されるバッファを内部に含む構成
になっており、図４４で示すバッファ２１１及び２１２
を兼ねている。この様な回路において、ソ―ス・フォロ
ア２３８の出力インピ―ダンスとサンプルホールド回路
２３９及び２４０出力インピ―ダンスとを等しくするこ
とによりスイッチングによる誤差を低減できる。また出
力バッファ２４１として用いているボルテ―ジ・フォロ
アは前述したように負期間経路にレベル・シフト回路を
含めることにより、ソ―ス・フォロア２３８とサンプル
ホールド回路２３９及び２４０で生ずるゲ―ト・ソ―ス
間電位差のＤＣオフセット補償を兼ねている。よって、
図４６でのソ―ス・フォロアおよびレベル・シフト回路
を構成するトランジスタ２１８、２２３、２２９、２３
５、２３６及び電流原２１９，２２４，２３０，２３７
のマッチングをとることにより、出力のばらつきを上記
のマッチング精度まで低減できる。回路の動作は図４４
の実施例と同じであり、スイッチ２３２及び２３３のＯ
Ｎ−ＯＦＦ時に生ずるチャネル電荷などの誤差電荷はサ
ンプルホールド回路内のソース・フォロワに吸収され、
誤差電荷が出力に現れるのを防ぐことができ、誤差やば
らつきを増大させることなく１水平期間にサンプルホー
ルド回路の出力を付勢することができる。

【００７０】図４８に示す回路は、図４４における第１
および第２のサンプル・ホ―ルド回路２０９及び２１０
を図１４で説明した回路によって実現した回路であり、
また第１及び第２のバッファ２１１及び２１２はソ―ス
・フォロア２６６及び２６７によって実現している。ソ
ースフォロワ２６６及び２６７はスイッチ２５８及び２
５９を介して出力バッファ２６８に接続されている。こ
の回路において、回路素子２４４ないし２４８は図１４
の回路素子５５、９１、５６ないし５８にそれぞれ対応
する。同様に、回路素子２４９ないし２５３は図１４の
回路素子５５、９１、５６ないし５８にそれぞれ対応す
る。また、回路素子２６０ないし２６３は図３０の回路
素子１０２〜１０５にそれぞれ対応する。図４８の回路
に入力される制御信号φ４６乃至φ５１は図４９に示さ
れている。図４８の回路における出力バッファ２６８は
レベル・シフト回路を兼ねており、図２９に示すＤＣオ
フセットの補償をする実施例において説明したように、
図４８の第１及び第２のサンプル・ホ―ルド回路２６４
及び２６５で生ずるダイオ―ドの順方向の電圧降下のＤ
Ｃオフセットとソ―ス・フォロア２６６及び２６７に生
ずるゲ―ト・ソ―ス間の電圧降下分のＤＣオフセットを
補償する。図４８におけるダイオ―ド２４６、２５１及
び２６２とトランジスタ２５４、２５６及び２６１のマ
ッチングをとることにより、出力のばらつきを上記マッ
チング精度まで低減できる。

【００７１】次に、第３の課題を解決する第１の手段に
ついて説明する。

【００７２】第１から第Ｎ（Ｎ≧１）の出力のＤＣ成分
を制御できる制御端子を持つサンプル・ホ―ルド回路と
、任意の基準電位を入力する第Ｎ＋１の出力のＤＣ成分
を制御できる制御端子を持つサンプル・ホ―ルド回路と
、第Ｎ＋１のサンプル・ホ―ルド回路の出力と前記基準
電位との比較増幅回路とを有し、比較増幅回路の出力を
第１から第Ｎ＋１のサンプル・ホ―ルド回路のＤＣ成分
制御端子にフィ―ド・バックする回路装置が提供される
。

【００７３】上記回路構成により、第Ｎ＋１のサンプル
・ホ―ルド回路にサンプル・ホ―ルドされた任意の基準
電位と入力した基準電位を比較増幅回路によって比較増
幅することにより、サンプル・ホ―ルド回路に含まれ、
増幅されたＤＣオフセット成分が検出され、この増幅し
たＤＣオフセット成分が比較増幅回路の利得分の１にな
るように第１から第Ｎ＋１のサンプル・ホ―ルド回路の
出力がＤＣ成分制御端子にフィ―ド・バックされること
により第Ｎ＋１のサンプル・ホ―ルド回路だけでなく第
１から第Ｎのサンプル・ホ―ルド回路のＤＣオフセット
も比較増幅回路の利得分の１になる。

【００７４】上記第３の課題を解決するサンプルホール
ド回路装置を図５０の回路を参照して説明する。

【００７５】図５０に示す第１から第Ｎ＋１のサンプル
・ホ―ルド回路２９７ないし３００の具体的な例が図５
１に示されている。このサンプル・ホ―ルド回路は、図
４８に示すサンプル・ホ―ルド回路において、ＤＣオフ
セット補償を兼ねた出力バッファ用のボルテ―ジ・フォ
ロア２６８の負帰還経路に含むソ―ス・フォロアを構成
する電流源２６３を、電流制御端子２９１を持ち、電流
源３００に並列接続されるトランジスタ２９０によって
構成する電流源によって実現した回路であり、制御端子
２９１に印加する制御信号で電流を制御しトランジスタ
２８８のゲ―ト・ソ―ス間電位差及びダイオ―ド２８９
の順方向の電圧降下を制御することにより出力のＤＣ成
分を制御する。また、このサンプルホールド回路は、図
５２に示されるサンプルホールド回路のようにＤＣオフ
セットの補償をソース・フォロア２９４の電流源２８４
に並列に接続されるトランジスタのゲート２９１を制御
する構成によっても得られる。

【００７６】図５０の回路によると、入力端子３０６は
第１から第Ｎのサンプル・ホ―ルド回路２９７〜２９９
の入力端子に接続され、基準電位入力端子３０５は第Ｎ
＋１のサンプル・ホ―ルド回路の入力端子に接続される
。第１から第Ｎのサンプル・ホ―ルド回路２９７〜２９
９の出力端子は出力端子３０１〜３０３に接続され、第
Ｎ＋１のサンプル・ホ―ルド回路の出力端子はオペアン
プ３０４に接続される。

【００７７】第Ｎ＋１のサンプル・ホ―ルド回路３００
は入力端子３０５から入力される基準電位をサンプル・
ホ―ルドし、第Ｎ＋１のサンプル・ホ―ルド回路３００
の出力と基準電位がオペアンプ３０４おいて比較され、
そのＤＣオフセットが検出増幅される。オペアンプ３０
４の出力が第１から第Ｎ＋１のサンプル・ホ―ルド回路
２９７〜３００の出力ＤＣ成分制御端子に供給され、Ｄ
Ｃオフセットがオペアンプの利得分の１になるよう制御
される。この時、第１から第Ｎのサンプル・ホ―ルド回
路２９７〜２９９の持つＤＣオフセット成分も同様に補
償される。よって、液晶ディスプレイの駆動手段として
、各々が多数のサンプル・ホ―ルド回路を内蔵する複数
のＩＣを用いた場合でも各々のＩＣにおいて、上記のよ
うにＤＣオフセットを補償することにより従来問題とな
っていた駆動するＩＣ間の出力ばらつきによる画質の劣
化を防ぐことができる。

【００７８】次に、第３の課題を解決する第２の手段の
サンプルホールド回路装置について説明する。

【００７９】このサンプルホールド回路装置によると、
出力ＤＣ成分を制御できる制御端子を持つＮ個（Ｎ≧１
）のサンプル・ホ―ルド回路と、Ｎ個のサンプル・ホ―
ルド回路の出力の平均をとる回路と、平均値と基準電位
との比較増幅回路と、比較増幅回路の出力を保持する回
路がとが設けられ、保持回路の出力がＮ個のサンプル・
ホ―ルド回路の制御端子にフィ―ド・バックされるよう
構成されている。

【００８０】例えば、垂直帰線期間などの期間にＮ個の
サンプル・ホ―ルド回路の全てに任意の基準電位が印加
され、Ｎ個のサンプル・ホ―ルド回路の出力の平均をと
る回路により平均値が求められ、この平均値と基準電位
を比較増幅回路により増幅したＤＣオフセットが検出さ
れ、この増幅したＤＣオフセット成分が比較増幅回路の
利得分の１になるようＮ個のサンプル・ホ―ルド回路の
出力ＤＣ成分制御端子に増幅したＤＣオフセットをフィ
―ド・バックし、垂直帰線期間以外の通常の動作の時は
増幅したＤＣオフセットを保持しＤＣオフセット成分が
比較増幅回路の利得分の１の状態が保持される。

【００８１】上記第３の課題を解決するサンプルホール
ド回路装置を図５３を参照して具体的に説明する。

【００８２】図５３の回路によると、入力端子３２８は
例えば、図５１あるいは図５２と同様に構成される第１
〜第Ｎサンプル・ホ―ルド回路３０７〜３１０に接続さ
れ、これらサンプル・ホールド回路３０７〜３１０の出
力端子はアナログ・スイッチを構成するＭＯＳトランジ
スタ３１５〜３１８に接続される。これらスイッチ３１
５〜３１８は制御信号φ５４によって動作し、サンプル
・ホールド回路の出力を平均化する平均化回路を構成し
、平均化出力をＮ個のサンプル・ホ―ルド回路の出力端
子３１１〜３１４へ出力する。オペアンプ３２７は基準
電位入力端子３２９より入力される基準電位と平均化回
路の出力との差を求め、その差を増幅する。オペアンプ
３２７の出力は垂直帰線期間にサンプル・ホ―ルドする
サンプル・ホ―ルド回路３２６に供給される。このサン
プル・ホ―ルド回路３２６の出力はサンプル・ホ―ルド
回路１〜Ｎの出力ＤＣ成分の制御端子にフィ―ド・バッ
クされる。

【００８３】サンプル・ホ―ルド回路３２６の動作を図
５４及び図５５のタイミングチャートを参照して説明す
る。

【００８４】垂直帰線期間に入力端子３２９に与える基
準電位と等しい電位が入力端子３２８に与えられる。第
１〜第Ｎサンプル・ホ―ルド回路３０７〜３１０は図４
９で示すタイミングチャートに従って動作しており、出
力端子３１１〜３１４では、各サンプル・ホ―ルド回路
でサンプル・ホ―ルドされた基準電位が出力されている
。ここで、垂直帰線期間において制御信号φ５４により
ＭＯＳトランジスタ３１５〜３１８はＯＮされており、
よってオペアンプ３２７の負側の入力は第１〜第Ｎサン
プル・ホ―ルド回路３０７〜３１０によってサンプル・
ホ―ルドされた基準電位の平均値となっている。サンプ
ル・ホ―ルドされた基準電位の平均値と基準電位の差、
つまりＤＣオフセットはサンプル・ホ―ルド回路３２６
のサンプル期間においてオペアンプの利得分の１となる
ようフィ―ド・バックがかかっており、垂直帰線期間以
外ではオペアンプ３２７の出力はサンプル・ホ―ルド回
路３２６で保持されているので、垂直帰線期間以外の画
像信号期間の通常のサンプル・ホ―ルドの動作の時でも
ＤＣオフセットをオペアンプの利得分の１に低減するこ
とができる。よって、液晶ディスプレイの駆動手段とし
て、各々が多数のサンプル・ホ―ルド回路を数内蔵する
複数のＩＣを用いた場合でも各々のＩＣにおいて、上記
のようにＤＣオフセットを補償することにより駆動する
ＩＣ間の出力ばらつきによる画質の劣化を防ぐことがで
きる。

【００８５】図５３の実施例では、オペアンプ２３７に
よって増幅されたＤＣオフセットをサンプル・ホ―ルド
回路３２６によって垂直帰線期間以外の画像信号期間保
持しているが、図５６に示すように第１〜第Ｎサンプル
・ホ―ルド回路３３０〜３３３によってサンプル・ホ―
ルドされた基準電位の平均値をサンプル・ホ―ルド回路
３５２によって垂直帰線期間以外の画像信号期間保持し
て、それと基準電位との差の増幅値をオペアンプ３４２
によって求め、第１〜第Ｎサンプル・ホ―ルド回路３０
７〜３１０の出力ＤＣ成分制御端子にフィ―ド・バック
してもよい。

【００８６】図５７は、複数のサンプル・ホ―ルド回路
３５８〜３６１並びに３６８〜３７１を持つ複数の駆動
ＩＣ３６６および３７６を用いて液晶ディスプレイを駆
動した時の一例である。液晶ディスプレイ３７７は複数
のサンプル・ホ―ルド回路３７６および３６６を含む駆
動ＩＣ３６６および３７６に接続される。駆動ＩＣ３６
６および３７６は高速サンプル・ホ―ルド回路３５６に
接続される。

【００８７】第５８図に示すように、各駆動ＩＣのサン
プル・ホ―ルド回路を動作させる制御信号にジッタがあ
ると、これはサンプル点の揺らぎとなり、画面上ノイズ
となって現れしまう。図５７の実施例に示すように駆動
ＩＣの前段に高速サンプル・ホ―ルド回路３５６を設け
ることにより、各駆動ＩＣのサンプル・ホ―ルド回路３
６６、３７６を動作させる制御信号にジッタがあっても
第５９図に示すように、その影響を防ぐことができる。 またサンプル・ホ―ルド回路を動作させる制御信号のジ
ッタの他、図１や図５、図６を基本とする実施例におい
ては、制御信号のパルス期間中のピ―ク値を検出保持す
るため、等価的に先に説明した制御信号のジッタと見な
すことができるが、これも図５７で示す実施例では防ぐ
ことができる。さらに高速サンプル・ホ―ルド回路３５
６と駆動ＩＣ３６６や３７７内のサンプル・ホ―ルド回
路群のサンプルするタイミングを同期させることも可能
であり、これにより、高速サンプル・ホ―ルド回路３５
６の過渡状態から定常状態に移った後に駆動ＩＣ３６６
や３７６内のサンプル・ホ―ルド回路群を駆動されるこ
とにより、変換精度を向上させることができる。また、
さらには、ハイビジョンやクリアビションなどのように
デジタル信号処理され、Ｄ／Ａ変換された信号を入力と
する場合はＤ／Ａ変換器にホ―ルド機能も含んでいるの
で、図６０に示すように高速サンプル・ホ―ルド回路は
必要無くＤ／Ａ変換器３７８の出力を駆動ＩＣの入力と
すればよい。ここで、Ｄ／Ａ変換器のデジタル入力のタ
イミングと駆動ＩＣ３６６や３７７内のサンプル・ホ―
ルド回路群のサンプルするタイミングを同期させ、Ｄ／
Ａ変換器３７８の過渡状態から定常状態に移った後に駆
動ＩＣ３６６や３７６内のサンプル・ホ―ルド回路群を
駆動させることにより変換精度を向上させることができ
る。

【００８８】上述したようにこの発明によると以下に示
すサンプルホールド回路装置が提供できる。

【００８９】 第１の課題を解決するための第１の手段（１）　入力信
号を受ける入力信号端子と、第１の制御信号に応答して
開閉し、前記入力信号端子と内部端子とを選択的に接続
するスイッチ手段と、内部端子と入力端子とを接続する
第１非可逆的素子と、出力端子と所定基準電位端子とを
接続する電位保持手段と、第２制御信号に応答して開閉
し、出力端子と所定基準電位端子とを選択的に接続する
第２のスイッチ手段とによって構成されるサンプル・ホ
―ルド回路装置。

【００９０】 （２）　入力信号を受理する入力信号端子と、第１制御
信号に応答して開閉し、入力信号端子と内部端子とを選
択的に接続する第１スイッチ手段と、内部端子と出力端
子とを接続する非可逆的素子と、出力端子と所定基準電
位端子とを接続する電位保持手段と、第２制御信号によ
って制御され、出力端子と所定基準電位端子とを接続す
る電流源手段とによって構成されるサンプル・ホ―ルド
回路装置。

【００９１】 （３）　前記内部端子と前記所定基準電位端子とを接続
する第２の電位保持手段を更に含む第（１）項または第
（２）項に記載のサンプル・ホ―ルド回路装置。

【００９２】 （４）　前記内部端子と前記所定基準電位端子とを接続
する第３のスイッチ手段を有する第（１）項または第（
２）項に記載のサンプル・ホ―ルド回路装置。

【００９３】 （５）　前記スイッチ手段はＭＯＳトランジスタによっ
て構成される第（１）項または第２項の記載のサンプル
・ホ―ルド回路装置。

【００９４】 （６）　前記非可逆的素子はＰＮ接合ダイオ―ド、ショ
ットキ―・ダイオ―ド、バイポ―ラ・トランジスタ、Ｍ
ＯＳトランジスタおよび非線形素子の１つによって構成
される第（１）項または第（２）項に記載のサンプル・
ホ―ルド回路装置。

【００９５】 第１の課題を解決するための第２の手段（７）　入力信
号を受ける入力端子手段と、信号を出力する出力端子手
段と、入力信号端子手段と出力信号端子手段との間に接
続されるドレイン・ソ―ス路を有するＮＭＯＳトランジ
スタと、入力信号端子手段と出力信号端子手段との間に
接続されるドレイン・ソース路を有するＰＭＯＳトラン
ジスタと、出力端子と所定基準電位端子手段とを接続す
る電位保持手段と、ＮＭＯＳトランジスタおよびＰＭＯ
Ｓトランジスタの一方のゲートに制御信号を入力する手
段と、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ
の他方のゲートに制御信号の反転信号を遅延して供給す
る延手段とにより構成されるサンプル・ホ―ルド回路装
置。

【００９６】 （８）　ドレイン及びソースの少なくとも一方が前記出
力端子手段に接続される第２のＭＯＳトランジスタと、
前記遅延手段により遅延された信号を反転する信号反転
手段と、信号反転を遅延して第２のＭＯＳトランジスタ
のゲ―トに供給する第２の遅延手段とを有する第（７）
項に記載のサンプル・ホ―ルド回路装置。

【００９７】 （９）　ドレイン及びソールの少なくとも一方が出力端
子手段に接続された第２のＭＯＳトランジスタと、制御
信号を遅延して第２のＭＯＳトランジスタのゲ―トに印
加する第２の遅延手段とを有する第（７）項に記載のサ
ンプル・ホ―ルド回路装置。

【００９８】 （１０）前記第１の出力端子手段と前記第２の出力端子
手段との間に接続されるインピ―ダンス変換手段とを有
する第（１）項、第（２）項、第（７）項及び第（８）
項のいずれかに記載のサンプル・ホ―ルド回路装置。

【００９９】 （１１）前記インピ―ダンス変換手段はオペアンプによ
るボルテ―ジ・フォロアを含む回路で構成される第（１
０）項記載のサンプル・ホ―ルド回路装置。

【０１００】 （１２）前記ボルテ―ジ・フォロアは負帰還経路と、こ
の負帰還に挿入された第１のレベル・シフト手段を有す
る第（１１）項記載のサンプル・ホ―ルド回路装置。

【０１０１】 （１３）前記第１のレベル・シフト手段はソ―ス・フォ
ロアによって構成される第（１２）項記載のサンプル・
ホ―ルド回路装置。

【０１０２】 （１４）前記第１のレベル・シフト手段は第２の非可逆
素子を含む回路によって構成されるレベルシフト手段を
含む第（１２）項または第（１３）項に記載のサンプル
・ホ―ルド回路装置。

【０１０３】 第１及び第２の課題を解決する手段 （１５）入力信号を受ける第１のバッファ手段と、前記
第１のバッファ手段の出力を受け、制御信号により開閉
する第１のスイッチ手段と、前記第１のスイッチ手段の
出力と所定基準電位端子の間に接続される第１の容量と
、前記第１のスイッチ手段の出力を受ける正入力端子と
負入力端子と出力端子を有するオペアンプと、前記オペ
アンプの出力端子と負入力端子との間に接続される第２
のバッファ手段と、前記第２のバッファ手段の出力に接
続される第１端子と第２端子を有する第２のスイッチ手
段と、前記第２のスイッチ手段の第２端子と前記オペア
ンプの正入力端子との間に接続される第２の容量と、前
記制御信号を入力する反転手段と、前記反転手段の出力
を入力として受ける入力端子と、第２のスイッチ手段の
開閉を制御する制御端子に接続されている出力端子を有
する遅延手段とにより構成されるサンプル・ホ―ルド回
路装置。

【０１０４】 （１６）前記第１及び第２のスイッチ手段はＭＯＳトラ
ンジスタで構成されている第（１５）項に記載のサンプ
ル・ホ―ルド回路装置。

【０１０５】 （１７）前記第１及び第２のバッファ手段はレベル・シ
フト手段を含む第（１５）項に記載のサンプル・ホ―ル
ド回路装置。

【０１０６】 （１８）前記レベル・シフト手段は非可逆素子により構
成されるレベル・シフト手段により構成される第（１７
）項に記載のサンプル・ホ―ルド回路装置。

【０１０７】 （１９）前記第１及び第２のバッフア手段は、ソ―ス・
フォロアで構成される第（１６）項ないし第（１８）項
のいずれかに記載のサンプル・ホ―ルド回路装置。

【０１０８】 （２０）入力信号をサンプル・ホ―ルドする第１のサン
プル・ホ―ルド手段と、第１のサンプル・ホ―ルド手段
の出力をさらにサンプル・ホ―ルドする高入力インピ―
ダンスの第２のサンプル・ホ―ルド手段とにより構成さ
れるサンプル・ホ―ルド回路装置。

【０１０９】 （２１）前記第１のサンプル・ホ―ルド手段は入力信号
を受ける入力信号端子と、第１制御信号に応答して開閉
し、前記入力信号端子と内部端子とを選択的に接続する
第１のスイッチ手段と、内部端子と入力信号端子とを接
続する非可逆的素子と、出力端子と所定基準電位端子と
を接続する電位保持手段と、第２制御信号に応答して開
閉し、出力端子と所定基準電位端子とを選択的に接続す
る第２のスイッチ手段とによって構成される第（２０）
項に記載のサンプル・ホ―ルド回路装置。

【０１１０】 （２２）前記第２のサンプル・ホ―ルド手段は、入力信
号を受ける第１のバッファ手段と、第１のバッファ手段
の出力を受け、第１の制御信号により開閉する第１のス
イッチ手段と、第１のスイッチ手段の出力と所定基準電
位端子の間に接続される第１の容量と、前記第１のスイ
ッチ手段の出力を受ける正入力端子と負入力端子と出力
端子を有するオペアンプと、このオペアンプの出力端子
と負入力端子との間に接続される第２のバッファ手段と
、第２のバッファ手段の出力に接続される第１端子と第
２端子を有する第２のスイッチ手段と、第２のスイッチ
手段の第２端子と前記オペアンプの正入力端子との間に
接続される第２の容量と、制御信号を入力する反転手段
と、この反転手段の出力を入力として受ける入力端子と
、第２のスイッチ手段の開閉を制御する制御端子に接続
されている出力端子を有する遅延手段とにより構成され
る第（２０）項または第（２１）項のサンプル・ホ―ル
ド回路装置。

【０１１１】 （２３）前記第２のサンプル・ホ―ルド手段は、入力信
号を受ける第１のバッファ手段と、前記バッファ手段の
出力をサンプル・ホ―ルドするサンプル・ホ―ルド回路
と、第１のボルテ―ジ・フォロアと、前記ボルテ―ジ・
フォロアの負帰還経路に設けられた第２のバッファ手段
と第１のレベル・シフト手段とにより構成され、前記第
２のサンプルホールド手段の前記サンプルホールド回路
は入力信号を受ける入力信号端子と、第１の制御信号に
応答して開閉し、前記入力信号端子と第１内部端子とを
選択的に接続する第１のスイッチ手段と、内部端子と入
力端子とを接続する非可逆的素子と、出力端子と所定基
準電位端子とを接続する電位保持手段と、第２制御信号
に応答して開閉し、出力端子と所定基準電位端子とを選
択的に接続する第２のスイッチ手段とによって構成され
る第（２０）項または第（２１）項に記載のサンプル・
ホ―ルド回路装置。

【０１１２】 （２４）入力信号を受理する第１及び第２のサンプル・
ホ―ルド手段と、第１のサンプル・ホ―ルド手段の出力
を入力とする第１のバッファ手段と、第２のサンプル・
ホ―ルド手段の出力を入力する第２のバッファ手段と、
第１のバッファ手段の出力を内部端子に選択的に接続す
るため第１の制御信号により開閉する第１のスイッチ手
段と、第２のバッファ手段の出力を前記内部端子に選択
的に接続するため第２の制御信号により開閉する第２の
スイッチ手段と、内部端子を入力とする第３のバッファ
手段とによって構成されるサンプル・ホ―ルド回路装置
。

【０１１３】 （２５）前記第１及び第２のサンプル・ホ―ルド手段の
各々は、入力信号を受ける入力信号端子と、第１の制御
信号に応答して開閉し、前記入力信号端子と第１内部端
子とを選択的に接続する第１のスイッチ手段と、内部端
子と入力端子とを接続する非可逆的素子と、出力端子と
所定基準電位端子とを接続する電位保持手段と、第２制
御信号に応答して開閉し、出力端子と所定基準電位端子
とを選択的に接続する第２のスイッチ手段とによって構
成される第（２４）項に記載のサンプル・ホ―ルド回路
装置。

【０１１４】 （２６）前記第３のバッファ手段が、ボルテ―ジ・フォ
ロアで構成される第（２４）項または第（２５）項に記
載のサンプル・ホ―ルド回路装置。

【０１１５】 （２７）前記第３のバッファ手段はボルテ―ジ・フォロ
アの負帰還経路と、この負帰還回路に設けられた第４の
バッファ手段とによって構成される第（２６）項に記載
のサンプル・ホ―ルド回路装置。

【０１１６】 （２８）前記第４のバッファ手段が、非可逆素子により
構成されるレベル・シフト手段を含む第（２７）項に記
載のサンプル・ホ―ルド回路装置。

【０１１７】 （２９）前記第４のバッファ手段の各々はレベル・シフ
ト手段を含む第（２７）項に記載のサンプル・ホ―ルド
回路装置。

【０１１８】 （３０）前記第４のバッファ手段が、ソ―ス・フォロア
で構成される第（２７）項に記載のサンプル・ホ―ルド
回路装置。

【０１１９】 （３１）前記第１及び第２のスイッチ手段が、ＭＯＳト
ランジスタで構成される第（２４）または第（２５）項
に記載のサンプル・ホ―ルド回路装置。

【０１２０】 第３の課題を解決する第１の手段 （３２）第１から第Ｎ（Ｎ≧１）の出力ＤＣ成分を制御
できる制御端子を持つサンプル・ホ―ルド手段と、第Ｎ
＋１の出力ＤＣ成分を制御するため任意の基準電位が印
加される制御端子を持つサンプル・ホ―ルド手段と、第
Ｎ＋１のサンプル・ホ―ルド手段の出力と基準電位との
比較増幅する比較増幅手段と、比較増幅手段の出力は第
１から第Ｎ＋１のサンプル・ホ―ルド手段の前記制御端
子にフィ―ドバックされ、第１から第Ｎ＋１のサンプル
・ホ―ルド手段は、ボルテージホロワの負帰還経路とこ
のボルテ―ジ・フォロアの負帰還経路に挿入されたレベ
ル・シフト手段を有し、シフト量を制御できるサンプル
・ホ―ルド回路により構成されるサンプル・ホ―ルド回
路装置。

【０１２１】 第３の課題を解決する第２の手段 （３３）出力ＤＣ成分を制御するための制御端子を持つ
Ｎ個（Ｎ≧１）のサンプル・ホ―ルド手段と、Ｎ個のサ
ンプル・ホ―ルド手段の出力の平均をとる手段と、平均
値を保持する手段と、保持された平均値と任意の基準電
位との比較増幅する手段により構成され、比較増幅手段
の出力はＮ個のサンプル・ホ―ルド手段の制御端子にフ
ィ―ドバックされ、平均をとる手段は、Ｎ個のサンプル
・ホ―ルド手段の各々の出力を選択的に通すＭＯＳスイ
ッチと、ＭＯＳスイッチをＯＮ−ＯＦＦにより平均をと
る手段により構成されるサンプル・ホ―ルド回路装置。

【０１２２】 （３４）前記サンプル・ホ―ルド手段はボルテ―ジ・フ
ォロアの負帰還経路と、この負帰還経路に挿入され、レ
ベルシフト量を制御するサンプルホールド回路により構
成される第（３３）項に記載のサンプル・ホ―ルド回路
装置。

【０１２３】 （３５）前記レベル・シフト手段は、ソ―ス・フォロア
を含む手段で構成され、前記ソ―ス・フォロアを動作さ
せる電流を制御することによりレベル・シフト量を制御
する第（３２）項または第（３４）項に記載のサンプル
・ホ―ルド回路装置。

【０１２４】

【発明の効果】上述したようにこの発明によると、サン
プル・ホールド回路において、第１に、出力信号におけ
る誤差及びばらつきが低減され、第２に、誤差及びばら
つきを増加させることなく、水平ブランキング期間以上
１水平期間以内の任意の期間、液晶ディスプレイが駆動
でき、第３に、ＩＣ間のばらつきが補償できる。

【図面の簡単な説明】

図１は本発明の一実施例に従ったサンプルホールド回路
装置の回路図、図２は図１のサンプルホールド回路装置
の制御信号のタイミングチャート図、図３は図１のサン
プルホールド回路装置を説明するための回路図、図４は
図１のサンプルホールド回路装置の動作を説明する図、
図５及び図６は１のサンプルホールド回路装置において
別の非線形素子を用いた回路をそれぞれ示す図、図７は
他の実施例に従ったサンプルホールド回路装置の回路図
、図８は図７のサンプルホールド回路装置の制御信号の
タイミングチャート図、図９は図７のサンプルホールド
回路装置の動作を説明する図、図１０は図７のサンプル
ホールド回路装置に制御信号により制御可能な電流源を
有する他の実施例に従ったサンプルホールド回路装置の
回路図、図１１及び図１２は図７のサンプルホールド回
路装置に別の非線形素子を用いた他の実施例のサンプル
ホールド回路装置の回路図、図１３は図５と図７の回路
を組み合わせたサンプルホールド回路装置の回路図、図
１４は図１に示すサンプルホールド回路装置の特性をさ
らに向上させたサンプルホールド回路装置の回路図、図
１５は図１４の回路装置を説明するための回路図、図１
６は図１４のサンプルホールド回路装置に別の非線形素
子を用いたサンプルホールド回路装置の回路図、図１７
は図１４のサンプルホールド回路装置に別の非線形素子
を用いたサンプルホールド回路装置の回路図、図１８は
図７に示す実施例のサンプルホールド回路装置の特性を
さらに向上させたサンプルホールド回路装置の回路図、
図１９は図１１に示す実施例のサンプルホールド回路装
置の特性をさらに向上させたサンプルホールド回路装置
の回路図、図２０は図１２に示す実施例のサンプルホー
ルド回路装置の特性をさらに向上させたサンプルホール
ド回路装置の回路図、図２１は他の実施例に従ったサン
プルホールド回路装置の回路図、図２２は図２１のサン
プルホールド回路装置の制御信号のタイミングチャート
図、図２３は図２１のサンプルホールド回路装置に電流
制限抵抗を挿入したサンプルホールド回路装置の回路図
、図２４は図２１のサンプルホールド回路装置に別の非
線形素子を用いたサンプルホールド回路装置の回路図、
図２５は図２１のサンプルホールド回路装置に別の非線
形素子を用いたサンプルホールド回路装置の回路図、図
２６は図２１の実施例で初期化用スイッチの代わりに制
御信号により制御される電流源を用いたサンプルホール
ド回路装置の回路図、図２７は図２４の実施例で初期化
用スイッチの代わりに制御信号により制御される電流源
を用いたサンプルホールド回路装置の回路図、図２８は
図２５の実施例で初期化用スイッチの代わりに制御信号
により制御される電流源を用いたサンプルホールド回路
装置の回路図、図２９は図１４の実施例にＤＣオフセッ
ト補償回路を加えたサンプルホールド回路装置の回路図
、図３０は図１６の実施例にＤＣオフセット補償回路を
加えたサンプルホールド回路装置の回路図、図３１は図
１７の実施例にＤＣオフセット補償回路を加えたサンプ
ルホールド回路装置の回路図、図３２は他の実施例に従
ったサンプルホールド回路装置の回路図、図３３は図３
２のサンプルホールド回路装置の制御信号のタイミング
チャート図、図３４は図３２の実施例において別のタイ
ミング回路を用いたサンプルホールド回路装置の回路図
、図３５は図３４のサンプルホールド回路装置の具体的
回路図、図３６は図３５に使用されている反転回路の回
路図、図３７は他の実施例に従ったサンプルホールド回
路装置の回路図、図３８は１水平期間サンプル・ホ―ル
ド値を出力するサンプルホールド回路装置の回路図、図
３９は図３８の回路装置の制御信号のタイミングチャー
ト図、図４０は１水平期間サンプル・ホ―ルド値を出力
する他の実施例に従ったサンプルホールド回路装置の回
路図、図４１は図４０の回路の制御信号のタイミングチ
ャート図、図４２は１水平期間サンプル・ホ―ルド値を
出力する他の実施例に従ったサンプルホールド回路装置
の回路図、図４３は図４２のサンプルホールド回路装置
の制御信号のタイミングチャート図、図４４は１水平期
間サンプル・ホ―ルド値を出力する他の実施例に従った
サンプルホールド回路装置の回路図、図４５は図４４の
サンプルホールド回路装置の制御信号のタイミングチャ
ート図、図４６は１水平期間サンプル・ホ―ルド値を出
力する他の実施例に従ったサンプルホールド回路装置の
回路図、図４７は図４６のサンプルホールド回路装置の
制御信号のタイミングチャート図、図４８は１水平期間
サンプル・ホ―ルド値を出力する他の実施例に従ったサ
ンプルホールド回路装置の回路図、図４９は図４８のサ
ンプルホールド回路装置の制御信号のタイミングチャー
ト図、図５０はＩＣ間のＤＣオフセット補償回路の回路
図、図５１は図５０に用いられているサンプル・ホ―ル
ド回路の回路図、図５２は図５０に用いられている他の
サンプル・ホ―ルド回路の回路図、図５３はＩＣ間の他
のＤＣオフセット補償回路の回路図、図５４は図５３に
用いられるサンプルホールド回路の制御信号のタイミン
グチャート図、図５５は図５３に用いられるサンプルホ
ールド回路の制御信号の他のタイミングチャート図、図
５６は図５３に対応するＩＣ間の他のＤＣオフセット補
償回路の回路図、図５７はサンプル・ホ―ルド回路の制
御信号のジッタの影響を防ぐ回路装置の回路図、図５８
は図５７の回路装置の動作を説明するための信号の波形
図、図５９は図５７の回路装置の動作を説明するための
信号の他の波形図、図６０は図５７の回路装置に対応し
、デジタル信号を入力としＤ／Ａ変換器を用いた回路装
置の回路図。

【符号の説明】

５５…ＮチャネルＭＯＳトランジスタ、５６…ショット
キーダイオード、５７…保持容量、５８…ＮチャネルＭ
ＯＳトランジスタ、７５…入力端子、７６…ＭＯＳトラ
ンジスタ、７７…バイポーラトランジスタ、７８…保持
容量、７９…ＭＯＳトランジスタ、８０…電流原、８１
…出力端子、８９…ダイオード、９１…補助容量、１２
２…入力端子、１２３…ＮＭＯＳトランジスタ、１２４
…ＰＭＯＳトランジスタ、１２５、１２６…遅延回路、
１２７…ＰＭＯＳトランジスタ、１２９…保持容量、１
２８…出力端子。

Claims (9)

【特許請求の範囲】
1. 【請求項１】　　入力信号を受ける入力端子と、第１の
   制御信号に応答して開閉し、前記入力端子と内部端子と
   を選択的に接続する第１のスイッチ手段と、前記内部端
   子と入力端子とを接続する非可逆的素子と、出力端子と
   所定基準電位端子とを接続する電位保持手段と、第２の
   制御信号に応答して開閉し、前記出力端子と前記所定基
   準電位端子とを選択的に接続する第２のスイッチ手段と
   、によって構成されるサンプル・ホ―ルド回路装置。
2. 【請求項２】　　入力信号を受理する入力端子と、第１
   の制御信号に応答して開閉し、前記入力端子と内部端子
   とを選択的に接続する第１スイッチ手段と、前記内部端
   子と出力端子とを接続する非可逆的素子と、前記出力端
   子と所定基準電位端子とを接続する電位保持手段と、第
   ２の制御信号によって制御され、前記出力端子と前記所
   定基準電位端子とを接続する電流源手段と、によって構
   成されるサンプル・ホ―ルド回路装置。
3. 【請求項３】　　入力信号を受ける入力端子手段と、信
   号を出力する出力端子手段と、前記入力端子手段と前記
   出力端子手段との間に接続されるドレイン・ソ―ス路を
   有するＮＭＯＳトランジスタと、前記入力端子手段と前
   記出力端子手段との間に接続されるドレイン・ソース路
   を有するＰＭＯＳトランジスタと、前記出力端子と所定
   基準電位端子手段とを接続する電位保持手段と、前記Ｎ
   ＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタの
   一方のゲートに制御信号を入力する手段と、前記ＮＭＯ
   Ｓトランジスタ及びＰＭＯＳトランジスタの他方のゲー
   トに前記制御信号の反転信号を遅延して供給する遅延手
   段と、により構成されるサンプル・ホ―ルド回路装置。
4. 【請求項４】　　入力信号を受ける第１のバッファ手段
   と、前記第１のバッファ手段の出力を受け、第１の制御
   信号により開閉する第１のスイッチ手段と、前記第１の
   スイッチ手段の出力と所定基準電位端子の間に接続され
   る第１の容量と、前記第１のスイッチ手段の出力を受け
   る正入力端子と負入力端子と出力端子を有するオペアン
   プと、前記オペアンプの出力端子と負入力端子との間に
   接続される第２のバッファ手段と、前記第２のバッファ
   手段の出力に接続される第１端子と第２端子を有する第
   ２のスイッチ手段と、前記第２のスイッチ手段の第２端
   子と前記オペアンプの正入力端子との間に接続される第
   ２の容量と、前記第１の制御信号を入力する反転手段と
   、前記反転手段の出力を入力として受ける入力端子と、
   第２のスイッチ手段の開閉を制御する制御端子に接続さ
   れている出力端子を有する遅延手段と、により構成され
   るサンプル・ホ―ルド回路装置。
5. 【請求項５】　　入力信号をサンプル・ホ―ルドする第
   １のサンプル・ホ―ルド手段と、前記第１のサンプル・
   ホ―ルド手段の出力をさらにサンプル・ホ―ルドする高
   入力インピ―ダンスの第２のサンプル・ホ―ルド手段と
   、により構成されるサンプル・ホ―ルド回路装置。
6. 【請求項６】　　入力信号を受理する第１及び第２のサ
   ンプル・ホ―ルド手段と、前記第１のサンプル・ホ―ル
   ド手段の出力を入力とする第１のバッファ手段と、前記
   第２のサンプル・ホ―ルド手段の出力を入力する第２の
   バッファ手段と、前記第１のバッファ手段の出力を内部
   端子に選択的に接続するため第１の制御信号により開閉
   する第１のスイッチ手段と、前記第２のバッファ手段の
   出力を前記内部端子に選択的に接続するため第２の制御
   信号により開閉する第２のスイッチ手段と、前記内部端
   子を入力とする第３のバッファ手段と、によって構成さ
   れるサンプル・ホ―ルド回路装置。
7. 【請求項７】　　出力ＤＣ成分を制御するための制御端
   子を持つＮ個（Ｎ≧１）のサンプル・ホ―ルド手段と、
   前記Ｎ個のサンプル・ホ―ルド手段の出力の平均をとる
   手段と、前記平均値を保持する手段と、前記保持された
   平均値と任意の基準電位との比較増幅する手段と、によ
   り構成され、前記比較増幅手段の出力は前記Ｎ個のサン
   プル・ホ―ルド手段の制御端子にフィ―ドバックされ、
   前記平均をとる手段は、Ｎ個のサンプル・ホ―ルド手段
   の各々の出力を選択的に通すＭＯＳスイッチと、前記Ｍ
   ＯＳスイッチをＯＮ−ＯＦＦにより平均をとる手段によ
   り構成されるサンプル・ホ―ルド回路装置。
8. 【請求項８】　　出力ＤＣ成分を制御するための制御端
   子を持つＮ個（Ｎ≧１）のサンプル・ホ―ルド手段と、
   前記Ｎ個のサンプル・ホ―ルド手段の出力の平均をとる
   手段と、前記平均値と任意の基準電位とを比較増幅する
   比較増幅手段と、前記比較増幅手段の出力を保持する保
   持手段と、により構成され、前記保持手段の出力は前記
   Ｎ個のサンプル・ホ―ルド手段の制御端子にフィ―ドバ
   ックされ、前記平均をとる手段は、Ｎ個のサンプル・ホ
   ―ルド手段の各々の出力を選択的に通すＭＯＳスイッチ
   と、前記ＭＯＳスイッチをＯＮ−ＯＦＦにより平均をと
   る手段により構成されるサンプル・ホ―ルド回路装置。
9. 【請求項９】　　入力信号を受ける入力信号端子と、第
   １制御信号に応答して開閉し、前記入力信号端子と内部
   端子とを選択的に接続するスイッチ手段と、前記内部端
   子と入力信号端子との間に順方向に接続される第１のダ
   イオードと、前記第１のダイオードに並列にかつ逆方向
   に接続される１個または直列接続された複数の第２のダ
   イオードと、出力端子と所定基準電位端子とを接続する
   電位保持手段と、第２制御信号に応答して開閉し、前記
   出力端子と前記所定基準電位端子とを選択的に接続する
   第２のスイッチ手段と、によって構成されるサンプル・
   ホ―ルド回路装置。