JPH0713530A - 駆動回路装置 - Google Patents
駆動回路装置Info
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- JPH0713530A JPH0713530A JP6092506A JP9250694A JPH0713530A JP H0713530 A JPH0713530 A JP H0713530A JP 6092506 A JP6092506 A JP 6092506A JP 9250694 A JP9250694 A JP 9250694A JP H0713530 A JPH0713530 A JP H0713530A
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- stage
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- signal
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Abstract
(57)【要約】
【目的】 ビデオ信号を直並列変換する複数の駆動回路
装置相互間の出力誤差の格差を小さくする。 【構成】 入力信号のレベルを順番にサンプルホールド
する複数の信号サンプルホールド回路（４ａ〜４ｎ）
と、上記複数の信号サンプルホールド回路各々の保持レ
ベルに応じた電圧出力を夫々発生する複数の信号出力回
路（６ａ〜６ｎ）と、少なくとも上記複数の信号サンプ
ルホールド回路の両側に配置されて、基準レベルをサン
プルホールドする複数の基準レベルサンプルホールド回
路（３ａ，３ｂ）と、上記複数の基準レベルサンプルホ
ールド回路各々の保持レベルに応じた電圧出力を夫々発
生する複数のサンプル値出力回路（５ａ，５ｂ）と、上
記複数のサンプル値出力回路の各出力の平均値と上記基
準レベルとのレベル差に基づいて上記複数の信号出力回
路各々の出力レベルの補正を行う出力誤差補正回路（７
Ａ）と、を備える。 【効果】 駆動回路装置相互間の出力誤差のレベル差が
減少する。
装置相互間の出力誤差の格差を小さくする。 【構成】 入力信号のレベルを順番にサンプルホールド
する複数の信号サンプルホールド回路（４ａ〜４ｎ）
と、上記複数の信号サンプルホールド回路各々の保持レ
ベルに応じた電圧出力を夫々発生する複数の信号出力回
路（６ａ〜６ｎ）と、少なくとも上記複数の信号サンプ
ルホールド回路の両側に配置されて、基準レベルをサン
プルホールドする複数の基準レベルサンプルホールド回
路（３ａ，３ｂ）と、上記複数の基準レベルサンプルホ
ールド回路各々の保持レベルに応じた電圧出力を夫々発
生する複数のサンプル値出力回路（５ａ，５ｂ）と、上
記複数のサンプル値出力回路の各出力の平均値と上記基
準レベルとのレベル差に基づいて上記複数の信号出力回
路各々の出力レベルの補正を行う出力誤差補正回路（７
Ａ）と、を備える。 【効果】 駆動回路装置相互間の出力誤差のレベル差が
減少する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号を順次サ
ンプリングし、サンプルホールドした一連のレベルを同
時に出力する駆動回路装置（直並列変換器）における出
力レベルの補正に関し、特に、液晶表示装置等のソース
ライン用ドライバ部分に用いて好適な駆動回路装置のレ
ベル補正回路の改良に関する。
ンプリングし、サンプルホールドした一連のレベルを同
時に出力する駆動回路装置（直並列変換器）における出
力レベルの補正に関し、特に、液晶表示装置等のソース
ライン用ドライバ部分に用いて好適な駆動回路装置のレ
ベル補正回路の改良に関する。
【０００２】
【従来の技術】出力誤差補正回路を備える駆動回路装置
の従来例について図１４を参照して説明する。同図は、
図示しないアクティブマトリックス液晶表示装置を駆動
する半導体集積回路化された駆動回路装置１を示してお
り、供給されるビデオ信号ＶINを表示画素数に対応して
サンプリングし、各画素のレベルを液晶表示装置に同時
に出力して画面を形成する。この駆動回路装置１は、大
別して、サンプルクロック信号発生回路２、サンプルホ
ールド回路３、４ａ、…、４ｎ、出力回路５、６ａ、
…、６ｎ、出力誤差補正回路７によって構成される。
の従来例について図１４を参照して説明する。同図は、
図示しないアクティブマトリックス液晶表示装置を駆動
する半導体集積回路化された駆動回路装置１を示してお
り、供給されるビデオ信号ＶINを表示画素数に対応して
サンプリングし、各画素のレベルを液晶表示装置に同時
に出力して画面を形成する。この駆動回路装置１は、大
別して、サンプルクロック信号発生回路２、サンプルホ
ールド回路３、４ａ、…、４ｎ、出力回路５、６ａ、
…、６ｎ、出力誤差補正回路７によって構成される。
【０００３】サンプルクロック信号発生回路２は、外部
から供給される液晶表示装置のシステムクロックφs に
基づいてサンプリングクロックφ3 、φ4a、…，φ4nを
順番に発生する。アナログ信号の入力端子８には図示し
ないビデオ信号処理回路からビデオ信号ＶINが供給され
る。このビデオ信号ＶINは内部配線を介して複数のサン
プルホールド回路４ａ、…、４ｎの入力端子に供給され
る。サンプルホールド回路４ａ、…、４ｎは、夫々サン
プリングクロックφ4a、…、φ4nの供給に同期して、ビ
デオ信号の瞬時値を順次保持し、記憶する。入力端子９
には、基準電位信号（以下、基準電位と称する）Ｖs が
外部回路から供給される。この基準電位Ｖs は、内部配
線を介してサンプルホールド回路３および出力誤差補正
回路７に入力される。サンプルホールド回路３は、サン
プリングクロックφ3 の供給に同期して基準電位Ｖs の
レベルを保持し、記憶する。
から供給される液晶表示装置のシステムクロックφs に
基づいてサンプリングクロックφ3 、φ4a、…，φ4nを
順番に発生する。アナログ信号の入力端子８には図示し
ないビデオ信号処理回路からビデオ信号ＶINが供給され
る。このビデオ信号ＶINは内部配線を介して複数のサン
プルホールド回路４ａ、…、４ｎの入力端子に供給され
る。サンプルホールド回路４ａ、…、４ｎは、夫々サン
プリングクロックφ4a、…、φ4nの供給に同期して、ビ
デオ信号の瞬時値を順次保持し、記憶する。入力端子９
には、基準電位信号（以下、基準電位と称する）Ｖs が
外部回路から供給される。この基準電位Ｖs は、内部配
線を介してサンプルホールド回路３および出力誤差補正
回路７に入力される。サンプルホールド回路３は、サン
プリングクロックφ3 の供給に同期して基準電位Ｖs の
レベルを保持し、記憶する。
【０００４】サンプルホールド回路３、４ａ、…、４ｎ
は、外部から供給されるロード信号φL に応答してサン
プリングした信号レベルをサンプルホールド回路３、４
ａ、…、４ｎの出力３ｔ、４ａｔ、…、４ｎｔから同時
に出力する。
は、外部から供給されるロード信号φL に応答してサン
プリングした信号レベルをサンプルホールド回路３、４
ａ、…、４ｎの出力３ｔ、４ａｔ、…、４ｎｔから同時
に出力する。
【０００５】各サンプルホールド回路３、４ａ、…、４
ｎから出力された電圧レベル信号は、夫々出力回路５、
６ａ、…、６ｎに入力され、入力された電位に応じた電
位が出力端５ｔ、６ａｔ、…、６ｎｔに出力される。
ｎから出力された電圧レベル信号は、夫々出力回路５、
６ａ、…、６ｎに入力され、入力された電位に応じた電
位が出力端５ｔ、６ａｔ、…、６ｎｔに出力される。
【０００６】サンプルホールド回路３、出力回路５及び
出力誤差補正回路７は、後述するように出力誤差を検出
して全体の出力のレベル補正を行うために設けられてい
る。出力誤差補正回路７は、基準電位Ｖs のレベルを保
持したサンプルホールド回路３の出力に応じた出力回路
５の出力Ｏ5 と基準電位Ｖs とを比較し、出力Ｏs と基
準電位Ｖs との差が０に近づくように、レベル補正を行
う。このレベル補正は、調整出力Ｏ7 を出力回路５のみ
ならず、出力回路６ａ、…、６ｎに与えることによって
行われ、誤差補正が全出力について行なわれる。サンプ
ルホールド回路３及び出力回路５は基準電位検出用で、
サンプルホールド回路４ａ−４ｎ及び出力回路６ａ−６
ｎが液晶表示装置に対してビデオ信号を出力する。
出力誤差補正回路７は、後述するように出力誤差を検出
して全体の出力のレベル補正を行うために設けられてい
る。出力誤差補正回路７は、基準電位Ｖs のレベルを保
持したサンプルホールド回路３の出力に応じた出力回路
５の出力Ｏ5 と基準電位Ｖs とを比較し、出力Ｏs と基
準電位Ｖs との差が０に近づくように、レベル補正を行
う。このレベル補正は、調整出力Ｏ7 を出力回路５のみ
ならず、出力回路６ａ、…、６ｎに与えることによって
行われ、誤差補正が全出力について行なわれる。サンプ
ルホールド回路３及び出力回路５は基準電位検出用で、
サンプルホールド回路４ａ−４ｎ及び出力回路６ａ−６
ｎが液晶表示装置に対してビデオ信号を出力する。
【０００７】図１５は、従来例におけるサンプルホール
ド回路３又は４、出力回路５又は６に相当する部分の回
路構成を示している。なお、回路４ａ−４ｎは回路４で
代表させ、回路６ａ−６ｎは回路６で代表させる。
ド回路３又は４、出力回路５又は６に相当する部分の回
路構成を示している。なお、回路４ａ−４ｎは回路４で
代表させ、回路６ａ−６ｎは回路６で代表させる。
【０００８】同図において、サンプルホールド回路３
は、トランジスタＱ1 〜Ｑ4 及びキャパシタＣ1 及びＣ
2 によって構成される。サンプリングクロックφ3 及び
＊φ3がアナログスイッチであるトランジスタＱ1 及び
Ｑ2 のゲートに供給されると、ビデオ信号ＶINの振幅の
瞬時値に対応した電荷がキャパシタＣ1 に保持される。
は、トランジスタＱ1 〜Ｑ4 及びキャパシタＣ1 及びＣ
2 によって構成される。サンプリングクロックφ3 及び
＊φ3がアナログスイッチであるトランジスタＱ1 及び
Ｑ2 のゲートに供給されると、ビデオ信号ＶINの振幅の
瞬時値に対応した電荷がキャパシタＣ1 に保持される。
【０００９】次に、クロックφL および＊φL がアナロ
グスイッチであるトランジスタＱ3及びＱ4 のゲートに
供給されると、キャパシタＣ1 に保持されたレベル（電
荷）はキャパシタＣ2 に転送され、出力回路に保持レベ
ルを印加する。なお、クロック＊φ3 及び＊φL はクロ
ックφ3 およびφL の反転信号である。
グスイッチであるトランジスタＱ3及びＱ4 のゲートに
供給されると、キャパシタＣ1 に保持されたレベル（電
荷）はキャパシタＣ2 に転送され、出力回路に保持レベ
ルを印加する。なお、クロック＊φ3 及び＊φL はクロ
ックφ3 およびφL の反転信号である。
【００１０】出力回路５は、トランジスタＱ5 〜Ｑ11、
電流源Ｉ1 及びＩ2 、キャパシタＣ3 によって構成され
る。トランジスタＱ5 及びＱ6 は電源間に互いに直列に
接続され、トランジスタＱ5 のゲートには調整出力Ｏ7
が供給され、トランジスタＱ6 のゲートにはサンプルホ
ールド回路３の出力が供給される。トランジスタＱ5及
びＱ6 の接続点の電位は、サンプルホールド回路３の出
力レベルをＶinとし、調整出力Ｏ7 の出力レベルをΔＶ
とすると、Ｖin−ΔＶとなる。このレベルは、トランジ
スタＱ7 〜Ｑ11、電流源Ｉ1 及びＩ2 、発振防止用のキ
ャパシタＣ3 によって構成される電圧フォロワを介して
出力端５ｔに出力される。
電流源Ｉ1 及びＩ2 、キャパシタＣ3 によって構成され
る。トランジスタＱ5 及びＱ6 は電源間に互いに直列に
接続され、トランジスタＱ5 のゲートには調整出力Ｏ7
が供給され、トランジスタＱ6 のゲートにはサンプルホ
ールド回路３の出力が供給される。トランジスタＱ5及
びＱ6 の接続点の電位は、サンプルホールド回路３の出
力レベルをＶinとし、調整出力Ｏ7 の出力レベルをΔＶ
とすると、Ｖin−ΔＶとなる。このレベルは、トランジ
スタＱ7 〜Ｑ11、電流源Ｉ1 及びＩ2 、発振防止用のキ
ャパシタＣ3 によって構成される電圧フォロワを介して
出力端５ｔに出力される。
【００１１】図１６は、出力誤差補正回路７の構成例を
示している。同図において、トランジスタＱ21及び
Ｑ24、電流源Ｉ21により電流出力型の差動アンプが形成
される。この差動アンプに、基準電位Ｖs 及び出力Ｏ5
が入力され、（Ｏ5 −Ｖs ）に応じた電流が出力され
る。この出力電流は、直列に接続されたトランジスタＱ
25及びＱ26によって電圧レベルに変換され、調整出力Ｏ
7 として出力される。
示している。同図において、トランジスタＱ21及び
Ｑ24、電流源Ｉ21により電流出力型の差動アンプが形成
される。この差動アンプに、基準電位Ｖs 及び出力Ｏ5
が入力され、（Ｏ5 −Ｖs ）に応じた電流が出力され
る。この出力電流は、直列に接続されたトランジスタＱ
25及びＱ26によって電圧レベルに変換され、調整出力Ｏ
7 として出力される。
【００１２】図１７に示すように、アクティブマトリッ
クス液晶表示装置のソースライン駆動に上述した集積回
路化された駆動回路装置を用いる場合、液晶表示装置の
画素数が多いことからこれらの画素にビデオ信号を供給
するソースラインの数も多くなるので、１個の駆動回路
装置で全てのソースラインに対応することは不可能であ
り、複数個の駆動回路装置、例えば１Ｌおよび１Ｒを並
べて用いる必要がある。
クス液晶表示装置のソースライン駆動に上述した集積回
路化された駆動回路装置を用いる場合、液晶表示装置の
画素数が多いことからこれらの画素にビデオ信号を供給
するソースラインの数も多くなるので、１個の駆動回路
装置で全てのソースラインに対応することは不可能であ
り、複数個の駆動回路装置、例えば１Ｌおよび１Ｒを並
べて用いる必要がある。
【００１３】従来装置においては、１つの駆動回路装置
内に１つしかない、レベルサンプリング回路３及び出力
回路５で検出した基準電位Ｖs の出力に基づいて、その
装置の全出力のレベルシフト（誤差）の補正を行なって
いる。
内に１つしかない、レベルサンプリング回路３及び出力
回路５で検出した基準電位Ｖs の出力に基づいて、その
装置の全出力のレベルシフト（誤差）の補正を行なって
いる。
【００１４】
【発明が解決しようとする課題】このため、例えば、駆
動回路装置１Ｌ及び１Ｒの出力誤差のバラツキが、図１
８に示すように分布する場合、駆動回路装置１Ｌでは出
力誤差Ｄ1Lに基づいて、駆動回路装置１Ｒでは出力誤差
Ｄ1Rに基づいて夫々出力誤差補正を行なう。この補正を
行った結果、図１９に示すように駆動回路装置間の境界
部分で大きなレベル差を生じることがある。
動回路装置１Ｌ及び１Ｒの出力誤差のバラツキが、図１
８に示すように分布する場合、駆動回路装置１Ｌでは出
力誤差Ｄ1Lに基づいて、駆動回路装置１Ｒでは出力誤差
Ｄ1Rに基づいて夫々出力誤差補正を行なう。この補正を
行った結果、図１９に示すように駆動回路装置間の境界
部分で大きなレベル差を生じることがある。
【００１５】よって、本発明は、アナログ信号をサンプ
リングして直並列変換し、同時に並列出力を発生する駆
動回路装置を複数個用いる場合に、駆動回路装置相互間
で生じる出力誤差のバラツキ傾向のレベル差あるいは格
差を小さくすることを可能とする駆動回路装置を提供す
ることを目的とする。
リングして直並列変換し、同時に並列出力を発生する駆
動回路装置を複数個用いる場合に、駆動回路装置相互間
で生じる出力誤差のバラツキ傾向のレベル差あるいは格
差を小さくすることを可能とする駆動回路装置を提供す
ることを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
第１発明の駆動回路装置は、入力信号のレベルを連続的
にサンプリングする、順番に配置された複数の信号サン
プルホールド回路と、上記複数の信号サンプルホールド
回路各々の保持レベルに応じた電圧出力を夫々発生する
複数の信号出力回路と、上記信号サンプルホールド回路
の所定数毎に設けられて、基準レベルをサンプリングす
る複数の基準レベルサンプルホールド回路と、上記複数
の基準レベルサンプルホールド回路各々の保持レベルに
応じた電圧出力を夫々発生する複数のサンプル値出力回
路と、上記複数のサンプル値出力回路の各出力の平均値
と前記基準レベルとのレベル差に基づいて前記複数の信
号出力回路各々の出力レベルの補正を行なう出力誤差補
正回路と、を備えたことを特徴とする。
第１発明の駆動回路装置は、入力信号のレベルを連続的
にサンプリングする、順番に配置された複数の信号サン
プルホールド回路と、上記複数の信号サンプルホールド
回路各々の保持レベルに応じた電圧出力を夫々発生する
複数の信号出力回路と、上記信号サンプルホールド回路
の所定数毎に設けられて、基準レベルをサンプリングす
る複数の基準レベルサンプルホールド回路と、上記複数
の基準レベルサンプルホールド回路各々の保持レベルに
応じた電圧出力を夫々発生する複数のサンプル値出力回
路と、上記複数のサンプル値出力回路の各出力の平均値
と前記基準レベルとのレベル差に基づいて前記複数の信
号出力回路各々の出力レベルの補正を行なう出力誤差補
正回路と、を備えたことを特徴とする。
【００１７】また、第２の発明の駆動回路装置は、入力
信号のレベルを連続的にサンプリングする、順番に配置
された複数の信号サンプルホールド回路と、上記複数の
信号サンプルホールド回路各々の保持レベルに応じた電
圧出力を夫々発生する複数の信号出力回路と、上記複数
の信号サンプルホールド回路の少なくとも両側に設けら
れて、基準レベルをサンプルホールドする複数の基準レ
ベルサンプルホールド回路と、上記基準レベルサンプル
ホールド回路の保持レベルに応じた電圧出力を発生する
複数のサンプル値出力回路と、上記サンプル値出力回路
の出力と、基準レベルとのレベル差に基づいて上記複数
の信号出力回路各々の出力レベルの補正を行なう出力誤
差補正回路と、を備えたものにおいて、この駆動回路装
置をＩＣチップ化した複数のＩＣチップを初段から最終
段まで連続的に接続して配置し、前段のＩＣチップの後
段側のサンプル値回路の出力を後段のＩＣチップの出力
誤差補正回路の基準レベルとして用いることを特徴とす
る。
信号のレベルを連続的にサンプリングする、順番に配置
された複数の信号サンプルホールド回路と、上記複数の
信号サンプルホールド回路各々の保持レベルに応じた電
圧出力を夫々発生する複数の信号出力回路と、上記複数
の信号サンプルホールド回路の少なくとも両側に設けら
れて、基準レベルをサンプルホールドする複数の基準レ
ベルサンプルホールド回路と、上記基準レベルサンプル
ホールド回路の保持レベルに応じた電圧出力を発生する
複数のサンプル値出力回路と、上記サンプル値出力回路
の出力と、基準レベルとのレベル差に基づいて上記複数
の信号出力回路各々の出力レベルの補正を行なう出力誤
差補正回路と、を備えたものにおいて、この駆動回路装
置をＩＣチップ化した複数のＩＣチップを初段から最終
段まで連続的に接続して配置し、前段のＩＣチップの後
段側のサンプル値回路の出力を後段のＩＣチップの出力
誤差補正回路の基準レベルとして用いることを特徴とす
る。
【００１８】第１発明は、１つの駆動回路装置内に、出
力誤差を検出するために、共通の基準レベルを検出する
サンプルホールド回路及び出力回路を複数適当な間隔で
設け、これ等回路による複数のサンプリングによって検
出された出力誤差の平均値に基づいて全出力の誤差補正
を行なうものである。
力誤差を検出するために、共通の基準レベルを検出する
サンプルホールド回路及び出力回路を複数適当な間隔で
設け、これ等回路による複数のサンプリングによって検
出された出力誤差の平均値に基づいて全出力の誤差補正
を行なうものである。
【００１９】第２発明は、１つの駆動回路装置内に設け
られたサンプルホールド回路及び出力回路の出力と、そ
の駆動回路装置に隣接して配置される他の駆動回路装置
内のサンプルホールド回路及び出力回路の出力とのレベ
ル差に基づいて全出力の補正を行なうものである。
られたサンプルホールド回路及び出力回路の出力と、そ
の駆動回路装置に隣接して配置される他の駆動回路装置
内のサンプルホールド回路及び出力回路の出力とのレベ
ル差に基づいて全出力の補正を行なうものである。
【００２０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。まず、本発明の着目点について説明する。
て説明する。まず、本発明の着目点について説明する。
【００２１】従来例においては、１つの駆動回路装置内
には、１つのサンプルホールド回路及び出力回路が配置
され、これ等の回路で基準レベルＶs を検出し、出力回
路から出力されるレベルＶR と基準レベルＶs とで自己
の出力の誤差補正を行なった。このため、複数の駆動回
路装置を並設して使用する場合に、半導体集積回路装置
の個体差によって生じる出力のレベル格差が誤差補正動
作によって拡大される場合が生じた。
には、１つのサンプルホールド回路及び出力回路が配置
され、これ等の回路で基準レベルＶs を検出し、出力回
路から出力されるレベルＶR と基準レベルＶs とで自己
の出力の誤差補正を行なった。このため、複数の駆動回
路装置を並設して使用する場合に、半導体集積回路装置
の個体差によって生じる出力のレベル格差が誤差補正動
作によって拡大される場合が生じた。
【００２２】本発明ではこれを解決するために、以下の
２つの作用を単独で、あるいは組合わせて用いる。
２つの作用を単独で、あるいは組合わせて用いる。
【００２３】(1) １つの駆動回路装置内で、半導体Ｉ
Ｃチップ上の適当な位置に配置された２つ以上のサンプ
ルホールド回路及び出力回路によって基準レベルを検出
して得られる複数の出力誤差の平均値を用いて全出力誤
差の補正を行なう。出力誤差のバラツキの中央値に近い
誤差に基づいて補正を行なうことにより、複数の集積回
路装置間の出力誤差の格差は小さくなる。出力誤差を得
るための２つ以上のサンプルホールド回路及び出力回路
は、位置的に離れた場所に配置するだけでなく、複数の
集積回路装置間の境界に相当する出力部分に隣接して配
置することにより、効果はさらに大きくなる。
Ｃチップ上の適当な位置に配置された２つ以上のサンプ
ルホールド回路及び出力回路によって基準レベルを検出
して得られる複数の出力誤差の平均値を用いて全出力誤
差の補正を行なう。出力誤差のバラツキの中央値に近い
誤差に基づいて補正を行なうことにより、複数の集積回
路装置間の出力誤差の格差は小さくなる。出力誤差を得
るための２つ以上のサンプルホールド回路及び出力回路
は、位置的に離れた場所に配置するだけでなく、複数の
集積回路装置間の境界に相当する出力部分に隣接して配
置することにより、効果はさらに大きくなる。
【００２４】(2) １つの駆動回路装置内に設けられた
サンプルホールド回路及び出力回路の出力と、その駆動
回路装置に隣接して配置される他の駆動回路装置内のサ
ンプルホールド回路及び出力回路の出力との差がなくな
るように全出力誤差の補正を行なう。これにより、複数
の集積回路装置間の出力の格差は小さくなる。このよう
に、出力の差を得るためのサンプルホールド回路及び出
力回路を、複数の集積回路装置間のつなぎにあたる出力
部分のサンプルホールド回路及び出力回路に隣接して置
くことにより、効果はさらに大きくなる。
サンプルホールド回路及び出力回路の出力と、その駆動
回路装置に隣接して配置される他の駆動回路装置内のサ
ンプルホールド回路及び出力回路の出力との差がなくな
るように全出力誤差の補正を行なう。これにより、複数
の集積回路装置間の出力の格差は小さくなる。このよう
に、出力の差を得るためのサンプルホールド回路及び出
力回路を、複数の集積回路装置間のつなぎにあたる出力
部分のサンプルホールド回路及び出力回路に隣接して置
くことにより、効果はさらに大きくなる。
【００２５】図１は、本発明の第１の実施例を示してお
り、同図において図１４と対応する部分には同一符号を
付している。
り、同図において図１４と対応する部分には同一符号を
付している。
【００２６】図１において、駆動回路装置は、大別して
サンプルクロック信号発生回路２、サンプルホールド回
路３ａ、３ｂ、４ａ−４ｎ、出力回路５ａ、５ｂ、６ａ
−６ｎ、出力誤差補正回路７Ａによって構成される。
サンプルクロック信号発生回路２、サンプルホールド回
路３ａ、３ｂ、４ａ−４ｎ、出力回路５ａ、５ｂ、６ａ
−６ｎ、出力誤差補正回路７Ａによって構成される。
【００２７】サンプルクロック信号発生回路２は、外部
から供給される液晶表示装置のシステムクロックφs に
基づいてサンプリングクロックφ3a、φ4a、…、φ4n、
φ3bを順番に発生する。アナログ信号の入力端子ＶINに
は図示しないビデオ信号処理回路からビデオ信号が供給
される。このビデオ信号は内部配線を介して複数のサン
プルホールド回路４ａ、…、４ｎの入力端子に供給され
る。サンプルホールド回路４ａ、…、４ｎは、夫々サン
プリングクロックφ4a、…、φ4nの供給に同期して、ビ
デオ信号の瞬時値を順次保持し、記憶する。入力端子Ｖ
INには、基準電位Ｖs が外部回路から供給される。この
基準電位Ｖs は、内部配線を介してサンプルホールド回
路３ａ、３ｂおよび出力誤差補正回路７Ａに入力され
る。サンプルホールド回路３ａは、夫々サンプリングク
ロックφ3aの供給に同期して基準電位Ｖs のレベルを保
持し、記憶する。サンプルホールド回路３ｂは、サンプ
リングクロックφ3bの供給に同期して基準電位Ｖs のレ
ベルを保持し、記憶する。
から供給される液晶表示装置のシステムクロックφs に
基づいてサンプリングクロックφ3a、φ4a、…、φ4n、
φ3bを順番に発生する。アナログ信号の入力端子ＶINに
は図示しないビデオ信号処理回路からビデオ信号が供給
される。このビデオ信号は内部配線を介して複数のサン
プルホールド回路４ａ、…、４ｎの入力端子に供給され
る。サンプルホールド回路４ａ、…、４ｎは、夫々サン
プリングクロックφ4a、…、φ4nの供給に同期して、ビ
デオ信号の瞬時値を順次保持し、記憶する。入力端子Ｖ
INには、基準電位Ｖs が外部回路から供給される。この
基準電位Ｖs は、内部配線を介してサンプルホールド回
路３ａ、３ｂおよび出力誤差補正回路７Ａに入力され
る。サンプルホールド回路３ａは、夫々サンプリングク
ロックφ3aの供給に同期して基準電位Ｖs のレベルを保
持し、記憶する。サンプルホールド回路３ｂは、サンプ
リングクロックφ3bの供給に同期して基準電位Ｖs のレ
ベルを保持し、記憶する。
【００２８】信号及び基準レベルサンプルホールド回路
３ａ、３ｂ及び４ａ〜４ｎは、外部から供給されるロー
ド信号φL に応答してサンプリングした信号レベル
Ｓ3a、Ｓ3b、Ｓ4a〜Ｓ4nをサンプルホールド回路の出力
端３ａｔ、３ｂｔ及び４ａｔ〜４ｎｔから同時に出力す
る。
３ａ、３ｂ及び４ａ〜４ｎは、外部から供給されるロー
ド信号φL に応答してサンプリングした信号レベル
Ｓ3a、Ｓ3b、Ｓ4a〜Ｓ4nをサンプルホールド回路の出力
端３ａｔ、３ｂｔ及び４ａｔ〜４ｎｔから同時に出力す
る。
【００２９】サンプルホールド回路３ａ、３ｂ、４ａ〜
４ｎから出力された電圧レベル信号Ｓ3a、Ｓ3b、Ｓ4a〜
Ｓ4nは、夫々出力回路５ａ、５ｂ、６ａ〜６ｎに入力さ
れ、入力された電位に応じた電位Ｏ5a、Ｏ5b、Ｏ6a〜Ｏ
6nが出力端５ａｔ、５ｂｔ、６ａｔ〜６ｎｔに出力され
る。
４ｎから出力された電圧レベル信号Ｓ3a、Ｓ3b、Ｓ4a〜
Ｓ4nは、夫々出力回路５ａ、５ｂ、６ａ〜６ｎに入力さ
れ、入力された電位に応じた電位Ｏ5a、Ｏ5b、Ｏ6a〜Ｏ
6nが出力端５ａｔ、５ｂｔ、６ａｔ〜６ｎｔに出力され
る。
【００３０】サンプルホールド回路３ａ及び３ｂ、出力
回路５ａ及び５ｂ、出力誤差補正回路７Ａは、出力誤差
を検出して全体の出力のレベル補正を行うために設けら
れている。出力誤差補正回路７Ａは、基準電位Ｖs のサ
ンプル値を出力する出力回路５ａ及び５ｂの各出力の平
均値（Ｏ5a＋Ｏ5b）／２と、基準電位Ｖs とを比較し、
両者の差が０に近づくように、レベル補正を行う。この
レベル補正は、調整出力Ｏ7Aを出力回路５ａ及び５ｂの
みならず、出力回路６ａ〜６ｎにも与えることによって
行われ、誤差補正が全出力について行なわれる。
回路５ａ及び５ｂ、出力誤差補正回路７Ａは、出力誤差
を検出して全体の出力のレベル補正を行うために設けら
れている。出力誤差補正回路７Ａは、基準電位Ｖs のサ
ンプル値を出力する出力回路５ａ及び５ｂの各出力の平
均値（Ｏ5a＋Ｏ5b）／２と、基準電位Ｖs とを比較し、
両者の差が０に近づくように、レベル補正を行う。この
レベル補正は、調整出力Ｏ7Aを出力回路５ａ及び５ｂの
みならず、出力回路６ａ〜６ｎにも与えることによって
行われ、誤差補正が全出力について行なわれる。
【００３１】また、信号レベルをサンプリングするｎ個
のサンプルホールド回路４ａ〜４ｎ間に、出力誤差を検
出するために基準電位Ｖs のレベルをサンプリングする
サンプルホールド回路３及び出力回路５を複数配置する
ことができる。この配置は、信号レベルのサンプリング
回路４ｎの所定数毎に、例えば、一定の自然数の数列に
より表現される配置パターンで挿入することができ、挿
入したサンプルホールド回路及び出力回路によって検出
した出力誤差を出力誤差補正回路７Ａに更に加えて、上
述した出力誤差の平均値を求めることができる。
のサンプルホールド回路４ａ〜４ｎ間に、出力誤差を検
出するために基準電位Ｖs のレベルをサンプリングする
サンプルホールド回路３及び出力回路５を複数配置する
ことができる。この配置は、信号レベルのサンプリング
回路４ｎの所定数毎に、例えば、一定の自然数の数列に
より表現される配置パターンで挿入することができ、挿
入したサンプルホールド回路及び出力回路によって検出
した出力誤差を出力誤差補正回路７Ａに更に加えて、上
述した出力誤差の平均値を求めることができる。
【００３２】この結果、図１８に示す補正前の出力誤差
の傾向が、図２に示すように補正され、駆動回路装置間
の境界部におけるレベル差が小さくなる。
の傾向が、図２に示すように補正され、駆動回路装置間
の境界部におけるレベル差が小さくなる。
【００３３】図３は、この第１の実施例に用いられてい
る出力誤差補正回路７Ａの構成例を示している。図３に
おいて、トランジスタＱ31、Ｑ32及び電流源Ｉ31によっ
て第１の差動増幅器が形成される。また、トランジスタ
Ｑ33、Ｑ34及び電流源Ｉ32によって第２の差動増幅器が
形成される。第１及び第２の差動増幅器は、トランジス
タＱ35及びＱ36からなる電流ミラー回路によって結合さ
れる。出力Ｏ5aおよびＶs が供給される第１の差動増幅
器によって、Ｏ5a−Ｖs が得られる。出力Ｏ5b及びＶs
が供給される第２の差動増幅器によって、Ｏ5b−Ｖs が
得られる。これ等の出力は、電流ミラー回路によって結
合され、（Ｏ5a＋Ｏ5b−２Ｖs ）がトランジスタＱ34及
びＱ36の接続点から出力される。これは、Ｖs と、（Ｏ
5a＋Ｏ5b）／２とを比較することに相当する。この電流
出力は、回路電源間に直列に接続されたトランジスタＱ
37及びＱ38によって電圧出力に変換され、出力Ｏ7Aとし
て各出力回路に供給される。
る出力誤差補正回路７Ａの構成例を示している。図３に
おいて、トランジスタＱ31、Ｑ32及び電流源Ｉ31によっ
て第１の差動増幅器が形成される。また、トランジスタ
Ｑ33、Ｑ34及び電流源Ｉ32によって第２の差動増幅器が
形成される。第１及び第２の差動増幅器は、トランジス
タＱ35及びＱ36からなる電流ミラー回路によって結合さ
れる。出力Ｏ5aおよびＶs が供給される第１の差動増幅
器によって、Ｏ5a−Ｖs が得られる。出力Ｏ5b及びＶs
が供給される第２の差動増幅器によって、Ｏ5b−Ｖs が
得られる。これ等の出力は、電流ミラー回路によって結
合され、（Ｏ5a＋Ｏ5b−２Ｖs ）がトランジスタＱ34及
びＱ36の接続点から出力される。これは、Ｖs と、（Ｏ
5a＋Ｏ5b）／２とを比較することに相当する。この電流
出力は、回路電源間に直列に接続されたトランジスタＱ
37及びＱ38によって電圧出力に変換され、出力Ｏ7Aとし
て各出力回路に供給される。
【００３４】なお、サンプルホールド回路３ａ、３ｂ、
４ａ〜４ｎ及び出力回路５ａ、５ｂ、６ａ〜６ｎは、従
来回路と同じ構成を用いることができるので説明を省略
する。
４ａ〜４ｎ及び出力回路５ａ、５ｂ、６ａ〜６ｎは、従
来回路と同じ構成を用いることができるので説明を省略
する。
【００３５】図５は、第２実施例を示している。図５に
おいて、図１と対応する部分には同一符号を付し、かか
る部分の説明は省略する。
おいて、図１と対応する部分には同一符号を付し、かか
る部分の説明は省略する。
【００３６】この実施例では、並設された複数の駆動回
路装置間での境界部分の出力のレベル差が生じないよう
にして、例えば、駆動回路装置の個体差によって液晶パ
ネルの分担表示領域の境界に生じる輝度の違いを緩和す
る。
路装置間での境界部分の出力のレベル差が生じないよう
にして、例えば、駆動回路装置の個体差によって液晶パ
ネルの分担表示領域の境界に生じる輝度の違いを緩和す
る。
【００３７】同様に構成される駆動回路装置２１及び２
２の入力端子８及び入力端子９には、夫々外部からビデ
オ信号ＶIN及び基準電位Ｖs が夫々供給される。更に、
駆動回路装置２１及び２２には、第３の入力端子１０が
設けられている。駆動回路装置２１の出力誤差補正回路
７Ｂの一つの入力端は第３の入力端子１０を介して第２
の基準電位ＶR に接続される。駆動回路装置２２の出力
誤差補正回路７Ｂの一つの入力端は第３の入力端子１０
を介して、駆動回路装置２１の出力回路５ｂの出力Ｏ5b
に接続され、この出力Ｏ5bが第２の基準信号ＶR とな
る。出力誤差回路７Ｂは、２つの出力を比較して、レベ
ル差信号を得るものであり、従来構成における出力誤差
補正回路７、例えば、図１６に示す差動増幅回路の構成
を用いることができる。他の構成は、図１の駆動回路装
置と同様である。
２の入力端子８及び入力端子９には、夫々外部からビデ
オ信号ＶIN及び基準電位Ｖs が夫々供給される。更に、
駆動回路装置２１及び２２には、第３の入力端子１０が
設けられている。駆動回路装置２１の出力誤差補正回路
７Ｂの一つの入力端は第３の入力端子１０を介して第２
の基準電位ＶR に接続される。駆動回路装置２２の出力
誤差補正回路７Ｂの一つの入力端は第３の入力端子１０
を介して、駆動回路装置２１の出力回路５ｂの出力Ｏ5b
に接続され、この出力Ｏ5bが第２の基準信号ＶR とな
る。出力誤差回路７Ｂは、２つの出力を比較して、レベ
ル差信号を得るものであり、従来構成における出力誤差
補正回路７、例えば、図１６に示す差動増幅回路の構成
を用いることができる。他の構成は、図１の駆動回路装
置と同様である。
【００３８】かかる構成における。駆動回路装置２１の
出力誤差補正回路７Ｂ及び駆動回路装置２２の出力誤差
補正回路７Ｂの動作について図４を参照して説明する。
駆動回路装置２１の出力誤差補正回路７Ｂは従来回路と
同様の出力誤差補正、すなわち、出力回路５ａの出力Ｏ
5aをＶs に引き込むように調整出力Ｏ7Bを制御する。ま
た、駆動回路装置２２の出力誤差補正回路７Ｂは、駆動
回路装置２２の出力回路５ａの出力Ｏ5aが、駆動回路装
置２２の出力回路５ｂの出力Ｏ5bと一致するように調整
出力Ｏ7Bを制御する。
出力誤差補正回路７Ｂ及び駆動回路装置２２の出力誤差
補正回路７Ｂの動作について図４を参照して説明する。
駆動回路装置２１の出力誤差補正回路７Ｂは従来回路と
同様の出力誤差補正、すなわち、出力回路５ａの出力Ｏ
5aをＶs に引き込むように調整出力Ｏ7Bを制御する。ま
た、駆動回路装置２２の出力誤差補正回路７Ｂは、駆動
回路装置２２の出力回路５ａの出力Ｏ5aが、駆動回路装
置２２の出力回路５ｂの出力Ｏ5bと一致するように調整
出力Ｏ7Bを制御する。
【００３９】この結果、図１８あるいは図１９に示す従
来の出力誤差が図４に示すように補正され、駆動回路装
置間の段差がさらに小さくなる。また、出力誤差のバラ
ツキが減少する。
来の出力誤差が図４に示すように補正され、駆動回路装
置間の段差がさらに小さくなる。また、出力誤差のバラ
ツキが減少する。
【００４０】図６は、図１に示される駆動回路装置１１
と図５に示される駆動回路装置２１とを組み合わせたこ
の発明の第３実施例を示している。こうした場合には、
図２に示される出力群１１Ｌ及び１１Ｒ相互の境界にお
けるレベル差を更に減少した特性を得ることが可能とな
る。
と図５に示される駆動回路装置２１とを組み合わせたこ
の発明の第３実施例を示している。こうした場合には、
図２に示される出力群１１Ｌ及び１１Ｒ相互の境界にお
けるレベル差を更に減少した特性を得ることが可能とな
る。
【００４１】次に、図７及び図８を参照しながら、この
発明の第４実施例に係る液晶表示装置用駆動回路につい
て説明する。図７においては、第１ないし第３の実施例
では省略されていた駆動対象としての液晶表示装置が示
されている。この第４実施例に係る駆動回路３０は、図
７に示すように、第１段の駆動ＩＣチップ３０Ａと、第
２段の駆動ＩＣチップ３０Ｂと、最終段の駆動ＩＣチッ
プ３０Ｎと、のＮ個の駆動回路を備えており、第２段か
ら第（Ｎ−１）段までの駆動中３０は同一構成であるた
め、初段、中間段及び最終段の３種類の回路により所定
規模の液晶表示装置５０を駆動している。３種類の回路
は、信号の入出力が異なっている以外は同一の構成を有
している。
発明の第４実施例に係る液晶表示装置用駆動回路につい
て説明する。図７においては、第１ないし第３の実施例
では省略されていた駆動対象としての液晶表示装置が示
されている。この第４実施例に係る駆動回路３０は、図
７に示すように、第１段の駆動ＩＣチップ３０Ａと、第
２段の駆動ＩＣチップ３０Ｂと、最終段の駆動ＩＣチッ
プ３０Ｎと、のＮ個の駆動回路を備えており、第２段か
ら第（Ｎ−１）段までの駆動中３０は同一構成であるた
め、初段、中間段及び最終段の３種類の回路により所定
規模の液晶表示装置５０を駆動している。３種類の回路
は、信号の入出力が異なっている以外は同一の構成を有
している。
【００４２】駆動回路３０は、基準電位Ｖs を外部より
供給する信号線３１と、この信号線３１を介して供給さ
れる基準電位Ｖs を検出するために駆動回路３０の両側
に設けられた第１のサンプルホールド回路３２ａ及び３
２ｂと、ビデオ入力信号ＶINを外部から供給する信号線
３３と、このビデオ入力信号ＶINが供給される第２のサ
ンプルホールド回路３４ａないし３４ｎと、前記第１の
サンプルホールド回路３２ａ及び３２ｂにより出力され
た基準電位Ｖs と補正値とを合成することにより調整す
る調整回路３５ａ及び３５ｂと、調整回路３５ａ及び３
５ｂの出力に基づいて検出値を出力する出力回路３６ａ
及び３６ｂと、前記調整回路３５ａ及び３５ｂと同一構
成を有し前記補正値によりビデオ入力信号ＶINを調整す
る調整回路３７ａないし３７ｎと、調整回路３７ａない
し３７ｎの出力に基づいてレベル補正されたビデオ信号
を出力する出力回路３８ａないし３８ｎと、前記レベル
検出用の出力回路３６ａ及び３６ｂの出力に基づいて出
力電位レベルの誤差を補正する出力誤差補正回路４０
と、より構成されている。
供給する信号線３１と、この信号線３１を介して供給さ
れる基準電位Ｖs を検出するために駆動回路３０の両側
に設けられた第１のサンプルホールド回路３２ａ及び３
２ｂと、ビデオ入力信号ＶINを外部から供給する信号線
３３と、このビデオ入力信号ＶINが供給される第２のサ
ンプルホールド回路３４ａないし３４ｎと、前記第１の
サンプルホールド回路３２ａ及び３２ｂにより出力され
た基準電位Ｖs と補正値とを合成することにより調整す
る調整回路３５ａ及び３５ｂと、調整回路３５ａ及び３
５ｂの出力に基づいて検出値を出力する出力回路３６ａ
及び３６ｂと、前記調整回路３５ａ及び３５ｂと同一構
成を有し前記補正値によりビデオ入力信号ＶINを調整す
る調整回路３７ａないし３７ｎと、調整回路３７ａない
し３７ｎの出力に基づいてレベル補正されたビデオ信号
を出力する出力回路３８ａないし３８ｎと、前記レベル
検出用の出力回路３６ａ及び３６ｂの出力に基づいて出
力電位レベルの誤差を補正する出力誤差補正回路４０
と、より構成されている。
【００４３】出力レベル検出用のサンプルホールド回路
３２ａ及び３２ｂ、調整回路３５ａ及び３５ｂ並びに出
力回路３６ａ及び３６ｂは、駆動回路３０のチップの両
側における基準電位Ｖs を夫々検出して出力誤差補正回
路４０に供給し、この出力誤差補正回路４０は、供給さ
れた駆動ＩＣチップ両側における電位の誤差を補正す
る。なお、初段の駆動回路３０Ａの出力誤差補正回路４
０Ａには基準電位Ｖs も供給されている。また、第２段
ないし第Ｎ段の出力誤差補正回路４０Ｂないし４０Ｎに
はそれぞれ前段の駆動ＩＣチップの両側の検出レベルも
供給されている。最終段の駆動回路３０Ｎは、駆動ＩＣ
チップの両側より検出した電位のレベルをそのチップの
みで使用するので、検出レベルを次段の出力誤差補正回
路へ供給するための信号線が設けられていない点で初段
及び中間段の駆動回路のチップと若干その構成を異にし
ている。
３２ａ及び３２ｂ、調整回路３５ａ及び３５ｂ並びに出
力回路３６ａ及び３６ｂは、駆動回路３０のチップの両
側における基準電位Ｖs を夫々検出して出力誤差補正回
路４０に供給し、この出力誤差補正回路４０は、供給さ
れた駆動ＩＣチップ両側における電位の誤差を補正す
る。なお、初段の駆動回路３０Ａの出力誤差補正回路４
０Ａには基準電位Ｖs も供給されている。また、第２段
ないし第Ｎ段の出力誤差補正回路４０Ｂないし４０Ｎに
はそれぞれ前段の駆動ＩＣチップの両側の検出レベルも
供給されている。最終段の駆動回路３０Ｎは、駆動ＩＣ
チップの両側より検出した電位のレベルをそのチップの
みで使用するので、検出レベルを次段の出力誤差補正回
路へ供給するための信号線が設けられていない点で初段
及び中間段の駆動回路のチップと若干その構成を異にし
ている。
【００４４】以上の構成を有する駆動回路３０は、図７
にその概略を図示した液晶表示装置（Liquid Crystal D
isplay device −以下、ＬＣＤと略記する）５０を構成
する薄膜トランジスタ（Thin Film Transistor−以下、
ＴＦＴと略記する）５１のソースを駆動している。この
ＬＣＤ５０は、マトリックス状に配置された多数のＴＦ
Ｔ５１と、各ＴＦＴ５１のドレイン側に設けられる電荷
蓄積用のキャパシタ５２と、列方向に配置されているＴ
ＦＴ５１のゲートを接続するゲート電位供給線５３と、
行方向に配置されているＴＦＴ５１のソースが夫々接続
されて前記出力回路３８ａないし３８ｎからの出力をＴ
ＦＴ５１のソースに供給するビデオ信号供給線５４と、
を備えている。前記ゲート電位供給線５３の夫々の一端
は、各ＴＦＴ５１にゲート電位を供給するゲートドライ
バ５５に接続されている。
にその概略を図示した液晶表示装置（Liquid Crystal D
isplay device −以下、ＬＣＤと略記する）５０を構成
する薄膜トランジスタ（Thin Film Transistor−以下、
ＴＦＴと略記する）５１のソースを駆動している。この
ＬＣＤ５０は、マトリックス状に配置された多数のＴＦ
Ｔ５１と、各ＴＦＴ５１のドレイン側に設けられる電荷
蓄積用のキャパシタ５２と、列方向に配置されているＴ
ＦＴ５１のゲートを接続するゲート電位供給線５３と、
行方向に配置されているＴＦＴ５１のソースが夫々接続
されて前記出力回路３８ａないし３８ｎからの出力をＴ
ＦＴ５１のソースに供給するビデオ信号供給線５４と、
を備えている。前記ゲート電位供給線５３の夫々の一端
は、各ＴＦＴ５１にゲート電位を供給するゲートドライ
バ５５に接続されている。
【００４５】次に、第４実施例に係る駆動回路の詳細な
回路の具体例を図８及び図９を用いて説明する。図８
は、初段の駆動回路３０Ａの回路例を示し、図９は、第
２段以降最終段までの駆動回路３０Ｂないし３０Ｎの回
路例を示している。
回路の具体例を図８及び図９を用いて説明する。図８
は、初段の駆動回路３０Ａの回路例を示し、図９は、第
２段以降最終段までの駆動回路３０Ｂないし３０Ｎの回
路例を示している。
【００４６】図８において、初段の駆動回路３０Ａは、
第１実施例における初段の出力誤差補正回路７Ａと略同
一の構成を有する出力誤差補正回路４０Ａとを備えてい
る。また、サンプルホールド回路３２ａ、３２ｂ、３４
ａないし３４ｎは、図１５の左側に示されたサンプルホ
ールド回路３又は４と略同一の構成を備えている。さら
に、調整回路３５ａ、３５ｂ、３７ａないし３７ｎと、
出力回路３６ａ、３６ｂ、３８ａないし３８ｎとは、図
１５の右側に示されている出力回路５又は６と同一構成
を備えている。
第１実施例における初段の出力誤差補正回路７Ａと略同
一の構成を有する出力誤差補正回路４０Ａとを備えてい
る。また、サンプルホールド回路３２ａ、３２ｂ、３４
ａないし３４ｎは、図１５の左側に示されたサンプルホ
ールド回路３又は４と略同一の構成を備えている。さら
に、調整回路３５ａ、３５ｂ、３７ａないし３７ｎと、
出力回路３６ａ、３６ｂ、３８ａないし３８ｎとは、図
１５の右側に示されている出力回路５又は６と同一構成
を備えている。
【００４７】次に、第２段の駆動ＩＣチップ３０Ｂ以降
の具体的な回路例を図９を参照しながら説明する。図９
に示される出力誤差補正回路４０Ｂにおいては、第１段
の駆動ＩＣチップ３０Ａのチップ両側のレベルが出力回
路３６ａ及び３６ｂより夫々ＰチャンネルＭＯＳトラン
ジスタＱ41及びＱ43の夫々のゲートに供給され、その段
（第２段）の駆動ＩＣチップ３０Ｂのチップ両側のレベ
ルが出力回路３６ａ及び３６ｂよりトランジスタＱ31及
びＱ34の夫々のゲートに供給されている。この第２段の
補正回路４０Ｂは、第１段の補正回路４０Ａのように基
準電位Ｖs をトランジスタＱ32及びＱ33のゲート間接続
点に供給するのではなく、前段の出力回路３６ａ及び３
６ｂの検出レベルを平均化回路４１により平均化して前
記ゲート間の接続点に供給している。
の具体的な回路例を図９を参照しながら説明する。図９
に示される出力誤差補正回路４０Ｂにおいては、第１段
の駆動ＩＣチップ３０Ａのチップ両側のレベルが出力回
路３６ａ及び３６ｂより夫々ＰチャンネルＭＯＳトラン
ジスタＱ41及びＱ43の夫々のゲートに供給され、その段
（第２段）の駆動ＩＣチップ３０Ｂのチップ両側のレベ
ルが出力回路３６ａ及び３６ｂよりトランジスタＱ31及
びＱ34の夫々のゲートに供給されている。この第２段の
補正回路４０Ｂは、第１段の補正回路４０Ａのように基
準電位Ｖs をトランジスタＱ32及びＱ33のゲート間接続
点に供給するのではなく、前段の出力回路３６ａ及び３
６ｂの検出レベルを平均化回路４１により平均化して前
記ゲート間の接続点に供給している。
【００４８】前記平均化回路４１は、ＰチャンネルＭＯ
ＳトランジスタＱ41，Ｑ42，Ｑ43，Ｑ44と、Ｎチャンネ
ルＭＯＳトランジスタＱ45，Ｑ46，Ｑ47と、定電流源Ｉ
41，Ｉ42，Ｉ43と、を備えている。
ＳトランジスタＱ41，Ｑ42，Ｑ43，Ｑ44と、Ｎチャンネ
ルＭＯＳトランジスタＱ45，Ｑ46，Ｑ47と、定電流源Ｉ
41，Ｉ42，Ｉ43と、を備えている。
【００４９】次に、この発明の第５実施例に係る駆動回
路について図１０を参照しながら詳細に説明する。
路について図１０を参照しながら詳細に説明する。
【００５０】図１０に示される駆動ＩＣチップ３０Ａな
いし３０Ｎのうち初段から最終段の１つ前までの駆動回
路には、そのチップの両側のレベル検出を行なう出力回
路３６ａ及び３６ｂの出力を平均化する平均化回路４５
Ａ及び４５Ｂが設けられている。図１０には図示されて
いないが、この第５実施例においては、平均化回路４５
（Ｎ−１）までが設けられることになる。図７に示した
第４実施例に係る駆動回路においては、前段のレベル検
出出力がそのまま後段の出力誤差補正回路４０に供給さ
れていたが、この第５実施例に係る駆動回路３０におい
ては、初段を除く第２段から最終段までの出力誤差補正
回路４０Ｂから４０Ｎに対して前段の平均化回路４５Ａ
ないし４５（Ｎ−１）からの出力が供給されている。
いし３０Ｎのうち初段から最終段の１つ前までの駆動回
路には、そのチップの両側のレベル検出を行なう出力回
路３６ａ及び３６ｂの出力を平均化する平均化回路４５
Ａ及び４５Ｂが設けられている。図１０には図示されて
いないが、この第５実施例においては、平均化回路４５
（Ｎ−１）までが設けられることになる。図７に示した
第４実施例に係る駆動回路においては、前段のレベル検
出出力がそのまま後段の出力誤差補正回路４０に供給さ
れていたが、この第５実施例に係る駆動回路３０におい
ては、初段を除く第２段から最終段までの出力誤差補正
回路４０Ｂから４０Ｎに対して前段の平均化回路４５Ａ
ないし４５（Ｎ−１）からの出力が供給されている。
【００５１】図１０に示される第５実施例の具体的な回
路構成における特徴的な部分は、前段の平均化回路４５
Ａから次段の出力誤差補正回路４０Ｂまでの箇所である
ので、この部分の詳細な回路を図１１に示す。
路構成における特徴的な部分は、前段の平均化回路４５
Ａから次段の出力誤差補正回路４０Ｂまでの箇所である
ので、この部分の詳細な回路を図１１に示す。
【００５２】図１１において、前段の平均化回路４５Ａ
は、図９の出力誤差補正回路４０Ｂ内に設けられた平均
化回路４１と略同一の構成を有しており、具体的には、
ＰチャンネルＭＯＳトランジスタＱ51，Ｑ52，Ｑ53，Ｑ
54と、ＮチャンネルＭＯＳトランジスタＱ55，Ｑ56，Ｑ
57と、定電流源Ｉ51，Ｉ52，Ｉ53と、を備えている。
は、図９の出力誤差補正回路４０Ｂ内に設けられた平均
化回路４１と略同一の構成を有しており、具体的には、
ＰチャンネルＭＯＳトランジスタＱ51，Ｑ52，Ｑ53，Ｑ
54と、ＮチャンネルＭＯＳトランジスタＱ55，Ｑ56，Ｑ
57と、定電流源Ｉ51，Ｉ52，Ｉ53と、を備えている。
【００５３】また、図１１において、第２段の出力誤差
補正回路４０Ｂは、その段のチップの両側のレベルを出
力回路３６ａ及び３６ｂより供給される平均化回路４３
を備えている。この平均化回路４３の構成は、図８の出
力誤差補正回路４０Ａの下側の構成と略同一である。
補正回路４０Ｂは、その段のチップの両側のレベルを出
力回路３６ａ及び３６ｂより供給される平均化回路４３
を備えている。この平均化回路４３の構成は、図８の出
力誤差補正回路４０Ａの下側の構成と略同一である。
【００５４】前記平均化回路４１及び４３の出力はＰチ
ャンネルＭＯＳトランジスタＱ61及びＱ62の夫々のゲー
トに供給されている。このトランジスタＱ61及びＱ62を
含む補正出力生成部は、さらにＰチャンネルトランジス
タＱ65と、ＮチャンネルトランジスタＱ63、Ｑ64及びＱ
66と、定電流源Ｉ61を備えている。トランジスタＱ65及
びＱ66間の接続点の出力が補正出力として調整回路３５
ａ、３５ｂ、３７ａないし３７ｎのトランジスタＱ5 の
ゲートに供給される。
ャンネルＭＯＳトランジスタＱ61及びＱ62の夫々のゲー
トに供給されている。このトランジスタＱ61及びＱ62を
含む補正出力生成部は、さらにＰチャンネルトランジス
タＱ65と、ＮチャンネルトランジスタＱ63、Ｑ64及びＱ
66と、定電流源Ｉ61を備えている。トランジスタＱ65及
びＱ66間の接続点の出力が補正出力として調整回路３５
ａ、３５ｂ、３７ａないし３７ｎのトランジスタＱ5 の
ゲートに供給される。
【００５５】なお、上述の第４及び第５実施例において
は、基準電位Ｖs は、複数段に連続する全ての駆動回路
３０Ａ−３０Ｎに供給されていたが、この発明はこれに
限定されず初段以外のレベル検出用サンプルホールド回
路３２ａ及び３２ｂにはその段の出力誤差補正回路４０
の出力を基準レベルとして検出用のサンプルホールド回
路３２ａ及び３２ｂに供給するようにしても良い。図１
２は、第６実施例に係る液晶表示装置用駆動回路装置を
示しており、この第６実施例の駆動回路装置において
は、第２段から最終段までの出力誤差補正回路４０Ｂな
いし４０Ｎの出力は、基準レベル信号供給線３９を介し
て各チップの両側に設けられたレベル検出用のサンプル
ホールド回路３２ａ及び３２ｂに供給されている。その
他の構成は、図７に示された第４実施例に係る駆動回路
装置と同一であるので、重複説明を省略する。
は、基準電位Ｖs は、複数段に連続する全ての駆動回路
３０Ａ−３０Ｎに供給されていたが、この発明はこれに
限定されず初段以外のレベル検出用サンプルホールド回
路３２ａ及び３２ｂにはその段の出力誤差補正回路４０
の出力を基準レベルとして検出用のサンプルホールド回
路３２ａ及び３２ｂに供給するようにしても良い。図１
２は、第６実施例に係る液晶表示装置用駆動回路装置を
示しており、この第６実施例の駆動回路装置において
は、第２段から最終段までの出力誤差補正回路４０Ｂな
いし４０Ｎの出力は、基準レベル信号供給線３９を介し
て各チップの両側に設けられたレベル検出用のサンプル
ホールド回路３２ａ及び３２ｂに供給されている。その
他の構成は、図７に示された第４実施例に係る駆動回路
装置と同一であるので、重複説明を省略する。
【００５６】また、図１３に示された第７実施例に係る
駆動回路装置は、第６実施例と同様に第２段から最終段
までの出力誤差補正回路４０Ｂないし４０Ｎの出力を信
号線３９を介してそのチップの両側に設けられたレベル
検出用のサンプルホールド回路３２ａ及び３２ｂに基準
レベルとして供給している。その他の構成、例えば前段
の平均化回路４５Ａと次段の補正回路４０Ｂとの接続関
係や詳細な回路構成等については図１０及び図１１を用
いて説明した第５実施例の駆動回路装置と同様なので重
複説明を省略する。
駆動回路装置は、第６実施例と同様に第２段から最終段
までの出力誤差補正回路４０Ｂないし４０Ｎの出力を信
号線３９を介してそのチップの両側に設けられたレベル
検出用のサンプルホールド回路３２ａ及び３２ｂに基準
レベルとして供給している。その他の構成、例えば前段
の平均化回路４５Ａと次段の補正回路４０Ｂとの接続関
係や詳細な回路構成等については図１０及び図１１を用
いて説明した第５実施例の駆動回路装置と同様なので重
複説明を省略する。
【００５７】なお、上記第１ないし第７実施例において
は、各チップのレベルを検出するサンプルホールド回路
３５ａ及び３５ｂは、２個でしかもチップの両端に配置
されるものとして説明したが、この発明は２個以上の複
数個のレベル検出回路であれば個数には限定されない。
例えば、両端と中央部に合計３個のサンプルホールド回
路を設けても良いし、均等に離隔させて４個以上のレベ
ル検出回路を設けても良い。
は、各チップのレベルを検出するサンプルホールド回路
３５ａ及び３５ｂは、２個でしかもチップの両端に配置
されるものとして説明したが、この発明は２個以上の複
数個のレベル検出回路であれば個数には限定されない。
例えば、両端と中央部に合計３個のサンプルホールド回
路を設けても良いし、均等に離隔させて４個以上のレベ
ル検出回路を設けても良い。
【００５８】
【発明の効果】以上説明したように第１発明の駆動回路
装置によれば、各駆動回路装置毎に複数の出力誤差の平
均値が０になるようにレベル調整を行うことが可能とな
り、従来に比較して駆動回路装置間でのレベル格差が小
さくなる。
装置によれば、各駆動回路装置毎に複数の出力誤差の平
均値が０になるようにレベル調整を行うことが可能とな
り、従来に比較して駆動回路装置間でのレベル格差が小
さくなる。
【００５９】また、第２発明の駆動回路装置によれば、
隣接する集積回路装置同士の境界における出力誤差が一
致するように強制的に出力誤差の補正を行なうことが可
能となるので、駆動回路装置間の出力誤差のレベル格差
はさらに小さくなる。
隣接する集積回路装置同士の境界における出力誤差が一
致するように強制的に出力誤差の補正を行なうことが可
能となるので、駆動回路装置間の出力誤差のレベル格差
はさらに小さくなる。
【図１】この発明の第１の実施例に
【図２】第１の実施例における出力誤差特性を示すグラ
フである。
フである。
【図３】図１に示す出力誤差補正回路Ｒ１の構成例を示
す回路である。
す回路である。
【図４】本発明の第２の実施例における出力誤差特性を
示すグラフである。
示すグラフである。
【図５】第２の実施例による液晶表示装置用駆動回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図６】この発明の第３の実施例による液晶表示装置用
駆動回路の構成を示すブロック図である。
駆動回路の構成を示すブロック図である。
【図７】この発明の第４の実施例に係る液晶表示装置用
駆動回路の構成を示すブロック図である。
駆動回路の構成を示すブロック図である。
【図８】図７に示される駆動回路の初段の具体的な構成
を示す回路図である。
を示す回路図である。
【図９】図７に示される駆動回路の第２段以降の具体的
な構成を示す回路図である。
な構成を示す回路図である。
【図１０】この発明の第５の実施例に係る液晶表示装置
用駆動回路の構成を示すブロック図である。
用駆動回路の構成を示すブロック図である。
【図１１】図１０に示される駆動回路の具体的な構成を
示す回路図である。
示す回路図である。
【図１２】この発明の第６の実施例に係る液晶表示装置
用駆動回路の構成を示すブロック図である。
用駆動回路の構成を示すブロック図である。
【図１３】この発明の第７の実施例に係る液晶表示装置
用駆動回路の構成を示すブロック図である。
用駆動回路の構成を示すブロック図である。
【図１４】従来の液晶表示装置用駆動回路の構成を示す
ブロック図である。
ブロック図である。
【図１５】駆動回路装置におけるサンプルホールド回路
及び出力回路の構成例を示す回路図である。
及び出力回路の構成例を示す回路図である。
【図１６】出力誤差補正回路の構成例を示す回路図であ
る。
る。
【図１７】アクティブマトリックス液晶表示装置を複数
の駆動回路装置を用いて駆動する例を示す説明図であ
る。
の駆動回路装置を用いて駆動する例を示す説明図であ
る。
【図１８】図１７に示す駆動回路装置の補正前の出力誤
差の例を示すグラフである。
差の例を示すグラフである。
【図１９】図１８に示す出力誤差を図１４に示す従来構
成により出力誤差補正を行なった例を示すグラフであ
る。
成により出力誤差補正を行なった例を示すグラフであ
る。
３ａ，３ｂ，３２ａ，３２ｂ 基準レベルサンプルホー
ルド回路 ４ａ〜４ｎ，３４ａ〜３４ｎ 信号サンプルホールド回
路 ５ａ，５ｂ，３６ａ，３６ｂ サンプル値出力回路 ６ａ〜６ｎ，３８ａ〜３８ｎ 信号出力回路 ７Ａ，７Ｂ，４０，４０Ａ，４０Ｂ，４０Ｎ 出力誤差
補正回路 ８，９，１０ 入力端子 １３，１４，１５ 出力端子 ３０，３０Ａ，３０Ｂ，３０Ｎ 駆動ＩＣチップ ４１，４３，４５Ａ 平均化回路
ルド回路 ４ａ〜４ｎ，３４ａ〜３４ｎ 信号サンプルホールド回
路 ５ａ，５ｂ，３６ａ，３６ｂ サンプル値出力回路 ６ａ〜６ｎ，３８ａ〜３８ｎ 信号出力回路 ７Ａ，７Ｂ，４０，４０Ａ，４０Ｂ，４０Ｎ 出力誤差
補正回路 ８，９，１０ 入力端子 １３，１４，１５ 出力端子 ３０，３０Ａ，３０Ｂ，３０Ｎ 駆動ＩＣチップ ４１，４３，４５Ａ 平均化回路
Claims (7)
- 【請求項１】液晶表示装置を構成するマトリックス状に
配置された多数の薄膜トランジスタ（ＴＦＴ）の各々の
ソースラインを駆動する駆動回路装置であって、 入力信号のレベルを連続的にサンプリングする、順番に
配置された複数の信号サンプルホールド回路と、 前記複数の信号サンプルホールド回路各々の保持レベル
に応じた電圧出力を夫々発生する複数の信号出力回路
と、 前記信号サンプルホールド回路の所定数毎に設けられ
て、基準レベルをサンプリングする複数の基準レベルサ
ンプルホールド回路と、 前記複数の基準レベルサンプルホールド回路各々の保持
レベルに応じた電圧出力を夫々発生する複数のサンプル
値出力回路と、 前記複数のサンプル値出力回路の各出力の平均値と前記
基準レベルとのレベル差に基づいて前記複数の信号出力
回路各々の出力レベルの補正を行う出力誤差補正回路
と、を備えていることを特徴とする駆動回路装置。 - 【請求項２】前記駆動回路は、ビデオ信号が入力される
第１の入力端子と、外部からの第１の基準信号が入力さ
れる第２の入力端子と、その駆動回路の前段で生成され
た第２の基準信号が入力される第３の入力端子と、その
駆動回路内の信号路を経由して前記ビデオ信号が出力さ
れる第１の端子と、その駆動回路内の信号路を経由して
前記第１の基準信号が出力される第２の出力端子と、そ
の駆動回路の出力端子側の基準レベル検出用出力回路の
出力が前記第２の基準信号として出力される第３の出力
端子と、を備えた集積回路チップとして構成され、か
つ、 複数の集積回路チップの対応する入出力端子を連続的に
接続させて前記液晶表示装置の複数のＴＦＴの対応する
幾つかのグループを夫々駆動するように構成されている
ことを特徴とする請求項１に記載された駆動回路装置。 - 【請求項３】前記駆動回路は、ビデオ信号が入力される
第１の入出力端子と、外部からの第１の基準信号が入力
される第２の入力端子と、前記ビデオ信号が出力される
第１の出力端子と、前記第１の基準信号が出力される第
２の出力端子と、その駆動回路内の出力端子側の基準レ
ベル検出用出力回路の出力が前記第２の基準信号として
出力される第３の出力端子と、を備えた集積回路チップ
として構成された第１段の駆動回路と、 前記駆動回路は、ビデオ信号が入力される第１の入出力
端子と、外部からの第１の基準信号が入力される第２の
入力端子と、その駆動回路の前段で生成された第２の基
準信号が入力される入力端子と、前記ビデオ信号が出力
される第１の出力端子と、前記ビデオ信号が出力される
第２の出力端子と、その駆動回路内の出力端子側の基準
レベル検出用出力回路の出力が前記第２の基準信号とし
て出力される第３の出力端子と、を備えた集積回路チッ
プとして構成された第２段ないし最終段の駆動回路と、
を備え、かつ、 複数の集積回路チップの対応する入出力端子を連続的に
接続させて前記液晶表示装置の複数のＴＦＴの対応する
幾つかのグループを夫々駆動するように構成さているこ
とを特徴とする請求項１に記載された駆動回路装置。 - 【請求項４】前記基準レベルは、外部から供給される第
１の基準電位信号と、初段ないし最終段の１つの前の段
の駆動回路装置を構成する集積回路（ＩＣ）チップ内で
生成された第２の基準電位信号と、からなり、 前記第１の基準電位信号は、初段の出力誤差補正回路及
び各段の前記ＩＣチップの両側に設けられたレベル検出
用のサンプルホールド回路に夫々供給され、 前記第２の基準電位信号は、初段ないし最集段の１つの
前段の前記ＩＣチップ両側のレベル検出用サンプルホー
ルド回路から夫々出力され、次段のチップに設けられた
出力誤差補正回路に供給されていることを特徴とする請
求項１に記載された駆動回路装置。 - 【請求項５】初段の駆動ＩＣチップは、外部基準信号の
レベルをチップ両側で検出する２つのレベル検出手段
と、前記外部基準信号に基づいて前記レベル検出手段か
らの２つの検出出力を平均化して補正信号を生成する出
力誤差補正回路と、そして、前記２つのレベル検出手段
からの２つの検出出力を受入れて平均化し次段の駆動Ｉ
Ｃチップに前記基準レベルとして供給する平均化回路
と、を備え、 中間段の駆動ＩＣチップは、外部基準信号のレベルをチ
ップ両側で検出する２つのレベル検出手段と、前段の前
記平均化回路からの前記基準レベルに基づいてこの段の
前記レベル検出手段からの２つの検出出力を平均化して
補正信号を生成する出力誤差補正回路と、そしてこの段
の前記レベル検出手段からの２つの検出出力を受入れて
平均化し次段の駆動ＩＣチップに前記基準レベルとして
供給する平均化回路と、を備え、そして最終段の駆動Ｉ
Ｃチップは、外部基準信号のレベルをチップ両側で検出
する２つのレベル検出手段と、そして、前段の前記平均
化回路からの前記基準レベルに基づいてこの段の前記レ
ベル検出手段からの２つの検出出力を平均化して補正信
号を生成する出力誤差補正回路と、を備えていることを
特徴とする請求項１に記載された駆動回路装置。 - 【請求項６】前記基準レベルは、外部から供給される第
１の基準電位信号と、初段ないし最終段の１つの前の段
の駆動回路装置を構成する集積回路（ＩＣ）チップ内で
生成された第２の基準電位信号と、からなり、第２段な
いし最終段の駆動ＩＣチップ内で生成された第３の基準
電位信号と、からなり、 前記第１の基準電位信号は、初段の出力誤差補正回路及
び初段の前記ＩＣチップの両側に設けられたレベル検出
用サンプルホールド回路に夫々供給され、 前記第２の基準電位信号は、初段ないし最集段の１つの
前の段の駆動ＩＣチップ両側のレベル検出用サンプルホ
ールド回路から夫々出力されて、次段の駆動ＩＣチップ
に設けられた出力誤差補正回路に供給され、さらに前記
第３の基準電位信号は、初段ないし最集段の１つ前段よ
り供給された検出レベルに基づいて第２段ないし最終段
の出力誤差補正回路により生成されて、その出力誤差補
正回路の属する段の駆動ＩＣチップの両側に設けられた
２つのレベル検出用サンプルホールド回路に基準レベル
として供給されていることを特徴とする請求項１に記載
された駆動回路装置。 - 【請求項７】前記第２の基準電位信号は、初段ないし最
集段の１つ前の段の駆動ＩＣチップ両側に設けられた２
つのサンプルホールド回路により検出された２つの検出
レベルを平均化する平均化回路により生成され、次段の
出力誤差補正回路へ供給されていることを特徴とする請
求項６に記載された駆動回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09250694A JP3400086B2 (ja) | 1993-04-28 | 1994-04-28 | 駆動回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-103092 | 1993-04-28 | ||
| JP10309293 | 1993-04-28 | ||
| JP09250694A JP3400086B2 (ja) | 1993-04-28 | 1994-04-28 | 駆動回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0713530A true JPH0713530A (ja) | 1995-01-17 |
| JP3400086B2 JP3400086B2 (ja) | 2003-04-28 |
Family
ID=26433922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09250694A Expired - Fee Related JP3400086B2 (ja) | 1993-04-28 | 1994-04-28 | 駆動回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3400086B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10503292A (ja) * | 1994-07-14 | 1998-03-24 | ハネウエル・インコーポレーテッド | フラットパネルディスプレイにおけるドライバ誤差補正 |
| JP2005284026A (ja) * | 2004-03-30 | 2005-10-13 | Sanyo Electric Co Ltd | 表示装置 |
| JP2005338157A (ja) * | 2004-05-24 | 2005-12-08 | Seiko Epson Corp | 電流供給回路、電流供給装置、電圧供給回路、電圧供給装置、電気光学装置、及び電子機器 |
| JP2010091825A (ja) * | 2008-10-08 | 2010-04-22 | Seiko Epson Corp | 集積回路装置、電気光学装置及び電子機器 |
| JP2011039310A (ja) * | 2009-08-12 | 2011-02-24 | Victor Co Of Japan Ltd | 液晶表示装置及びその駆動方法 |
| JP2011520134A (ja) * | 2008-03-11 | 2011-07-14 | エムシリカ・インコーポレイテッド | チップ間通信用のアーキテクチャ及び技術 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02160283A (ja) * | 1988-12-14 | 1990-06-20 | Toshiba Corp | 液晶ディスプレイ駆動装置 |
| JPH04212794A (ja) * | 1990-01-26 | 1992-08-04 | Toshiba Corp | サンプル・ホ―ルド回路装置 |
| JPH0635414A (ja) * | 1992-07-16 | 1994-02-10 | Nec Corp | アクティブマトリクス型液晶表示装置とその駆動方法 |
-
1994
- 1994-04-28 JP JP09250694A patent/JP3400086B2/ja not_active Expired - Fee Related
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| JP4543725B2 (ja) * | 2004-03-30 | 2010-09-15 | セイコーエプソン株式会社 | 表示装置 |
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| US7542031B2 (en) | 2004-05-24 | 2009-06-02 | Seiko Epson Corporation | Current supply circuit, current supply device, voltage supply circuit, voltage supply device, electro-optical device, and electronic apparatus |
| JP2011520134A (ja) * | 2008-03-11 | 2011-07-14 | エムシリカ・インコーポレイテッド | チップ間通信用のアーキテクチャ及び技術 |
| JP2010091825A (ja) * | 2008-10-08 | 2010-04-22 | Seiko Epson Corp | 集積回路装置、電気光学装置及び電子機器 |
| JP2011039310A (ja) * | 2009-08-12 | 2011-02-24 | Victor Co Of Japan Ltd | 液晶表示装置及びその駆動方法 |
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| JP3400086B2 (ja) | 2003-04-28 |
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