KR100413137B1 - 패널 표시 장치의 데이터선 구동 회로 - Google Patents

패널 표시 장치의 데이터선 구동 회로 Download PDF

Info

Publication number
KR100413137B1
KR100413137B1 KR10-2001-0069957A KR20010069957A KR100413137B1 KR 100413137 B1 KR100413137 B1 KR 100413137B1 KR 20010069957 A KR20010069957 A KR 20010069957A KR 100413137 B1 KR100413137 B1 KR 100413137B1
Authority
KR
South Korea
Prior art keywords
data
voltage
data line
precharge
analog
Prior art date
Application number
KR10-2001-0069957A
Other languages
English (en)
Other versions
KR20020059222A (ko
Inventor
쯔치히로시
Original Assignee
닛폰 덴키 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛폰 덴키 가부시끼 가이샤 filed Critical 닛폰 덴키 가부시끼 가이샤
Publication of KR20020059222A publication Critical patent/KR20020059222A/ko
Application granted granted Critical
Publication of KR100413137B1 publication Critical patent/KR100413137B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)
  • Transforming Electric Information Into Light Information (AREA)
  • Control Of El Displays (AREA)

Abstract

액정 표시 장치의 데이터선 구동 회로는, 데이터선(301 내지 303)에 대응한 복수의 전압(V1 내지 V3)을 D/A 변환기(16)로부터 수신하여 택일적으로 출력하는 선택 회로(20)와, 선택 회로의 출력에 접속된 아날로그 버퍼(22A)와, 아날로그 버퍼의 출력을 수신하여, 대응하는 1개의 데이터선에 택일적으로 분배하는 분배 회로(24)와, 각 주사선 선택 기간의 최초의 프리챠지 기간에서, 각 데이터선을, 대응하는 디지털 데이터의 적어도 최상위 비트에 따라서, VDD 또는 VSS로 일제히 프리챠지하는 프리챠지 회로(26)를 구비한다. 프리챠지 기간에 이어지는 제 1 기록 기간에, 데이터선(301)에 대응하는 전압(V1)이 아날로그 버퍼(22A)에 공급되고, 아날로그 버퍼의 출력이 데이터선(301)에 공급되며, 이어지는 제 2 기록 기간에, 데이터선(302)에 대응하는 전압(V2)이 아날로그 버퍼(22A)에 공급되어, 아날로그 버퍼의 출력이 제 2 데이터선(302)에 공급된다.

Description

패널 표시 장치의 데이터선 구동 회로{Data line drive circuit for panel display}
(발명이 속하는 기술분야)
본 발명은, 패널 표시 장치의 데이터선 구동 회로에 관한 것으로, TFT-LCD(박막 트랜지스터 구동식 액정 디스플레이) 등의 액정 표시 장치나 액티브 매트릭스 구동 유기 EL 디스플레이로 대표되는 패널 표시 장치를 저전력 소비로 구동할 수 있는, 패널 표시 장치의 데이터선 구동 회로에 관한 것이다.
(종래의 기술)
현재, 액정 표시 장치는 여러 분야에서 이용되고 있다. 액정 표시 장치가 휴대기기에 조립되는 경우, 충전하지 않고 휴대기기를 연속하여 이용할 수 있는 시간을 길게 할 수 있도록, 휴대기기의 소비 전력을 가능한 한 적게 하는 것이 요구되고, 그의 일환으로서, 액정 표시 장치의 소비 전력을 가능한 한 적게 하는 것도 요구되고 있다. 그 때문에, 여러가지 저소비 전력 대책이 제안되어, 어떤 것은 실시되고 있다.
PDA, 휴대 게임기기, 휴대 전화 등의 수지식(手持式 ; 손에 쥐고 다닐수 있는 방식)의 휴대기기에 조립되어 있는 액정 표시 장치는, 표시 화면의 치수가 비교적 작고, 그와 더불어, 화소수도 적다. 소형이며 화소수도 적은 TFT-LCD 패널을 구동하는 경우, 수평 주사 주파수도 낮고, TFT-LCD 패널의 부하 용량도 작기 때문에, 액정 표시 장치의 데이터선 구동 회로의 소비전력에 있어서 출력 버퍼의 정소비(靜消費) 전력이 차지하는 비율이 크다.
간단히 설명하면, TFT-LCD 패널의 데이터선 구동 회로의 소비 전력은, TFT-LCD 패널의 데이터선을 충전하기 위해 필요한 전력과, 데이터선 구동 회로 자체에서 소비되는 전력으로 나누어진다. 소형이며 화소수도 적은 TFT-LCD 패널의 경우, 데이터선의 부하 용량도 작기 때문에, 데이터선을 충전하기 위해서 필요한 전력도 작다. 그 결과, TFT-LCD 패널의 데이터선 구동 회로의 전소비 전력 중, 데이터선 구동 회로 자체에서 소비되는 전력의 비율이 높고, 그리고, 데이터선 구동 회로 자체에서 소비되는 전력 중, 출력 버퍼의 정소비 전력이 차지하는 비율이 크다. 동일한 문제는, 액정 표시 장치에 한정하지 않고, 액티브 매트릭스 구동 유기 EL 디스플레이 등의 다른 패널 표시 장치가 소형인 경우에도, 그 계조(階調) 전압으로 데이터선을 구동하는 데이터선 구동 회로에서, 발생한다.
여기서, 종래의 액정 표시 장치의 데이터선 구동 회로를 보면, 특개평7-13528호 공보 및 특개평7-104703호 공보는, LCD 패널을 시분할 구동하는 것을 제안하고 있다. 그러나, 이 구성은, LCD 패널과, 그것과는 별개의 컬럼 드라이버 회로사이의 외부 배선수를 삭감하기 위한 것이다.
더욱이, 이들 공보의 데이터선 구동 회로는, 지정된 구동 전압에 데이터선을 구동하기 전에, 예를 들면 하이 레벨에 대응하는 고정 전압으로 모든 데이터선을 일제히 또한 일단 프리챠지하고, 그 후에, 프리챠지된 각 데이터선을, 각각 지정된 구동 전압까지 방전하도록 구성되어 있다. 이것은, 데이터선의 충전 시간보다도 데이터선의 방전 시간쪽이 짧다고 하는 인식에 근거하는 것으로, 이 순서에 의해, 데이터선을 지정 구동 전압으로 구동하는 시간을 단축 가능하다고 생각하고 있다. 그러나, 지정 구동 전압에 관계없이 모든 데이터선을 예를 들면 하이 레벨의 고정 전압으로 일제히 프리챠지하기 때문에, 지정 구동 전압이 로우 레벨에 가까운 경우, 프리챠지하지 않고 데이터선을 지정 구동 전압으로 구동하는 경우보다, 지정 구동 전압으로 구동하는 시간이 오히려 길게 될 가능성이 있다.
또한, 특개평7-173506호 공보는, 디지털-아날로그 변환기의 출력을 시분할적으로 데이터 라인에 공급하는 것을 제안하고 있다. 그러나 이 구성은, 화소수의 증대에 동반하여 생기는 데이터선 구동 회로 전체의 대형화를 해소하기 위한 것으로, 저전력 소비화를 목적으로 하는 것이 아니다.
더욱이, 특개평7-173506호 공보는, 제 2 발명으로서, 구동 출력 전압이 중간 구동 전압 이상인 경우에는 데이터선을 최대 구동 전압으로 프리챠지하고, 구동 출력 전압이 중간 구동 전압 이하인 경우에는 데이터선을 최소 구동 전압으로 프리챠지하는 것을 제안하고 있다. 그러나, 그와 같은 프리챠지 전압의 선택 방법에 관해서는 구체적인 개시가 전혀 없다.
또한, 특개평11-119741호 공보는, 인접하는 데이터선의 한쪽을, 최대 구동전압으로 프리챠지한 후, 전류 흡입 능력이 높은 오퍼레이셔널 앰플리파이어로 지정 구동 전압으로 구동하여, 인접하는 데이터선의 다른쪽을, 최소 구동 전압으로 프리챠지한 후, 전류 토출 능력이 높은 오퍼레이셔널 앰플리파이어로 지정 구동 전압으로 구동하여, 대향 전극의 전압 변동을 억제하여, 표시 얼룩을 저감하는 것을 제안하고 있다. 본 발명에서는, 동일의 데이터선은, 지정 구동 전압에 관계없이, 최대 구동 전압이 최소 구동 전압 중 어느 한쪽의 고정 전압으로 항상 프리챠지되어지게 된다.
이상 예로 든 종래예는 어느것이나, 액정 표시 장치의 데이터선 구동 회로에서의 출력 버퍼의 정소비 전력을 삭감하는 것을 의도하는 것이 아니다. 이와 같이, 액정 표시 장치의 데이터선 구동 회로에서의 출력 버퍼의 정소비 전력를 삭감함으로써, 액정 표시 장치의 전력 소비를 삭감하는 액정 표시 장치의 데이터선 구동 회로는 종래에는 없었다. 그래서, 본 발명은, 액정 표시 장치와 같은 패널 표시 장치의 데이터선 구동 회로에서의 출력 버퍼의 정소비 전력를 삭감함으로써, 패널 표시 장치를 저전력 소비로 구동할 수 있는, 패널 표시 장치의 데이터선 구동 회로를 제공하려고 하는 것이다.
도 1은 본 발명에 의한 데이터선 구동 회로를 실시한 공통 반전 구동식의 데이터 드라이버의 구성을 도시하는 블록도.
도 2는 도 1에 도시하는 데이터선 구동 회로의 동작을 도해하는 타이밍챠트.
도 3은 특원평11-145768호에 개시되어 있는 구동 회로에 근거하여 구성된 아날로그 버퍼와 프리챠지 회로의 회로도.
도 4는 도 3의 회로의 동작을 도해하는 타이밍도.
도 5는 도 1의 실시예의 변형예를 도시하는 블록도.
도 6은 도 1의 실시예의 다른 변형예를 도시하는 블록도.
도 7은 도 1의 실시예의 또다른 변형예를 도시하는 블록도.
도 8은 도 7에 도시하는 데이터선 구동 회로의 동작을 도해하는 타이밍챠트.
도 9는 액티브 매트릭스형 유기 EL 디스플레이의 가장 단순한 화소 구성을 도시하는 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 10A 시프트 레지스터 12, 12A 데이터 레지스터
14, 14A, 14B 데이터 래치 16, 16A D/A 변환기
18 계조 전압 발생 회로 20 선택 회로
22 아날로그 버퍼군 22A 아날로그 버퍼
24 분배 회로 26 프리챠지 회로
28 TFT 어레이 301 내지 30K 데이터선
40 제어 회로 50 프레임 메모리
(과제를 해결하기 위한 수단)
본 발명의 제 1 특징에 의하면, 패널 표시 장치의 데이터선 구동 회로는, 패널 표시 장치의 다수의 데이터선 내의 각 복수의 데이터선에 각각 대응한 복수의 전압을 수신하는 선택 수단과, 상기 선택 수단에 의해 택일적으로 선택된 전압을 수신하여 출력하는, 복수의 데이터선에 공통적으로 설치된 아날로그 버퍼와, 상기 아날로그 버퍼의 출력을 수신하여 상기 복수의 데이터선의 1개에 택일적으로 분배하는 분배 수단과, 상기 다수의 데이터선의 각각마다 설치되고, 대응하는 데이터선에 대응하는 디지털 데이터의 적어도 최상위 비트 신호에 따라서, 대응하는 데이터선을 고구동 전압과 저구동 전압 중 어느 한쪽으로 프리챠지하는 프리챠지 수단과, 상기 선택 수단과 상기 분배 수단과 상기 프리챠지 수단을 제어하는 제어수단을 구비하고 있으며, 프리챠지 기간과 그것에 이어지는 복수의 기록 기간으로 이루어지는 각 주사선 선택 기간에서, 상기 제어 수단은, 상기 프리챠지 기간에서, 상기 아날로그 버퍼의 출력을 상기 복수의 데이터선의 모두로부터 분리하도록 상기 분배 수단을 제어하고, 상기 프리챠지 수단의 모두를 동작시켜 상기 복수의 데이터선의 모두를 프리챠지하고, 상기 복수의 기록 기간에서, 상기 프리챠지 수단의 모두를 비동작 상태로 하는 한편, 상기 선택 수단과 상기 분배 수단을 제어하여, 상기 복수의 기록 기간 내의 제 1 기록 기간에서, 상기 복수의 데이터선 내의 제 1 데이터선에 대응하는 전압을 상기 아날로그 버퍼에 공급하고, 상기 아날로그 버퍼의 출력을 상기 제 1 데이터선에 공급하며, 상기 복수의 기록 기간 내의 제 2 기록 기간에서, 상기 복수의 데이터선 내의 제 2 데이터선에 대응하는 전압을 상기 아날로그 버퍼에 공급하고, 상기 아날로그 버퍼의 출력을 상기 제 2 데이터선에 공급하는 것을 특징으로 한다.
본 발명의 제 2 특징에 의하면, 패널 표시 장치의 데이터선 구동 회로에 있어서, 1주사선분의 디지털 데이터를 P개의 블록으로 나누고(여기서, P는 2 이상의 정수), 마찬가지로, 다수의 데이터선을 P개의 블록으로 나누며, 또한, 데이터선 구동 회로는, 상기 P개의 블록의 각 블록의 디지털 데이터의 적어도 최상위 비트 신호를, 블록마다 래치하는 제 1 데이터 래치와, 상기 P개의 블록의 각 블록의 디지털 데이터를, 블록마다 래치하는 제 2 데이터 래치와, 상기 제 2 데이터 래치로부터 출력되는 디지털 데이터를 수신하여 D/A 변환하고, 대응하는 아날로그 계조 전압을 출력하는 D/A 변환기와, 상기 D/A 변환기로부터 출력되는 상기 아날로그 계조 전압을 수신하여 출력하는, P개의 데이터선에 공통적으로 설치된 아날로그 버퍼와, 상기 아날로그 버퍼의 출력을 수신하여 상기 P개의 데이터선의 1개에 택일적으로 분배하는 분배 수단과, 상기 다수의 데이터선의 각각마다 설치되고, 대응하는 데이터선에 대응하는 디지털 데이터의 적어도 최상위 비트 신호에 따라서, 대응하는 데이터선을 고구동 전압과 저구동 전압 중 어느 한쪽으로 프리챠지하는 프리챠지 수단과, 상기 제 1 및 제 2 데이터 래치와 상기 분배 수단과 상기 프리챠지 수단을 제어하는 제어수단을 구비하고 있고, 상기 제어 수단은, 각 주사선 선택 기간의 제 1 기간에서, 상기 제 1 데이터 래치에 유지된 상기 제 1 블록의 디지털 데이터의 적어도 최상위 비트 신호에 따라서, 상기 프리챠지 수단에 의해, 상기 제 1 블록의 데이터선의 각각을 고구동 전압과 저구동 전압 중 어느 한쪽으로 프리챠지하고, 각 주사선 선택 기간의 제 2 기간에서, 상기 제 2 데이터 래치에 유지된 상기 제 1 블록의 디지털 데이터가 상기 D/A 변환기에 의해 D/A 변환되어 상기 아날로그 버퍼를 통해 출력된 전압을, 상기 분배 수단에 의해, 상기 제 1 블록의 데이터선에 공급하고, 병행하여, 상기 제 1 데이터 래치에 유지된 상기 제 2 블록의 디지털 데이터의 최상위 비트 신호에 따라서, 상기 프리챠지 수단에 의해, 상기 제 2 블록의 데이터선의 각각을 고구동 전압과 저구동 전압 중 어느 한쪽으로 프리챠지하고, 각 주사선 선택 기간의 제 3 기간에서, 상기 제 2 데이터 래치에 유지된 상기 제 2 블록의 디지털 데이터가 상기 D/A 변환기에 의해 D/A 변환되어 상기 아날로그 버퍼를 통해 출력된 전압을, 상기 분배 수단에 의해, 상기 제 2 블록의 데이터선에 공급하는 것을 특징으로 한다.
상기 1주사선분의 디지털 데이터의 P개의 블록은, 예를 들면, 그의 제 1 블록이 상기 1주사선분의 디지털 데이터의 1번째의 디지털 데이터로부터 P개마다의 디지털 데이터로 이루어지고, 그의 제 2 블록이 상기 1주사선분의 디지털 데이터의 2번째의 디지털 데이터로부터 P개마다의 디지털 데이터로 이루어지며, 이 경우, 상기 다수의 데이터선의 P개의 블록은, 그의 제 1 블록이 상기 다수의 데이터선의 1번째의 데이터선으로부터 P개마다의 데이터선으로 이루어지고, 그의 제 2 블록이 2번째의 데이터선으로부터 P개마다의 데이터선으로 이루어진다. 그러나, 디지털 데이터와 데이터선의 P개의 블록으로의 분할 방법은, 이것에 한정되지 않고, 여러가지 양태를 고려할 수 있음은 당업자에게는 자명할 것이다.
(작용)
본 발명에 의하면, 패널 표시 장치의 다수의 데이터선 1개 1개마다 아날로그
버퍼를 설치할 필요가 없어지고, 2개의 데이터선마다 1개의 아날로그 버퍼를 설치하면, 아날로그 버퍼의 수를 반감할 수 있고, 3개의 데이터선마다 1개의 아날로그 버퍼를 설치하면, 아날로그 버퍼의 수를 1/3로 삭감할 수 있다. P개의 데이터선마다 1개의 아날로그 버퍼를 설치하면, 아날로그 버퍼의 수를 1/P로 삭감할 수 있다.
아날로그 버퍼는, 동작을 유지하기 위한 정상적인 아이들링 전류(정소비 전류)를 통상적으로 필요로 하지만, 아날로그 버퍼의 수를 삭감함으로써, 삭감한 아날로그 버퍼의 정소비 전류분 만큼 소비 전력을 삭감할 수 있다. 그와 더불어, 소요 면적도 삭감할 수 있다.
더욱이, 아날로그 버퍼를, 본 발명자가 특원평11-145768호에서 개시한 바와 같은 데이터선 구동 회로로 구성한 경우, 아날로그 버퍼 자체의 아이들링 전류를 낮게 억제하여도 고속 동작이 가능하기 때문에, 더욱더 저소비 전력의 아날로그 버퍼를 실현할 수 있다.
더욱이, 계조 전압을 출력하기 전에 반드시 프리챠지를 할 경우, 아날로그 버퍼는, 1주사선 선택 기간내에, 프리챠지와 계조 전압 출력을 행하게 된다. 이 동작을 복수의 데이터선을 위해 시분할로 행하면, 프리챠지도 복수회 필요하게 된다. 그러나, 본 발명에서는, 프리챠지와 계조 전압 출력을 독립시켜, 복수의 데이터선을 위해 필요한 프리챠지를 동시에 행하고, 계조 전압 출력만을 시분할로 행하거나, 또는, 프리챠지도 계조 전압 출력도 시분할로 행하지만, 제 1 블록의 데이터선의 프리챠지만 단독으로 하고, 제 2 블록 이후의 블록의 프리챠지는, 그 전의 블록의 데이터선에의 계조 전압 출력과 병행하여 동시에 행한다. 따라서, 프리챠지와 계조 전압 출력으로 이루어지는 1 데이터선 구동을 단순히 시분할하여 행하는 경우에 비해, 프리챠지 기간도 계조 전압 출력 기간도 길게 할 수 있다.
또한, 각 데이터선의 프리챠지 전압은, 해당 데이터선에 기록해야만 하는 출력 계조 전압을 나타내는 디지털 데이터의 최상위 비트 신호와 극성 신호에 의해 결정된다. 중앙 계조보다 고전위의 계조 전압에 대하여는 고구동 전압, 중앙 계조보다 저전위의 계조 전압에 대하여는 저구동 전압이다. 단지 중앙 계조 전압이 구동 전압 범위의 중앙치로부터 크게 벗어나 있는 경우에는, 프리챠지 전압이 구동 전압 범위의 중앙 부근이 되도록 상위 수 비트의 디지털 신호도 포함할 수 있는 프리챠지 전압이 결정된다. 따라서, 아날로그 버퍼가 아날로그 계조 전압을 출력할 때, 아날로그 버퍼가 데이터선에 전하를 공급하여 전압을 끌어올리는 폭 및 아날로그 버퍼가 데이터선으로부터 전하를 뽑아내어 전압을 떨어뜨리는 폭은, 고구동 전압과 저구동 전압과의 전압차의 거의 절반 이하로 가능하기 때문에, 데이터선에의 아날로그 계조 전압의 기록 시간을 단축할 수 있다. 여기서, 구동 전압은 전원 전압 범위를 초과하는 것은 일반적으로 없기 때문에, 상기한 「고구동 전압」과 「저구동 전압」은, 통상, 전원 전압의 최대치(VDD)와 최소치(VSS)가 된다. 그러나, 「고구동 전압」이, 전원 전압의 최대치(VDD)보다 조금 낮은 전압일지라도 가능하고, 「저구동 전압」은, 전원 전압의 최소치(VSS)보다 조금 높은 전압일지라도 가능하다. 또한, 프리챠지 전압이, 전원 전압의 최대치(VDD)와 최소치(VSS)를 포함하는 복수의 전압이어도 가능하며, 이러한 경우에도, 최상위 비트를 포함하는 상위 수 비트의 디지털 신호에 의해 프리챠지 전압을 선택한다.
(발명의 실시예)
이하, 본 발명을 액정 표시 장치에 적용한 실시예를 첨부 도면을 참조하여 설명한다.
도 1은, 본 발명에 의한 데이터선 구동 회로를 실시한 공통 반전 구동식의 데이터 드라이버의 구성을 도시하는 블록도이다. 도 1에 도시하는 바와 같이, TFT-LCD 표시 장치를 위한 본 발명에 의한 데이터선 구동 회로는, 클록(CLK)을 수신하여 데이터를 입력하는 타이밍을 발생하는 시프트 레지스터(10)와, 직렬로 보내오는 디지털 데이터를 수신하여 시프트 레지스터(10)의 타이밍에 따라서 순차 입력함과 동시에, 마찬가지로 시프트 레지스터(10)의 타이밍에 따라서, 입력한 데이터를 병렬로 출력하는 데이터 레지스터(12)와, 데이터 레지스터(12)로부터 병렬로 출력된 데이터를 수신하여 래치하는 데이터 래치(14)와, 데이터 래치(14)로부터 병렬로 데이터를 수신하는 D/A 변환기(16)와, 그 D/A 변환기(16)에 계조 전압을 공급하는 계조 전압 발생 회로(18)를 구비하고 있다.
더욱이, 데이터선 구동 회로는, D/A 변환기(16)의 출력을 수신하는 선택 회로(전환 회로)(20)와, 전환 회로(20)의 출력을 수신하는 아날로그 버퍼군(22)과, 그 아날로그 버퍼군(22)의 출력을 수신하여, TFT-LCD의 TFT 어레이(화소 어레이)(28)의 데이터선(30i)(i=1 내지 K)의 각각에 접속된 분배 회로(전환 회로)(24)와, 각 데이터선(30i)을 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 중 어느 한쪽으로 프리챠지하는 프리챠지 회로(26)를 구비하고 있다. 여기서, 데이터선(30i)(i=1 내지 K)은, 301, 302, 303, 304,···, 30K의 순서로 배열되어 있다.따라서, 데이터선(302)은, 데이터선(301)과 데이터선(303)과의 사이에, 데이터선(301)과 데이터선(303)에 인접하여 위치하고 있다.
TFT-LCD의 TFT 어레이(28)에 있어서는, 다수의 화소 전극이, 다수의 행과 다수의 열로 배열되어 있고, 각 화소 전극과 대향 전극과의 사이에 삽입된 액정에 의해 각 화소 용량(32)이 형성되어 있다. 각 화소 용량(32)의 화소 전극은, 부속하는 스위칭 트랜지스터(TFT)(34)의 드레인에 접속되어 있다. 각 행의 스위칭 트랜지스터(34)의 게이트는, 대응하는 행 선택선(36)에 접속되고, 각 열의 스위칭 트랜지스터(34)의 소스는, 대응하는 데이터선(열 선택선)(30i)에 접속되어 있다. 행 선택선(36)은, 행 선택 드라이버(도시하지 않음)에 의해 선택적으로 구동된다. 또한 대향 전극에는 극성 신호(POL)에 따라서 반전하는 공통 전압(Vcom)이 인가되어 있다.
다음에, 선택 회로(20)와, 아날로그 버퍼군(22)과, 분배 회로(24)의 구성을, 1개의 아날로그 버퍼(22A)를 예로 들어 설명한다.
도시의 실시예에 있어서는, D/A 변환기(16)의 출력은, 선택 회로(20)에 있어서, 3개의 출력마다 통합되어, 3개의 스위치를 통해, 아날로그 버퍼군(22)내의 1개의 아날로그 버퍼에 택일적으로 입력된다. 데이터선(301)에 대응하는 D/A 변환기(16)의 출력(V1)은, 선택 회로(20)내의 스위치(201)를 통해 아날로그 버퍼(22A)의 입력에 접속되어 있다. 데이터선(302)에 대응하는 D/A 변환기(16)의 출력(V2)은, 스위치(202)를 통해 동일 아날로그 버퍼(22A)의 입력에 접속되어 있다. 또한, 데이터선(303)에 대응하는 D/A 변환기(16)의 출력(V3)은, 스위치(203)를 통해 동일 아날로그 버퍼(22A)의 입력에 접속되어 있다. 예를 들면, 데이터선이 K개 있다고 가정하면, 데이터선(30)(3j-2), 데이터선(30)(3j-1) 및 데이터선(30)(3j)에 대응하는 D/A 변환기(16)의 3개의 출력이, 선택 회로(20)에 의해 택일적으로 1개의 아날로그 버퍼의 입력에 공급된다. 여기서, j= 1 내지 M(단지, M=K/3이고, K/3이 정수가 아닐 때에는, K/3의 소수점 이하를 끝올림한 정수)이다. 또한, K/3가 정수가 아닐 때에는, K보다 큰, (3j-1) 및/또는 (3j)는 존재하지 않는다.
분배 회로(24)에 있어서는 아날로그 버퍼(22A)의 출력이, 스위치(241)를 통해 데이터선(301)에 접속되고, 스위치(242)를 통해 데이터선(302)에 접속되고, 스위치(243)를 통해 데이터선(303)에 접속되어 있다. 따라서, 데이터선(30)(3j-2),데이터선(30)(3j-1) 및 데이터선(30)(3j)에 대응하는 D/A 변환기(16)의 3개의 출력을 선택 회로(20)를 통해 택일적으로 수신하는 1개의 아날로그 버퍼의 출력은, 분배 회로(24)를 통해, 데이터선(30)(3j-2), 데이터선(30)(3j-1) 및 데이터선(30)(3j)에 택일적으로 분배된다.
그리고, 선택 회로(20)의 스위치군과 분배 회로(24)의 스위치군은, 제어 회로(40)에 의해 온 오프 제어된다. 구체적으로는, 스위치(20)(3j-2)와 스위치(24)(3j-2)(예를 들면, 스위치(201)와 스위치(241))가, 제어 회로(40)로부터의 스위치 제어 신호(S1)에 의해, 모두 온 상태가 되고, 모두 오프 상태가 되도록 제어된다. 그리고, 스위치(20)(3j-)와 스위치(24)(3j-1)(예를 들면, 스위치(202)와 스위치(242))가, 제어 회로(40)로부터의 스위치 제어 신호(S2)에 의해, 모두 온상태가 되고, 모두 오프 상태가 되도록 제어된다. 마찬가지로, 스위치(20)(3j)와 스위치(24)(3j)(예를 들면, 스위치(203)와 스위치(243))가, 제어 회로(40)로부터의 스위치 제어 신호(S3)에 의해, 모두 온 상태가 되고, 모두 오프 상태가 되도록 제어된다.
프리챠지 회로(26)에 있어서, 각 데이터선(30i)이 스위치(26i)(i=1 내지 K)를 통해 최대 구동 전압(VDD)과 최소 구동 전압(VSS)에 택일적으로 접속되어 있다. 스위치(26i)는, 데이터선(30i)을 최대 구동 전압(VDD)에 접속하는 상태와, 데이터선(30i)을 최소 구동 전압(VSS)에 접속하는 상태와, 데이터선(30i)을 최대 구동 전압(VDD)과 최소 구동 전압(VSS)의 양쪽으로부터 분리하는 상태의 3개의 상태를 가질 수 있다. 그리고, 각 스위치(26i)는, 제어 회로(40)로부터의 프리챠지 신호(SO)와, 공통 반전 구동을 제어하는 극성 신호(POL)와, 데이터 래치(14)로부터 D/A 변환기(16)에 공급되는 각 데이터선에 대응하는 디지털 데이터의 최상위 비트 신호(D0i)(i=1 내지 K)에 의해 제어된다. 구체적으로는, 스위치(26i)는, 프리챠지 신호(SO)가 액티브인때, 디지털 데이터의 최상위 비트 신호(D0i)와 극성 신호(POL) 에 따라서, 데이터선(30i)을 최대 구동 전압(VDD)과 최소 구동 전압(VSS)중 어느 하나에 접속한다. 스위치(26i)는, 프리챠지 신호(SO)가 인액티브인때, 디지털 데이터의 최상위 비트 신호(D0i)와 극성 신호(POL)에 관계없이, 데이터선(30i)을 최대 구동 전압(VDD)과 최소 구동 전압(VSS)의 양쪽으로부터 분리한다. 또한 본 실시예에서는, 각 스위치(26i)의 제어에 기여하는 디지털 데이터가 최상위 비트 신호(D0i)인 경우에 관해서만 설명하지만, 최상위 비트 신호(D0i)를 포함하는 상위수 비트에 의해 각 스위치(26i)를 제어하는 것도 가능하다.
또한, 극성 신호(POL)는, 계조 전압 발생 회로(18)에도 공급되고, 공통 전압(Vcom)의 반전에 따라서 계조 전압 전체도 반전시킨다. 이러한 공통 반전 구동의 제어에 있어서는, 동일 디지털 데이터에 대하여도 데이터선에 출력되는 전압치는 극성 신호에 의해 변화한다. 액정 표시 장치에 있어서의 공통 반전 구동 자체는, 당업자에 주지이기 때문에, 극성 신호(POL)를 포함해서 공통 반전 구동의 설명은 본 명세서에서는 최소한으로 한다.
다음에, 도 1에 도시하는 데이터선 구동 회로의 동작을 도해하는 타이밍챠트를 도시하는, 도 2를 참조하여, 도 1에 도시하는 데이터선 구동 회로의 동작을 설명한다. 도 2는, 극성 신호(POL)가 「1」(하이 레벨)로 비반전 상태의 경우에 있어서의 아날로그 버퍼의 출력 전압과, 극성 신호(POL)가 「0」(로우 레벨)로 반전 상태의 경우에 있어서의 아날로그 버퍼의 출력 전압을 도시하고 있지만, 최초에, 극성 신호(POL)가 「1」(하이 레벨)로 비반전 상태인 경우의 동작을 설명한다. 또한 극성 신호(POL)가 「1」(하이 레벨)로 비반전 상태인 경우에서의 공통 전압(Vcom)은 최소 구동 전압(VSS)과 동일하고, 극성 신호(POL)가 「0」(로우 레벨)로 반전 상태인 경우에 있어서의 공통 전압(Vcom)은 최대 구동 전압(VDD)과 같은 것으로 한다.
1주사선(게이트선) 선택 기간에 출력하는 모든 데이터가, 데이터 레지스터(12)로부터 데이터 래치(14)에 이송되어 래치되고, 래치되어 있는 1주사선분의 K개의 디지털 데이터가, 계조 전압 발생 회로(18)로부터 계조 전압을 수신하는 D/A 변환기(16)에 있어서, K개의 아날로그 전압(Vi)(i=1 내지 K)으로 변환된다. 극성 신호(POL)가 「1」(하이 레벨)로, 공통 반전 구동이 비반전 상태의 경우, 계조 전압 발생 회로(18)는, 디지털 데이터의 최소치가 최소 구동 전압(VSS)에 대응하여, 디지털 데이터의 최대치가 최대 구동 전압(VDD)에 대응하도록 계조 전압을 D/A 변환기(16)에 출력한다. 따라서, 도 2에 도시하는 바와 같이, 디지털 데이터의 최상위 비트가 「1」인 경우, 예를 들면 D01=1인 경우, 아날로그 전압(V1)은, 중간 전압(Vm) 이상의 높은 전압이 되고, 디지털 데이터의 최상위 비트가 「0」인 경우, 예를 들면 D02=0이나 D03=0인 경우, 아날로그 전압(V2 및 V3)은, 중간 전압(Vm) 미만의 낮은 전압이 된다. 여기서 중간 전압(Vm)은 구동 전압 범위의 중앙 부근의 전압이고, 중앙 계조 전압과 일치하여도 된다.
한편, 행 선택 드라이버(도시하지 않음)에 의해, N 번째의 게이트 신호가 액티브되고, N 번째의 행 선택선(36)이 택일적으로 구동되고, 그 N 번째의 행 선택선(36)에 게이트가 접속되어 있는 N 번째 행의 모든 스위칭 트랜지스터(34)가 온 상태에 놓여진다. 그 이외의 행의 스위칭 트랜지스터(34)가 오프 상태로 유지된다.
도 1에 도시하는 바와 같이, 1개의 아날로그 버퍼가, 3개의 데이터선마다 1개의 비율로 설치되어 있는 경우에는, 1주사선 선택 기간은, 도 2에 도시하는 바와 같이, 1개의 프리챠지 기간과 3개의 기록 기간으로 이루어진다. 그래서, 설명의 간략화를 위해, 데이터선(301)으로부터 데이터선(303)에 관련하는 부분만을 설명한다. 데이터선(304) 이후의 부분 동작은, 당업자에게는, 데이터선(301)으로부터 데이터선(303)에 관련하는 부분의 동작으로부터 이해될 것이다.
도 2에 도시하는 바와 같이, 1주사선 선택 기간의 최초는 프리챠지 기간이고, 그 프리챠지 기간에서, 제어 회로(40)는, 프리챠지 신호(SO)를 액티브로 하고, 스위치 제어 신호(S1, S2, S3)를 인액티브 상태로 유지한다. 그 결과, 프리챠지 회로(26)는, D/A 변환기(16)를 통해 수신한 각 데이터선의 디지털 데이터의 최상위 비트 신호(D0i)와 극성 신호(POL)에 따라서, 데이터선(30i)을 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 중 어느 하나에 접속하고, 데이터선(30i)을 프리챠지한다.
상술한 바와 같이 극성 신호(POL)가 비반전을 나타내고 있는 경우에는, 예를 들면, 데이터선(301)에 대응하는 디지털 데이터의 최상위 비트 신호(D01)가 「1」이었을 때, 즉, 그 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 전압(V1)이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm) 이상일 때, 프리챠지 회로(26)의 스위치(261)는 최대 구동 전압(VDD)에 접속되고, 데이터선(301)은 최대 구동 전압(VDD)으로 프리챠지된다. 또한, 데이터선(302)에 대응하는 디지털 데이터의 최상위 비트 신호(D02)가 「0」이었을 때, 즉, 그 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 전압(V2)이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm) 미만일 때, 프리챠지 회로(26)의 스위치(262)는 최소 구동 전압(VSS)에 접속되고, 데이터선(302)은 최소 구동 전압(VSS)으로 프리챠지된다. 더욱이, 데이터선(303)에 대응하는 디지털 데이터의 최상위 비트 신호(D03)가 「0」이었을 때, 프리챠지 회로(26)의 스위치(263)는 최소 구동 전압(VSS)에 접속되고, 데이터선(303)은 최소 구동 전압(VSS)으로 프리챠지된다.이와 같이, 프리챠지 기간에서, 데이터선(301)으로부터 데이터선(30K)까지의 모든 데이터선의 각각이, 그 데이터선에 기록해야만 하는 아날로그 전압(Vi)에 가까운 최대 구동 전압(VDD) 또는 최소 구동 전압(VSS)으로 프리챠지된다.
프리챠지 기간에 이어지는 3개의 기록 기간에 있어서, 도 2에 도시하는 바와 같이, 제어 회로(40)는, 프리챠지 신호(SO)를 인액티브 상태로 유지하는 한편, 스위치 제어 신호(S1, S2, S3)를 순차 액티브 상태로 한다. 그 결과, 프리챠지 종료후, 모든 데이터선(30i)은, 최대 구동 전압(VDD)과도 최소 구동 전압(VSS)과도 분리되고, 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 전압(Vi)을 기록 가능하게 된다. 프리챠지 기간에 이어지는 최초의 기록 기간에 있어서, 제어 회로(40)는, 스위치 제어 신호(S1)를 액티브로 하는 한편, 스위치 제어 신호(S2, S3)를 인액티브 상태로 유지한다. 그 결과, 선택 회로(20)의 스위치(201)와 분배 회로(24)의 스위치(241)가 폐쇄되고, 스위치(202, 203)와 스위치(242, 243)는 개방 상태로 유지된다. 따라서, 데이터선(301)에 대응하는 디지털 데이터를 D/A 변환기(16)가 변환하여 얻어지는 아날로그 전압(V1)이 아날로그 버퍼(22A)에 입력되고, 그 아날로그 버퍼(22A)의 출력이, 스위치(241)를 통해 데이터선(301)에 접속되어, 데이터선(301)에 출력 계조 전압(V1)이 기록된다.
상술한 예에서는, 데이터선(301)은 최대 구동 전압(VDD)으로 프리챠지되어 있고, 데이터선(301)에 대응하는 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 전압(V1)이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm) 이상이기 때문에, 아날로그 버퍼(22A)는, 최대 구동 전압(VDD)으로 프리챠지되어 있는 데이터선(301)으로부터 전하를 뽑아내어, 데이터선(301)을 아날로그 출력 계조 전압(V1)에 기록한다.
2번째의 기록 기간에 있어서, 제어 회로(40)는, 스위치 제어 신호(S1)를 인액티브로 하고, 스위치 제어 신호(S2)를 액티브로 하는 한편, 스위치 제어 신호(S3)를 인액티브 상태로 유지한다. 그 결과, 스위치(201)와 스위치(241)가 개방하고, 스위치(202)와 스위치(242)가 폐쇄되고, 스위치(203)와 스위치(243)는 개방 상태로 유지된다. 따라서, 데이터선(302)에 대응하는 디지털 데이터를 D/A 변환기(16)가 변환하여 얻어지는 아날로그 전압(V2)이 아날로그 버퍼(22A)에 입력되고, 그 아날로그 버퍼(22A)의 출력이, 스위치(242)를 통해 데이터선(302)에 접속되어, 데이터선(302)에 출력 계조 전압(V2)이 기록된다.
상술한 예에서는, 데이터선(302)은 최소 구동 전압(VSS)으로 프리챠지되어 있고, 데이터선(302)에 대응하는 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 전압(V2)이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm) 미만이기 때문에, 아날로그 버퍼(22A)는, 최소 구동 전압(VSS)으로 프리챠지되어 있는 데이터선(302)에 전하를 공급하여, 데이터선(302)을 아날로그 출력 계조 전압(V2)에 기록한다.
3번째의 기록 기간에 있어서, 제어 회로(40)는, 스위치 제어 신호(S1)를 인액티브 상태로 유지하고, 스위치 제어 신호(S2)를 인액티브로 하고, 스위치 제어 신호(S3)를 액티브로 한다. 그 결과, 스위치(201)와 스위치(241)는 개방 상태로 유지되고, 스위치(202)와 스위치(242)가 개방되고, 스위치(203)와 스위치(243)가폐쇄된다. 따라서, 데이터선(303)에 대응하는 디지털 데이터를 D/A 변환기(16)가 변환하여 얻어지는 아날로그 전압(V3)이 아날로그 버퍼(22A)에 입력되고, 그 아날로그 버퍼(22A)의 출력이, 스위치(243)를 통해 데이터선(303)에 접속되어, 데이터선(303)에 출력 계조 전압(V3)이 기록된다.
상술한 예에서는, 데이터선(303)은 최소 구동 전압(VSS)으로 프리챠지되어 있고, 데이터선(303)에 대응하는 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 출력 계조 전압(V3)이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm) 미만이기 때문에, 아날로그 버퍼(22A)는, 최소 구동 전압(VSS)으로 프리챠지되어 있는 데이터선(303)에 전하를 공급하여, 데이터선(303)을 아날로그 출력 계조 전압(V3)에 기록한다.
도 2에 도시하는 바와 같이, 다음의 1주사선 선택 기간, 행 선택 드라이버(도시하지 않음)에 의해, N 번째의 게이트 신호가 인액티브되고, ｛N+1｝번째의 게이트 신호가 액티브되고, ｛N+1｝째의 행 선택선(36)이 선택적으로 구동된다. 이 경우의 1주사선 선택 기간에도, 제어 회로(40)에 의해, 프리챠지 신호(SO) 및 스위치 제어 신호(S1, S2, S3)가 동일하게 제어된다.
이상 설명한 동작 예는, 극성 신호(POL)가 「1」(하이 레벨)로, 공통 반전 구동이 비반전 상태인 경우이다. 다음에 극성 신호(POL)가 「0」(로우 레벨)으로, 공통 반전 구동이 반전 상태인 경우에 관해서 설명한다. 이 때 공통 전압(Vcom')은, 최대 구동 전압(VDD)이고, 계조 전압 발생 회로(18)는 계조 전압 전체를 반전시켜, 디지털 데이터의 최소치가 최대 구동 전압(VDD)에 대응하고, 디지털 데이터의 최대치가 최소 구동 전압(VSS)에 대응하도록 계조 전압을 D/A 변환기(16)에 출력한다. 따라서, 도 2에 도시하는 바와 같이, 디지털 데이터의 최상위 비트가 「1」인 경우, 예를 들면 D01=1인 경우, 아날로그 전압(V1')은, 중간 전압(Vm') 미만의 낮은 전압이 되고, 디지털 데이터의 최상위 비트가 「0」인 경우, 예를 들면 D02=0이나 D03=0인 경우, 아날로그 전압(V2' 및 V3')은, 중간 전압(Vm') 이상의 높은 전압이 된다. 그리고, 이와 같이 데이터선(301)에 대응하는 디지털 데이터의 최상위 비트 신호(D01)가 「1」이었을 때는, 그의 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 전압(V1')이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm') 미만이 되기 때문에, 프리챠지 회로(26)의 스위치(261)는 최소 구동 전압(VSS)에 접속되고, 데이터선(301)은 최소 구동 전압(VSS)으로 프리챠지된다. 또한, 데이터선(302)에 대응하는 디지털 데이터의 최상위 비트 신호(D02)가 「0」이었을 때에는, 그 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 전압(V2')이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm') 이상이 되기 때문에, 프리챠지 회로(26)의 스위치(262)는 최대 구동 전압(VDD)에 접속되고, 데이터선(302)은 최대 구동 전압(VDD)으로 프리챠지된다. 더욱이, 데이터선(303)에 대응하는 디지털 데이터의 최상위 비트 신호(D03)가 「0」이었을 때에는, 프리챠지 회로(26)의 스위치(263)는 최대 구동 전압(VDD)에 접속되고, 데이터선(303)은 최대 구동 전압(VDD)으로 프리챠지된다. 이상을 제외하고, 극성 신호(POL)가 「0」(로우 레벨)으로, 공통 반전 구동이 반전 상태인 경우의 동작은, 극성 신호(POL)가 「1」(하이 레벨)로, 공통 반전 구동이 비반전 상태인 경우의 동작과 동일이기 때문에, 설명을 생략한다.
아날로그 버퍼는, 동작을 유지하기 위한 정상적인 아이들링 전류(정소비 전류)를 통상적으로 필요로 하지만, 아날로그 버퍼의 수를 삭감함으로써, 삭감한 아날로그 버퍼의 정소비 전류분 만큼 소비 전력을 삭감할 수 있다. 예를 들면, 1수평선이 240 화소로 이루어지는 경우, 데이터선은 240개가 되고, 각 데이터선마다 1개의 아날로그 버퍼를 설치하는 경우에는, 240의 아날로그 버퍼가 필요하게 되지만, 상기한 실시예와 같이, 3개의 데이터선마다 1개의 아날로그 버퍼를 공통적으로 설치하는 경우에는, 80의 아날로그 버퍼로 충분하다.
도 1에 도시한 실시예를, 3개 이외의 복수개의 데이터선마다 1개의 아날로그 버퍼를 공통적으로 설치하도록 변경할 수 있음은, 당업자에게는 분명할 것이다. 그리고, 그와 같은 변경은, 당업자이면, 상기한 실시예의 설명으로부터 용이하게 실현할 수 있을 것이다. 예를 들면, 2개의 데이터선마다 1개의 아날로그 버퍼를 설치하면, 데이터선은 240개인 경우에는, 120의 아날로그 버퍼로 충분하다. 4개의 데이터선마다 1개의 아날로그 버퍼를 설치하면, 데이터선은 240개인 경우에는, 60의 아날로그 버퍼로 충분하다.
이와 같이, 복수개의 데이터선마다 1개의 아날로그 버퍼를 공통적으로 설치함으로써, 아날로그 버퍼 전체의 정소비 전류분을 대폭적으로 삭감할 수 있어, 결과적으로, 데이터선 구동 회로의 소비 전력을 대폭으로 삭감할 수 있음이 이해될 것이다． 아날로그 버퍼의 삭감과 더불어, 소요 면적도 삭감할 수 있다.
또한, 상기한 실시예에서는, 각 주사선 선택 기간의 최초의 프리챠지 기간에, 모든 데이터선을 일제히 프리챠지한다. 한편, 각 주사선 선택 기간의 프리챠지 기간에 이어지는 3개의 연속하는 기록 기간에서, 3개의 데이터선에 1개의 아날로그 버퍼로부터 순차 아날로그 계조 전압이 시분할 출력된다. 이와 같이 함으로써, 각 기록 기간의 직전으로 프리챠지하도록 주사선 선택 기간을 배당하는 경우에 비해, 1주사선 선택 기간내에 차지하는 프리챠지 기간의 비율을 적게 할 수 있어, 결과적으로, 1주사선 선택 기간내의 각 기록 기간의 길이를 충분히 확보할 수 있다. 더욱이, 필요하면, 각 기록 기간의 길이 뿐만 아니라, 프리챠지 기간의 길이도 길게 할 수 있다.
더욱이, 각 주사선 선택 기간의 프리챠지 기간에 있어서, 프리챠지 회로가, 모든 데이터선을 일제히, 각 데이터선을 최대 구동 전압(VDD) 또는 최소 구동 전압(VSS)에 택일적으로 프리챠지한다. 그 프리챠지 전압은, 해당 데이터선에 기록해야만 하는 출력 계조 전압을 나타내는 디지털 데이터의 최상위 비트 신호(D01내지 D0K)와, 극성 신호(POL)에 의해, 각 데이터선마다 결정된다. 프리챠지 기간에 이어지는 3개의 연속하는 기록 기간에 있어서, 3개의 데이터선에 1개의 아날로그 버퍼로부터 순차 아날로그 계조 전압이 시분할 출력된다. 따라서, 아날로그 버퍼가 데이터선에 전하를 공급하여 전압을 끌어올리는 폭 및 아날로그 버퍼가 데이터선으로부터 전하를 뽑아내어 전압을 떨어뜨리는 폭은, 최대 구동 전압(VDD)과 최소 구동 전압(VSS)과의 전압차의 절반 이하로 할 수 있기 때문에, 데이터선에의 아날로그 계조 전압의 기록 시간을 단축할 수 있다.
더욱이, 상기한 실시예에서는, 프리챠지 기간을 각 주사선 선택 기간내에 설치함으로써, 모든 데이터선 뿐만 아니라 선택 주사선에 접속되는 각 화소 용량도 택일적으로 프리챠지한다. 이것은, 예를 들면 프리챠지 기간에 데이터선을 최대 구동 전압(VDD)으로 프리챠지를 하여, 기록 기간에 아날로그 버퍼에 의해 데이터선으로부터 전하를 뽑아내어 전압을 떨어뜨림으로써 계조 전압을 계조 전압을 화소 용량에 기록하는 경우, 전류 흡입 능력이 높고 전류 토출 능력이 낮은 아날로그 버퍼에서는, 화소 용량도 계조 전압 부근까지 프리챠지되어 있지 않으면 계조 전압을 화소 용량에 정확히 기록할 수 없기 때문이다. 따라서, 프리챠지 기간을 각 주사선 선택 기간내에 설치하여, 데이터선 뿐만 아니라 선택 주사선에 접속되는 각 화소 용량도 택일적으로 프리챠지함으로써, 전류 흡입 능력과 전류 토출 능력에 차가 있는 아날로그 버퍼를 사용하는 경우라도, 기록 기간에서의 아날로그 계조 전압의 각 화소 용량에의 기록을 고정밀도로 또한 빠르게 행할 수 있다.
여기서, 도 1에 도시하는 실시예에서는, 인접하는 데이터선에 대하여 순차 아날로그 계조 전압이 시분할 출력되기 때문에, 통상의 멀티플렉스 방식보다 배선면적을 적게 할 수 있다. 더욱이, 1주사선분의 모든 디지털 데이터를 데이터 래치에 기록하고 있기 때문에, 데이터의 열 전환도 불필요하다.
또한, 각 데이터선에 실제로 기록해야만 하는 아날로그 출력 계조 전압에 따라서, 각 데이터선을 최대 구동 전압(VDD) 또는 최소 구동 전압(VSS)에 택일적으로 프리챠지하기 때문에, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm) 이상의 아날로그 출력 계조 전압을 데이터선에 실제로 기록할 때는, 최대 구동 전압(VDD)으로 프리챠지된 데이터선으로부터 전하를 뽑아내는 결과가 된다.따라서, 전류 흡입 능력이 높은 구동 회로를 아날로그 버퍼로서 사용하면, 최대 구동 전압(VDD)으로부터 아날로그 출력 계조 전압으로 신속히 떨어뜨릴 수 있다. 한편, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm) 미만의 아날로그 출력 계조 전압을 데이터선에 실제로 기록할 때는, 최소 구동 전압(VSS)으로 프리챠지된 데이터선에 전하를 공급하는 결과가 된다. 따라서, 전류 토출 능력이 높은 구동 회로를 아날로그 버퍼로서 사용하면, 최소 구동 전압(VSS)으로부터 아날로그 출력 계조 전압으로 신속하게 끌어올릴 수 있다.
따라서, 아날로그 버퍼로서, 전류 흡입 능력이 높은 구동 회로와 전류 토출 능력이 높은 구동 회로를 병렬로 설치하여, 택일적으로 사용함으로써, 각 데이터선에 아날로그 출력 계조 전압을 더욱 신속히 기록할 수 있다.
여기서, 그 전류 흡입 능력이 높은 구동 회로와 전류 토출 능력이 높은 구동 회로를 병렬로 설치하는 아날로그 버퍼로서, 본건 발명자가 특원평11-145768호에서제안한 구동 회로를 사용하면, 아날로그 버퍼 자체의 정소비 전류를 삭감할 수 있다.
도 3은, 특원평11-145768호에 개시되어 있는 구동 회로에 의해 구성된 아날로그 버퍼와 프리챠지 회로의 회로도이다. 도 3은, 도 1에 도시하는 아날로그 버퍼(22A)와 스위치(261, 262, 263)에 상당하는 부분을 도시한다. 도시의 회로는, 전류 토출 능력이 높은 구동 회로(100)와 전류 흡입 능력이 높은 구동 회로(200)로 구성된다.
프리챠지 회로(26)에 있어서 각 스위치(26i)는, 데이터선(30i)에 접속되는출력 단자(T2)를 프리챠지하기 위해서, 출력 단자(T2)와 저전원 전압(VSS)(최소 구동 전압(VSS))과의 사이에 접속되어 있는 스위치(112)와, 출력 단자(T2)와 고전원 전압(VDD)(최대 구동 전압(VDD))과의 사이에 접속되어 있는 스위치(212)로 구성되어 있다. 그리고, 스위치(112)가, 구동 회로(100)와 쌍을 이루어 동작하고, 스위치(212)가, 구동 회로(200)와 쌍을 이루어 동작한다.
구동 회로(100)에 있어서, NMOS 트랜지스터(101, 102)의 공통 게이트를 프리챠지하기 위해서, VDD와 트랜지스터(101, 102)의 공통 게이트와의 사이에 스위치(111)가 접속되어 있다. 트랜지스터(101)의 드레인은, 정전류원(103)을 통해 VDD에 접속되고, 더욱이, 자신의 게이트에도 접속되어 있다. 또한, 선택 회로(20)의 대응하는 출력 단자에 접속되는 입력 단자(T1)와 트랜지스터(101)의 소스와의 사이에는, 트랜지스터(101)의 드레인·소스간 전류를 차단할 수 있는 스위치(121)가 접속되어 있다. 입력 단자(T1)와 입력 단자(VSS)의 사이에는, 정전류원 (104)과 스위치(122)가 직렬로 접속되어 있다. 트랜지스터(102)의 소스는, 아날로그 버퍼(22A)의 출력 단자(T3)에 접속되고, VDD와 트랜지스터(102)의 드레인과의 사이에는, 트랜지스터(102)의 드레인·소스간 전류를 차단할 수 있는 스위치(123)가 접속되고, 출력 단자(T3)와 출력 단자(VSS)와의 사이에는, 정전류원(105)과 스위치(124)가 직렬 접속되어 있다. 또한, 정전류원(103 및 104)에 의해 동일하게 제어되는 전류를 I(11), 정전류원(105)에 의해 제어되는 전류를 I(13)로 한다.
구동 회로(200)에 있어서, PMOS 트랜지스터(251, 252)의 공통 게이트를 프리챠지하기 위해서, VSS와 트랜지스터(251, 252)의 공통 게이트와의 사이에스위치(211)가 접속되어 있다. 트랜지스터(251)의 드레인은, 정전류원(253)을 통해 VSS에 접속되고, 또한, 자신의 게이트에도 접속되어 있다. 또한 트랜지스터(251)의 소스와 입력 단자(T1)와의 사이에는, 트랜지스터(251)의 드레인·소스간 전류를 차단할 수 있는 스위치(221)가 접속되어 있다. 입력 단자(T1)와 단자(VDD)와의 사이에는, 정전류원(254)과 스위치(222)가 직렬로 접속되어 있다. 트랜지스터(252)의 소스는, 아날로그 버퍼(22A)의 출력 단자(T3)에 접속되고, VSS와 트랜지스터(252)의 드레인과의 사이에는, 트랜지스터(252)의 드레인·소스간 전류를 차단할 수 있는 스위치(223)가 접속되고, 출력 단자(T3)와 VDD와의 사이에는, 정전류원(255)과 스위치(224)가 직렬 접속되어 있다. 또한, 정전류원(253 및 254)에 의해 동일하게 제어되는 전류를 I(21), 정전류원(255)에 의해 제어되는 전류를 I(23)로 한다.
도 3의 회로에서, 스위치(112, 212) 및 구동 회로(100, 200)의 동작, 비동작은, 디지털 데이터의 최상위 비트 신호(D0i)와, 극성 신호(POL)와, 제어 회로(40)로부터 공급되는 프리챠지 신호(SO) 및 스위치 제어 신호(SO1, SO2, SO3, S1, S2, S3)에 의해 제어된다.
상술한 바와 같이, 스위치(26i)는, 그의 동작 기간이, 프리챠지 신호(SO)에 의해 제어되고, 스위치(112, 212) 중 어느 것을 폐쇄할 것인가는, 극성 신호(POL)와 최상위 비트 신호(D0i)에 의해 제어된다. 그 때문에, 극성 신호(POL)와 최상위 비트 신호(D0i)는, 배타적 OR 회로에 공급되고, 그 배타적 OR 회로의 출력에 의해, 스위치(112, 212)중 어느 쪽이 폐쇄될 것인가가 제어된다. 예를 들면, 극성신호(POL)와 최상위 비트 신호(D01)가, 2입력 배타적 OR 회로(501)에 공급되고, 그 배타적 OR 회로(501)의 출력에 의해, 스위치(261)의 스위치(112, 212) 중 어느 쪽이 폐쇄될 것인가가 제어된다. 극성 신호(POL)와 최상위 비트 신호(D02)가, 배타적 OR 회로(502)에 공급되고, 그 배타적 OR 회로(502)의 출력에 의해, 스위치(262)의 스위치(112, 212)중 어느 쪽이 폐쇄될 것인가가 제어된다. 극성 신호(POL)와 최상위 비트 신호(D03)가, 배타적 OR 회로(503)에 공급되고, 그 배타적 OR 회로(503)의 출력에 의해, 스위치(263)의 스위치(112, 212)중 어느 쪽이 폐쇄될 것인가가 제어된다.
한편, 아날로그 버퍼(22A)에서도, 구동 회로(100)와 구동 회로(200) 중 어느 쪽이 동작할 것인가는, 극성 신호(POL)와 최상위 비트 신호(D0i)에 의해 제어된다. 그러나, 아날로그 버퍼(22A)는, 시분할 구동되기 때문에, 최상위 비트 신호(D01)는, 스위치 제어 신호(S1)에 의해 온 오프 제어되는 스위치(401)를 통해, 2입력 배타적 OR 회로(400)의 한쪽의 입력에 공급되고, 최상위 비트 신호(D02)는, 스위치 제어 신호(S2)에 의해 온 오프 제어되는 스위치(402)를 통해, 2입력 배타적 OR 회로(400)의 한쪽의 입력에 공급되고, 최상위 비트 신호(D03)는, 스위치 제어 신호(S3)에 의해 온 오프 제어되는 스위치(403)를 통해, 2입력 배타적 OR 회로(400)의 한쪽의 입력에 공급된다. 그리고, 2입력 배타적 OR 회로(400)의 다른쪽의 입력에는, 극성 신호(POL)가 공급되고, 그의 2입력 배타적 OR 회로(400)의 출력에 의해, 구동 회로(100)와 구동 회로(200)중 어느 쪽이 동작할 것인가가 제어된다.
이와 같이, 고전압측의 계조 전압이 Vin으로서 입력되면, 그 출력 기간 동안, 구동 회로(200)가 동작 상태에 놓이는 한편, 구동 회로(100)내의 모든 스위치가 OFF 상태로 유지되어 구동 회로(100)는 비동작 상태로 유지된다. 또한, 저전압측의 계조 전압이 Vin으로서 입력되면, 그 출력 기간 동안, 구동 회로(100)가 동작 상태에 놓이는 한편, 구동 회로(200)내의 모든 스위치가 OFF 상태로 유지되어 구동 회로(200)는 비동작 상태로 유지된다.
그와 같이 하여 구동 회로(100)와 구동 회로(200) 중 어느 한쪽이 동작 상태에 놓여지지만, 동작 상태에 놓여진 구동 회로(100)와 구동 회로(200)내의 스위치는, 스위치 제어 신호(SO1, SO2, SO3)에 의해 제어된다. 스위치(111, 211)는, 스위치 제어 신호(SO1)에 의해 제어되고, 스위치(121, 122, 221, 222)는, 스위치 제어 신호(SO2)에 의해 제어되고, 스위치(123, 124, 223, 224)는, 스위치 제어 신호(SO3)에 의해 제어된다.
도 4는, 도 3의 회로의 동작을 도해하는 타이밍도이다. 도 4에 있어서, 1주사선 선택 기간은, 프리챠지 기간(P)(시각 t0-t1), 제 1 기록 기간(시각 t1-t4), 제 2 기록 기간(시각 t4-t7), 제 3 기록 기간(시각 t7-t0)으로 나누어진다.
극성 신호(POL)는 1주사선 선택 기간마다 반전하지만, 각 1주사선 선택 기간동안은 변화하지 않는다. 그래서, 도 4의 최초의 주사선 선택 기간에서, 극성 신호(POL)가 비반전을 나타내고 있는 것으로 가정한다. 프리챠지 기간에서, 프리챠지 신호(SO)가 액티브로 되어, 모든 스위치 제어 신호(SO1, SO2, SO3, S1, S2, S3)는 인액티브로 유지된다. 따라서, 프리챠지 기간 중, 구동 회로(100, 2O0)내의 모든 스위치는 오프 상태로 유지된다.
여기서, 상술한 바와 같이, 데이터선(301)에 대응하는 디지털 데이터의 최상위 비트 신호(D01)가 「1」이고, 데이터선(302)에 대응하는 디지털 데이터의 최상위 비트 신호(D02)가 「0」이고, 데이터선(303)에 대응하는 디지털 데이터의 최상위 비트 신호(D03)가 「0」이라고 가정한다. 그 결과, 스위치(261)에 있어서는, 최상위 비트 신호(D01)가 「1」일때, 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 전압이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm) 이상이 되기 때문에, 데이터선(301)을 최대 구동 전압(VDD)으로 프리챠지하기 위해서, 스위치(212)를 온으로 하고, 스위치(112)를 오프로 한다. 스위치(262)에 있어서는, 최상위 비트 신호(D02)가 「0」일 때, 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 전압이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm) 미만이 되기 때문에, 데이터선(302)을 최소 구동 전압(VSS)으로 프리챠지하기위해서, 스위치(112)를 온으로 하고, 스위치(212)를 오프로 한다. 마찬가지로, 스위치(263)에 있어서는, 최상위 비트 신호(D03)가 「0」일 때, 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 전압이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm) 미만이 되기 때문에, 데이터선(303)을 최소 구동 전압(VSS)으로 프리챠지하기 위해서, 스위치(112)를 온으로 하고, 스위치(212)를 오프로 한다.
프리챠지 기간에 이어지는 3개의 기록 기간(시각 t1-t0) 동안, 프리챠지 신호(SO)가 인액티브로 유지되고, 스위치 제어 신호는 아래와 같이 액티브 또는 인액티브로 된다. 따라서, 3개의 기록 기간(시각 t1-t0) 동안, 프리챠지 회로는, 비동작 상태에 놓여지고, 스위치(112, 212)는 오프 상태로 유지된다.
제 1 기록 기간(시각 tl-t4) 동안, 도 2에 도시하는 바와 같이, 스위치 제어 신호(S1)는 액티브로 되고, 스위치 제어 신호(S2 및 S3)는, 인액티브로 유지된다. 그 결과, 스위치(201, 241)가 폐쇄되고, 또한, 스위치(401)가 폐쇄되고, 데이터선(301)에 대응하는 디지털 데이터의 최상위 비트 신호(D01)가, 구동 회로(100, 200) 중 어느 한쪽을 선택적으로 동작 상태에 놓기 위한 선택 신호로서 배타적 OR 회로(400)에 공급된다. 상술한 예에서는, 데이터선(301)에 대응하는 디지털 데이터의 최상위 비트 신호(D01)가 「1」이기 때문에, 구동 회로(200)가 선택되고, 시각(t1-t4) 동안, 스위치(211, 221, 222, 223, 224)는 도 4에 도시하는 바와 같이 제어되고, 한편, 스위치(111, 112, 121, 122, 123, 124)는 모두 오프로 유지된다.
시각(t1)에서, 스위치 제어 신호(SO1)에 의해 스위치(211)가 폐쇄되고, 트랜지스터(251, 252)의 공통 게이트 전압(V20)은 전압(VSS)으로 프리챠지된다. 시각(t2)에서, 스위치 제어 신호(SO1)에 의해 스위치(211)가 개방되고, 전압(V20)의 프리챠지는 완료한다. 시각(t2) 이후, 스위치 제어 신호(SO2)에 의해 스위치(221, 222)가 폐쇄되고, 전압(V20)은, 입력 전압(Vin)으로부터 트랜지스터(251)의 게이트·소스간 전압 Vgs251(I21)만큼 어긋난 전압으로 변화하고, V20=Vin+Vgs251(I21)로 안정된다. 여기서, Vgs251(I11)은 드레인 전류가 I21일 때의 게이트·소스간 전압을 나타낸다.
시각(t3) 이후, 스위치 제어 신호(SO3)에 의해 스위치(223, 224)가 폐쇄된다. 그 결과, 스위치(241)를 통해 트랜지스터(252)의 소스에 접속되어 있는, 프리챠지 기간(시각 t0-t1) 동안에 전압(VDD)으로 프리챠지된 데이터선(301)의 출력 전압 (Vout)은, 전압(V20)으로부터 트랜지스터(252)의 게이트·소스간 전압 Vgs252(I23)만큼 어긋난 전압으로 변화하고, Vout=V20-Vgs252(I23)로 안정된다. 여기서, Vgs252(I23)는 드레인 전류가 I23일 때의 게이트·소스간 전압을 나타낸다.
따라서, Vgs251(I21)와 Vgs252(I23)는 음의 값으로, 모두 같아지도록 전류(I21, I23)를 제어하면, 상기 식 2에 의해, 출력 전압(Vout)은 입력 전압(Vin)과 같게 된다. 또한, 이 때 출력 전압 범위는, VSS-Vgs252(I23)≤(Vout)≤VDD가 된다.
제 1 기록 기간이 종료하는 시각(t4), 스위치 제어 신호(SO2 및 SO3)에 의해 스위치(221, 222, 223, 224)는 개방된다.
제 2 기록 기간(시각(t4-t7) 동안, 도 2에 도시하는 바와 같이, 스위치 제어 신호(S2)는 액티브로 되고, 스위치 제어 신호(S1 및 S3)는, 인액티브로 유지된다. 그 결과, 스위치(202, 242)가 폐쇄되고, 또한, 스위치(402)가 폐쇄되어, 데이터선(302)에 대응하는 디지털 데이터의 최상위 비트 신호(D02)가, 구동 회로(100, 20O) 중 어느 한쪽을 선택적으로 동작 상태에 놓기 위한 선택 신호로서 배타적 OR 회로(400)에 공급된다. 상술한 예에서는, 데이터선(302)에 대응하는 디지털 데이터의 최상위 비트 신호(D02)가 「0」이기 때문에, 구동 회로(100)가 선택되고, 시각(t4-t7) 동안, 스위치(111, 112, 121, 122, 123, 124)는 도 4에 도시하는 바와 같이 제어되며, 한편, 스위치(211, 221, 222, 223, 224)는 모두 오프로 유지된다.
시각(t4)에서, 스위치 제어 신호(SO1)에 의해 스위치(111)가 폐쇄되고, 트랜지스터(101, 102)의 공통 게이트 전압(V10)은 전압(VDD)으로 프리챠지된다. 시각(t5)에서, 스위치 제어 신호(SO1)에 의해 스위치(111)가 개방되고, 전압(V10)의 프리챠지는 완료한다. 시각(t5) 이후, 스위치 제어 신호(SO2)에 의해 스위치(121, 122)가 폐쇄되고, 전압(V10)은 입력 전압(Vin)으로부터 트랜지스터(101)의 게이트·소스간 전압 Vgs101(I11)만큼 어긋난 전압으로 변화하고, V10=Vin+Vgs101(I11)로 안정된다. 여기서, Vgs101(I11)은 드레인 전류가 I11일 때의 게이트·소스간 전압을 나타낸다.
시각(t6) 이후, 스위치 제어 신호(SO3)에 의해 스위치(123, 124)가 폐쇄되고, 스위치(242)를 통해 트랜지스터(102)의 소스에 접속되어 있는, 프리챠지 기간(시각 tO-t1) 동안에 전압(VSS)으로 프리챠지된 데이터선(302)은, 전압(V10)으로부터 트랜지스터(102)의 게이트·소스간 전압 Vgs102(I13)만큼 어긋난 전압으로 변화하고, Vout=V1O-Vgs102(I13)로 안정된다. 여기서, Vgs102(I13)는 드레인 전류가 I13일 때의 게이트·소스간 전압을 나타낸다.
따라서, Vgs101(I11)과 Vgs102(I13)는 양의 값으로, 모두 같아지도록 전류(I11, I13)를 제어하면, 상기 식 2에 의해, 출력 전압(Vout)은 입력 전압(Vin)과 같게 된다. 또한, 이 때 출력 전압 범위는, VSS≤Vout≤VDD-Vgs102(I13)가 된다.
제 2 기록 기간이 종료하는 시각(t7), 스위치 제어 신호(SO2 및 SO3)에 의해 스위치(121, 122, 123, 124)는 개방된다.
제 3 기록 기간(시각 t7-tO) 동안, 도 2에 도시하는 바와 같이, 스위치 제어 신호(S3)는 액티브로 되고, 스위치 제어 신호(S1 및 S2)는, 인액티브로 유지된다. 그 결과, 스위치(203, 243)가 폐쇄되고, 또한, 스위치(403)가 폐쇄되어, 데이터선(303)에 대응하는 디지털 데이터의 최상위 비트 신호(D03)가, 구동 회로(100, 2O0) 중 어느 한쪽을 선택적으로 동작 상태로 놓기 위한 선택 신호로서 배타적 OR 회로(400)에 공급된다. 상술한 예에서는, 데이터선(303)에 대응하는 디지털 데이터의 최상위 비트 신호(D03)가 「0」이기 때문에, 구동 회로(100)가 선택되고, 시각(t7-t10) 동안 스위치(111, 112, 121, 122, 123, 124)는 도 4에 도시하는 바와 같이 제어되며, 한편, 스위치(211, 221, 222, 223, 224)는 모두 오프로 유지된다.
시각(t7)에서, 스위치 제어 신호(SO1)에 의해 스위치(111)가 폐쇄되고, 트랜지스터(101, 102)의 공통 게이트 전압(V10)은 전압(VDD)으로 프리챠지된다. 시각(t8)에서, 스위치 제어 신호(SO1)에 의해 스위치가 개방되고, 전압(V10)의 프리챠지는 완료한다. 시각(t8) 이후, 스위치 제어 신호(SO2)에 의해 스위치(121, 122)가 폐쇄되고, 전압(V10)은 입력 전압(Vin)으로부터 트랜지스터(101)의 게이트·소스간 전압 Vgs101(I11)만큼 어긋난 전압으로 변화하고, V10= Vin+Vgs101(I11)로 안정된다.
시각(t9) 이후, 스위치 제어 신호(SO3)에 의해 스위치(123, 124)가 폐쇄되고, 스위치(243)를 통해 트랜지스터(102)의 소스에 접속되어 있는, 프리챠지 기간(시각 tO-t1) 동안에 전압(VSS)으로 프리챠지된 데이터선(303)은, 전압(V10)으로부터 트랜지스터(102)의 게이트·소스간 전압 Vgs102(I13)만큼 어긋난 전압으로 변화하고, Vout=V10-Vgs102(I13)로 안정된다. 상술한 바와 같이, Vgs101(I11)과 Vgs1O 2(I13)는 양의 값으로, 모두 같아지도록 전류(I11, I13)가 제어되면, 출력 전압 (Vout)은 입력 전압(Vin)과 같게 된다.
제 3 기록 기간이 종료하는 시각(t10)에서, 스위치 제어 신호(SO2 및 SO3)에 의해 스위치(121, 122, 123, 124)는 개방된다. 시각(t10) 이후, 다음의 1주사선 선택 기간이 시작되어, 상술한 동작과 같이 동작이 행하여지고, 그 최초는, 프리챠지 기간(t0 내지 t11)이다.
이와 같이, 저전압측의 계조 전압이 ｛VDD-Vgs102(I13)｝보다 낮은 전압 레벨로, 고전압측의 계조 전압이 ｛VSS-Vgs252(I23)}보다 높은 전압인 경우에는, 출력 전압 범위를 전원 전압 범위로 할 수 있다.
상기한 구동 회로(1OO, 200)의 각각은, 트랜지스터의 소스 폴로워와 동작을 이용한 구성이고, 트랜지스터의 게이트 전압(V10, V20)의 프리챠지 회로를 조합함으로써, 구동 회로(100, 2O0) 각각의 아이들링 전류를 낮게 억제하여도, 고속 동작이 가능하게 된다. 즉, 저소비 전력으로 고속 동작이 가능하게 된다. 따라서, 아날로그 버퍼군(22)의 각 아날로그 버퍼를, 구동 회로(100, 200)와의 조합으로 구성하면, 더욱 저소비 전력의 데이터선 구동 회로를 실현할 수 있다.
또한, 도 3에 도시하는 아날로그 버퍼에 있어서, 정전류원(253, 254 및 103, 104)의 전류 용량이 큰 경우에는, 스위치(211, 111)를 생략할 수도 있다.
도 5는, 도 1의 실시예의 변형예이다. 도 1에 도시하는 구성 요소와 동일의 구성 요소에는 동일의 참조 번호를 붙여, 설명을 생략한다.
도 5의 변형예에서는, 도 1의 시프트 레지스터(10) 및 데이터 레지스터(12)대신에, 프레임 메모리(50)가 설치되어 있다. 표시에 대응한 디지털 데이터가 프레임 메모리(18)에 공급되어, 어드레스로 지정되는 로케이션에 디지털 데이터가 기억된다. 또한, 어드레스로 지정되는 로케이션으로부터 디지털 데이터를 판독하여, 각 주사 라인에 대응한 디지털 데이터가 프레임 메모리(50)로부터 데이터 래치(14)에 순차 출력되어, 유지된다. 이외에, 도 5의 변형예는, 도 1의 실시예와 다르지 않다. 따라서, 더 이상의 설명은, 생략한다. 또한, 도 5의 변형예에 있어서도, 아날로그 버퍼군(22)의 각 아날로그 버퍼를, 도 3에 도시하는 구동 회로(100, 200)와의 조합으로 구성하면, 더욱 저소비 전력의 데이터선 구동 회로를 실현할 수 있다.
도 6은, 도 1의 실시예의 또다른 변형예이다. 도 1에 도시하는 구성 요소와 동일의 구성 요소에는 동일의 참조 번호를 붙이고, 설명을 생략한다. 또한, 설명의 간략화를 위해, 데이터선(301)으로부터 데이터선(803)에 관련하는 부분을 중심으로 설명한다. 데이터선(304) 이후의 부분은, 당업자에게는, 데이터선(301)으로부터 데이터선(303)에 관련하는 부분의 설명으로부터 이해될 것이다.
도 6의 변형예는, 데이터 래치(14)의 출력을, 스위치 제어 신호(S1 내지 S3)에 의해 시분할로 순차, D/A 변환기 및 아날로그 버퍼에 공급하여, 3 데이터선을 시분할 구동하는 것을 특징으로 하는 것이다. 이로써, D/A 변환기의 회로 규모를 작게 할 수 있다.
데이터 래치(14)로부터 출력되는 각 데이터선에 대응하는 디지털 데이터의 최상위 비트 신호(D0i)에 의해, 분배 회로(26)의 각 스위치(26i)가 제어되는 것은, 도 1의 실시예와 다르지 않다. 그러나, 선택 회로(20)가, 데이터 래치(14)와 D/A 변환기(16A)와의 사이에 놓여지고, 선택 회로(20)의 각 스위치(20i)는, 각 데이터선에 대응하는 디지털 데이터(각 화소의 디지털 데이터가 6 비트로 이루어지는 경우, D0i 내지 D5i)를 D/A 변환기(16A)에 공급한다. 상술한 바와 같이 데이터 래치(14)로부터 디지털 데이터가 병렬로 출력되기 때문에, 디지털 데이터가 6 비트로 이루어지는 경우에는, 선택 회로(20)의 각 스위치(20i)는, 병렬인 6개의 스위치로 구성되어 있지만, 도면의 간략화를 위해 1개의 스위치로 도시하고 있다.
예를 들면, 데이터선(301)에 대응하는 디지털 데이터(D01 내지 D51)는 스위치(201)를 통해, 데이터선(302)에 대응하는 디지털 데이터(D02 내지 D52)는 스위치(202)를 통해, 그리고, 데이터선(303)에 대응하는 디지털 데이터(D03 내지 D 53)는 스위치(203)를 통해, D/A 변환기(16A) 내의 동일의 D/A 변환 회로(16B)에 시분할로 각각 공급된다. 따라서, D/A 변환기(16A)의 회로 규모를, 도 1의 실시예의 D/A 변환기(16)에 비해 1/3로 작게 할 수 있다. 따라서, 도 6의 변형예는, 아날로그 버퍼의 수 뿐만 아니라 D/A 변환 회로의 수도 삭감할 수 있으며, 그와 더불어, 소요 면적을, 도 1의 실시예보다도 더욱 삭감할 수 있다.
D/A 변환기(16A) 내의 그 D/A 변환 회로(16B)의 출력은, 아날로그 버퍼(22A)의 입력에 접속되어 있다. 또한, 각 데이터선의 디지털 데이터의 최상위 비트 신호(D0i)는, 데이터 래치(14)로부터 프리챠지 회로(26)에 공급된다.
다음에, 도 1의 실시예의 동작과 다른 도 6의 변형예의 동작을, 도 2의 타이밍도를 참조하여 설명한다.
1주사선(게이트선) 선택 기간에 출력하는 모든 데이터가, 데이터 레지스터(12)로부터 데이터 래치(14)에 이송되어 래치된다. 래치되어 있는 1주사선분 데이터 중의 3개의 데이터선마다 1개의 비율로 디지털 데이터는, 선택 회로(20)내의 스위치로 선택되어, D/A 변환기(16A)에 공급된다. 각 디지털 데이터는, D/A 변환기(16A)에서 아날로그 전압(Vi)(i=1 내지 K)으로 변환된다.
한편, 행 선택 드라이버(도시하지 않음)에 의해, N 번째의 게이트 신호가 액티브되고, N번째의 행 선택선(36)이 선택적으로 구동되고, N 번째의 행 선택선(36)에 게이트가 접속되어 있는 N 번째 행의 모든 스위칭 트랜지스터(34)가 온 상태로 놓여진다. 이외의 행 스위칭 트랜지스터(34)가 오프 상태로 유지된다. 도 6에 도시하는 바와 같이, 1개의 아날로그 버퍼가, 3개의 데이터선마다 1개의 비율로 설치되어 있는 경우에는, 1주사선 선택 기간은, 1개의 프리챠지 기간과 3개의 기록 기간으로 이루어진다. 그래서, 설명의 간략화를 위해, 데이터선(301)으로부터 데이터선(303)에 관련하는 부분만을 설명한다. 데이터선(304) 이후의 부분 동작은, 당업자에게는, 데이터선(301)으로부터 데이터선(303)에 관련하는 부분의 동작으로부터 이해될 것이다.
도 2에 도시하는 바와 같이, 1주사선 선택 기간의 최초는 프리챠지 기간이고, 그 프리챠지 기간에서, 제어 회로(40)는, 프리챠지 신호(SO)를 액티브로 하고, 스위치 제어 신호(S1, S2, S3)를 인액티브 상태로 유지한다. 그 결과, 프리챠지 회로(26)는, 데이터 래치(14)로부터 수신한 각 데이터선의 디지털 데이터의 최상위 비트 신호(D0i)에 따라서, 데이터선(30i)을 최대 구동 전압(VDD)과 최소 구동 전압(VSS)중 어느 하나에 접속하여, 데이터선(30i)을 프리챠지한다. 극성 신호(POL)가 비반전을 나타내고 있다고 가정하면, 예를 들면, 데이터선(301)에 대응하는 디지털 데이터의 최상위 비트 신호(D01)가 「1」이었을 때, 프리챠지 회로(26)의 스위치(261)는 데이터선(301)을 최대 구동 전압(VDD)으로 프리챠지한다. 또한, 데이터선(302)에 대응하는 디지털 데이터의 최상위 비트 신호(D02)가 「0」이었을 때, 프리챠지 회로(26)의 스위치(262)는 데이터선(302)을 최소 구동 전압(VSS)으로 프리챠지한다. 또한, 데이터선(303)에 대응하는 디지털 데이터의 최상위 비트 신호(D03)가 「0」이었을 때, 프리챠지 회로(26)의 스위치(263)는 데이터선(302)을 최소 구동 전압(VSS)으로 프리챠지한다. 이렇게하여, 프리챠지 기간에서, 모든 데이터선(301)으로부터 데이터선(30K)의 각각이, 그 데이터선에 기록해야만 하는 아날로그 전압에 가까운 최대 구동 전압(VDD) 또는 최소 구동 전압(VSS)으로 프리챠지된다.
프리챠지 기간에 이어지는 3개의 기록 기간에서, 도 2에 도시하는 바와 같이, 제어 회로(40)는, 프리챠지 신호(SO)를 인액티브 상태로 유지하는 한편, 스위치 제어 신호(S1, S2, S3)를 순차 액티브 상태로 한다. 그 결과, 프리챠지 종료후, 모든 데이터선(301)으로부터 데이터선(30K)은, 최대 구동 전압(VDD)과도 최소 구동 전압(VSS)과도 분리되고, 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 전압을 기록 가능하게 된다.
프리챠지 기간에 이어지는 최초의 기록 기간에서, 제어 회로(40)는, 스위치 제어 신호(S1)를 액티브로 하는 한편, 스위치 제어 신호(S2, S3)를 인액티브 상태로 유지한다. 그 결과, 선택 회로(20)의 스위치(201)와 분배 회로(24)의 스위치(241)가 폐쇄되고, 스위치(202, 203)와 스위치(242, 243)는 개방 상태로 유지된다. 따라서, 데이터선(301)에 대응하는 디지털 데이터(D01 내지 D51)가, 데이터 래치(14)로부터 스위치(201)를 통해 D/A 변환기(16A) 내의 대응하는 D/A 변환 회로(16B)에 공급되고, 데이터선(301)에 대응하는 디지털 데이터를 D/A 변환 회로(16B)가 변환하여 얻어지는 아날로그 전압(V1)이 아날로그 버퍼(22A)에 입력되고, 그 아날로그 버퍼(22A)의 출력이, 스위치(241)를 통해 데이터선(301)에 접속되어, 데이터선(301)에 출력 계조 전압(V1)이 기록된다.
상술한 예에서는, 데이터선(301)은 최대 구동 전압(VDD)으로 프리챠지되어 있고, 데이터선(301)에 대응하는 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 출력 계조 전압(V1)이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm) 이상이기 때문에, 아날로그 버퍼(22A)는, 최대 구동 전압(VDD)으로 프리챠지되어 있는 데이터선(301)으로부터 전하를 뽑아내어, 데이터선(301)에 아날로그 출력 계조 전압(V1)을 기록한다.
2번째의 기록 기간에서, 제어 회로(40)는, 스위치 제어 신호(S1)를 인액티브로 하고, 스위치 제어 신호(S2)를 액티브로 하는 한편, 스위치 제어 신호(S3)를 인액티브 상태로 유지한다. 그 결과, 스위치(201)와 스위치(241)가 개방되고, 스위치(202)와 스위치(242)가 폐쇄되고, 스위치(203)와 스위치(243)는 개방 상태로 유지된다. 따라서, 데이터선(302)에 대응하는 디지털 데이터(D02 내지 D52)가, 데이터 래치(14)로부터 스위치(202)를 통해 D/A 변환기(16A) 내의 대응하는 D/A 변환 회로(16B)에 공급되고, 데이터선(302)에 대응하는 디지털 데이터를 D/A 변환 회로(16B)가 변환하여 얻어지는 아날로그 전압(V2)이 아날로그 버퍼(22A)에 입력되고, 그 아날로그 버퍼(22A)의 출력이, 스위치(242)를 통해 데이터선(302)에 접속되어, 데이터선(302)에 출력 계조 전압(V2)이 기록된다.
상술한 예에서는, 데이터선(302)은 최소 구동 전압(VSS)으로 프리챠지되어 있고, 데이터선(302)에 대응하는 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 출력 계조 전압(V2)이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm) 미만이기 때문에, 아날로그 버퍼(22A)는, 최소 구동 전압(VSS)으로 프리챠지되어 있는 데이터선(302)에 전하를 공급하여, 데이터선(302)에 아날로그 출력 계조 전압(V2)을 기록한다.
3번째의 기록 기간에서, 제어 회로(40)는, 스위치 제어 신호(S1)를 인액티브 상태로 유지하여, 스위치 제어 신호(S2)를 인액티브로 하고, 스위치 제어 신호(S3)를 액티브로 한다. 그 결과, 스위치(201)와 스위치(241)는 개방 상태로 유지되고, 스위치(202)와 스위치(242)가 개방되고, 스위치(203)와 스위치(243)가 폐쇄된다. 따라서, 데이터선(303)에 대응하는 디지털 데이터(D03 내지 D53)가, 데이터래치(14)로부터 스위치(203)를 통해 D/A 변환기(16A) 내의 대응하는 D/A 변환 회로(16B)에 공급되고 데이터선(303)에 대응하는 디지털 데이터를 D/A 변환 회로(16B)가 변환하여 얻어지는 아날로그 전압(V3)이 아날로그 버퍼(22A)에 입력되고, 그 아날로그 버퍼(22A)의 출력이, 스위치(243)를 통해 데이터선(303)에 접속되어, 데이터선(303)에 출력 계조 전압(V3)이 기록된다.
상술한 예에서는, 데이터선(303)은 최소 구동 전압(VSS)으로 프리챠지되어 있고, 데이터선(303)에 대응하는 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 출력 계조 전압(V3)이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm) 미만이기 때문에, 아날로그 버퍼(22A)는, 최소 구동 전압(VSS)으로 프리챠지되어 있는 데이터선(303)에 전하를 공급하여, 데이터선(303)에 아날로그 출력 계조 전압(V3)을 기록한다.
도 2에 도시하는 바와 같이, 다음의 1주사선 선택 기간, 행 선택 드라이버(도시하지 않음)에 의해, N 번째의 게이트 신호가 인액티브되고, ｛N+1｝번째의 게이트 신호가 액티브되고, ｛N+1｝째의 행 선택선(36)이 선택적으로 구동되는 경우에도, 제어 회로(40)에 의해, 프리챠지 신호(SO) 및 스위치 제어 신호(S1, S2, S3)가 동일하게 제어된다.
또한, 도 6의 변형예에 있어서도, 아날로그 버퍼군(22)의 각 아날로그 버퍼를, 도 3에 도시하는 구동 회로(100, 200)와의 조합으로 구성하면, 더욱 저소비전력의 데이터선 구동 회로를 실현할 수 있다.
도 7은, 도 1의 실시예의 또다른 변형예이다. 도 1 및 도 6에 도시하는 구성 요소와 동일의 구성 요소에는 동일의 참조 번호를 붙이고, 설명을 생략한다. 또한, 설명의 간략화를 위해, 데이터선(301)으로부터 데이터선(303)에 관련하는 부분을 중심으로 설명한다. 데이터선(304) 이후의 부분은, 당업자에게는, 데이터선(301)으로부터 데이터선(303)에 관련하는 부분의 설명으로부터 이해될 것이다.
도 7의 변형예에서는, 디지털 데이터를 데이터 레지스터로부터 수신하는 단계로부터, 시분할로 디지털 데이터를 데이터 레지스터로부터 수신한다. 즉, 1주사선 선택 기간에 출력하는 모든 디지털 데이터를, 복수의 블록으로 나누어(도 7의 예에서는, 3블록으로 나누어), 블록마다 데이터 레지스터로부터 순차 수신한다. 그러므로, 1주사선에 상당하는 모든 디지털 데이터를 데이터 레지스터로부터 수신하지 않기 때문에, 모든 데이터선을 일제히 프리챠지할 수 없다. 그래서, 데이터 래치를 2단 설치하고, 한편의 데이터 래치가, 1개의 블록의 디지털 데이터를 출력하고 있는 동안에, 다른쪽의 데이터 래치가, 다음 블록의 디지털 데이터의 최상위 비트 신호를 출력하여, 다음 블록의 디지털 데이터에 대응하는 데이터선을 프리챠지한다.
그 때문에, 1주사선 선택 기간에 출력하는 모든 디지털 데이터를 3개의 블록으로 분리하는 경우에는, 프리챠지 기간의 시작으로, 데이터 레지스터(12A)로부터, 1주사선에 상당하는 디지털 데이터 중의 1번째의 데이터선(301)으로부터 3개 간격의 데이터선(30)(3j-2)(j=1 내지 K/3)에 대응하는 디지털 데이터(D01 내지 D51 외)가, 데이터 래치(14A)에 래치되고, 프리챠지 기간에 이어지는 제 1 기록 기간의 시작으로, 데이터 레지스터(12A)로부터, 1주사선에 상당하는 디지털 데이터 중의 2번째의 데이터선(302)으로부터 3개 간격의 데이터선(3j-1)에 대응하는 디지털 데이터(D02내지 D52 외)가, 데이터 래치(14A)에 래치되고, 제 1 기록 기간에 이어지는 제 2 기록 기간의 시작으로, 데이터 레지스터(12A)로부터, 1주사선에 상당하는 디지털 데이터 중의 3번째의 데이터선(303)으로부터 3개 간격의 데이터선(3j)에 대응하는 디지털 데이터(D03 내지 D53 외)가, 데이터 래치(14A)에 래치된다.
더욱이, 프리챠지 기간에 이어지는 제 1 기록 기간의 시작으로, 데이터 래치(14A)로부터, 1주사선에 상당하는 디지털 데이터 중의 1번째의 데이터선(301)으로부터 3개 간격의 데이터선(3j12)에 대응하는 디지털 데이터(D01 내지 D51 외)가, 데이터 래치(14B)에 래치되고, 제 1 기록 기간에 이어지는 제 2 기록 기간의 시작으로, 데이터 래치(14A)로부터, 1주사선에 상당하는 디지털 데이터 중의 2번째의 데이터선(302)으로부터 3개 간격의 데이터선(3j-1)에 대응하는 디지털 데이터(D02 내지 D52 외)가, 데이터 래치(14B)에 래치되고, 제 2 기록 기간에 이어지는 제 3 기록 기간의 시작으로, 데이터 래치(14A)로부터, 1주사선에 상당하는 디지털 데이터 중의 3번째의 데이터선(303)으로부터 3개 간격의 데이터선(3j)에 대응하는 디지털 데이터(D03 내지 D53 외)가, 데이터 래치(14B)에 래치된다. 이들의 데이터의 전송과 래치는, 제어 회로(40)에 의해 제어된다.
이와 같이, 데이터 래치(14A) 및 데이터 래치(14B)는 각각, ｛1수평 주사 기간｝/｛블록 분할수 + 1｝의 기간 동안 해당하는 블록의 디지털 데이터를 유지한다. 그리고, 도 7에 도시하는 변형예에서는, 시프트 레지스터(10A) 및 데이터 레지스터(12A)는, 도 1의 실시예의 시프트 레지스터(10) 및 데이터 레지스터(12)의 각각 1/3의 용량으로 충분하고, 데이터 래치(14A) 및 데이터 래치(14B)의 각각의 기억 용량은, 도 1의 실시예의 데이터 래치(14)의 1/3로 되며, 따라서, 데이터 래치(14A, 14B)의 전체의 기억 용량도, 도 1의 실시예의 데이터 래치(14)의 기억 용량의 2/3로 작게 된다. 따라서, 도 7의 변형예는, 아날로그 버퍼와 D/A 변환 회로의 수 뿐만 아니라 데이터 래치의 전체의 기억 용량도 삭감할 수 있으며, 그와 더불어, 소요 면적을, 도 6의 실시예보다도 더욱 삭감할 수 있다.
데이터 래치(14B)로부터 출력되는 각 디지털 데이터는, D/A 변환기(16A) 내의 대응하는 D/A 변환 회로(16B 외)에 입력된다.
분배 회로(26)내의 각 스위치(26i)는, 데이터 래치(14A)에 유지되어 있는 디지털 데이터내의 최상위 비트 신호(D0i)와, 극성 신호(POL)와, 프리챠지 신호(SO)와, 스위치 제어 신호(S1 및 S2)에 의해 제어된다. 데이터선(301)에 접속되어 있는 스위치(261)는, 프리챠지 신호(SO)에 의해 동작 기간이 결정되고, 대응 디지털 데이터의 최상위 비트 신호(D01)와 극성 신호(POL)에 의해, 그 동작 기간 내에 VDD와 VSS 중 어느 쪽에 접속될 것인가가 결정된다. 데이터선(302)에 접속되어 있는 스위치(262)는, 스위치 제어 신호(S1)에 의해 동작 기간이 결정되고, 대응 디지털 데이터의 최상위 비트 신호(D02)와 극성 신호(POL)에 의해, 그 동작 기간 내에 VDD와 VSS 중 어느 쪽에 접속될 것인가가 결정된다. 데이터선(302)에 접속되어 있는 스위치(263)는, 스위치 제어 신호(S2)에 의해 동작 기간이 결정되고, 대응 디지털 데이터의 최상위 비트 신호(D03)와 극성 신호(POL)에 의해, 그 동작 기간 내에 VDD와 VSS 중 어느 쪽에 접속될 것인가가 결정된다.
다음에, 도 1의 실시예의 동작과 다른 도 7의 변형예의 동작을, 도 8의 타이밍도를 참조하여 설명한다.
도 7에 도시하는 바와 같이, 1개의 아날로그 버퍼가, 3개의 데이터선마다 1개의 비율로 설치되어 있는 경우에는, 1주사선(게이트선) 선택 기간은, 도 8에 도시하는 바와 같이, 4개의 연속하는 기간으로 나누어진다. 도 1의 실시예의 동작과 대응되기 때문에, 4개의 연속하는 기간의 최초의 기간을, 프리챠지 기간이라고 칭하고, 나머지 3개의 연속하는 기간의 각각을, 기록 기간이라고 칭한다. 또한, 설명의 간략화를 위해서, 데이터선(301)으로부터 데이터선(303)에 관련하는 부분만을 설명한다. 데이터선(304) 이후 부분의 동작은, 당업자에게는, 데이터선(301)으로부터 데이터선(303)에 관련하는 부분의 동작으로부터 이해될 것이다.
1주사선(게이트선) 선택 기간 동안 행 선택 드라이버(도시하지 않음)에 의해, N 번째의 게이트 신호가 액티브되고, N 번째의 행 선택선(36)이 선택적으로 구동되고, N 번째의 행 선택선(36)에 게이트가 접속되어 있는 N 번째행의 모든 스위칭 트랜지스터(34)가 온 상태에 놓여진다. 그 밖의 행의 스위칭 트랜지스터(34)가 오프 상태로 유지된다.
프리챠지 기간 동안의 시작으로, 1주사선(게이트선) 선택 기간에 출력하는 모든 디지털 데이터 중, 데이터선(301)으로부터 3개 간격의 데이터선(30)(3j-2)에 대응하는 디지털 데이터(데이터선(301)에 관해서는 D01 내지 D51)가, 데이터 레지스터(12A)로부터 데이터 래치(14A)로 이송되어 래치된다. 또한, 도 8에 도시하는바와 같이, 그 프리챠지 기간에서, 제어 회로(40)는, 프리챠지 신호(SO)를 액티브로 하고, 스위치 제어 신호(S1, S2, S3)를 인액티브 상태로 유지한다. 그 결과, 프리챠지 회로(26)는, 데이터 래치(14A)로부터 수신한 데이터선(301)에 대응하는 디지털 데이터의 최상위 비트 신호(D01)와 극성 신호(POL)에 따라서, 데이터선(301)을 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 중 어느 하나에 접속하고, 데이터선(301)을 프리챠지한다. 극성 신호(POL)가 비반전을 나타내고 있다고 가정하면, 예를 들면, 데이터선(301)에 대응하는 디지털 데이터의 최상위 비트 신호(D01)가 「1」이었을 때, 프리챠지 회로(26)의 스위치(261)는 데이터선(301)을 최대 구동 전압(VDD)으로 프리챠지한다.
프리챠지 기간에 이어지는 1번째의 기록 기간 동안의 시작으로, 1주사선(게이트선) 선택 기간에 출력하는 모든 디지털 데이터 중, 데이터선(302)로부터 3개 간격의 데이터선(30)(3j-1)에 대응하는 디지털 데이터(데이터선(302)에 관해서는 D02 내지 D52)가, 데이터 레지스터(12A)로부터 데이터 래치(14A)에 이송되어 래치되며, 더욱이, 1주사선(게이트선) 선택 기간에 출력하는 모든 디지털 데이터 중, 데이터선(301)으로부터 3개 간격의 데이터선(30)(3i-2)에 대응하는 디지털 데이터(데이터선(301)에 관해서는 D01 내지 D51)가, 데이터 래치(14A)로부터 데이터 래치(14B)에 이송되어 래치된다.
더욱이, 도 8에 도시하는 바와 같이, 1번째의 기록 기간에서 제어 회로(40)는, 스위치 제어 신호(S1)를 액티브로 하고, 프리챠지 신호(SO)와 스위치 제어 신호(S2, S3)를 인액티브 상태로 유지한다. 그 결과, 프리챠지 회로(26)는, 데이터래치(14A)로부터 수신한 데이터선(302)에 대응하는 디지털 데이터의 최상위 비트 신호(D02)와 극성 신호(POL)에 따라서, 데이터선(302)을 최대 구동 전압(VDD)과 최소 구동 전압(VSS)중 어느 하나에 접속하여, 데이터선(302)을 프리챠지한다. 상술한 바와 같이 해당 1주사선 선택 기간 동안 극성 신호(POL)가 비반전을 나타내고 있기 때문에, 예를 들면, 데이터선(302)에 대응하는 디지털 데이터의 최상위 비트 신호(D02)가 「0」이었을 때, 프리챠지 회로(26)의 스위치(262)는 데이터선(302)을 최소 구동 전압(VSS)으로 프리챠지한다.
한편, 프리챠지 종료 후, 데이터선(301)은, 최대 구동 전압(VDD)과도 최소 구동 전압(VSS)과도 분리되고, 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 전압을 기록 가능하게 된다.
제어 회로(40)가, 스위치 제어 신호(S1)를 액티브로 하는 한편, 스위치 제어 신호(S2, S3)를 인액티브 상태로 유지하기 때문에, 분배 회로(24)의 스위치(241)가 폐쇄되고, 스위치(242, 243)는 개방 상태로 유지된다. 따라서, 데이터선(301)에 대응하는 디지털 데이터(D01 내지 D51)가, 데이터 래치(14B)로부터 D/A 변환기(16A) 내의 대응하는 D/A 변환 회로(16B)에 공급되고, 데이터선(301)에 대응하는 디지털 데이터를 D/A 변환 회로(16B)가 변환하여 얻어지는 아날로그 전압(V1)이 아날로그 버퍼(22A)에 입력되고, 그 아날로그 버퍼(22A)의 출력이, 스위치(241)를 통해 데이터선(301)에 접속되어, 데이터선(301)에 출력 계조 전압(V1)이 기록된다.
상술한 예에서는, 데이터선(301)은 최대 구동 전압(VDD)으로 프리챠지되어있고, 데이터선(301)에 대응하는 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 출력 계조 전압(V1)이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm) 이상이기 때문에, 아날로그 버퍼(22A)는, 최대 구동 전압(VDD)으로 프리챠지되어 있는 데이터선(301)으로부터 전하를 뽑아내어, 데이터선(301)에 아날로그 출력 계조 전압(V1)을 기록한다.
1번째의 기록 기간에 이어지는 2번째의 기록 기간 동안의 시작으로, 1주사선(게이트선) 선택 기간에 출력하는 모든 디지털 데이터 중, 데이터선(303)으로부터 3개 간격의 데이터선(30)(3j)에 대응하는 디지털 데이터(데이터선(303)에 관해서는 D03부터 D53)가, 데이터 레지스터(12A)로부터 데이터 래치(14A)에 이송되어 래치되며, 더욱이, 1주사선(게이트선) 선택 기간에 출력하는 모든 디지털 데이터 중, 데이터선(302)으로부터 3개 간격의 데이터선(30)(3j-1)에 대응하는 디지털 데이터(데이터선(302)에 관해서는 D02부터 D52)가, 데이터 래치(14A)로부터 데이터 래치(14B)에 이송되어 래치된다.
더욱이, 도 8에 도시하는 바와 같이, 2번째의 기록 기간에서, 제어 회로(40)는, 스위치 제어 신호(S2)를 액티브로 하고, 프리챠지 신호(SO)와 스위치 제어 신호(S1, S3)를 인액티브 상태로 유지한다. 그 결과, 프리챠지 회로(26)는, 데이터 래치(14A)로부터 수신한 데이터선(303)에 대응하는 디지털 데이터의 최상위 비트 신호(D03)와 극성 신호(POL)에 따라서, 데이터선(303)을 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 중 어느 하나에 접속하여, 데이터선(303)을 프리챠지한다. 상술한 바와 같이 해당 1주사선 선택 기간 동안은 극성 신호(POL)가 비반전을 나타내고 있기 때문에, 예를 들면, 데이터선(303)에 대응하는 디지털 데이터의 최상위 비트 신호(D02)가 「0」이었을 때, 프리챠지 회로(26)의 스위치(263)는 데이터선(303)을 최소 구동 전압(VSS)으로 프리챠지한다.
한편, 1번째의 기록 기간 종료 후, 데이터선(302)은, 최대 구동 전압(VDD)도 최소 구동 전압(VSS)도 분리되어, 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 전압을 기록 가능하게 된다.
제어 회로(40)가, 스위치 제어 신호(S2)를 액티브로 하는 한편, 스위치 제어 신호(S1, S3)를 인액티브 상태로 유지하기 때문에, 분배 회로(24)의 스위치(242)가 폐쇄되고, 스위치(241, 243)는 개방 상태로 유지된다. 따라서, 데이터선(302)에 대응하는 디지털 데이터(D02 내지 D52)가, 데이터 래치(14B)로부터 D/A 변환기(16A) 내의 대응하는 D/A 변환 회로(16B)에 공급되고, 데이터선(302)에 대응하는 디지털 데이터를 D/A 변환 회로(16B)가 변환하여 얻어지는 아날로그 전압(V2)이 아날로그 버퍼(22A)에 입력되고, 그 아날로그 버퍼(22A)의 출력이, 스위치(242)를 통해 데이터선(302)에 접속되어, 데이터선(302)에 출력 계조 전압(V1)이 기록된다.
상술한 예에서는, 데이터선(302)은 최대 구동 전압(VSS)으로 프리챠지되어 있고, 데이터선(302)에 대응하는 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 출력 계조 전압(V2)이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간 전압(Vm) 미만이기 때문에, 아날로그 버퍼(22A)는, 최대 구동 전압(VSS)으로 프리챠지되어 있는 데이터선(302)으로부터 전하를 공급하여, 데이터선(302)에 아날로그출력 계조 전압(V2)을 기록한다.
2번째의 기록 기간에 이어지는 3번째의 기록 기간 동안의 시작으로, 1주사선(게이트선) 선택 기간에 출력하는 모든 디지털 데이터 중, 데이터선(303)으로부터 3개 간격의 데이터선(30)(3j)에 대응하는 디지털 데이터(데이터선(303)에 관해서는 D03 내지 D53)가, 데이터 래치(14A)로부터 데이터 래치(14B)에 이송되어 래치된다. 한편, 데이터 레지스터(12A)로부터 데이터 래치(14A)에는 디지털 데이터는 이송되지 않는다.
더욱이, 도 8에 도시하는 바와 같이, 그 3번째의 기록 기간에서, 제어 회로(40)는, 스위치 제어 신호(S3)를 액티브로 하고, 프리챠지 신호(SO)와 스위치 제어 신호(S1, S2)를 인액티브 상태로 유지한다. 그 결과, 스위치(241)는 개방 상태로 유지되어, 스위치(242)가 개방되고, 스위치(243)가 폐쇄된다. 따라서, 데이터선(303)에 대응하는 디지털 데이터(D03 내지 D53)가, 데이터 래치(14B)로부터 D/A 변환기(16A) 내의 대응하는 D/A 변환 회로(16B)에 공급되고, 데이터선(303)에 대응하는 디지털 데이터를 D/A 변환 회로(16B)가 변환하여 얻어지는 아날로그 전압(V3)이 아날로그 버퍼(22A)에 입력되고, 그 아날로그 버퍼(22A)의 출력이, 스위치(243)를 통해 데이터선(303)에 접속되어, 데이터선(303)에 출력 계조 전압(V3)이 기록된다.
상술한 예에서는, 데이터선(303)은 최소 구동 전압(VSS)으로 프리챠지되어 있고, 데이터선(303)에 대응하는 디지털 데이터를 D/A 변환하여 얻어지는 아날로그 출력 계조 전압(V3)이, 최대 구동 전압(VDD)과 최소 구동 전압(VSS) 사이의 중간전압(Vm) 미만이기 때문에, 아날로그 버퍼(22A)는, 최소 구동 전압(VSS)으로 프리챠지되어 있는 데이터선(303)에 전하를 공급하여, 데이터선(303)에 아날로그 출력 계조 전압(V3)을 기록한다.
도 8에 도시하는 바와 같이, 다음의 1주사선 선택 기간, 행 선택 드라이버(도시하지 않음)에 의해, N 번째의 게이트 신호가 인액티브되고, ｛N+1｝번째의 게이트 신호가 액티브되고, ｛N+1｝째의 행 선택선(36)이 선택적으로 구동되는 경우에도, 제어 회로(40)에 의해, 프리챠지 신호(SO) 및 스위치 제어 신호(S1, S2, S3)가 동일하게 제어된다.
이상과 같이, 도 1, 도 5, 도 6의 실시예와 달리, 각 데이터선에 아날로그 출력 계조 전압에 기록하는 기간 직전의 기간에서, 해당 데이터선이, 그 데이터선에 기록해야만 하는 아날로그 전압에 가까운 최대 구동 전압(VDD) 또는 최소 구동 전압(VSS)으로 프리챠지된다.
도 7의 변형예는, 1주사선분의 디지털 데이터를 3개의 블록으로 나누고, 다수의 데이터선을 P개의 블록으로 나누고 있다. 그러나, 1주사선분의 디지털 데이터를, 3개 이외의 P개의 블록으로 나누고(여기서, P는 2 이상의 정수), 다수의 데이터선을 3개 이외의 복수개의 블록으로 나누는 것도 가능하다. 구체적으로는, 1주사선분의 디지털 데이터를 나눈 P개의 블록의 제 1 블록은, 1주사선분의 디지털 데이터의 1번째의 디지털 데이터로부터 P개마다의 디지털 데이터로 이루어지고, 1주사선분의 디지털 데이터를 나눈 P개의 블록의 제 2 블록은, 1주사선분의 디지털 데이터의 2번째의 디지털 데이터로부터 P개마다의 디지털 데이터로 이루어지고, 이하 동일하다. 또한, 다수의 데이터선을 나눈 P개의 블록의 제 1 블록은, 다수의 데이터선의 1번째의 데이터선으로부터 P개마다의 데이터선으로 이루어지고, P개의 블록의 제 2 블록은, 2번째의 데이터선으로부터 P개마다의 데이터선으로 이루어지며, 이하 동일하다.
더욱이, 제 1 데이터 래치(14A)는, P개 블록의 각 블록의 디지털 데이터를, 블록마다 래치하고, 제 1 데이터 래치(14B)는, P개 블록의 각 블록의 디지털 데이터를, 블록마다 래치한다. 아날로그 버퍼군(22)의 각 아날로그 버퍼는, P개의 인접하는 데이터선에 공통적으로 설치되고, 분배 회로(26)는, 각 아날로그 버퍼의 출력을 수신하여, P개의 데이터선의 1개에 택일적으로 분배한다. 또한, 1주사선(게이트선) 선택 기간은, 도 8에 도시하는 바와 같이, 4개의 연속하는 기간으로 나누어지지만, 4개의 연속하는 기간은 같은 시간이라도 가능하며, 프리챠지에만 사용되는 최초의 기간을, 나머지의 3개의 기간보다 짧게 하여도 된다.
또한, 도 7의 변형예에 있어서도, 아날로그 버퍼군(22)의 각 아날로그 버퍼를, 도 3에 도시하는 구동 회로(100, 20O)의 조합으로 구성하면, 더욱 저소비전력의 데이터선 구동 회로를 실현할 수 있다.
도 5, 도 6 및 도 7의 변형예에 있어서도, 도 1에 도시한 실시예와 같이, 3개의 데이터선마다 1개의 아날로그 버퍼를 설치하고 있다. 그러나, 3 이외의 복수개의 데이터선마다 1개의 아날로그 버퍼를 설치하도록 변경할 수 있음은, 도 1에 도시한 실시예와 마찬가지로 가능함은, 당업자에게는 분명할 것이다. 그리고, 이러한 변경은, 당업자이면, 상기한 설명으로부터 용이하게 실현 가능할 것이다.
도 1에 도시한 실시예 및 도 5, 도 6 및 도 7의 변형예는, 단일 집적 회로로 만들어 넣을 수 있다.
또한, 도 1에 도시한 실시예 및 도 5, 도 6 및 도 7의 변형예에 있어서는, 프리챠지 전압은, 고전원 전압(VDD)(최대 구동 전압(VDD))과 저전원 전압(VSS)(최소 구동 전압(VSS))의 2개의 전압이지만, 프리챠지 전압은, 2개로 한정되는 것이 아니라, 3 이상의 다른 프리챠지 전압을 준비하는 것도 가능함은, 당업자에게는 용이하게 이해될 것이다. 예를 들면, 3개 또는 4개의 프리챠지 전압을 준비하여, 그 중, 1개의 프리챠지 전압의 택일적으로 데이터선을 프리챠지하는 것도 가능하다. 이 경우, 프리챠지 전압의 선택은, 데이터 레지스터의 최상위 비트 신호와 제 2 위(位) 이하의 비트 신호로부터 결정할 수 있는 것도, 당업자에게는 용이하게 이해될 것이다.
도 1에 도시한 실시예 및 도 5, 도 6 및 도 7의 변형예에 있어서는, 프리챠지 전압은, 데이터선을 구동하는 계조 전압의 상한 전압(즉, 최대 구동 전압(VDD))과 하한 전압(최소 구동 전압(VSS))의 2개의 전압이었다. 그러나, 프리챠지 전압을, 고구동 전압과 저구동 전압과의 2개의 전압으로 하는 경우, 그 고구동 전압과 저구동 전압은, 반드시, 데이터선을 구동하는 계조 전압의 상한 전압과 하한 전압에 한정되지 않는다. 회로 구성의 간이화 뿐만 아니라, 지정되는 여러가지 계조 전압까지의 충전 시간 및 방전 시간의 최장 시간을 최단으로 하는 것도 염두에 두고, 고구동 전압과 저구동 전압을 결정하는 것도 가능하다. 예를 들면, 아날로그 버퍼가 동일 전류 흡입 능력과 전류 토출 능력을 갖고 있는 경우, 고구동 전압과저구동 전압을, 계조 전압의 ｛상한 전압-하한 전압｝의 3/4과 1/4로 하는 것도 가능하다. 또한, 전류 흡입 능력이 높은 구동 회로와 전류 토출 능력이 높은 구동 회로를 조합하여 아날로그 버퍼를 구성하는 경우, 전류 흡입 능력이 높은 구동 회로는, 전류 흡입 능력에 비해 전류 토출 능력이 떨어질 뿐이고, 전류 토출 능력이 완전히 없는 것도 아니고, 전류 토출 능력이 높은 구동 회로는, 전류 토출 능력에 비해 전류 흡입 능력이 떨어질 뿐이고, 전류 흡입 능력이 전혀 없는 것도 아니기 때문에, 고구동 전압과 저구동 전압을, 계조 전압의 상한 전압보다 약간 낮은 전압과, 계조 전압의 하한 전압보다 약간 높은 전압으로 할 수도 있다.
또한, 도 1에 도시한 실시예 및 도 5 및 도 6의 변형예에 있어서는, 주사선을 선택한 후, 즉, 선택한 주사선의 전 TFT 스위칭 트랜지스터를 온 상태로 놓은 후, 프리챠지를 하고 있다. 즉, 프리챠지되는 데이터선의 용량은, 화소 용량을 포함한 것이다. 그러나, 데이터선 용량이 화소 용량에 비해 충분히 크고, 주사선 선택시에 있어서의 데이터선과 화소와의 결합에 의해, 데이터선의 전위 변화를 무시할 수 있으면, 주사선 선택시보다 먼저 데이터선을 프리챠지하도록 하여도 된다.
도 1에 도시한 실시예 및 도 5, 도 6 및 도 7의 변형예는 모두, 본 발명에 의한 데이터선 구동 회로를 공통 반전 구동식의 데이터 드라이버에 있어서 실시한 예이다. 그러나, 본 발명에 의한 데이터선 구동 회로는, 다른 형식의 액정 표시 장치의 데이터선 구동 회로에도 마찬가지로 적용할 수 있음은 당업자에게는 자명할 것이다. 극성 신호(POL)를 계조 전압 발생 회로(18)에 공급할 필요가 없는 경우에는, 프리챠지 전압은, 디지털 데이터의 최상위 비트 신호만으로 결정되며, 또한,도 3의 구동 회로(100, 2O0)의 택일 동작도, 디지털 데이터의 최상위 비트 신호만으로 결정되는 것도, 당업자에게는 자명할 것이다.
도 9는, 액티브 매트릭스형 유기 EL 디스플레이의 가장 단순한 화소 구성을 도시하는 회로이다. 이러한 화소 구성을 갖는 액티브 매트릭스형 유기 EL 디스플레이에도, 본 발명에 의한 데이터선 구동 회로는 적용할 수 있다. 도 9에 있어서, 데이터선으로부터 트랜지스터(MP1)를 통해 트랜지스터(MP2)의 게이트에 계조 전압을 인가하여 유지함으로써, 계조 전압에 의해 변조된 전류가, 트랜지스터(MP2)를 통해, 화소를 구성하는 유기 발광 다이오드(OLED)로 유입되어, 계조 전압에 대응하는 광량으로 발광한다(전류 변조 방식). 각 화소의 트랜지스터(MP2)의 게이트에 계조 전압을 공급하는 데이터선 드라이버로서, 본 발명에 의한 데이터선 구동 회로를 적용할 수 있다. 그러나, 유기 EL 디스플레이에서는, 액정 표시 장치와 같은 극성 반전은 필요하다. 또한, 액티브 매트릭스형 유기 EL 디스플레이의 기본 구성은, SID 98 DIGEST 제 11 내지 제 14 페이지, R. M. A. Dawson 외의 「4.2 Design of an Improved Pixel for a Polysilicon active-Matrix Organic LED Display」에 기재되어 있기 때문에, 상세한 설명은 생략한다.
상술한 바와 같이, 본 발명에 의하면, 패널 표시 장치의 데이터선 구동 회로에서, 패널 표시 장치의 다수의 데이터선 내의 각 복수의 데이터선마다 1개의 아날로그 버퍼를 공통적으로 설치함으로써, 아날로그 버퍼의 수를 절반 이하로 삭감할수 있다. 아날로그 버퍼는, 동작을 유지하기 위한 정상적인 아이들링 전류(정소비 전류)를 통상적으로 필요로 하지만, 아날로그 버퍼의 수를 삭감함으로써, 삭감한 아날로그 버퍼의 정소비 전류분 만큼, 데이터선 구동 회로의 소비전력을 삭감할 수 있다. 그와 더불어, 소요 면적도 삭감할 수 있다.
더욱이, 아날로그 버퍼를, 본 발명자가 특원평11-145768호에서 개시한 바와 같은 데이터선 구동 회로로 구성한 경우, 아날로그 버퍼 자체의 아이들링 전류를 낮게 억제하여도 고속 동작이 가능하기 때문에, 더욱 저소비 전력의 아날로그 버퍼를 실현할 수 있다.
상술한 바와 같이, 본 발명에 의하면, 아날로그 계조 전압을 기록하는 기간에 시간적으로 중복하지 않는 프리챠지 기간은, 각 주사선 선택 기간의 최초의 프리챠지 기간뿐이기 때문에, 각 주사선 선택 기간 내에서 시분할하여 할당되는 프리챠지 기간도 각 기록하는 기간을 충분히 길게 확보할 수 있다.

Claims (8)

  1. 패널 표시 장치의 데이터선 구동 회로에 있어서,
    패널 표시 장치의 다수의 데이터선 내의 각 복수의 데이터선에 각각 대응한 복수의 전압을 수신하는 선택 수단과, 상기 선택 수단에 의해 택일적으로 선택된 전압을 수신하여 출력하는, 복수의 데이터선에 공통적으로 설치된 아날로그 버퍼와, 상기 아날로그 버퍼의 출력을 수신하여 상기 복수의 데이터선의 1개에 택일적으로 분배하는 분배 수단과, 상기 다수의 데이터선의 각각마다 설치되고, 대응하는 데이터선에 대응하는 디지털 데이터의 적어도 최상위 비트 신호에 따라서, 대응하는 데이터선을 고구동 전압과 저구동 전압 중 어느 한쪽으로 프리챠지하는 프리챠지 수단과, 상기 선택 수단과 상기 분배 수단과 상기 프리챠지 수단을 제어하는 제어수단을 구비하고 있으며, 프리챠지 기간과 그것에 이어지는 복수의 기록 기간으로 이루어지는 각 주사선 선택 기간에서, 상기 제어 수단은, 상기 프리챠지 기간에서, 상기 아날로그 버퍼의 출력을 상기 복수의 데이터선의 모두로부터 분리하도록 상기 분배 수단을 제어하고, 상기 프리챠지 수단의 모두를 동작시켜 상기 복수의 데이터선의 모두를 프리챠지하고, 상기 복수의 기록 기간에서, 상기 프리챠지 수단의 모두를 비동작 상태로 하는 한편, 상기 선택 수단과 상기 분배 수단을 제어하여, 상기 복수의 기록 기간 내의 제 1 기록 기간에서, 상기 복수의 데이터선 내의 제 1 데이터선에 대응하는 전압을 상기 아날로그 버퍼에 공급하고, 상기 아날로그 버퍼의 출력을 상기 제 1 데이터선에 공급하며, 상기 복수의 기록 기간 내의 제 2기록 기간에서, 상기 복수의 데이터선 내의 제 2 데이터선에 대응하는 전압을 상기 아날로그 버퍼에 공급하고, 상기 아날로그 버퍼의 출력을 상기 제 2 데이터선에 공급하는 것을 특징으로 하는 패널 표시 장치의 데이터선 구동 회로.
  2. 제 1 항에 있어서,
    1주사선분의 디지털 데이터를 유지하는 데이터 래치와, 상기 데이터 래치로부터 1주사선분의 디지털 데이터를 수신하여 D/A 변환하여, 대응하는 아날로그 계조 전압을 출력하는 D/A 변환기를 더 구비하고 있고, 상기 선택 수단은, 상기 D/A 변환기로부터 출력되는, 상기 각 복수의 데이터선에 각각 대응한 아날로그 계조 전압을 수신하여, 택일적으로 선택한 아날로그 계조 전압을 상기 아날로그 버퍼에 출력하는 것을 특징으로 하는 패널 표시 장치의 데이터선 구동 회로.
  3. 제 1 항에 있어서,
    1주사선분의 디지털 데이터를 유지하는 데이터 래치와, 디지털 데이터를 수신하여 D/A 변환하여, 대응하는 아날로그 계조 전압을 출력하는 D/A 변환기를 더 구비하고 있으며, 상기 선택 수단은, 상기 데이터 래치로부터, 상기 각 복수의 데이터선에 각각 대응한 디지털 데이터를 수신하여 택일적으로 상기 D/A 변환기에 출력하고, 상기 D/A 변환기는, 상기 선택 수단으로부터 출력된 상기 디지털 데이터를 수신하여 D/A 변환하여, 대응하는 아날로그 계조 전압을 상기 아날로그 버퍼에 출력하는 것을 특징으로 하는 패널 표시 장치의 데이터선 구동 회로.
  4. 패널 표시 장치의 데이터선 구동 회로에 있어서,
    1주사선분의 디지털 데이터를 P개의 블록으로 나누고(여기서, P는 2 이상의 정수), 마찬가지로, 다수의 데이터선을 P개의 블록으로 나누며, 또한, 데이터선 구동 회로는, 상기 P개의 블록의 각 블록의 디지털 데이터의 적어도 최상위 비트 신호를, 블록마다 래치하는 제 1 데이터 래치와, 상기 P개의 블록의 각 블록의 디지털 데이터를, 블록마다 래치하는 제 2 데이터 래치와, 상기 제 2 데이터 래치로부터 출력되는 디지털 데이터를 수신하여 D/A 변환하고, 대응하는 아날로그 계조 전압을 출력하는 D/A 변환기와, 상기 D/A 변환기로부터 출력되는 상기 아날로그 계조 전압을 수신하여 출력하는, P개의 데이터선에 공통적으로 설치된 아날로그 버퍼와, 상기 아날로그 버퍼의 출력을 수신하여 상기 P개의 데이터선의 1개에 택일적으로 분배하는 분배 수단과, 상기 다수의 데이터선의 각각마다 설치되고, 대응하는 데이터선에 대응하는 디지털 데이터의 적어도 최상위 비트 신호에 따라서, 대응하는 데이터선을 고구동 전압과 저구동 전압 중 어느 한쪽으로 프리챠지하는 프리챠지 수단과, 상기 제 1 및 제 2 데이터 래치와 상기 분배 수단과 상기 프리챠지 수단을 제어하는 제어 수단을 구비하고 있으며, 상기 제어 수단은, 각 주사선 선택 기간의 제 1 기간에서, 상기 제 1 데이터 래치에 유지된 상기 제 1 블록의 디지털 데이터의 적어도 최상위 비트 신호에 따라서, 상기 프리챠지 수단에 의해, 상기 제 1 블록의 데이터선의 각각을 고구동 전압과 저구동 전압 중 어느 한쪽으로 프리챠지하고, 각 주사선 선택 기간의 제 2 기간에서, 상기 제 2 데이터 래치에 유지된 상기제 1 블록의 디지털 데이터가 상기 D/A 변환기에 의해 D/A 변환되어 상기 아날로그 버퍼를 통해 출력된 전압을, 상기 분배 수단에 의해, 상기 제 1 블록의 데이터선에 공급하고, 병행하여, 상기 제 1 데이터 래치에 유지된 상기 제 2 블록의 디지털 데이터의 적어도 최상위 비트 신호에 따라서, 상기 프리챠지 수단에 의해, 상기 제 2 블록의 데이터선의 각각을 고구동 전압과 저구동 전압 중 어느 한쪽으로 프리챠지하고, 각 주사선 선택 기간의 제 3 기간에서, 상기 제 2 데이터 래치에 유지된 상기 제 2 블록의 디지털 데이터가 상기 D/A 변환기에 의해 D/A 변환되어 상기 아날로그 버퍼를 통해 출력된 전압을, 상기 분배 수단에 의해, 상기 제 2 블록의 데이터선에 공급하는 것을 특징으로 하는 패널 표시 장치의 데이터선 구동 회로.
  5. 제 4 항에 있어서,
    상기 1주사선분의 디지털 데이터의 P개의 블록은, 그의 제 1 블록이 상기 1주사선분의 디지털 데이터의 1번째의 디지털 데이터로부터 P개마다의 디지털 데이터로 이루어지고, 그의 제 2 블록이 상기 1주사선분의 디지털 데이터의 2번째의 디지털 데이터로부터 P개마다의 디지털 데이터로 이루어지며, 상기 다수의 데이터선의 P개의 블록은, 그의 제 1 블록이 상기 다수의 데이터선의 1번째의 데이터선으로부터 P개마다의 데이터선으로 이루어지고, 그의 제 2 블록이 2번째의 데이터선으로부터 P개마다의 데이터선으로 이루어지는 것을 특징으로 하는 패널 표시 장치의 데이터선 구동 회로.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 아날로그 버퍼는, 전류 흡입 능력이 높은 제 1 구동 회로와 전류 토출 능력이 높은 제 2 구동 회로를 병렬로 설치하여 이루어지고, 상기 고구동 전압으로 프리챠지된 데이터선에 아날로그 계조 전압을 출력하는 경우에는, 상기 제 1 구동 회로가 동작되고, 상기 제 2 구동 회로는 비동작 상태로 유지되고, 상기 저구동 전압으로 프리챠지된 데이터선에 아날로그 계조 전압을 출력하는 경우에는, 상기 제 2 구동 회로가 동작되고, 상기 제 1 구동 회로는 비동작 상태로 유지되는 것을 특징으로 하는 패널 표시 장치의 데이터선 구동 회로.
  7. 제 6 항에 있어서,
    상기 제 1 구동 회로는, 게이트와 드레인이 서로 접속된 제 1 PMOS 트랜지스터와, 상기 제 1 PM0S 트랜지스터의 상기 게이트에 게이트가 공통 접속되며, 소스가 상기 아날로그 버퍼의 출력에 접속된 제 2 PMOS 트랜지스터와, 상기 제 1 과 제 2 PMOS 트랜지스터의 공통 접속된 게이트와 상기 저구동 전압과의 사이에 접속된 제 1 스위치와, 상기 제 1 PM0S 트랜지스터의 상기 드레인과 상기 저구동 전압과의 사이에 접속된 제 1 정전류원과, 상기 아날로그 버퍼의 입력과 상기 제 1 PM0S 트랜지스터의 소스와의 사이에 접속된 제 2 스위치와, 상기 아날로그 버퍼의 입력과 상기 고구동 전압과의 사이에 접속된 제 3 스위치와, 상기 제 2 PMOS 트랜지스터의 드레인과 상기 저구동 전압과의 사이에 접속된 제 4 스위치와, 상기 제 2 PM0S 트랜지스터의 상기 소스와 상기 고구동 전압과의 사이에 직렬로 접속된 제 2 정전류원과 제 5 스위치를 구비하고 있으며, 상기 제 1 구동 회로가 동작할 때, 상기 제 1 내지 제 5 스위치의 모두가 개방 상태에 있는 상태로부터, 최초로 상기 제 1 스위치가 폐쇄되어, 상기 제 1 과 제 2 PMOS 트랜지스터의 공통 접속된 게이트를 상기 저구동 전압으로 프리챠지하고, 이어서, 상기 제 1 스위치를 개방한 후, 상기 제 2 및 제 3 스위치를 폐쇄하고, 그 후, 상기 제 4 및 제 5 스위치를 폐쇄하도록, 상기 제 1 내지 제 5 스위치가 제어되는 것을 특징으로 하는 패널 표시 장치의 데이터선 구동 회로.
  8. 제 7 항에 있어서,
    상기 제 2 구동 회로는, 게이트와 드레인이 서로 접속된 제 1 NMOS 트랜지스터와, 상기 제 1 NMOS 트랜지스터의 상기 게이트에 게이트가 공통 접속되고, 소스가 상기 아날로그 버퍼의 출력에 접속된 제 2 NM0S 트랜지스터와, 상기 제 1 과 제 2 NM0S 트랜지스터의 공통 접속된 게이트와 상기 고구동 전압과의 사이에 접속된 제 6 스위치와, 상기 제 1 NMOS 트랜지스터의 상기 드레인과 상기 고구동 전압과의 사이에 접속된 제 3 정전류원과, 상기 아날로그 버퍼의 입력과 상기 제 1 NMOS 트랜지스터의 소스와의 사이에 접속된 제 7 스위치와, 상기 아날로그 버퍼의 입력과 상기 저구동 전압과의 사이에 접속된 제 8 스위치와, 상기 제 2 NM0S 트랜지스터의 드레인과 상기 고구동 전압과의 사이에 접속된 제 9 스위치와, 상기 제 2 NM0S 트랜지스터의 상기 소스와 상기 저구동 전압과의 사이에 직렬로 접속된 제 4 정전류원과 제 10 스위치를 구비하고 있으며, 상기 제 2 구동 회로가 동작할 때, 상기 제6 내지 제 10 스위치의 모두가 개방 상태에 있는 상태로부터, 최초로 상기 제 6 스위치가 폐쇄되어, 상기 제 1 과 제 2 NM0S 트랜지스터의 공통 접속된 게이트를 상기 고구동 전압으로 프리챠지하고, 이어서, 상기 제 6 스위치를 개방한 후, 상기 제 7 및 제 8 스위치를 폐쇄하고, 그 후, 상기 제 9 및 제 1O 스위치를 폐쇄하도록, 상기 제 6 내지 제 10 스위치가 제어되는 것을 특징으로 하는 패널 표시 장치의 데이터선 구동 회로.
KR10-2001-0069957A 2000-11-10 2001-11-10 패널 표시 장치의 데이터선 구동 회로 KR100413137B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000343562A JP4929431B2 (ja) 2000-11-10 2000-11-10 パネル表示装置のデータ線駆動回路
JPJP-P-2000-00343562 2000-11-10

Publications (2)

Publication Number Publication Date
KR20020059222A KR20020059222A (ko) 2002-07-12
KR100413137B1 true KR100413137B1 (ko) 2003-12-31

Family

ID=18817910

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0069957A KR100413137B1 (ko) 2000-11-10 2001-11-10 패널 표시 장치의 데이터선 구동 회로

Country Status (4)

Country Link
US (1) US6816144B2 (ko)
JP (1) JP4929431B2 (ko)
KR (1) KR100413137B1 (ko)
TW (1) TW522373B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100844768B1 (ko) * 2006-06-08 2008-07-07 삼성에스디아이 주식회사 구동회로 및 이를 이용한 유기전계발광표시장치

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW526464B (en) * 2000-03-10 2003-04-01 Sharp Kk Data transfer method, image display device and signal line driving circuit, active-matrix substrate
US20010030511A1 (en) 2000-04-18 2001-10-18 Shunpei Yamazaki Display device
JP2001331152A (ja) * 2000-05-22 2001-11-30 Nec Corp 液晶表示装置の駆動回路及び該回路で駆動される液晶表示装置
US6528951B2 (en) * 2000-06-13 2003-03-04 Semiconductor Energy Laboratory Co., Ltd. Display device
JP4585683B2 (ja) * 2000-11-20 2010-11-24 Ｏｋｉセミコンダクタ株式会社 表示駆動回路
JP3533185B2 (ja) * 2001-01-16 2004-05-31 Ｎｅｃエレクトロニクス株式会社 液晶ディスプレイの駆動回路
JP2002350808A (ja) * 2001-05-24 2002-12-04 Sanyo Electric Co Ltd 駆動回路および表示装置
KR100714513B1 (ko) 2001-09-07 2007-05-07 마츠시타 덴끼 산교 가부시키가이샤 Ｅｌ 표시 장치, 전자 표시 기기 및 ｅｌ 표시 장치의 구동 회로
EP1450341A4 (en) * 2001-09-25 2009-04-01 Panasonic Corp EL DISPLAY BOARD AND EL DISPLAY DEVICE THEREFOR
KR20030064466A (ko) * 2002-01-28 2003-08-02 일진다이아몬드(주) 액티브 매트릭스 표시 장치
JP2003316334A (ja) * 2002-04-26 2003-11-07 Hitachi Ltd 表示装置及び表示用駆動回路
KR101017797B1 (ko) 2002-04-26 2011-02-28 도시바 모바일 디스플레이 가부시키가이샤 Ｅｌ 표시 장치 및 ｅｌ 표시 장치의 구동 방법
KR100638304B1 (ko) 2002-04-26 2006-10-26 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 Ｅｌ 표시 패널의 드라이버 회로
JP4610843B2 (ja) 2002-06-20 2011-01-12 カシオ計算機株式会社 表示装置及び表示装置の駆動方法
US7184009B2 (en) * 2002-06-21 2007-02-27 Nokia Corporation Display circuit with optical sensor
JP2004117742A (ja) 2002-09-25 2004-04-15 Sharp Corp 表示装置ならびにその駆動回路および駆動方法
JP4247660B2 (ja) * 2002-11-28 2009-04-02 カシオ計算機株式会社 電流生成供給回路及びその制御方法並びに電流生成供給回路を備えた表示装置
CN100468497C (zh) * 2002-11-29 2009-03-11 株式会社半导体能源研究所 电流驱动电路
JP5057637B2 (ja) * 2002-11-29 2012-10-24 株式会社半導体エネルギー研究所 半導体装置
US8035626B2 (en) 2002-11-29 2011-10-11 Semiconductor Energy Laboratory Co., Ltd. Current driving circuit and display device using the current driving circuit
JP4048969B2 (ja) * 2003-02-12 2008-02-20 セイコーエプソン株式会社 電気光学装置の駆動方法及び電子機器
JP3952965B2 (ja) 2003-02-25 2007-08-01 カシオ計算機株式会社 表示装置及び表示装置の駆動方法
JP2004294752A (ja) * 2003-03-27 2004-10-21 Toshiba Matsushita Display Technology Co Ltd Ｅｌ表示装置
JPWO2004100118A1 (ja) * 2003-05-07 2006-07-13 東芝松下ディスプレイテクノロジー株式会社 Ｅｌ表示装置およびその駆動方法
JP4105132B2 (ja) * 2003-08-22 2008-06-25 シャープ株式会社 表示装置の駆動回路、表示装置および表示装置の駆動方法
KR100989344B1 (ko) * 2003-09-02 2010-10-25 삼성전자주식회사 데이터 구동 방법 및 그 장치와, 이를 갖는 표시 장치
JP4176688B2 (ja) * 2003-09-17 2008-11-05 シャープ株式会社 表示装置およびその駆動方法
JP4036184B2 (ja) * 2003-11-28 2008-01-23 セイコーエプソン株式会社 表示装置および表示装置の駆動方法
JP4890737B2 (ja) * 2003-12-01 2012-03-07 日本電気株式会社 電流駆動型デバイスの駆動回路、電流駆動型装置及びその駆動方法
US8144100B2 (en) 2003-12-17 2012-03-27 Samsung Electronics Co., Ltd. Shared buffer display panel drive methods and systems
US8179345B2 (en) * 2003-12-17 2012-05-15 Samsung Electronics Co., Ltd. Shared buffer display panel drive methods and systems
JP2005189497A (ja) * 2003-12-25 2005-07-14 Toshiba Matsushita Display Technology Co Ltd 電流出力型半導体回路の駆動方法
JP2005195810A (ja) * 2004-01-06 2005-07-21 Nec Electronics Corp 容量性負荷駆動回路、及び表示パネル駆動回路
JP4203656B2 (ja) 2004-01-16 2009-01-07 カシオ計算機株式会社 表示装置及び表示パネルの駆動方法
JP4665419B2 (ja) 2004-03-30 2011-04-06 カシオ計算機株式会社 画素回路基板の検査方法及び検査装置
KR100698983B1 (ko) * 2004-03-30 2007-03-26 샤프 가부시키가이샤 표시 장치 및 구동 장치
KR100600350B1 (ko) * 2004-05-15 2006-07-14 삼성에스디아이 주식회사 역다중화 및 이를 구비한 유기 전계발광 표시 장치
TWI259432B (en) * 2004-05-27 2006-08-01 Novatek Microelectronics Corp Source driver, source driver array, and driver with the source driver array and display with the driver
KR100606972B1 (ko) * 2004-06-28 2006-08-01 엘지.필립스 엘시디 주식회사 액정표시장치의 구동부
EP1622111A1 (en) * 2004-07-28 2006-02-01 Deutsche Thomson-Brandt Gmbh Line driver circuit for active matrix display device
US8194006B2 (en) 2004-08-23 2012-06-05 Semiconductor Energy Laboratory Co., Ltd. Display device, driving method of the same, and electronic device comprising monitoring elements
US8199079B2 (en) * 2004-08-25 2012-06-12 Samsung Mobile Display Co., Ltd. Demultiplexing circuit, light emitting display using the same, and driving method thereof
KR100590033B1 (ko) * 2004-10-08 2006-06-14 삼성에스디아이 주식회사 발광 표시 장치 및 그 데이터 구동 장치
KR100602353B1 (ko) * 2004-11-23 2006-07-18 삼성에스디아이 주식회사 전류 범위 제어회로, 데이터 구동부 및 발광 표시장치
US7570233B2 (en) * 2004-11-24 2009-08-04 Semiconductor Energy Laboratory Co., Ltd. Display device
KR100707623B1 (ko) * 2005-03-19 2007-04-13 한양대학교 산학협력단 화소 및 이를 이용한 발광 표시장치
DE102006014873B4 (de) * 2005-03-31 2019-01-03 Lg Display Co., Ltd. Ansteuerungsverfahren für eine Elektrolumineszenz-Anzeigevorrichtung
US8619007B2 (en) 2005-03-31 2013-12-31 Lg Display Co., Ltd. Electro-luminescence display device for implementing compact panel and driving method thereof
US20110133772A1 (en) * 2009-12-04 2011-06-09 Uniram Technology Inc. High Performance Low Power Output Drivers
US20100237904A1 (en) * 2005-04-05 2010-09-23 Uniram Technology Inc. High Performance Output Drivers and Anti-Reflection Circuits
US20070090857A1 (en) * 2005-04-05 2007-04-26 Uniram Technology Inc. High performance low power multiple-level-switching output drivers
KR100614661B1 (ko) * 2005-06-07 2006-08-22 삼성전자주식회사 액정 표시 장치의 소스 드라이버 출력 회로 및 데이터 라인구동방법
KR101169052B1 (ko) * 2005-06-30 2012-07-27 엘지디스플레이 주식회사 액정표시장치의 아날로그 샘플링 장치
JP4850452B2 (ja) * 2005-08-08 2012-01-11 株式会社 日立ディスプレイズ 画像表示装置
KR20070026981A (ko) * 2005-08-29 2007-03-09 엘지.필립스 엘시디 주식회사 액정 표시 장치 및 그의 프리차지 구동 방법
KR100746288B1 (ko) * 2005-11-21 2007-08-03 삼성전자주식회사 신호선 프리차아지 회로, 상기 회로를 포함하는 액정 표시장치의 구동장치 및 액정 표시 시스템
US20070188419A1 (en) * 2006-02-11 2007-08-16 Samsung Electronics Co., Ltd. Voltage transfer method and apparatus using organic thin film transistor and organic light emitting diode display device including the same
KR101250235B1 (ko) * 2006-03-17 2013-04-04 엘지디스플레이 주식회사 액정표시장치의 구동 회로 및 방법
JP2007279539A (ja) * 2006-04-11 2007-10-25 Nec Electronics Corp ドライバ回路、表示装置及びその駆動方法
KR101258644B1 (ko) * 2006-09-20 2013-04-26 삼성전자주식회사 시분할 구동 방식을 이용한 소스 드라이버, 이를 포함하는 디스플레이 장치, 및 이의 구동 방법
JP5045318B2 (ja) 2006-09-27 2012-10-10 セイコーエプソン株式会社 駆動回路、電気光学装置及び電子機器
US20080165096A1 (en) * 2007-01-09 2008-07-10 Himax Technologies Limited Flat Panel Display
KR20080107855A (ko) 2007-06-08 2008-12-11 삼성전자주식회사 표시 장치 및 이의 구동 방법
KR101469470B1 (ko) * 2007-06-13 2014-12-15 엘지디스플레이 주식회사 액정 표시장치의 구동장치와 그 구동방법
JP2009014842A (ja) * 2007-07-02 2009-01-22 Nec Electronics Corp データ線駆動回路、表示装置、及びデータ線駆動方法
GB2456164B (en) * 2008-01-04 2010-01-27 Sony Corp Driving circuit for a liquid crystal display
KR20100011285A (ko) * 2008-07-24 2010-02-03 삼성전자주식회사 프리 디코더를 구비하는 디스플레이 구동회로 및 그구동방법
KR100983392B1 (ko) * 2008-08-19 2010-09-20 매그나칩 반도체 유한회사 칼럼 데이터 구동회로, 이를 구비한 표시장치 및 그의 구동방법
US8970639B2 (en) * 2010-04-23 2015-03-03 Taiwan Semiconductor Manufacturing Co., Ltd. Two-stage DAC architecture for LCD source driver utilizing one-bit serial charge redistribution DAC
US8525424B2 (en) * 2011-12-05 2013-09-03 Sct Technology, Ltd. Circuitry and method for driving LED display
TWI467557B (zh) * 2012-07-26 2015-01-01 Upi Semiconductor Corp 電壓補償電路及其操作方法
JP2014048652A (ja) * 2012-09-04 2014-03-17 Japan Display Inc 液晶表示装置
KR102186960B1 (ko) * 2014-03-11 2020-12-04 삼성전자주식회사 디스플레이 구동 회로 및 디스플레이 장치
KR102211124B1 (ko) * 2014-10-02 2021-02-02 삼성전자주식회사 저전력으로 동작하는 소스 드라이버 및 이를 포함하는 액정 디스플레이 장치
US10485714B2 (en) * 2014-12-15 2019-11-26 Associated Hygienic Products, Llc Absorbent article with cushion layer defining air pockets
KR102315421B1 (ko) 2015-03-30 2021-10-22 삼성디스플레이 주식회사 디멀티플렉서 및 이를 포함한 표시장치
CN105139824B (zh) * 2015-10-16 2018-02-06 重庆京东方光电科技有限公司 栅极驱动器及其配置系统和调节配置方法
JP2017167426A (ja) * 2016-03-17 2017-09-21 セイコーエプソン株式会社 電気光学装置、及び電子機器
CN107195269B (zh) * 2017-05-26 2019-08-02 上海天马有机发光显示技术有限公司 一种显示面板、显示装置及显示面板的多路选通开关电路的驱动方法
TWI761663B (zh) * 2018-03-01 2022-04-21 聯詠科技股份有限公司 觸控顯示驅動裝置及其驅動方法
US11056068B2 (en) * 2018-11-30 2021-07-06 Sharp Kabushiki Kaisha Display device performing precharge of video signal lines and drive method thereof
CN113994417A (zh) * 2019-04-12 2022-01-28 拉碧斯半导体株式会社 显示驱动器和显示装置
KR20200123352A (ko) * 2019-04-19 2020-10-29 삼성디스플레이 주식회사 소스 구동부 및 이를 포함하는 표시 장치
KR20220000258A (ko) * 2020-06-25 2022-01-03 매그나칩 반도체 유한회사 패널 제어 회로 및 이를 포함하는 표시 장치
KR20220012546A (ko) * 2020-07-23 2022-02-04 주식회사 엘엑스세미콘 디스플레이 구동 장치
CN117198221B (zh) * 2023-11-07 2024-02-06 上海视涯技术有限公司 一种数据存储电路、硅基显示面板及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08248913A (ja) * 1995-03-06 1996-09-27 Canon Inc 画像表示装置
EP0742469A1 (en) * 1994-11-17 1996-11-13 Seiko Epson Corporation Display device, method of driving the device and electronic equipment
JPH11119741A (ja) * 1997-10-15 1999-04-30 Hitachi Ltd 液晶表示装置およびそれに用いられるデータドライバ
JP2000162577A (ja) * 1998-09-24 2000-06-16 Toshiba Corp 平面表示装置、アレイ基板、および平面表示装置の駆動方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3424387B2 (ja) * 1995-04-11 2003-07-07 ソニー株式会社 アクティブマトリクス表示装置
US6127997A (en) 1997-07-28 2000-10-03 Nec Corporation Driver for liquid crystal display apparatus with no operational amplifier
JP3639416B2 (ja) * 1997-10-03 2005-04-20 三洋電機株式会社 駆動回路内蔵型液晶表示装置
JP3482908B2 (ja) * 1999-05-26 2004-01-06 日本電気株式会社 駆動回路、駆動回路システム、バイアス回路及び駆動回路装置
US6483522B1 (en) * 2000-04-20 2002-11-19 Industrial Technology Research Institute Method and circuit for data driving of a display
JP4183222B2 (ja) * 2000-06-02 2008-11-19 日本電気株式会社 携帯電話機の省電力駆動方法
JP3700558B2 (ja) * 2000-08-10 2005-09-28 日本電気株式会社 駆動回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0742469A1 (en) * 1994-11-17 1996-11-13 Seiko Epson Corporation Display device, method of driving the device and electronic equipment
JPH08248913A (ja) * 1995-03-06 1996-09-27 Canon Inc 画像表示装置
JPH11119741A (ja) * 1997-10-15 1999-04-30 Hitachi Ltd 液晶表示装置およびそれに用いられるデータドライバ
JP2000162577A (ja) * 1998-09-24 2000-06-16 Toshiba Corp 平面表示装置、アレイ基板、および平面表示装置の駆動方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100844768B1 (ko) * 2006-06-08 2008-07-07 삼성에스디아이 주식회사 구동회로 및 이를 이용한 유기전계발광표시장치

Also Published As

Publication number Publication date
KR20020059222A (ko) 2002-07-12
US20030006955A1 (en) 2003-01-09
US6816144B2 (en) 2004-11-09
JP2002149125A (ja) 2002-05-24
TW522373B (en) 2003-03-01
JP4929431B2 (ja) 2012-05-09

Similar Documents

Publication Publication Date Title
KR100413137B1 (ko) 패널 표시 장치의 데이터선 구동 회로
KR100564275B1 (ko) 액정표시장치
US7911434B2 (en) Level converter circuit, display device and portable terminal device
JP4161511B2 (ja) 表示装置およびその駆動方法並びに携帯端末
US8354990B2 (en) Drive circuit, a display device provided with the same
US20100053128A1 (en) Current sample and hold circuit and method and demultiplexer and display device using the same
KR20000059298A (ko) 쉬프트 레지스터 회로
JP2005143068A (ja) インバータ回路および表示装置
US6795051B2 (en) Driving circuit of liquid crystal display and liquid crystal display driven by the same circuit
EP1388142B1 (en) Active matrix display device
US20040095306A1 (en) Driving circuit for driving capacitive element with reduced power loss in output stage
KR100465472B1 (ko) 액티브 매트릭스형 표시 장치
US20070159439A1 (en) Liquid crystal display
JP4762251B2 (ja) 液晶表示装置およびその駆動方法
JPH11259052A (ja) 液晶表示装置の駆動回路
KR20020079509A (ko) 표시 장치
US20080122777A1 (en) Source driving device
US6590556B2 (en) Active matrix display device
JPH08130461A (ja) 論理回路の駆動方法及び画像表示装置
JP2002311909A (ja) アクティブマトリクス型表示装置
KR20020020416A (ko) 액정표시장치의 저전력 소스 구동회로 및 구동방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee