JPH08248913A - 画像表示装置 - Google Patents
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- JPH08248913A JPH08248913A JP7045095A JP7045095A JPH08248913A JP H08248913 A JPH08248913 A JP H08248913A JP 7045095 A JP7045095 A JP 7045095A JP 7045095 A JP7045095 A JP 7045095A JP H08248913 A JPH08248913 A JP H08248913A
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- Japan
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- display device
- circuit
- analog buffer
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】 低電圧、小型高精細で且つ低消費電力の画像
表示装置を提供することを目的とする。 【構成】 複数の表示素子と、表示素子を選択する水平
走査回路及び垂直走査回路と、入力部１１１n 及び負荷
部１１３n を有する画像信号アナログバッファ回路n と
を備えた画像表示装置において、入力部１１１n と負荷
部１１３n との間に、スイッチ回路１１２n を設けたこ
とを特徴とする。 【効果】 信号の転送期間のみアナログバッファを活性
化させることができ、消費電力を格段に低減できると共
に、高密度設計が容易となり、高密度高精細な表示装置
を低コストで実現することができる。
表示装置を提供することを目的とする。 【構成】 複数の表示素子と、表示素子を選択する水平
走査回路及び垂直走査回路と、入力部１１１n 及び負荷
部１１３n を有する画像信号アナログバッファ回路n と
を備えた画像表示装置において、入力部１１１n と負荷
部１１３n との間に、スイッチ回路１１２n を設けたこ
とを特徴とする。 【効果】 信号の転送期間のみアナログバッファを活性
化させることができ、消費電力を格段に低減できると共
に、高密度設計が容易となり、高密度高精細な表示装置
を低コストで実現することができる。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置等の画像表
示装置に関し、特にアナログバッファ回路を有する画像
表示装置に関するものである。
示装置に関し、特にアナログバッファ回路を有する画像
表示装置に関するものである。
【０００２】
【従来の技術】図９はカラー液晶表示装置の従来例を示
すブロック構成図である。同図中、１０は表示画素部、
２０は表示画素部１０の垂直走査を行うための垂直走査
回路、３０は入力画像信号のサンプリング回路、４０は
サンプリング回路３０におけるサンプリングのための水
平走査回路、５０は信号処理回路、６０は表示装置のタ
イミング駆動のための制御回路である。また、１００は
画像信号を一時的に蓄積するラインメモリ、１１０はラ
インメモリ１００からの信号を電流増幅するアナログバ
ッファ回路である。
すブロック構成図である。同図中、１０は表示画素部、
２０は表示画素部１０の垂直走査を行うための垂直走査
回路、３０は入力画像信号のサンプリング回路、４０は
サンプリング回路３０におけるサンプリングのための水
平走査回路、５０は信号処理回路、６０は表示装置のタ
イミング駆動のための制御回路である。また、１００は
画像信号を一時的に蓄積するラインメモリ、１１０はラ
インメモリ１００からの信号を電流増幅するアナログバ
ッファ回路である。
【０００３】表示画素部１０の単位画素は、スイッチン
グトランジスタ１１、および液晶１２ａと画素容量１２
ｂからなり、スイッチングトランジスタ１１のゲートは
ゲート線１３により垂直走査回路２０に接続され、スイ
ッチングトランジスタ１１の入力端子は垂直方向データ
線１４によりサンプリング回路３０に接続されている。
液晶１２ａの他端は、共通電極線１２ｃに接続されてお
り、共通電極電圧ＶLCが印加される。画素容量１２ｂの
他端には固定電位ＶCOMが印加されるが、ＶCOM＝ＶLCで
あってもよい。
グトランジスタ１１、および液晶１２ａと画素容量１２
ｂからなり、スイッチングトランジスタ１１のゲートは
ゲート線１３により垂直走査回路２０に接続され、スイ
ッチングトランジスタ１１の入力端子は垂直方向データ
線１４によりサンプリング回路３０に接続されている。
液晶１２ａの他端は、共通電極線１２ｃに接続されてお
り、共通電極電圧ＶLCが印加される。画素容量１２ｂの
他端には固定電位ＶCOMが印加されるが、ＶCOM＝ＶLCで
あってもよい。
【０００４】サンプリング回路３０の入力には、信号処
理回路５０からのカラー信号（赤、青、緑）が供給され
る。信号処理回路５０では、入力画像信号に対して、液
晶特性を考慮したガンマ処理や、液晶の長寿命化のため
の反転信号処理などがなされる。
理回路５０からのカラー信号（赤、青、緑）が供給され
る。信号処理回路５０では、入力画像信号に対して、液
晶特性を考慮したガンマ処理や、液晶の長寿命化のため
の反転信号処理などがなされる。
【０００５】ラインメモリ１００を設けることにより、
１Ｈ信号を２つの画素行に書き込む倍速駆動が可能とな
る反面、ラインメモリ１００の一時蓄積容量と、垂直方
向データ線１４の寄生容量とで、信号電圧が容量分割さ
れ、信号振幅が低下してしまう。これを防止するため
に、ラインメモリ１００の後段にアナログバッファ回路
１１０が設けられているものである。
１Ｈ信号を２つの画素行に書き込む倍速駆動が可能とな
る反面、ラインメモリ１００の一時蓄積容量と、垂直方
向データ線１４の寄生容量とで、信号電圧が容量分割さ
れ、信号振幅が低下してしまう。これを防止するため
に、ラインメモリ１００の後段にアナログバッファ回路
１１０が設けられているものである。
【０００６】上記アナログバッファ回路１１０に常にバ
イアス電流を流すと、消費電力が大きくなり、小型の携
帯型装置においては電池の寿命が短くなると共に、発熱
による暗電流のために画像が劣化するという問題があ
る。そこで、アナログバッファの導通期間を制御し消費
電力を節約する例が、特公昭６２−１４３０９５号公報
に開示されている。この従来例では、アナログバッファ
回路は、図１０（ａ），（ｂ）に示す如く入力トランジ
スタからなる入力部と、負荷電流を制御する負荷トラン
ジスタからなる負荷部から構成されている。
イアス電流を流すと、消費電力が大きくなり、小型の携
帯型装置においては電池の寿命が短くなると共に、発熱
による暗電流のために画像が劣化するという問題があ
る。そこで、アナログバッファの導通期間を制御し消費
電力を節約する例が、特公昭６２−１４３０９５号公報
に開示されている。この従来例では、アナログバッファ
回路は、図１０（ａ），（ｂ）に示す如く入力トランジ
スタからなる入力部と、負荷電流を制御する負荷トラン
ジスタからなる負荷部から構成されている。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
例では、アナログバッファの入力部と負荷部が一体の回
路として構成されているため、負荷部を制御するための
部品とバイアス電流が必要であったり、あるいはまた、
入力トランジスタと負荷トランジスタの間に定電流源ト
ランジスタを設けていた。このため、信号のダイナミッ
クレンジが小さくなるという問題があった。
例では、アナログバッファの入力部と負荷部が一体の回
路として構成されているため、負荷部を制御するための
部品とバイアス電流が必要であったり、あるいはまた、
入力トランジスタと負荷トランジスタの間に定電流源ト
ランジスタを設けていた。このため、信号のダイナミッ
クレンジが小さくなるという問題があった。
【０００８】また、表示装置の高精細化が進む程、一画
素当たりの画素ピッチが小さくなるが、従来のアナログ
バッファの回路構成では狭ピッチに設計するのは極めて
困難であるため、高精細，低電圧化のためにアナログバ
ッファを設けた表示装置の高密度化の妨げとなってい
た。
素当たりの画素ピッチが小さくなるが、従来のアナログ
バッファの回路構成では狭ピッチに設計するのは極めて
困難であるため、高精細，低電圧化のためにアナログバ
ッファを設けた表示装置の高密度化の妨げとなってい
た。
【０００９】本発明は上述の従来技術の問題点に鑑みて
なされたものであり、より簡易にアナログバッファ回路
を構成し、低電圧、小型高精細で且つ低消費電力の画像
表示装置を提供することを目的とするものである。
なされたものであり、より簡易にアナログバッファ回路
を構成し、低電圧、小型高精細で且つ低消費電力の画像
表示装置を提供することを目的とするものである。
【００１０】
【課題を解決するための手段及び作用】上記目的を達成
する本発明は、複数の表示素子と、該表示素子を選択す
る水平走査回路及び垂直走査回路と、入力部及び負荷部
を有する画像信号アナログバッファ回路とを備えた画像
表示装置において、前記画像信号アナログバッファ回路
の入力部と負荷部との間に、スイッチ回路を設けたこと
を特徴とする画像表示装置にある。
する本発明は、複数の表示素子と、該表示素子を選択す
る水平走査回路及び垂直走査回路と、入力部及び負荷部
を有する画像信号アナログバッファ回路とを備えた画像
表示装置において、前記画像信号アナログバッファ回路
の入力部と負荷部との間に、スイッチ回路を設けたこと
を特徴とする画像表示装置にある。
【００１１】本発明によれば、前記スイッチ回路によっ
てアナログバッファ回路の導通を制御することができ、
アナログバッファ回路にバイアス電流及び信号電流が流
れるのは、スイッチが導通された期間だけであり、スイ
ッチが非導通の時はバイアス電流は流れない。従って、
バイアス電流が流れる期間を非常に短くすることがで
き、表示装置の消費電力と暗電流を減らすことができ
る。
てアナログバッファ回路の導通を制御することができ、
アナログバッファ回路にバイアス電流及び信号電流が流
れるのは、スイッチが導通された期間だけであり、スイ
ッチが非導通の時はバイアス電流は流れない。従って、
バイアス電流が流れる期間を非常に短くすることがで
き、表示装置の消費電力と暗電流を減らすことができ
る。
【００１２】
【実施例】以下に実施例を示し、本発明を詳細に説明す
る。
る。
【００１３】［実施例１］本実施例の画像表示装置のブ
ロック構成図は図９と同様のものであり、その１画素分
の画像データを蓄積，転送するための概略構成を図１の
ブロック図に示す。
ロック構成図は図９と同様のものであり、その１画素分
の画像データを蓄積，転送するための概略構成を図１の
ブロック図に示す。
【００１４】図１中、１００n はラインメモリ１００中
の任意のメモリ、１１０n は任意のアナログバッファ回
路であり、アナログバッファ回路１１０n はアンプ入力
部１１１n ，スイッチ１１２n ，アンプ負荷部１１３n
によって構成されている。
の任意のメモリ、１１０n は任意のアナログバッファ回
路であり、アナログバッファ回路１１０n はアンプ入力
部１１１n ，スイッチ１１２n ，アンプ負荷部１１３n
によって構成されている。
【００１５】サンプリングスイッチ回路３０（図９参
照）でサンプルされた任意の画像信号は、メモリ１００
n でホールドされる。このメモリ信号は直接あるいは間
接的（例えば不図示のスイッチを通して）にアンプ入力
部１１１n に入力される。アンプ入力部１１１n はスイ
ッチ１１２n を通してアンプ負荷部１１３n と垂直方向
データ線１４に接続されている。アンプ入力部１１１n
とアンプ負荷部１１３nはスイッチ１１２n を経て接続
されているため、スイッチ１１２n が導通した時にアナ
ログバッファ回路１１０n にバイアス電流が流れると共
に、メモリ信号が垂直方向データ線１４を経て任意の画
素に転送される。
照）でサンプルされた任意の画像信号は、メモリ１００
n でホールドされる。このメモリ信号は直接あるいは間
接的（例えば不図示のスイッチを通して）にアンプ入力
部１１１n に入力される。アンプ入力部１１１n はスイ
ッチ１１２n を通してアンプ負荷部１１３n と垂直方向
データ線１４に接続されている。アンプ入力部１１１n
とアンプ負荷部１１３nはスイッチ１１２n を経て接続
されているため、スイッチ１１２n が導通した時にアナ
ログバッファ回路１１０n にバイアス電流が流れると共
に、メモリ信号が垂直方向データ線１４を経て任意の画
素に転送される。
【００１６】画素への信号充電が終了すると、スイッチ
ングトランジスタ１１（図９参照）の非導通化と共に、
スイッチ１１２n が非導通化され、アナログバッファ回
路１１０n にバイアス電流が流れなくなる。
ングトランジスタ１１（図９参照）の非導通化と共に、
スイッチ１１２n が非導通化され、アナログバッファ回
路１１０n にバイアス電流が流れなくなる。
【００１７】本実施例の部分回路図とそのタイミング図
を、それぞれ図２，図３に示す。
を、それぞれ図２，図３に示す。
【００１８】図２において、３０n ，３０n+1 ・・・は
サンプリングスイッチ、１００n ，１００n+1 ・・・は
容量で形成されたラインメモリ、サンプリングスイッ
チ、１１１n ，１１１n+1 ・・・はＭＯＳトランジスタ
で形成されたアンプ入力部である。
サンプリングスイッチ、１００n ，１００n+1 ・・・は
容量で形成されたラインメモリ、サンプリングスイッ
チ、１１１n ，１１１n+1 ・・・はＭＯＳトランジスタ
で形成されたアンプ入力部である。
【００１９】図３において、Ｈsyncは水平同期信号であ
り、ＨBLK が水平帰線期間、ＴA が水平有効期間であ
る。ＴA 期間に水平走査回路４０（図９参照）からのパ
ルスｈ11，ｈ12，・・・により、入力画像信号Ｂ，Ｇ，
Ｒはそれぞれ点順次にサンプリングスイッチ３０n ，３
０n+1 ・・・でサンプリングされ、メモリ１００n ，１
００n+1 ・・・に蓄積される。
り、ＨBLK が水平帰線期間、ＴA が水平有効期間であ
る。ＴA 期間に水平走査回路４０（図９参照）からのパ
ルスｈ11，ｈ12，・・・により、入力画像信号Ｂ，Ｇ，
Ｒはそれぞれ点順次にサンプリングスイッチ３０n ，３
０n+1 ・・・でサンプリングされ、メモリ１００n ，１
００n+1 ・・・に蓄積される。
【００２０】φＴパルスが“Ｈ”（ハイレベル）のＴB
期間には転送スイッチ１１２n ・・・が導通し、アンプ
入力部１１１n ・・・からアンプ負荷部１１３n ・・・
に電流が流れる。この時、ゲート線ｇ１もφｇ１パルス
が“Ｈ”になるので、このゲート線に接続された各画素
は導通し、メモリ信号が垂直方向データ線１４を経て、
画素容量に充電される。ＴB 期間が過ぎるとφＴ，φｇ
１は“Ｌ”（ローレベル）となり、アンプ入力部１１１
n は不活性状態、ｇ１行の各画素スイッチ（スイッチン
グトランジスタ１１n ）は非導通となり、画素容量に充
電された充電信号は次に選択されるまで保持され、この
保持信号に見合った表示がなされる。そして、このよう
な水平，垂直走査が順次なされる。
期間には転送スイッチ１１２n ・・・が導通し、アンプ
入力部１１１n ・・・からアンプ負荷部１１３n ・・・
に電流が流れる。この時、ゲート線ｇ１もφｇ１パルス
が“Ｈ”になるので、このゲート線に接続された各画素
は導通し、メモリ信号が垂直方向データ線１４を経て、
画素容量に充電される。ＴB 期間が過ぎるとφＴ，φｇ
１は“Ｌ”（ローレベル）となり、アンプ入力部１１１
n は不活性状態、ｇ１行の各画素スイッチ（スイッチン
グトランジスタ１１n ）は非導通となり、画素容量に充
電された充電信号は次に選択されるまで保持され、この
保持信号に見合った表示がなされる。そして、このよう
な水平，垂直走査が順次なされる。
【００２１】以上のように、本実施例のアナログバッフ
ァ回路では、信号の転送時のみアンプの活性化が行われ
るので、非常に低消費電力であり、かつ信号転送のため
のスイッチをアンプの制御に利用しているため、アナロ
グバッファ回路が極めて簡易な構成となった。
ァ回路では、信号の転送時のみアンプの活性化が行われ
るので、非常に低消費電力であり、かつ信号転送のため
のスイッチをアンプの制御に利用しているため、アナロ
グバッファ回路が極めて簡易な構成となった。
【００２２】［実施例２］本実施例の画像表示装置のブ
ロック構成、及びその１画素分の画像データを蓄積，転
送するための概略構成は実施例１と同様である。
ロック構成、及びその１画素分の画像データを蓄積，転
送するための概略構成は実施例１と同様である。
【００２３】本実施例の部分回路図とそのタイミング図
を、それぞれ図４，図５に示す。尚、図４中、図２と同
一符号で示したものは同一である。
を、それぞれ図４，図５に示す。尚、図４中、図２と同
一符号で示したものは同一である。
【００２４】本実施例はラインメモリを２つの画素行分
設けたものである。ラインメモリ１００n 行にメモリさ
れた信号はｇ１行の画素に、ラインメモリ１００m 行に
メモリされた信号はｇ２行の画素に転送される。１００
n 行と１００m 行のメモリ信号をそれぞれ分離して共通
のアンプ入力部に入力するため、スイッチ１０５n とス
イッチ１０５m が新たに設けられている。
設けたものである。ラインメモリ１００n 行にメモリさ
れた信号はｇ１行の画素に、ラインメモリ１００m 行に
メモリされた信号はｇ２行の画素に転送される。１００
n 行と１００m 行のメモリ信号をそれぞれ分離して共通
のアンプ入力部に入力するため、スイッチ１０５n とス
イッチ１０５m が新たに設けられている。
【００２５】このように２つの画素行に信号を転送する
ことにより、例えば４６０画素の表示装置にインタレー
ス信号を入力しても、ノンインタレース駆動が可能とな
り、フリッカがなく、高精細な画像を表示できる。ライ
ンメモリは２行分あるが、アナログバッファ回路は１行
分でよく、回路面積も増えず、特に消費電流も増えない
利点がある。
ことにより、例えば４６０画素の表示装置にインタレー
ス信号を入力しても、ノンインタレース駆動が可能とな
り、フリッカがなく、高精細な画像を表示できる。ライ
ンメモリは２行分あるが、アナログバッファ回路は１行
分でよく、回路面積も増えず、特に消費電流も増えない
利点がある。
【００２６】［実施例３］実施例２では２つのラインメ
モリ行を表示画素部の一端に設けたが、本実施例では両
端に設けた。本実施例の画像表示装置の、各ラインメモ
リ行の１画素分の画像データを蓄積，転送するための概
略構成を図６のブロック図に示す。
モリ行を表示画素部の一端に設けたが、本実施例では両
端に設けた。本実施例の画像表示装置の、各ラインメモ
リ行の１画素分の画像データを蓄積，転送するための概
略構成を図６のブロック図に示す。
【００２７】高画素数になると、例えば０．７インチサ
イズの表示パネルで水平画素数が８００ケ程になると、
その画素ピッチは約１８μｍになる。このピッチの中に
２行分の２個のメモリを設けると、メモリの効率的設計
ができず、メモリ面積が大きくなってしまう。従って、
両端に設けると設計が容易で、メモリ面積も小さくでき
る。
イズの表示パネルで水平画素数が８００ケ程になると、
その画素ピッチは約１８μｍになる。このピッチの中に
２行分の２個のメモリを設けると、メモリの効率的設計
ができず、メモリ面積が大きくなってしまう。従って、
両端に設けると設計が容易で、メモリ面積も小さくでき
る。
【００２８】また、実施例１，２も同様であるが、本発
明に係るアンプ入力部とアンプ負荷部は分離して配置し
易い構成である。従って、アナログバッファ回路を細長
く設計し易い。よって、本発明に係るアナログバッファ
回路の構成は、狭画素ピッチ、即ち画素の高密度配置に
適した回路構成となっているものである。
明に係るアンプ入力部とアンプ負荷部は分離して配置し
易い構成である。従って、アナログバッファ回路を細長
く設計し易い。よって、本発明に係るアナログバッファ
回路の構成は、狭画素ピッチ、即ち画素の高密度配置に
適した回路構成となっているものである。
【００２９】［実施例４］本実施例は、２系統の入力信
号（但し、入力信号は同じでも良い）に対し、１系統に
はラインメモリが無く、もう１系統にはラインメモリが
有る場合の例である。本実施例の画像表示装置の、各系
統の１画素分の画像データを蓄積，転送するための概略
構成を図７のブロック図に、またそのタイミング図を図
８に示す。
号（但し、入力信号は同じでも良い）に対し、１系統に
はラインメモリが無く、もう１系統にはラインメモリが
有る場合の例である。本実施例の画像表示装置の、各系
統の１画素分の画像データを蓄積，転送するための概略
構成を図７のブロック図に、またそのタイミング図を図
８に示す。
【００３０】実施例２，３では、２つのラインメモリに
蓄えた信号をそれぞれ別の画素行に転送したが、本実施
例では、１系統（入力系ｍ）の信号はサンプリングされ
た信号を有効水平走査期間（ＴA ）内に直接画素行に書
き込み、もう１系統（入力系ｎ）の信号はラインメモリ
１００n を経て水平帰線期間（ＨBLK ）内に別の画素行
に書き込むものである。
蓄えた信号をそれぞれ別の画素行に転送したが、本実施
例では、１系統（入力系ｍ）の信号はサンプリングされ
た信号を有効水平走査期間（ＴA ）内に直接画素行に書
き込み、もう１系統（入力系ｎ）の信号はラインメモリ
１００n を経て水平帰線期間（ＨBLK ）内に別の画素行
に書き込むものである。
【００３１】本実施例において、アナログバッファ回路
のスイッチｍをサンプリングスイッチと同時に制御すれ
ば、消費電力が増えることもない。
のスイッチｍをサンプリングスイッチと同時に制御すれ
ば、消費電力が増えることもない。
【００３２】上記のようにアナログバッファ回路を構成
することにより、ライン１行分の回路面積を小さくで
き、最終的には、パネル収量が多くなり、コストの低減
もなされる。
することにより、ライン１行分の回路面積を小さくで
き、最終的には、パネル収量が多くなり、コストの低減
もなされる。
【００３３】
【発明の効果】以上説明したように、本発明の画像表示
装置によれば、アナログバッファ回路のアンプ入力部と
アンプ負荷部をスイッチ回路によって分離することで、
回路構成が簡単になると共に、低電圧動作、及び信号の
転送期間のみバッファを活性化させることができ、消費
電力を格段に低減することが可能となった。
装置によれば、アナログバッファ回路のアンプ入力部と
アンプ負荷部をスイッチ回路によって分離することで、
回路構成が簡単になると共に、低電圧動作、及び信号の
転送期間のみバッファを活性化させることができ、消費
電力を格段に低減することが可能となった。
【００３４】また、高密度設計が容易となり、表示周辺
回路を小さく設計できるので、高密度高精細な表示装置
を低コストで実現することができる。特に、アナログバ
ッファ回路の転送スイッチを、サンプリング回路のスイ
ッチと共通に制御することにより、より一層周辺回路を
小さく設計することができる。
回路を小さく設計できるので、高密度高精細な表示装置
を低コストで実現することができる。特に、アナログバ
ッファ回路の転送スイッチを、サンプリング回路のスイ
ッチと共通に制御することにより、より一層周辺回路を
小さく設計することができる。
【図１】実施例１にて示す表示装置を説明するための概
略的構成図である。
略的構成図である。
【図２】実施例１にて示す表示装置の部分回路図であ
る。
る。
【図３】実施例１にて示す表示装置のタイミング図であ
る。
る。
【図４】実施例２にて示す表示装置の部分回路図であ
る。
る。
【図５】実施例２にて示す表示装置のタイミング図であ
る。
る。
【図６】実施例３にて示す表示装置を説明するための概
略的構成図である。
略的構成図である。
【図７】実施例４にて示す表示装置を説明するための概
略的構成図である。
略的構成図である。
【図８】実施例４にて示す表示装置のタイミング図であ
る。
る。
【図９】従来例の液晶表示装置のブロック構成図であ
る。
る。
【図１０】従来例のアナログバッファ回路図である。
１０ 表示画素部 １１ スイッチングトランジスタ １２ａ 液晶 １２ｂ 画素容量１２ｂ １２ｃ 共通電極線 １３ ゲート線 １４ 垂直方向データ線 ２０ 垂直走査回路 ３０ サンプリング回路 ３０n ，３０n+1 サンプリング回路のスイッチ ４０ 水平走査回路 ５０ 信号処理回路 ６０ 制御回路 １００ ラインメモリ １０５n ，１０５m サンプリング回路のスイッチ １１０ アナログバッファ回路 １１１ アンプ入力部 １１２ アナログバッファ回路の転送スイッチ １１３ アンプ負荷部
Claims (1)
- 【請求項１】 複数の表示素子と、該表示素子を選択す
る水平走査回路及び垂直走査回路と、入力部及び負荷部
を有する画像信号アナログバッファ回路とを備えた画像
表示装置において、 前記画像信号アナログバッファ回路の入力部と負荷部と
の間に、スイッチ回路を設けたことを特徴とする画像表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045095A JPH08248913A (ja) | 1995-03-06 | 1995-03-06 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045095A JPH08248913A (ja) | 1995-03-06 | 1995-03-06 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08248913A true JPH08248913A (ja) | 1996-09-27 |
Family
ID=13431863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7045095A Withdrawn JPH08248913A (ja) | 1995-03-06 | 1995-03-06 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08248913A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413137B1 (ko) * | 2000-11-10 | 2003-12-31 | 닛폰 덴키 가부시끼 가이샤 | 패널 표시 장치의 데이터선 구동 회로 |
| JP2005234056A (ja) * | 2004-02-17 | 2005-09-02 | Sharp Corp | 表示装置およびその駆動方法 |
-
1995
- 1995-03-06 JP JP7045095A patent/JPH08248913A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413137B1 (ko) * | 2000-11-10 | 2003-12-31 | 닛폰 덴키 가부시끼 가이샤 | 패널 표시 장치의 데이터선 구동 회로 |
| JP2005234056A (ja) * | 2004-02-17 | 2005-09-02 | Sharp Corp | 表示装置およびその駆動方法 |
| US7479932B2 (en) | 2004-02-17 | 2009-01-20 | Sharp Kabushiki Kaisha | Display device, drive method thereof, and drive system thereof |
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