KR102186960B1

KR102186960B1 - 디스플레이 구동 회로 및 디스플레이 장치

Info

Publication number: KR102186960B1
Application number: KR1020140028287A
Authority: KR
Inventors: 배종곤; 강원식; 김양효; 우재혁
Original assignee: 삼성전자주식회사
Priority date: 2014-03-11
Filing date: 2014-03-11
Publication date: 2020-12-04
Also published as: US9552791B2; KR20150106153A; US20150262543A1

Abstract

디스플레이 구동 회로는 제1 내지 제(2*n) 버퍼들, 버퍼 컨트롤러, 제1 내지 제n 이미지 처리부들 및 소스 구동부를 포함한다. 버퍼 컨트롤러는 제1 시간마다 제1 버퍼부터 제(2*n) 버퍼의 순서로 제1 내지 제(2*n) 버퍼들 중의 하나를 순환하여 선택하고, 제1 시간 동안 수신되는 픽셀 데이터들을 선택된 버퍼에 저장한다. 제1 내지 제n 이미지 처리부들 각각은 제1 내지 제(2*n) 버퍼들 중에서 두 개의 버퍼들에 각각 연결되고, 상응하는 버퍼에 픽셀 데이터들이 저장되는 경우, 제1 시간의 n배에 상응하는 시간 동안 상응하는 버퍼에 저장된 픽셀 데이터들에 대해 신호 처리를 수행하여 처리 데이터들을 각각 생성한다. 소스 구동부는 제1 내지 제n 이미지 처리부들로부터 제공되는 처리 데이터들에 기초하여 아날로그 신호들을 생성한다. 디스플레이 구동 회로는 EMI 특성을 향상시키고 소비 전력을 감소시킨다.

Description

디스플레이 구동 회로 및 디스플레이 장치 {DISPLAY DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}

본 발명은 디스플레이 장치에 관한 것으로, 보다 상세하게는 디스플레이 구동 회로 및 이를 포함하는 전자 시스템에 관한 것이다.

최근 디스플레이 장치의 해상도가 증가함에 따라 프로세서로부터 디스플레이 구동 회로에 이미지 신호가 제공되는 속도 또한 증가하고 있다. 따라서 디스플레이 구동 회로가 고속으로 제공되는 이미지 신호를 처리하여 디스플레이 장치에 표시하기 위해서는 디스플레이 구동 회로 내부적으로 높은 주파수를 갖는 내부 클럭 신호에 동기되어 동작하여야 한다.

그러나 디스플레이 구동 회로의 내부 클럭 신호의 주파수가 증가하는 경우 프로세서로부터 디스플레이 구동 회로에 이미지 신호를 제공하는 데에 사용되는 고주파의 클럭 신호와 함께 고조파(harmonic)를 이루게 되어 EMI(electromagnetic interference) 특성이 나빠지고 소비 전력이 증가하는 는 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 낮은 주파수를 갖는 내부 클럭 신호에 동기되어 동작하는 디스플레이 구동 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 디스플레이 구동 회로를 포함하는 디스플레이 장치를 제공하는 것이다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디스플레이 구동 회로는 제1 내지 제(2*n)(n은 2이상의 정수) 버퍼들, 버퍼 컨트롤러, 제1 내지 제n 이미지 처리부들 및 소스 구동부를 포함한다. 상기 버퍼 컨트롤러는 제1 시간마다 제1 버퍼부터 제(2*n) 버퍼의 순서로 상기 제1 내지 제(2*n) 버퍼들 중의 하나를 순환하여 선택하고, 상기 제1 시간 동안 수신되는 픽셀 데이터들을 상기 선택된 버퍼에 저장한다. 상기 제1 내지 제n 이미지 처리부들 각각은 상기 제1 내지 제(2*n) 버퍼들 중에서 두 개의 버퍼들에 각각 연결되고, 상응하는 버퍼에 상기 픽셀 데이터들이 저장되는 경우, 상기 제1 시간의 n배에 상응하는 시간 동안 상기 상응하는 버퍼에 저장된 상기 픽셀 데이터들에 대해 신호 처리를 수행하여 처리 데이터들을 각각 생성한다. 상기 소스 구동부는 상기 제1 내지 제n 이미지 처리부들로부터 제공되는 상기 처리 데이터들에 기초하여 아날로그 신호들을 생성한다.

일 실시예에 있어서, 제k(k는 n이하의 양의 정수) 이미지 처리부는 제k 버퍼 및 제(k+n) 버퍼에 연결될 수 있다.

일 실시예에 있어서, 상기 제1 내지 제n 이미지 처리부들 각각은 상기 제1 시간의 n배에 상응하는 시간 동안 생성되는 상기 처리 데이터들 중의 적어도 일부를 지연시킨 후 상기 소스 구동부에 제공할 수 있다.

일 실시예에 있어서, 상기 픽셀 데이터가 상기 버퍼 컨트롤러에 제공되는 주파수의 1/(2*n)배 보다 작은 제1 주파수를 갖는 제1 내부 클럭 신호 및 상기 제1 주파수의 절반에 상응하는 제2 주파수를 갖는 제2 내부 클럭 신호를 생성하는 발진부를 더 포함하고, 상기 제1 내지 제n 이미지 처리부들 각각은 상기 제1 내부 클럭 신호에 동기되어 동작하고, 상기 소스 구동부는 상기 제2 내부 클럭 신호에 동기되어 동작할 수 있다.

상기 제1 내지 제n 이미지 처리부들 각각은 상기 제1 내부 클럭 신호에 동기되어 상기 상응하는 버퍼에 저장된 상기 픽셀 데이터들을 두 픽셀 단위로 독출하여 상기 신호 처리를 수행함으로써 두 픽셀 단위로 상기 처리 데이터들을 생성할 수 있다.

일 실시예에 있어서, 수평 동기 신호의 주기에 상응하는 수평 주기마다 외부 장치로부터 시리얼 인터페이스를 통해 하나의 행에 상응하는 이미지 신호들을 수신하여 상기 수평 주기마다 하나의 행에 상응하는 상기 픽셀 데이터들을 생성하는 시리얼 통신부를 더 포함할 수 있다.

상기 시리얼 인터페이스는 MIPI(Mobile Industry Processor Interface)일 수 있다.

일 실시예에 있어서, 상기 제1 시간은 수평 동기 신호의 주기에 상응하는 수평 주기일 수 있다.

상기 수평 주기 마다 상기 제1 내지 제n 이미지 처리부들 중의 하나는 하나의 행에 상응하는 상기 처리 데이터들을 상기 소스 구동부에 제공할 수 있다.

상기 제1 내지 제n 이미지 처리부들 각각은 상기 수평 주기 동안 상기 상응하는 버퍼에 하나의 행에 상응하는 상기 픽셀 데이터들이 저장된 이후, 제1 내지 제(n-1) 수평 주기 동안 생성되는 상기 처리 데이터들을 임시로 저장하고, 제n 수평 주기 동안 생성되는 상기 처리 데이터들을 상기 임시로 저장된 처리 데이터들과 함께 상기 제n 수평 주기 동안 상기 소스 구동부에 제공할 수 있다.

상기 제1 내지 제n 이미지 처리부들 각각은, 상기 제1 내지 제(2*n) 버퍼들의 크기의 1/n에 상응하는 크기를 갖는 제1 내지 제(n-1) 서브 버퍼들, 제1 내지 제n 수평 주기 동안 매 수평 주기마다 상기 상응하는 버퍼에 저장된 상기 픽셀 데이터들 중의 상응하는 1/n에 대해 상기 신호 처리를 수행하여 각각 1/n 행에 상응하는 상기 처리 데이터들을 생성하는 이미지 처리 회로, 및 상기 제1 내지 제(n-1) 수평 주기 동안 매 수평 주기마다 상기 이미지 처리 회로로부터 생성되는 상기 처리 데이터들을 각각 상기 제1 내지 제(n-1) 서브 버퍼들에 제1 내지 제(n-1) 서브 라인 데이터들로서 각각 저장하고, 상기 제n 수평 주기 동안 상기 이미지 처리 회로로부터 생성되는 상기 처리 데이터들을 포함하는 제n 서브 라인 데이터를 상기 제1 내지 제(n-1) 서브 라인 데이터들과 함께 상기 제n 수평 주기 동안 동시에 출력하는 지연 컨트롤러를 포함할 수 있다.

상기 소스 구동부는, 상기 수평 주기마다 상기 제1 내지 제n 이미지 처리부들 중의 하나로부터 제공되는 상기 제1 내지 제n 서브 라인 데이터들을 각각 수신하고, 상기 제1 내지 제n 서브 라인 데이터들 각각에 포함되는 1/n 행에 상응하는 상기 처리 데이터들을 병렬화하여 각각 1/n 행에 상응하는 병렬 데이터들을 출력하는 제1 내지 제n 시프트 레지스터들, 상기 제1 내지 제n 시프트 레지스터들로부터 각각 출력되는 상기 1/n 행에 상응하는 병렬 데이터들을 각각 래치하는 제1 내지 제n 래치부들, 및 상기 제1 내지 제n 래치부들의 출력 신호에 기초하여 1/n 행에 상응하는 상기 아날로그 신호들을 각각 생성하는 제1 내지 제n 변환부들을 포함할 수 있다.

상기 제1 내지 제n 시프트 레지스터들 각각은 네 픽셀 단위로 상기 처리 데이터들에 대해 시프트 동작을 수행하여 상기 병렬 데이터들을 생성할 수 있다.

일 실시예에 있어서, 상기 제1 시간은 수평 동기 신호의 주기에 상응하는 수평 주기의 1/m에 상응할 수 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디스플레이 장치는 디스플레이 패널 및 디스플레이 구동 회로를 포함한다. 상기 디스플레이 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들에 연결되는 복수의 픽셀들을 포함한다. 상기 디스플레이 구동 회로는 수평 주기 마다 상기 복수의 게이트 라인들 중의 하나를 순차적으로 선택하고, 상기 수평 주기 마다 상기 복수의 데이터 라인들에 아날로그 신호들을 인가하여 상기 선택된 게이트 라인에 연결되는 픽셀들에 상기 아날로그 신호들을 제공한다. 상기 디스플레이 구동 회로는 픽셀 데이터들을 수신하고, 상기 수평 주기보다 작거나 같은 제1 시간 동안 수신되는 상기 픽셀 데이터들 단위로 상기 픽셀 데이터들을 버퍼링하고, 상기 제1 시간의 n배에 상응하는 시간 동안 상기 버퍼링된 픽셀 데이터들에 대해 신호 처리를 수행하여 상기 아날로그 신호들을 생성한다.

본 발명의 실시예들에 따른 디스플레이 구동 회로는 EMI 특성을 향상시키고 소비 전력을 감소할 수 있다.

도 1은 본 발명의 일 실시예에 따른 디스플레이 구동 회로를 나타내는 블록도이다.
도 2는 도 1의 디스플레이 구동 회로의 일 예를 나타내는 블록도이다.
도 3은 도 1의 디스플레이 구동 회로의 일 예를 나타내는 블록도이다.
도 4는 도 3의 디스플레이 구동 회로에 포함되는 통신부가 수신하는 이미지 신호의 일 예를 나타내는 타이밍도이다.
도 5는 도 1의 디스플레이 구동 회로에 포함되는 이미지 처리부의 일 예를 나타내는 블록도이다.
도 6은 도 1의 디스플레이 구동 회로에 포함되는 소스 구동부의 일 예를 나타내는 블록도이다.
도 7은 도 1의 디스플레이 구동 회로의 일 예를 나타내는 블록도이다.
도 8은 도 7에 도시된 디스플레이 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1의 디스플레이 구동 회로의 일 예를 나타내는 블록도이다.
도 10은 도 9에 도시된 디스플레이 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 11은 도 1의 디스플레이 구동 회로의 일 예를 나타내는 블록도이다.
도 12는 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 디스플레이 장치가 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 14는 도 13의 모바일 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 디스플레이 구동 회로를 나타내는 블록도이다.

도 1을 참조하면, 디스플레이 구동 회로(10)는 버퍼 컨트롤러(100), 제1 내지 제(2*n)(n은 2이상의 정수) 버퍼들(200-1~200-2n), 제1 내지 제n 이미지 처리부들(300-1~300-n) 및 소스 구동부(400)를 포함한다.

버퍼 컨트롤러(100)는 픽셀 데이터들(D_PI)을 수신하고, 제1 시간마다 제1 버퍼(200-1)부터 제(2*n) 버퍼(200-2n)의 순서로 제1 내지 제(2*n) 버퍼들(200-1~200-2n) 중의 하나를 순환하여 선택하여, 상기 제1 시간 동안 수신되는 픽셀 데이터들(D_PI)을 상기 선택된 버퍼에 저장한다.

예를 들어, 버퍼 컨트롤러(100)는 상기 제1 시간 동안 수신되는 픽셀 데이터들(D_PI)을 제1 버퍼(200-1)에 저장하고, 다음 상기 제1 시간 동안 수신되는 픽셀 데이터들(D_PI)을 제2 버퍼(200-2)에 저장할 수 있다. 또한, 버퍼 컨트롤러(100)는 상기 제1 시간 동안 수신되는 픽셀 데이터들(D_PI)을 제2n 버퍼(200-2n)에 저장하는 경우, 다음 상기 제1 시간 동안 수신되는 픽셀 데이터들(D_PI)을 제1 버퍼(200-1)에 저장할 수 있다.

제1 내지 제(2*n) 버퍼들(200-1~200-2n) 각각은 상기 제1 시간 동안 수신되는 픽셀 데이터들(D_PI)을 저장할 수 있는 크기의 저장 용량을 가질 수 있다.

제1 내지 제n 이미지 처리부들(300-1~300-n) 각각은 제1 내지 제(2*n) 버퍼들(200-1~200-2n) 중에서 서로 상이한 두 개의 버퍼들에 각각 연결될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 제k(k는 n이하의 양의 정수) 이미지 처리부는 제k 버퍼 및 제(k+n) 버퍼에 연결될 수 있다.

제1 내지 제n 이미지 처리부들(300-1~300-n) 각각은 상응하는(즉, 연결되는) 버퍼에 픽셀 데이터들(D_PI)이 저장되는 경우, 상기 제1 시간의 n배에 상응하는 시간 동안 상기 상응하는 버퍼에 저장된 픽셀 데이터들(D_PI)에 대해 신호 처리를 수행하여 처리 데이터들(D_PRO)을 각각 생성한다.

예를 들어, 제k 이미지 처리부는 상기 제1 시간 동안 제k 버퍼 및 제(k+n) 버퍼 중의 하나에 픽셀 데이터들(D_PI)이 저장되는 경우, 상기 제1 시간의 n배에 상응하는 시간 동안 제k 버퍼 및 제(k+n) 버퍼 중의 하나에 저장된 픽셀 데이터들(D_PI)을 순차적으로 독출하고, 독출된 픽셀 데이터들(D_PI)에 대해 상기 신호 처리를 수행하여 처리 데이터들(D_PRO)을 생성할 수 있다.

소스 구동부(400)는 제1 내지 제n 이미지 처리부들(300-1~300-n)로부터 제공되는 처리 데이터들(D_PRO)에 기초하여 아날로그 신호들(AS1~ASz)을 생성한다. 후술하는 바와 같이, 아날로그 신호들(AS1~ASz)은 디스플레이 패널에 형성되는 데이터 라인들에 인가되어 하나의 행에 상응하는 픽셀들에 제공될 수 있다.

일 실시예에 있어서, 디스플레이 구동 회로(10)는 타이밍 컨트롤러(500)를 더 포함할 수 있다.

타이밍 컨트롤러(500)는 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC) 및 데이터 인에이블 신호(DE) 등을 수신하고, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC) 및 데이터 인에이블 신호(DE)에 기초하여 소스 구동부(400)를 제어하기 위한 소스 제어 신호(SCS)를 생성할 수 있다. 예를 들어, 소스 제어 신호(SCS)는 아날로그 신호들(AS1~ASz)의 출력을 제어하는 소스 출력 인에이블 신호를 포함할 수 있다.

일 실시예에 있어서, 상기 제1 시간은 수평 동기 신호(HSYNC)의 주기에 상응하는 수평 주기보다 작거나 같을 수 있다. 따라서 제1 내지 제(2*n) 버퍼들(200-1~200-2n) 각각의 크기는 하나의 행에 상응하는 픽셀 데이터들(D_PI)을 저장할 수 있는 크기보다 작거나 같을 수 있다.

일 실시예에 있어서, 제1 내지 제n 이미지 처리부들(300-1~300-n) 각각은 상기 제1 시간의 n배에 상응하는 시간 동안 생성되는 처리 데이터들(D_PRO) 중의 적어도 일부를 지연시킨 후 소스 구동부(400)에 제공함으로써 디스플레이 타이밍을 조절할 수 있다.

상술한 바와 같이, 제1 내지 제n 이미지 처리부들(300-1~300-n) 각각은 상기 제1 시간 동안 수신되는 픽셀 데이터들(D_PI)에 대해 상기 제1 시간의 n배에 상응하는 시간 동안 상기 신호 처리를 수행하여 처리 데이터들(D_PRO)을 생성함에도 불구하고, 제1 내지 제n 이미지 처리부들(300-1~300-n) 각각은 상응하는 버퍼에 저장된 픽셀 데이터들(D_PI)에 대해 동시에 상기 신호 처리를 수행하여 처리 데이터들(D_PRO)을 생성하므로, 상기 제1 시간 동안 제1 내지 제n 이미지 처리부들(300-1~300-n)이 처리하는 픽셀 데이터들(D_PI)의 총 양은 상기 제1 시간 동안 버퍼 컨트롤러(100)가 수신하는 픽셀 데이터들(D_PI)의 총 양과 동일할 수 있다.

도 2는 도 1의 디스플레이 구동 회로의 일 예를 나타내는 블록도이다.

도 2를 참조하면, 디스플레이 구동 회로(10a)는 버퍼 컨트롤러(100), 제1 내지 제(2*n) 버퍼들(200-1~200-2n), 제1 내지 제n 이미지 처리부들(300-1~300-n), 소스 구동부(400), 타이밍 컨트롤러(500) 및 발진부(600)를 포함할 수 있다.

도 2에 도시된 디스플레이 구동 회로(10a)는 도 1에 도시된 디스플레이 구동 회로(10)에서 발진부(600)를 더 포함한다는 사항을 제외하고는 도 1에 도시된 디스플레이 구동 회로(10)와 동일하다. 따라서 중복되는 설명은 생략한다.

발진부(600)는 픽셀 데이터(D_PI)가 버퍼 컨트롤러(100)에 제공되는 주파수의 1/(2*n)배 보다 작은 제1 주파수를 갖는 제1 내부 클럭 신호(ICLK1) 및 상기 제1 주파수의 절반에 상응하는 제2 주파수를 갖는 제2 내부 클럭 신호(ICLK2)를 생성할 수 있다. 발진부(600)는 제1 내부 클럭 신호(ICLK1)를 제1 내지 제n 이미지 처리부들(300-1~300-n)에 제공하고, 제2 내부 클럭 신호(ICLK2)를 소스 구동부(400)에 제공할 수 있다.

제1 내지 제n 이미지 처리부들(300-1~300-n) 각각은 제1 내부 클럭 신호(ICLK1)에 동기되어 동작할 수 있다. 예를 들어, 제1 내지 제n 이미지 처리부들(300-1~300-n) 각각은 제1 내부 클럭 신호(ICLK1)에 동기되어 상기 상응하는 버퍼에 저장된 픽셀 데이터들(D_PI)을 두 픽셀 단위로 독출하여 상기 신호 처리를 수행함으로써 두 픽셀 단위로 처리 데이터들(D_PRO)을 생성할 수 있다.

이와 같이, 제1 내지 제n 이미지 처리부들(300-1~300-n) 각각은 상기 제1 시간 동안 수신되는 픽셀 데이터들(D_PI)에 대해 상기 제1 시간의 n배에 상응하는 시간 동안 두 픽셀 단위로 픽셀 데이터들(D_PI)을 독출하여 상기 신호 처리를 수행하므로, 제1 내지 제n 이미지 처리부들(300-1~300-n) 각각이 상응하는 버퍼로부터 픽셀 데이터(D_PI)를 독출하는 주파수는 픽셀 데이터(D_PI)가 버퍼 컨트롤러(100)에 제공되는 주파수의 1/(2*n)배에 상응할 수 있다.

또한, 버퍼 컨트롤러(100)는 픽셀 데이터들(D_PI)을 지속적으로 수신하지 않고, 수평 주기와 수평 주기 사이에 픽셀 데이터들(D_PI)이 수신되지 않는 블랭크 구간이 존재하므로, 실질적으로 제1 내지 제n 이미지 처리부들(300-1~300-n) 각각은 픽셀 데이터(D_PI)가 버퍼 컨트롤러(100)에 제공되는 주파수의 1/(2*n)배 보다 작은 상기 제1 주파수를 갖는 제1 내부 클럭 신호(ICLK1)에 동기되어 상응하는 버퍼로부터 픽셀 데이터(D_PI)를 독출하여 상기 신호 처리를 수행함으로써 처리 데이터들(D_PRO)을 생성할 수 있다.

제1 내지 제n 이미지 처리부들(300-1~300-n) 각각은 상응하는 버퍼에 저장된 픽셀 데이터들(D_PI)을 두 픽셀 단위로 독출하여 상기 신호 처리를 수행함으로써 두 픽셀 단위로 처리 데이터들(D_PRO)을 생성하여 소스 구동부(400)에 제공하므로, 소스 구동부(400)는 상기 제1 주파수의 절반에 상응하는 상기 제2 주파수를 갖는 제2 내부 클럭 신호(ICLK2)에 동기되어 네 픽셀 단위로 처리 데이터들(D_PRO)에 대해 시프트 동작을 수행하여 아날로그 신호들(AS1~ASz)을 생성할 수 있다.

도 3은 도 1의 디스플레이 구동 회로의 일 예를 나타내는 블록도이다.

도 3을 참조하면, 디스플레이 구동 회로(10b)는 버퍼 컨트롤러(100), 제1 내지 제(2*n) 버퍼들(200-1~200-2n), 제1 내지 제n 이미지 처리부들(300-1~300-n), 소스 구동부(400), 타이밍 컨트롤러(500), 발진부(600) 및 통신부(700)를 포함할 수 있다.

도 3에 도시된 디스플레이 구동 회로(10b)는 도 2에 도시된 디스플레이 구동 회로(10a)에서 통신부(700)를 더 포함한다는 사항을 제외하고는 도 2에 도시된 디스플레이 구동 회로(10a)와 동일하다. 따라서 중복되는 설명은 생략한다.

통신부(700)는 외부 장치로부터 시리얼 인터페이스를 통해 이미지 신호들(IS) 및 제어 신호들(CONS)을 수신할 수 있다. 예를 들어, 통신부(700)는 수평 동기 신호(HSYNC)의 주기에 상응하는 수평 주기마다 상기 외부 장치로부터 상기 시리얼 인터페이스를 통해 하나의 행에 상응하는 이미지 신호들(IS)을 수신하여 상기 수평 주기마다 하나의 행에 상응하는 픽셀 데이터들(D_PI)을 생성하여 버퍼 컨트롤러(100)에 제공할 수 있다. 또한, 통신부(700)는 제어 신호들(CONS)에 기초하여 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC) 및 데이터 인에이블 신호(DE)를 생성하여 타이밍 컨트롤러(500)에 제공할 수 있다.

일 실시예에 있어서, 상기 시리얼 인터페이스는 MIPI(Mobile Industry Processor Interface)일 수 있다.

도 4는 도 3의 디스플레이 구동 회로에 포함되는 통신부가 수신하는 이미지 신호의 일 예를 나타내는 타이밍도이다.

도 4는 4-레인(lane) MIPI를 통해 1GHz 주파수로 이미지 신호(IS)가 통신부(700)에 제공되는 경우를 나타낸다.

도 4를 참조하면, 네 개의 레인들 각각을 통해 1GHz의 주파수로 한 비트의 신호가 전송되므로, 125MHz의 주파수를 갖는 바이트 클럭 신호(BCLK)에 동기되어 32비트의 이미지 신호(IS)가 전송될 수 있다.

도 4에 도시된 바와 같이, 하나의 픽셀 데이터(D_PI)는 적색 데이터(R), 녹색 데이터(G) 및 청색 데이터(B) 각각 8비트씩 총 24비트의 데이터로 구성될 수 있다. 따라서 바이트 클럭 신호(BCLK)의 제1 주기에서 제1 픽셀 데이터(D_PI1)가 수신되고, 바이트 클럭 신호(BCLK)의 제2 주기에서 제2 픽셀 데이터(D_PI2)가 수신되고, 바이트 클럭 신호(BCLK)의 제3 주기에서 제3 픽셀 데이터(D_PI3) 및 제4 픽셀 데이터(D_PI4)가 수신될 수 있다. 마찬가지로, 바이트 클럭 신호(BCLK)의 제4 주기에서 제5 픽셀 데이터(D_PI5)가 수신되고, 바이트 클럭 신호(BCLK)의 제5 주기에서 제6 픽셀 데이터(D_PI6)가 수신되고, 바이트 클럭 신호(BCLK)의 제6 주기에서 제7 픽셀 데이터(D_PI7) 및 제8 픽셀 데이터(D_PI8)가 수신될 수 있다.

따라서 24ns의 시간 마다 네 개의 픽셀 데이터(D_PI)가 버퍼 컨트롤러(100)에 제공되므로, 픽셀 데이터(D_PI)는 평균적으로 약 167MHz의 주파수로 버퍼 컨트롤러(100)에 제공될 수 있다.

따라서, 도 3을 참조하여 상술한 바와 같이, 제1 내부 클럭 신호(ICLK1)의 상기 제1 주파수는 픽셀 데이터(D_PI)가 버퍼 컨트롤러(100)에 제공되는 주파수의 1/(2*n)배 보다 작을 수 있으므로, 예를 들어, n이 2인 경우 상기 제1 주파수는 약 41.75MHz 보다 작을 수 있다.

이와 같이, 본 발명의 실시예들에 따른 디스플레이 구동 회로(10)에 따르면, 고해상도 구현을 위해 픽셀 데이터들(D_PI)이 상대적으로 높은 주파수에 따라 디스플레이 구동 회로(10)에 제공되는 경우에도, 제1 내지 제n 이미지 처리부들(300-1~300-n) 각각은 상대적으로 낮은 상기 제1 주파수를 갖는 제1 내부 클럭 신호(ICLK1)에 동기되어 동작하고, 소스 구동부(400)는 상기 제1 주파수의 절반에 상응하는 상기 제2 주파수를 갖는 제2 내부 클럭 신호(ICLK2)에 동기되어 동작하므로, 디스플레이 구동 회로(10)의 EMI 특성이 향상되고 소비 전력이 감소될 수 있다.

일 실시예에 있어서, 상기 제1 시간은 수평 동기 신호(HSYNC)의 주기에 상응하는 상기 수평 주기일 수 있다.

이 경우, 제1 내지 제(2*n) 버퍼들(200-1~200-2n) 각각은 상기 수평 주기 동안 수신되는 하나의 행에 상응하는 픽셀 데이터들(D_PI)을 저장할 수 있는 크기의 저장 용량을 가질 수 있다. 즉, 제1 내지 제(2*n) 버퍼들(200-1~200-2n) 각각은 하나의 행에 상응하는 픽셀 데이터들(D_PI)을 저장하는 라인 버퍼들일 수 있다.

이하, 상기 제1 시간은 상기 수평 주기인 것으로 설명한다.

도 5는 도 1의 디스플레이 구동 회로에 포함되는 이미지 처리부의 일 예를 나타내는 블록도이다.

도 5를 참조하면, 제k 이미지 처리부(300-k)는 제k 버퍼(200-k) 및 제(k+n) 버퍼(200-(k+n))에 연결될 수 있다.

제k 이미지 처리부(300-k)는 상기 수평 주기 동안 상응하는 버퍼, 즉, 제k 버퍼(200-k) 및 제(k+n) 버퍼(200-(k+n)) 중의 하나에 하나의 행에 상응하는 픽셀 데이터들(D_PI)이 저장되는 경우, 다음에 도래하는 제1 내지 제n 수평 주기 동안 상기 상응하는 버퍼에 저장된 픽셀 데이터들(D_PI)에 대해 상기 신호 처리를 수행하여 처리 데이터들(D_PRO)을 생성할 수 있다. 이 때, 제k 이미지 처리부(300-k) 상기 제1 내지 제(n-1) 수평 주기 동안 생성되는 처리 데이터들(D_PI)을 임시로 저장하고, 상기 제n 수평 주기 동안 생성되는 처리 데이터들(D_PI)을 상기 임시로 저장된 처리 데이터들(D_PI)과 함께 상기 제n 수평 주기 동안 소스 구동부(400)에 동시에 제공할 수 있다.

구체적으로, 제k 이미지 처리부(300-k)는 이미지 처리 회로(310), 지연 컨트롤러(320) 및 제1 내지 제(n-1) 서브 버퍼들(330-1~330-(n-1))을 포함할 수 있다.

이미지 처리 회로(310)는 상기 수평 주기 동안 상응하는 버퍼에 하나의 행에 상응하는 픽셀 데이터들(D_PI)이 저장된 이후, 상기 제1 내지 제n 수평 주기 동안 매 수평 주기마다 제1 내부 클럭 신호(ICLK1)에 동기되어 상기 상응하는 버퍼에 저장된 픽셀 데이터들(D_PI) 중의 상응하는 1/n을 독출하고, 상기 독출된 픽셀 데이터들(D_PI)에 대해 상기 신호 처리를 수행할 수 있다. 따라서 이미지 처리 회로(310)는 상기 제1 내지 제n 수평 주기 동안 매 수평 주기마다 1/n 행에 상응하는 처리 데이터들(D_PRO)을 생성할 수 있다.

제1 내지 제(n-1) 서브 버퍼들(330-1~330-(n-1)) 각각은 제1 내지 제(2*n) 버퍼들(200-1~200-2n)의 크기의 1/n에 상응하는 크기를 가질 수 있다. 제1 내지 제(2*n) 버퍼들(200-1~200-2n) 각각은 하나의 행에 상응하는 픽셀 데이터들(D_PI)을 저장하는 라인 버퍼들이므로, 제1 내지 제(n-1) 서브 버퍼들(330-1~330-(n-1)) 각각은 1/n 행에 상응하는 처리 데이터들(D_PRO)을 저장할 수 있다.

지연 컨트롤러(320)는 상기 제1 내지 제(n-1) 수평 주기 동안 매 수평 주기마다 이미지 처리 회로(310)로부터 생성되는 처리 데이터들(D_PI)을 각각 제1 내지 제(n-1) 서브 버퍼들(330-1~330-(n-1))에 제1 내지 제(n-1) 서브 라인 데이터들(D_SL1~D_SL(n-1))로서 각각 저장할 수 있다. 예를 들어, 지연 컨트롤러(320)는 상기 제p(p는 n 미만의 양의 정수) 수평 주기 동안 이미지 처리 회로(310)로부터 생성되는 1/n 행에 상응하는 처리 데이터들(D_PI)을 제p 서브 버퍼(330-p)에 제p 서브 라인 데이터(D_SLp)로서 저장할 수 있다.

또한, 지연 컨트롤러(320)는 상기 제n 수평 주기 동안 이미지 처리 회로(310)로부터 생성되는 1/n 행에 상응하는 처리 데이터들(D_PI)을 포함하는 제n 서브 라인 데이터(D_SLn)를 제1 내지 제(n-1) 서브 버퍼들(330-1~330-(n-1))에 저장된 제1 내지 제(n-1) 서브 라인 데이터들(D_SL1~D_SL(n-1))과 함께 상기 제n 수평 주기 동안 동시에 소스 구동부(400)에 제공할 수 있다. 따라서 지연 컨트롤러(320)는 상기 제n 수평 주기 동안 하나의 행에 상응하는 처리 데이터들(D_PI)을 소스 구동부(400)에 제공할 수 있다.

상술한 바와 같이, 버퍼 컨트롤러(100)는 상기 수평 주기 마다 하나의 행에 상응하는 픽셀 데이터들(D_PI)을 제1 내지 제(2*n) 버퍼들(200-1~200-2n)에 순차적으로 저장하고, 제1 내지 제n 이미지 처리부들(300-1~300-n) 각각은 상응하는 버퍼에 픽셀 데이터들(D_PI)이 저장된 이후, n번째 수평 주기에서 하나의 행에 상응하는 처리 데이터들(D_PRO)을 소스 구동부(400)에 제공하므로, 상기 수평 주기 마다 제1 내지 제n 이미지 처리부들(300-1~300-n) 중의 하나는 하나의 행에 상응하는 처리 데이터들(D_PRO)을 소스 구동부(400)에 제공할 수 있다. 예를 들어, 제1 이미지 처리부(300-1)부터 제n 이미지 처리부(300-n)의 순서로 상기 수평 주기 마다 하나의 행에 상응하는 처리 데이터들(D_PRO)을 소스 구동부(400)에 제공할 수 있다.

도 6은 도 1의 디스플레이 구동 회로에 포함되는 소스 구동부의 일 예를 나타내는 블록도이다.

도 6을 참조하면, 소스 구동부(400)는 제1 내지 제n 시프트 레지스터들(410-1~410-n), 제1 내지 제n 래치부들(420-1~420-n) 및 제1 내지 제n 변환부들(430-1~430-n)을 포함할 수 있다.

제1 내지 제n 시프트 레지스터들(410-1~410-n) 각각은 상기 수평 주기마다 제1 내지 제n 이미지 처리부들(300-1~300-n) 중의 하나로부터 제공되는 제1 내지 제n 서브 라인 데이터들(D_SL1~D_SLn)을 각각 수신하고, 제1 내지 제n 서브 라인 데이터들(D_SL1~D_SLn) 각각에 포함되는 1/n 행에 상응하는 처리 데이터들(D_PRO)을 병렬화하여 각각 1/n 행에 상응하는 병렬 데이터들(D_PAR1~D_PARz)(z는 2이상의 양의 정수)을 출력할 수 있다.

예를 들어, 디스플레이 구동 회로(10)가 제1 내지 제z 데이터 라인들을 구동하는 경우, 제1 시프트 레지스터(410-1)는 제1 서브 라인 데이터(D_SL1)를 병렬화하여 1/n 행에 상응하는 병렬 데이터들(D_PAR1~D_PAR(z/n))을 출력하고, 제2 시프트 레지스터(410-2)는 제2 서브 라인 데이터(D_SL2)를 병렬화하여 1/n 행에 상응하는 병렬 데이터들(D_PAR(z/n+1)~D_PAR(2z/n))을 출력하고, 제n 시프트 레지스터(410-n)는 제n 서브 라인 데이터(D_SLn)를 병렬화하여 1/n 행에 상응하는 병렬 데이터들(D_PAR((n-1)z/n+1)~D_PARz)을 출력할 수 있다.

일 실시예에 있어서, 제1 내지 제n 시프트 레지스터들(410-1~410-n) 각각은 제2 내부 클럭 신호(ICLK2)에 동기되어 네 픽셀 단위로 처리 데이터들(D_PRO)에 대해 시프트 동작을 수행하여 병렬 데이터들(D_PAR1~D_PARz)을 생성할 수 있다.

제1 내지 제n 래치부들(420-1~420-n) 각각은 제1 내지 제n 시프트 레지스터들(410-1~410-n)로부터 각각 출력되는 1/n 행에 상응하는 병렬 데이터들(D_PAR1~D_PARz)을 각각 래치하고, 소스 출력 인에이블 신호(SOE)에 응답하여 래치된 병렬 데이터들(D_PAR1~D_PARz)을 래치 신호들(LAT1~LATz)로서 출력할 수 있다. 소스 출력 인에이블 신호(SOE)는 타이밍 컨트롤러(500)로부터 제공될 수 있다.

예를 들어, 제1 래치부(420-1)는 병렬 데이터들(D_PAR1~D_PAR(z/n))을 래치하여 래치 신호들(LAT1~LAT(z/n))로서 출력하고, 제2 래치부(420-2)는 병렬 데이터들(D_PAR(z/n+1)~D_PAR(2z/n))을 래치하여 래치 신호들(LAT(z/n+1)~LAT(2z/n))로서 출력하고, 제n 래치부(420-n)는 병렬 데이터들(D_PAR((n-1)z/n+1)~D_PARz)을 래치하여 래치신호들(LAT((n-1)z/n+1)~LATz)로서 출력할 수 있다.

제1 내지 제n 변환부들(430-1~430-n) 각각은 제1 내지 제n 래치부들(420-1~420-n)로부터 출력되는 래치 신호들(LAT1~LATz)에 대해 디지털-아날로그 변환을 수행하여 1/n 행에 상응하는 아날로그 신호들(AS1~ASz)을 각각 생성할 수 있다.

예를 들어, 제1 변환부(430-1)는 래치 신호들(LAT1~LAT(z/n))에 대해 디지털-아날로그 변환을 수행하여 아날로그 신호들(AS1~AS(z/n))을 생성하고, 제2 변환부(430-2)는 래치 신호들(LAT(z/n+1)~LAT(2z/n))에 대해 디지털-아날로그 변환을 수행하여 아날로그 신호들(AS(z/n+1)~AS(2z/n))을 생성하고, 제n 변환부(430-n)는 래치 신호들(LAT((n-1)z/n+1)~LATz)에 대해 디지털-아날로그 변환을 수행하여 아날로그 신호들(AS((n-1)z/n+1)~ASz)을 생성할 수 있다.

도 7은 도 1의 디스플레이 구동 회로의 일 예를 나타내는 블록도이다.

도 7에 도시된 디스플레이 구동 회로(10c)는 도 3에 도시된 디스플레이 구동 회로(10b)에서 n이 2인 경우를 나타낸다.

도 7을 참조하면, 디스플레이 구동 회로(10c)는 버퍼 컨트롤러(BC)(100), 제1 내지 제4 버퍼들(B1, B2, B3, B4)(200-1, 200-2, 200-3, 200-4), 제1 및 제2 이미지 처리부들(300-1, 300-2), 소스 구동부(400), 타이밍 컨트롤러(TC)(500), 발진부(OSC)(600) 및 통신부(SCU)(700)를 포함할 수 있다.

제1 이미지 처리부(300-1)는 이미지 처리 회로(IPC1)(310-1), 지연 컨트롤러(DC1)(320-1) 및 제1 서브 버퍼(S_B11)(331)를 포함할 수 있다.

제2 이미지 처리부(300-2)는 이미지 처리 회로(IPC2)(310-2), 지연 컨트롤러(DC2)(320-2) 및 제1 서브 버퍼(S_B21)(332)를 포함할 수 있다.

소스 구동부(400)는 제1 및 제2 시프트 레지스터들(SR1, SR2)(410-1, 410-2), 제1 및 제2 래치부들(LU1, LU2)(420-1, 420-2) 및 제1 및 제2 변환부들(CU1, CU2)(430-1, 430-2)을 포함할 수 있다.

도 8은 도 7에 도시된 디스플레이 구동 회로의 동작을 설명하기 위한 타이밍도이다.

도 8에서 빗금친 부분은 처리 데이터(D_PRO)가 제1 및 제2 이미지 처리부들(300-1, 300-2)로부터 소스 구동부(400)로 제공되는 구간을 나타낸다.

도 7 및 8을 참조하면, 통신부(700)는 외부 장치로부터 시리얼 인터페이스를 통해 이미지 신호들(IS) 및 제어 신호들(CONS)을 수신하고, 상기 수평 주기마다 하나의 행에 상응하는 픽셀 데이터들(D_PI)을 생성하여 버퍼 컨트롤러(100)에 제공하고, 제어 신호들(CONS)에 기초하여 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC) 및 데이터 인에이블 신호(DE)를 생성하여 타이밍 컨트롤러(500)에 제공할 수 있다.

도 8에 도시된 바와 같이, 매 수평 주기(HP) 마다 데이터 인에이블 신호(DE)가 활성화되고, 데이터 인에이블 신호(DE)가 활성화되는 동안 버퍼 컨트롤러(100)는 하나의 행에 상응하는 픽셀 데이터들(D_PI)을 수신할 수 있다.

버퍼 컨트롤러(100)는 제1 수평 주기(HP1) 동안 제1 행(L1)에 상응하는 픽셀 데이터들(D_PI)을 수신하여 제1 버퍼(B1)(200-1)에 저장할 수 있다.

이미지 처리 회로(IPC1)(310-1)는 제2 수평 주기(HP2) 및 제3 수평 주기(HP3) 동안 제1 버퍼(B1)(200-1)에 저장된 픽셀 데이터들(D_PI)을 독출하여 신호 처리를 수행함으로써 처리 데이터들(D_PRO)을 생성할 수 있다.

지연 컨트롤러(320-1)는 제2 수평 주기(HP2) 동안 이미지 처리 회로(IPC1)(310-1)로부터 생성되는 1/2 행에 상응하는 처리 데이터들(D_PRO)을 제1 서브 버퍼(S_B11)(331)에 저장할 수 있다.

또한, 지연 컨트롤러(320-1)는 제3 수평 주기(HP3) 동안 제1 서브 버퍼(S_B11)(331)에 저장된 1/2 행에 상응하는 처리 데이터들(D_PRO)을 제1 시프트 레지스터(410-1)에 제공하고, 제3 수평 주기(HP3) 동안 이미지 처리 회로(IPC1)(310-1)로부터 생성되는 1/2 행에 상응하는 처리 데이터들(D_PRO)을 제2 시프트 레지스터(410-2)에 제공할 수 있다.

버퍼 컨트롤러(100)는 제2 수평 주기(HP2) 동안 제2 행(L2)에 상응하는 픽셀 데이터들(D_PI)을 수신하여 제2 버퍼(B2)(200-2)에 저장할 수 있다.

이미지 처리 회로(IPC2)(310-2)는 제3 수평 주기(HP3) 및 제4 수평 주기(HP4) 동안 제2 버퍼(B2)(200-2)에 저장된 픽셀 데이터들(D_PI)을 독출하여 신호 처리를 수행함으로써 처리 데이터들(D_PRO)을 생성할 수 있다.

지연 컨트롤러(320-2)는 제3 수평 주기(HP3) 동안 이미지 처리 회로(IPC2)(310-2)로부터 생성되는 1/2 행에 상응하는 처리 데이터들(D_PRO)을 제1 서브 버퍼(S_B21)(332)에 저장할 수 있다.

또한, 지연 컨트롤러(320-2)는 제4 수평 주기(HP4) 동안 제1 서브 버퍼(S_B21)(332)에 저장된 1/2 행에 상응하는 처리 데이터들(D_PRO)을 제1 시프트 레지스터(410-1)에 제공하고, 제4 수평 주기(HP4) 동안 이미지 처리 회로(IPC2)(310-2)로부터 생성되는 1/2 행에 상응하는 처리 데이터들(D_PRO)을 제2 시프트 레지스터(410-2)에 제공할 수 있다.

버퍼 컨트롤러(100)는 제3 수평 주기(HP3) 동안 제3 행(L3)에 상응하는 픽셀 데이터들(D_PI)을 수신하여 제3 버퍼(B3)(200-3)에 저장할 수 있다.

이미지 처리 회로(IPC1)(310-2)는 제4 수평 주기(HP4) 및 제5 수평 주기(HP5) 동안 제3 버퍼(B3)(200-3)에 저장된 픽셀 데이터들(D_PI)을 독출하여 신호 처리를 수행함으로써 처리 데이터들(D_PRO)을 생성할 수 있다.

지연 컨트롤러(320-1)는 제4 수평 주기(HP4) 동안 이미지 처리 회로(IPC1)(310-1)로부터 생성되는 1/2 행에 상응하는 처리 데이터들(D_PRO)을 제1 서브 버퍼(S_B11)(331)에 저장할 수 있다.

또한, 지연 컨트롤러(320-1)는 제5 수평 주기(HP5) 동안 제1 서브 버퍼(S_B11)(331)에 저장된 1/2 행에 상응하는 처리 데이터들(D_PRO)을 제1 시프트 레지스터(410-1)에 제공하고, 제5 수평 주기(HP5) 동안 이미지 처리 회로(IPC1)(310-1)로부터 생성되는 1/2 행에 상응하는 처리 데이터들(D_PRO)을 제2 시프트 레지스터(410-2)에 제공할 수 있다.

버퍼 컨트롤러(100)는 제4 수평 주기(HP4) 동안 제4 행(L4)에 상응하는 픽셀 데이터들(D_PI)을 수신하여 제4 버퍼(B4)(200-4)에 저장할 수 있다.

이미지 처리 회로(IPC2)(310-2)는 제5 수평 주기(HP5) 및 제6 수평 주기(HP6) 동안 제4 버퍼(B4)(200-4)에 저장된 픽셀 데이터들(D_PI)을 독출하여 신호 처리를 수행함으로써 처리 데이터들(D_PRO)을 생성할 수 있다.

지연 컨트롤러(320-2)는 제5 수평 주기(HP5) 동안 이미지 처리 회로(IPC2)(310-2)로부터 생성되는 1/2 행에 상응하는 처리 데이터들(D_PRO)을 제1 서브 버퍼(S_B21)(332)에 저장할 수 있다.

또한, 지연 컨트롤러(320-2)는 제6 수평 주기(HP6) 동안 제1 서브 버퍼(S_B21)(332)에 저장된 1/2 행에 상응하는 처리 데이터들(D_PRO)을 제1 시프트 레지스터(410-1)에 제공하고, 제6 수평 주기(HP6) 동안 이미지 처리 회로(IPC2)(310-2)로부터 생성되는 1/2 행에 상응하는 처리 데이터들(D_PRO)을 제2 시프트 레지스터(410-2)에 제공할 수 있다.

이와 같이, 제1 및 제2 이미지 처리부들(300-1, 300-2)은 수평 주기(HP) 동안 상응하는 버퍼에 저장된 픽셀 데이터들(D_PI)에 대해 수평 주기(HP)의 2배에 상응하는 시간 동안 상기 신호 처리를 수행하여 처리 데이터들(D_PI)을 생성하고, 인터리빙 방식으로 생성된 처리 데이터들(D_PI)을 소스 구동부(400)에 제공할 수 있다. 따라서 소스 구동부(400)는 수평 주기(HP) 마다 하나의 행에 상응하는 처리 데이터들(D_PRO)을 수신할 수 있다.

제1 및 제2 시프트 레지스터들(410-1, 410-2), 제1 및 제2 래치부들(420-1, 420-2) 및 제1 및 제2 변환부들(430-1, 430-2)은 도 6을 참조하여 설명한 바와 같은 동작을 수행하여 수평 주기(HP) 마다 하나의 행에 상응하는 아날로그 신호들(AS1~ASz)을 생성할 수 있다.

도 9는 도 1의 디스플레이 구동 회로의 일 예를 나타내는 블록도이다.

도 9에 도시된 디스플레이 구동 회로(10d)는 도 3에 도시된 디스플레이 구동 회로(10b)에서 n이 3인 경우를 나타낸다.

도 9를 참조하면, 디스플레이 구동 회로(10d)는 버퍼 컨트롤러(BC)(100), 제1 내지 제6 버퍼들(B1, B2, B3, B4, B5, B6)(200-1, 200-2, 200-3, 200-4, 200-5, 200-6), 제1 내지 제3 이미지 처리부들(300-1, 300-2, 300-3), 소스 구동부(400), 타이밍 컨트롤러(TC)(500), 발진부(OSC)(600) 및 통신부(SCU)(700)를 포함할 수 있다.

제1 이미지 처리부(300-1)는 이미지 처리 회로(IPC1)(310-1), 지연 컨트롤러(DC1)(320-1) 및 제1 및 제2 서브 버퍼(S_B11, S_B12)(331-1, 331-2)를 포함할 수 있다.

제2 이미지 처리부(300-2)는 이미지 처리 회로(IPC2)(310-2), 지연 컨트롤러(DC2)(320-2) 및 제1 및 제2 서브 버퍼(S_B21, S_B22)(332-1, 332-2)를 포함할 수 있다.

제3 이미지 처리부(300-3)는 이미지 처리 회로(IPC3)(310-3), 지연 컨트롤러(DC3)(320-3) 및 제1 및 제2 서브 버퍼(S_B31, S_B32)(333-1, 333-2)를 포함할 수 있다.

소스 구동부(400)는 제1 내지 제3 시프트 레지스터들(SR1, SR2, SR3)(410-1, 410-2, 410-3), 제1 내지 제3 래치부들(LU1, LU2, LU3)(420-1, 420-2, 420-3) 및 제1 내지 제3 변환부들(CU1, CU2, CU3)(430-1, 430-2, 430-3)을 포함할 수 있다.

도 10은 도 9에 도시된 디스플레이 구동 회로의 동작을 설명하기 위한 타이밍도이다.

도 10에서 빗금친 부분은 처리 데이터(D_PRO)가 제1 내지 제3 이미지 처리부들(300-1, 300-2, 300-3)로부터 소스 구동부(400)로 제공되는 구간을 나타낸다.

도 9 및 10을 참조하면, 통신부(700)는 외부 장치로부터 시리얼 인터페이스를 통해 이미지 신호들(IS) 및 제어 신호들(CONS)을 수신하고, 상기 수평 주기마다 하나의 행에 상응하는 픽셀 데이터들(D_PI)을 생성하여 버퍼 컨트롤러(100)에 제공하고, 제어 신호들(CONS)에 기초하여 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC) 및 데이터 인에이블 신호(DE)를 생성하여 타이밍 컨트롤러(500)에 제공할 수 있다.

도 10에 도시된 바와 같이, 매 수평 주기(HP) 마다 데이터 인에이블 신호(DE)가 활성화되고, 데이터 인에이블 신호(DE)가 활성화되는 동안 버퍼 컨트롤러(100)는 하나의 행에 상응하는 픽셀 데이터들(D_PI)을 수신할 수 있다.

이미지 처리 회로(IPC1)(310-1)는 제2 수평 주기(HP2), 제3 수평 주기(HP3) 및 제4 수평 주기(HP4) 동안 제1 버퍼(B1)(200-1)에 저장된 픽셀 데이터들(D_PI)을 독출하여 신호 처리를 수행함으로써 처리 데이터들(D_PRO)을 생성할 수 있다.

지연 컨트롤러(320-1)는 제2 수평 주기(HP2) 동안 이미지 처리 회로(IPC1)(310-1)로부터 생성되는 1/3 행에 상응하는 처리 데이터들(D_PRO)을 제1 서브 버퍼(S_B11)(331-1)에 저장할 수 있다.

지연 컨트롤러(320-1)는 제3 수평 주기(HP3) 동안 이미지 처리 회로(IPC1)(310-1)로부터 생성되는 1/3 행에 상응하는 처리 데이터들(D_PRO)을 제2 서브 버퍼(S_B12)(331-2)에 저장할 수 있다.

또한, 지연 컨트롤러(320-1)는 제4 수평 주기(HP4) 동안 제1 서브 버퍼(S_B11)(331-1)에 저장된 1/3 행에 상응하는 처리 데이터들(D_PRO)을 제1 시프트 레지스터(410-1)에 제공하고, 제4 수평 주기(HP4) 동안 제2 서브 버퍼(S_B21)(331-2)에 저장된 1/3 행에 상응하는 처리 데이터들(D_PRO)을 제2 시프트 레지스터(410-2)에 제공하고, 제4 수평 주기(HP4) 동안 이미지 처리 회로(IPC1)(310-1)로부터 생성되는 1/3 행에 상응하는 처리 데이터들(D_PRO)을 제3 시프트 레지스터(410-3)에 제공할 수 있다.

이미지 처리 회로(IPC2)(310-2)는 제3 수평 주기(HP3), 제4 수평 주기(HP4) 및 제5 수평 주기(HP5) 동안 제2 버퍼(B2)(200-2)에 저장된 픽셀 데이터들(D_PI)을 독출하여 신호 처리를 수행함으로써 처리 데이터들(D_PRO)을 생성할 수 있다.

지연 컨트롤러(320-2)는 제3 수평 주기(HP3) 동안 이미지 처리 회로(IPC2)(310-2)로부터 생성되는 1/3 행에 상응하는 처리 데이터들(D_PRO)을 제1 서브 버퍼(S_B21)(332-1)에 저장할 수 있다.

지연 컨트롤러(320-2)는 제4 수평 주기(HP4) 동안 이미지 처리 회로(IPC2)(310-2)로부터 생성되는 1/3 행에 상응하는 처리 데이터들(D_PRO)을 제2 서브 버퍼(S_B22)(332-2)에 저장할 수 있다.

또한, 지연 컨트롤러(320-2)는 제5 수평 주기(HP5) 동안 제1 서브 버퍼(S_B21)(332-1)에 저장된 1/3 행에 상응하는 처리 데이터들(D_PRO)을 제1 시프트 레지스터(410-1)에 제공하고, 제5 수평 주기(HP5) 동안 제2 서브 버퍼(S_B22)(332-2)에 저장된 1/3 행에 상응하는 처리 데이터들(D_PRO)을 제2 시프트 레지스터(410-2)에 제공하고, 제5 수평 주기(HP5) 동안 이미지 처리 회로(IPC2)(310-2)로부터 생성되는 1/3 행에 상응하는 처리 데이터들(D_PRO)을 제3 시프트 레지스터(410-3)에 제공할 수 있다.

이미지 처리 회로(IPC3)(310-3)는 제4 수평 주기(HP4), 제5 수평 주기(HP5) 및 제6 수평 주기(HP6) 동안 제3 버퍼(B3)(200-3)에 저장된 픽셀 데이터들(D_PI)을 독출하여 신호 처리를 수행함으로써 처리 데이터들(D_PRO)을 생성할 수 있다.

지연 컨트롤러(320-3)는 제4 수평 주기(HP4) 동안 이미지 처리 회로(IPC3)(310-3)로부터 생성되는 1/3 행에 상응하는 처리 데이터들(D_PRO)을 제1 서브 버퍼(S_B31)(333-1)에 저장할 수 있다.

지연 컨트롤러(320-3)는 제5 수평 주기(HP5) 동안 이미지 처리 회로(IPC3)(310-3)로부터 생성되는 1/3 행에 상응하는 처리 데이터들(D_PRO)을 제3 서브 버퍼(S_B32)(333-2)에 저장할 수 있다.

또한, 지연 컨트롤러(320-3)는 제6 수평 주기(HP6) 동안 제1 서브 버퍼(S_B31)(333-1)에 저장된 1/3 행에 상응하는 처리 데이터들(D_PRO)을 제1 시프트 레지스터(410-1)에 제공하고, 제6 수평 주기(HP6) 동안 제2 서브 버퍼(S_B32)(333-2)에 저장된 1/3 행에 상응하는 처리 데이터들(D_PRO)을 제2 시프트 레지스터(410-2)에 제공하고, 제6 수평 주기(HP6) 동안 이미지 처리 회로(IPC3)(310-3)로부터 생성되는 1/3 행에 상응하는 처리 데이터들(D_PRO)을 제3 시프트 레지스터(410-3)에 제공할 수 있다.

이와 같이, 제1 내지 제3 이미지 처리부들(300-1, 300-2, 300-3)은 수평 주기(HP) 동안 상응하는 버퍼에 저장된 픽셀 데이터들(D_PI)에 대해 수평 주기(HP)의 3배에 상응하는 시간 동안 상기 신호 처리를 수행하여 처리 데이터들(D_PI)을 생성하고, 인터리빙 방식으로 생성된 처리 데이터들(D_PI)을 소스 구동부(400)에 제공할 수 있다. 따라서 소스 구동부(400)는 수평 주기(HP) 마다 하나의 행에 상응하는 처리 데이터들(D_PRO)을 수신할 수 있다.

제1 내지 제3 시프트 레지스터들(410-1, 410-2, 410-3), 제1 내지 제3 래치부들(420-1, 420-2, 420-3) 및 제1 내지 제3 변환부들(430-1, 430-2, 430-3)은 도 6을 참조하여 설명한 바와 같은 동작을 수행하여 수평 주기(HP) 마다 하나의 행에 상응하는 아날로그 신호들(AS1~ASz)을 생성할 수 있다.

이상, 상기 제1 시간은 수평 동기 신호(HSYNC)의 주기에 상응하는 수평 주기(HP)인 것으로 설명하였으나, 실시예에 따라서, 상기 제1 시간은 수평 주기(HP)의 1/m(m은 2이상의 정수)에 상응할 수 있다. 이 경우, 제1 내지 제(2*n) 버퍼들(200-1~200-2n) 각각은 1/m 행에 상응하는 픽셀 데이터들(D_PI)을 저장할 수 있는 크기의 저장 용량을 가질 수 있다. 따라서 m이 증가할수록 디스플레이 구동 회로(10)에 포함되는 버퍼의 총 크기는 감소되므로, 디스플레이 구동 회로(10)의 사이즈 역시 감소될 수 있다.

도 11은 도 1의 디스플레이 구동 회로의 일 예를 나타내는 블록도이다.

도 11을 참조하면, 디스플레이 구동 회로(10e)는 버퍼 컨트롤러(100), 제1 내지 제(2*n) 버퍼들(200-1~200-2n), 제1 내지 제n 이미지 처리부들(300-1~300-n), 소스 구동부(400), 타이밍 컨트롤러(500), 발진부(600), 통신부(700) 및 게이트 구동부(800)를 포함할 수 있다.

도 11에 도시된 디스플레이 구동 회로(10e)는 도 3에 도시된 디스플레이 구동 회로(10b)에서 게이트 구동부(800)를 더 포함한다는 사항을 제외하고는 도 3에 도시된 디스플레이 구동 회로(10b)와 동일하다. 따라서 중복되는 설명은 생략한다.

타이밍 컨트롤러(500)는 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC) 및 데이터 인에이블 신호(DE) 등을 수신하고, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC) 및 데이터 인에이블 신호(DE)에 기초하여 게이트 구동부(800)를 제어하기 위한 게이트 제어 신호(GCS)를 생성할 수 있다. 게이트 구동부(800)는 복수의 게이트 라인들(GL1~GLy)에 연결될 수 있다. 게이트 구동부(800)는 게이트 제어 신호(GCS)에 기초하여 수평 주기(HP) 마다 복수의 게이트 라인들(GL1~GLy) 중의 하나를 순차적으로 선택할 수 있다.

도 1 내지 11을 참조하여 상술한 바와 같이, 본 발명의 실시예들에 따른 디스플레이 구동 회로(10)에 따르면, 고해상도 구현을 위해 픽셀 데이터들(D_PI)이 상대적으로 높은 주파수에 따라 디스플레이 구동 회로(10)에 제공되는 경우에도, 제1 내지 제n 이미지 처리부들(300-1~300-n) 각각은 상대적으로 낮은 상기 제1 주파수를 갖는 제1 내부 클럭 신호(ICLK1)에 동기되어 동작하고, 소스 구동부(400)는 상기 제1 주파수의 절반에 상응하는 상기 제2 주파수를 갖는 제2 내부 클럭 신호(ICLK2)에 동기되어 동작하므로, 디스플레이 구동 회로(10)의 EMI 특성이 향상되고 소비 전력이 감소될 수 있다.

도 12는 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.

도 12를 참조하면, 디스플레이 장치(20)는 디스플레이 패널(21) 및 디스플레이 구동 회로(25)를 포함한다.

디스플레이 패널(21)은 복수의 게이트 라인들(GL1~GLy) 및 복수의 데이터 라인들(DL1~DLz)에 연결되는 복수의 픽셀들(P)(23)을 포함한다.

디스플레이 구동 회로(25)는 수평 주기 마다 복수의 게이트 라인들(GL1~GLy) 중의 하나를 순차적으로 선택하고, 상기 수평 주기 마다 복수의 데이터 라인들(DL1~DLz)에 아날로그 신호들(AS1~ASz)을 인가하여 상기 선택된 게이트 라인에 연결되는 픽셀들(P)에 아날로그 신호들(AS1~ASz)을 제공한다.

이 때, 디스플레이 구동 회로(25)는 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 데이터 인에이블 신호(DE) 및 픽셀 데이터들(D_PI)을 수신하고, 상기 수평 주기보다 작거나 같은 제1 시간 동안 수신되는 픽셀 데이터들(D_PI) 단위로 픽셀 데이터들(D_PI)을 버퍼링하고, 상기 제1 시간의 n배에 상응하는 시간 동안 상기 버퍼링된 픽셀 데이터들(D_PI)에 대해 신호 처리를 수행하여 아날로그 신호들(AS1~ASz)을 생성한다.

일 실시예에 있어서, 디스플레이 장치(20)에 포함되는 디스플레이 구동 회로(25)는 도 1에 도시된 디스플레이 구동 회로(10)로 구현될 수 있다. 도 1에 도시된 디스플레이 구동 회로(10)의 구성 및 동작에 대해서는 도 1 내지 11을 참조하여 상세히 설명하였으므로, 도 12의 디스플레이 장치(20)에 포함되는 디스플레이 구동 회로(25)에 대한 상세한 설명은 생략한다.

도 13은 본 발명의 실시예들에 따른 디스플레이 장치가 모바일 시스템에 응용된 예를 나타내는 도면이다.

도 13을 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(AP)(910), 통신(Connectivity)부(920), 사용자 인퍼페이스(930), 비휘발성 메모리 장치(NVM)(940), 휘발성 메모리 장치(VM)(950) 및 디스플레이 장치(960)를 포함한다. 실시예에 따라, 모바일 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

휘발성 메모리 장치(950)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.

비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.

사용자 인터페이스(930)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.

디스플레이 장치(960)는 어플리케이션 프로세서(910)로부터 제공되는 이미지 신호를 표시할 수 있다. 어플리케이션 프로세서(910)는 MIPI(Mobile Industry Processor Interface)와 같은 고속 시리얼 인터페이스(High Speed Serial Interface; HSSI)를 사용하여 상대적으로 높은 주파수를 갖는 클럭 신호에 동기되어 이미지 신호를 디스플레이 장치(960)에 제공할 수 있고, 디스플레이 장치(960)는 상대적으로 낮은 주파수를 갖는 내부 클럭 신호에 동기되어 상기 이미지 신호를 처리하여 표시할 수 있다.

디스플레이 장치(960)는 도 12에 도시된 디스플레이 장치(20)로 구현될 수 있다. 도 12의 디스플레이 장치(20)의 구성 및 동작에 대해서는 도 1 내지 12를 참조하여 상세히 설명하였으므로, 여기서는 디스플레이 장치(960)에 대한 상세한 설명은 생략한다.

또한, 실시예에 따라, 모바일 시스템(900)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(900) 또는 모바일 시스템(900)의 구성 요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 14는 도 13의 모바일 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.

도 14를 참조하면, 모바일 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치(예를 들어, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등)로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이 장치(1150) 등을 포함할 수 있다.

어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 광 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface DSI)를 통하여 디스플레이 장치(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(1111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 광 디시리얼라이저(DES)를 포함할 수 있다.

또한, 모바일 시스템(1000)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 모바일 시스템(1000)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있고, RF 칩(1160)은 DigRF MASTER(1114)를 통하여 제어되는 DigRF SLAVE(1162)를 더 포함할 수 있다.

한편, 모바일 시스템(1000)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 모바일 시스템(1000)은 초광대역(Ultra WideBand; UWB)(1210), 무선랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 모바일 시스템(1000)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.

본 발명은 디스플레이 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 노트북(Laptop), 디지털 TV(Digital Television) 등에 적용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

제1 내지 제(2*n)(n은 2이상의 정수) 버퍼들;
제1 시간마다 제1 버퍼부터 제(2*n) 버퍼의 순서로 상기 제1 내지 제(2*n) 버퍼들 중의 하나를 순환하여 선택하고, 상기 제1 시간 동안 수신되는 픽셀 데이터들을 상기 선택된 버퍼에 저장하는 버퍼 컨트롤러;
상기 제1 내지 제(2*n) 버퍼들 중에서 두 개의 버퍼들에 각각 연결되고, 상응하는 버퍼에 상기 픽셀 데이터들이 저장되는 경우, 상기 제1 시간의 n배에 상응하는 시간 동안 상기 상응하는 버퍼에 저장된 상기 픽셀 데이터들에 대해 신호 처리를 수행하여 처리 데이터들을 각각 생성하는 제1 내지 제n 이미지 처리부들; 및
상기 제1 내지 제n 이미지 처리부들로부터 제공되는 상기 처리 데이터들에 기초하여 아날로그 신호들을 생성하는 소스 구동부를 포함하는 디스플레이 구동 회로.
제1 항에 있어서, 제k(k는 n이하의 양의 정수) 이미지 처리부는 제k 버퍼 및 제(k+n) 버퍼에 연결되는 것을 특징으로 하는 디스플레이 구동 회로.
제1 항에 있어서, 상기 제1 내지 제n 이미지 처리부들 각각은 상기 제1 시간의 n배에 상응하는 시간 동안 생성되는 상기 처리 데이터들 중의 적어도 일부를 지연시킨 후 상기 소스 구동부에 제공하는 것을 특징으로 하는 디스플레이 구동 회로.
제1 항에 있어서,
상기 픽셀 데이터가 상기 버퍼 컨트롤러에 제공되는 주파수의 1/(2*n)배 보다 작은 제1 주파수를 갖는 제1 내부 클럭 신호 및 상기 제1 주파수의 절반에 상응하는 제2 주파수를 갖는 제2 내부 클럭 신호를 생성하는 발진부를 더 포함하고,
상기 제1 내지 제n 이미지 처리부들 각각은 상기 제1 내부 클럭 신호에 동기되어 동작하고,
상기 소스 구동부는 상기 제2 내부 클럭 신호에 동기되어 동작하는 것을 특징으로 하는 디스플레이 구동 회로.
제1 항에 있어서, 상기 제1 시간은 수평 동기 신호의 주기에 상응하는 수평 주기인 것을 특징으로 하는 디스플레이 구동 회로.
제5 항에 있어서, 상기 제1 내지 제n 이미지 처리부들 각각은 상기 수평 주기 동안 상기 상응하는 버퍼에 하나의 행에 상응하는 상기 픽셀 데이터들이 저장된 이후, 제1 내지 제(n-1) 수평 주기 동안 생성되는 상기 처리 데이터들을 임시로 저장하고, 제n 수평 주기 동안 생성되는 상기 처리 데이터들을 상기 임시로 저장된 처리 데이터들과 함께 상기 제n 수평 주기 동안 상기 소스 구동부에 제공하는 것을 특징으로 하는 디스플레이 구동 회로.
제5 항에 있어서, 상기 제1 내지 제n 이미지 처리부들 각각은,
상기 제1 내지 제(2*n) 버퍼들의 크기의 1/n에 상응하는 크기를 갖는 제1 내지 제(n-1) 서브 버퍼들;
제1 내지 제n 수평 주기 동안 매 수평 주기마다 상기 상응하는 버퍼에 저장된 상기 픽셀 데이터들 중의 상응하는 1/n에 대해 상기 신호 처리를 수행하여 각각 1/n 행에 상응하는 상기 처리 데이터들을 생성하는 이미지 처리 회로; 및
상기 제1 내지 제(n-1) 수평 주기 동안 매 수평 주기마다 상기 이미지 처리 회로로부터 생성되는 상기 처리 데이터들을 각각 상기 제1 내지 제(n-1) 서브 버퍼들에 제1 내지 제(n-1) 서브 라인 데이터들로서 각각 저장하고, 상기 제n 수평 주기 동안 상기 이미지 처리 회로로부터 생성되는 상기 처리 데이터들을 포함하는 제n 서브 라인 데이터를 상기 제1 내지 제(n-1) 서브 라인 데이터들과 함께 상기 제n 수평 주기 동안 동시에 출력하는 지연 컨트롤러를 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
제7 항에 있어서, 상기 소스 구동부는,
상기 수평 주기마다 상기 제1 내지 제n 이미지 처리부들 중의 하나로부터 제공되는 상기 제1 내지 제n 서브 라인 데이터들을 각각 수신하고, 상기 제1 내지 제n 서브 라인 데이터들 각각에 포함되는 1/n 행에 상응하는 상기 처리 데이터들을 병렬화하여 각각 1/n 행에 상응하는 병렬 데이터들을 출력하는 제1 내지 제n 시프트 레지스터들;
상기 제1 내지 제n 시프트 레지스터들로부터 각각 출력되는 상기 1/n 행에 상응하는 병렬 데이터들을 각각 래치하는 제1 내지 제n 래치부들; 및
상기 제1 내지 제n 래치부들의 출력 신호에 기초하여 1/n 행에 상응하는 상기 아날로그 신호들을 각각 생성하는 제1 내지 제n 변환부들을 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
제1 항에 있어서, 상기 제1 시간은 수평 동기 신호의 주기에 상응하는 수평 주기의 1/m에 상응하는 것을 특징으로 하는 디스플레이 구동 회로.
복수의 게이트 라인들 및 복수의 데이터 라인들에 연결되는 복수의 픽셀들을 포함하는 디스플레이 패널; 및
수평 주기 마다 상기 복수의 게이트 라인들 중의 하나를 순차적으로 선택하고, 상기 수평 주기 마다 상기 복수의 데이터 라인들에 아날로그 신호들을 인가하여 상기 선택된 게이트 라인에 연결되는 픽셀들에 상기 아날로그 신호들을 제공하는 디스플레이 구동 회로를 포함하고,
상기 디스플레이 구동 회로는 픽셀 데이터들을 수신하고, 상기 수평 주기보다 작거나 같은 제1 시간 동안 수신되는 상기 픽셀 데이터들 단위로 상기 픽셀 데이터들을 버퍼링하고, 상기 제1 시간의 n배에 상응하는 시간 동안 상기 버퍼링된 픽셀 데이터들에 대해 신호 처리를 수행하여 상기 아날로그 신호들을 생성하고,
상기 픽셀 데이터들은 제1 주파수를 갖는 제1 내부 클락 신호에 동기되어 독출되고, 상기 제1 주파수는 상기 픽셀 데이터들이 상기 디스플레이 구동 회로에 제공되는 주파수보다 낮고, 상기 아날로그 신호들은 상기 제1 주파수의 절반인 제2 주파수를 갖는 제2 내부 클락 신호에 동기되어 생성되는 것을 특징으로 하는 디스플레이 장치.