KR20160026484A

KR20160026484A - 반도체 장치

Info

Publication number: KR20160026484A
Application number: KR1020140115481A
Authority: KR
Inventors: 김경만
Original assignee: 삼성전자주식회사
Priority date: 2014-09-01
Filing date: 2014-09-01
Publication date: 2016-03-09
Also published as: US20160063668A1; CN105390090A; KR102155479B1; CN105390090B; TWI673677B; US10733694B2; TW201610908A

Abstract

반도체 장치가 제공된다. 반도체 장치는, 제1 프레임 이미지를 출력하기 위한 제1 레이어(layer) 이미지 데이터와, 제2 레이어 이미지 데이터가 저장된 제1 메모리, 제1 프레임 이미지를 출력하기 위한 복수의 단위 요소 중 미리 정한 조건을 충족하는 제1 단위 요소에 대한 정보를 포함하는 체인지 맵(change map)을 이용하여, 제1 단위 요소에 대한 위치 정보를 생성하고, 이를 바탕으로 제1 레이어 이미지 데이터 중 제1 단위 요소에 대한 데이터를 리드하고, 제2 레이어 이미지 데이터 중 제1 단위 요소에 대한 데이터를 리드하는 디스플레이 컨트롤러, 및 생성된 위치 정보와 리드된 제1 단위 요소에 대한 데이터를 제공받아, 제1 프레임 이미지를 출력하기 위한 복수의 단위 요소 중에서 제1 단위 요소를 업데이트하기 위한 코맨드를 생성하는 인터페이스를 포함한다.

Description

반도체 장치{Semiconductor device}

본 발명은 반도체 장치에 관한 것이다.

전자 장치의 성능이 고도화됨에 따라 전자 장치에 실장되는 패널의 해상도가 날로 높아지고 있다. 이에 따라, 고해상도 패널을 구동시키기 위한 구동 시스템의 전력 소모도 크게 증가하고 있다.

본 발명이 해결하고자 하는 동작 전력 소모가 저감된 반도체 장치를 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 프레임 이미지를 출력하기 위한 제1 레이어(layer) 이미지 데이터와, 제2 레이어 이미지 데이터가 저장된 제1 메모리, 제1 프레임 이미지를 출력하기 위한 복수의 단위 요소 중 미리 정한 조건을 충족하는 제1 단위 요소에 대한 정보를 포함하는 체인지 맵(change map)을 이용하여, 제1 단위 요소에 대한 위치 정보를 생성하고, 이를 바탕으로 제1 레이어 이미지 데이터 중 제1 단위 요소에 대한 데이터를 리드하고, 제2 레이어 이미지 데이터 중 제1 단위 요소에 대한 데이터를 리드하는 디스플레이 컨트롤러, 및 생성된 위치 정보와 리드된 제1 단위 요소에 대한 데이터를 제공받아, 제1 프레임 이미지를 출력하기 위한 복수의 단위 요소 중에서 제1 단위 요소를 업데이트하기 위한 코맨드를 생성하는 인터페이스를 포함한다.

본 발명의 몇몇 실시예에서, 상기 제1 레이어 이미지 데이터는, 상기 제1 프레임 이미지의 일부 영역을 표시하는데 이용되는 데이터이고, 상기 제2 레이어 이미지 데이터는, 상기 제1 프레임 이미지의 다른 일부 영역을 표시하는데 이용되는 데이터일 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 메모리는, 상기 제1 프레임 이미지의 또 다른 일부 영역을 표시하는데 이용되는 제3 레이어 이미지 데이터를 더 저장하고, 상기 디스플레이 컨트롤러는, 상기 제3 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 더 리드할 수 있다.

본 발명의 몇몇 실시예에서, 상기 디스플레이 컨트롤러와 상기 인터페이스는 어플리케이션 프로세서(AP; Application Processor) 내에 배치되고, 상기 제1 메모리는 상기 어플리케이션 프로세서 외부에 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 단위 요소는, 출력 패널에 출력되는 이미지가 제2 프레임 이미지에서 상기 제1 프레임 이미지로 변경될 시, 상기 제1 프레임 이미지를 출력하기 위한 복수의 단위 요소 중 변경이 필요한 단위 요소일 수 있다.

본 발명의 몇몇 실시예에서, 상기 단위 요소는 타일(tile)을 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 프레임 이미지는, 상기 제1 프레임 이미지보다 상기 출력 패널에 먼저 출력될 수 있다.

본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 체인지 맵이 저장된 제2 메모리를 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 메모리, 상기 디스플레이 컨트롤러, 및 상기 인터페이스는 어플리케이션 프로세서(AP; Application Processor) 내에 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 디스플레이 컨트롤러는, 상기 체인지 맵을 디코딩하는 체인지 맵 디코더와, 상기 체인지 맵 디코더의 디코딩 결과를 바탕으로 상기 제1 단위 요소에 대한 위치 정보를 생성하여 이를 상기 인터페이스에 제공하는 체인지 맵 컨트롤러를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 디스플레이 컨트롤러는, 상기 제1 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 리드하는 제1 DMA(Direct Memory Access) 포트와, 상기 제2 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 리드하는 제2 DMA 포트와, 상기 체인지 맵을 상기 체인지 맵 디코더에 제공하는 상기 제1 및 제2 DMA 포트와 다른 제3 DMA 포트를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 디스플레이 컨트롤러는, 상기 체인지 맵 중 상기 제1 레이어 이미지 데이터에 관한 정보를 리드하고, 상기 제1 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 리드하는 제1 DMA 포트와, 상기 체인지 맵 중 상기 제2 레이어 이미지 데이터에 관한 정보를 리드하고, 상기 제2 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 리드하는 제2 DMA 포트를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 제2 프레임 이미지를 출력하기 위한 제1 및 제2 레이어 이미지 데이터와, 상기 제1 프레임 이미지를 출력하기 위한 제1 및 제2 레이어 이미지 데이터를 제공받아 상기 체인지 맵을 생성하는 비교 유닛을 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 비교 유닛은, 상기 제1 레이어 이미지 데이터에 포함된 각 단위 요소 별로 CRC(Cyclic Redundancy Check) 수행을 위한 데이터를 생성하는 제1 생성부와, 상기 제2 레이어 이미지 데이터에 포함된 각 단위 요소 별로 CRC 수행을 위한 데이터를 생성하는 제2 생성부와, 상기 제1 및 제2 생성부의 출력을 제공받아 상기 CRC를 수행하여 상기 체인지 맵을 생성하는 비교 로직을 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 인터페이스는, HS/Link를 포함할 수 있다.

상기 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 및 제2 프레임 이미지의 일부 영역을 출력하기 위한 제1 레이어 이미지 데이터와, 상기 제1 및 제2 프레임 이미지의 다른 일부 영역을 출력하기 위한 제2 레이어 이미지 데이터가 저장된 제1 메모리; 상기 제1 프레임 이미지의 일부 영역을 출력하기 위한 제1 레이어 이미지 데이터와 상기 제2 프레임 이미지의 일부 영역을 출력하기 위한 제1 레이어 이미지 데이터를 비교하고, 상기 제1 프레임 이미지의 다른 일부 영역을 출력하기 위한 제2 레이어 이미지 데이터와 상기 제2 프레임 이미지의 다른 일부 영역을 출력하기 위한 제2 레이어 이미지 데이터를 비교하여, 상기 제2 프레임 이미지를 출력하기 위한 복수의 단위 요소 중 변경이 필요한 제1 단위 요소에 대한 정보를 포함하는 체인지 맵(change map)을 생성하는 비교 유닛; 및 상기 체인지 맵을 이용하여, 상기 제2 프레임 이미지를 출력하기 위한 제1 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 리드하고, 상기 제2 프레임 이미지를 출력하기 위한 제2 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 리드하는 디스플레이 컨트롤러를 포함한다.

본 발명의 몇몇 실시예에서, 상기 디스플레이 컨트롤러는, 상기 제2 프레임 이미지를 출력하기 위한 제1 레이어 이미지 데이터로부터 상기 제1 단위 요소에 대한 데이터를 리드하는 제1 DMA(Direct Memory Access) 포트와, 상기 제2 프레임 이미지를 출력하기 위한 제2 레이어 이미지 데이터로부터 상기 제1 단위 요소에 대한 데이터를 리드하는 제2 DMA 포트와, 상기 체인지 맵을 제공받는 상기 제1 및 제2 DMA 포트와 다른 제3 DMA 포트를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 디스플레이 컨트롤러는, 상기 체인지 맵 중 상기 제2 프레임 이미지를 출력하기 위한 제1 레이어 이미지 데이터에 관한 정보를 리드하고, 상기 제1 레이어 이미지 데이터로부터 상기 제1 단위 요소에 대한 데이터를 리드하는 제1 DMA 포트와, 상기 체인지 맵 중 상기 제2 프레임 이미지를 출력하기 위한 제2 레이어 이미지 데이터에 관한 정보를 리드하고, 상기 제2 레이어 이미지 데이터로부터 상기 제1 단위 요소에 대한 데이터를 리드하는 제2 DMA 포트를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 메모리, 상기 디스플레이 컨트롤러는 어플리케이션 프로세서(AP; Application Processor) 내에 배치될 수 있다.

상기 기술적 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 출력 패널에 출력될 이미지 데이터를 버퍼링하는 프레임 버퍼; 상기 출력 패널에 출력되는 이미지가 제1 프레임 이미지에서 제2 프레임 이미지로 변경될 시, 상기 제2 프레임 이미지를 출력하기 위한 복수의 단위 요소 중 변경이 필요한 단위 요소에 대한 이미지 데이터를 제공받고, 이에 대응하는 상기 프레임 버퍼에 저장된 이미지 데이터를 업데이트하는 프레임 버퍼 업데이터; 및 상기 프레임 버퍼에 저장된 이미지 데이터를 바탕으로 이미지 신호를 출력하는 드라이버를 포함한다.

본 발명의 몇몇 실시예에서, 상기 이미지 데이터는, 상기 제2 프레임 이미지의 일부 영역을 표시하는데 이용되는 제1 레이어 이미지 데이터와, 상기 제1 프레임 이미지의 다른 일부 영역을 표시하는데 이용되는 제2 레이어 이미지 데이터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 프레임 이미지는, 상기 제1 프레임 이미지보다 상기 출력 패널에 나중에 출력될 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 2는 도 1의 비교 유닛의 구성을 도시한 블록도이다.
도 3은 도 1의 DDI (Display Driving Ic)의 구성을 도시한 블록도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 순서도들이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 블록도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치가 채용된 SoC 시스템의 블록도이다.
도 12는 본 발명의 실시예들에 따른 반도체 장치가 채용된 무선 통신 디바이스를 도시한 블록도이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치가 채용된 전자 시스템의 구성을 도시한 블록도이다.
도 14는 도 13의 전자 시스템이 스마트 폰에 적용되는 예를 도시한 도면이다.
도 15는 도 13의 전자 시스템이 테블릿 PC에 적용되는 예를 도시한 도면이다.
도 16은 도 13의 전자 시스템이 노트북에 적용되는 예를 도시한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하, 도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해 설명한다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다. 도 2는 도 1의 비교 유닛의 구성을 도시한 블록도이다. 도 3은 도 1의 DDI (Display Driving Ic)의 구성을 도시한 블록도이다.

도 1을 참조하면, 반도체 장치(1)는, 어플리케이션 프로세서(AP; Application Processor, 이하 AP로 표기)(10), 디스플레이 구동 IC(이하, DDI로 표기)(20), 제1 메모리(30), 제2 메모리(40)를 포함한다.

제1 메모리(30)에는 복수의 레이어 이미지 데이터(L1~Ln)가 저장될 수 있다.

본 발명의 몇몇 실시예에서, 제1 메모리(30)는 예를 들어, 휘발성 메모리 장치(volatile memory device)를 포함할 수 있다. 이러한 휘발성 메모리 장치의 예로는, DRAM(Dynamic Random Access Memory)을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

한편, 본 발명의 다른 몇몇 실시예에서, 이러한 제1 메모리(30)는 예를 들어, 비휘발성 메모리 장치(non-volatile memory device)를 포함할 수도 있다. 이러한 비휘발성 메모리 장치의 예로는, NAND 플래시(flash), NOR 플래시, MRAM(Magnetic Random Access Memory), PRAM(Phase-change Random Access Memory), RRAM(Resistive Random Access Memory) 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

한편, 본 발명의 또 다른 몇몇 실시예에서, 이러한 제1 메모리(30)는 하드 디스크 드라이브, 자기 기억 장치 등으로 변형되어 실시되는 것도 가능하다.

제1 메모리(30)에는 복수의 레이어 이미지 데이터(L1~Ln)는 출력 패널에 이미지를 출력하는데 이용되는 데이터일 수 있다. 구체적으로, 각각의 레이어 이미지 데이터(L1~Ln)는 출력 패널에 출력되는 이미지의 특정 영역을 표시하는데 이용되는 데이터일 수 있다.

예를 들어, 출력 패널에 이미지를 출력하는데 제1 내지 제3 레이어 이미지 데이터(L1~L3)가 이용된다면, 제1 레이어 이미지 데이터(L1)는 출력 패널에 출력되는 이미지의 상부 영역을 표시하는데 이용되는 이미지이고, 제2 레이어 이미지 데이터(L2)는 출력 패널에 출력되는 이미지의 중앙 영역을 표시하는데 이용되는 이미지이고, 제3 레이어 이미지 데이터(L3)는 출력 패널에 출력되는 이미지의 하부 영역을 표시하는데 이용되는 이미지일 수 있다.

한편, 본 발명의 몇몇 실시예에서, 복수의 레이어 이미지 데이터(L1~Ln) 각각은, 출력 패널에 복수의 프레임 이미지를 출력하는데 이용되는 데이터를 포함할 수 있다.

예를 들어, 출력 패널에 제1 프레임 이미지와 제2 프레임 이미지를 순차적으로 출력하는데 제1 내지 제3 레이어 이미지 데이터(L1~L3)가 이용된다면, 제1 레이어 이미지 데이터(L1)는 출력 패널에 출력되는 제1 및 제2 프레임 이미지의 상부 영역을 표시하는데 이용되는 이미지이고, 제2 레이어 이미지 데이터(L2)는 출력 패널에 출력되는 제1 및 제2 프레임 이미지의 중앙 영역을 표시하는데 이용되는 이미지이고, 제3 레이어 이미지 데이터(L3)는 출력 패널에 출력되는 제1 및 제2 프레임 이미지의 하부 영역을 표시하는데 이용되는 이미지일 수 있다.

이러한 복수의 레이어 이미지 데이터(L1~Ln)는 외부 이미지 데이터 생성부로부터 생성되어 제1 메모리(30)에 저장될 수 있다. 예를 들어, 제1 레이어 이미지 데이터(L1)는 제1 어플리케이션에 의해 생성될 수 있고, 제2 레이어 이미지 데이터(L2)는 제2 어플리케이션에 의해 생성될 수 있고, 제3 레이어 이미지 데이터(L3)는 제3 어플리케이션에 의해 생성될 수 있고, 제n 레이어 이미지 데이터(Ln)는 제n 어플리케이션에 의해 생성될 수 있다.

AP(10)는, 제1 메모리(30)로부터 복수의 레이어 이미지 데이터(L1~Ln)를 제공받고, 이를 처리하여 그 결과를 DDI(20)에 제공할 수 있다.

AP(10)는 비교 유닛(12), 디스플레이 컨트롤러(14), 인터페이스(18)를 포함할 수 있다.

본 실시예에서 사용되는 사용되는 '유닛'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '유닛'은 어떤 역할들을 수행한다. 그렇지만 '유닛'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '유닛'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '유닛'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '유닛'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '유닛'들로 결합되거나 추가적인 구성요소들과 '유닛'들로 더 분리될 수 있다.

비록, 도 1에서는 AP(10) 내에 비교 유닛(12), 디스플레이 컨트롤러(14), 및 인터페이스(18)가 모두 포함되는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다.

본 발명의 다른 몇몇 실시예에서, 이러한 구성 요소들 중 일부는 AP(10) 외부에 배치되도록 본 실시예가 변형 실시될 수도 있다. 예를 들어, 본 발명의 다른 몇몇 실시예에서, 비교 유닛(12)은 AP(10) 외부에 배치되고, 디스플레이 컨트롤러(14)와 인터페이스(18)가 AP(10) 내에 배치되도록 본 실시예가 변형 실시될 수 있다.

비교 유닛(12)은, 제1 메모리(30)에 저장된 복수의 레이어 이미지 데이터(L1~Ln)를 제공받고 이를 비교하여 체인지 맵(42)을 생성할 수 있다. 비교 유닛(12)은 이렇게 생성된 체인지 맵(42)을 제2 메모리(40)에 저장할 수 있다.

도 1 및 도 2를 참조하면, 비교 유닛(12)은, 복수의 생성부(12a-1~12a-n)와 비교 로직(12b)을 포함할 수 있다.

복수의 생성부(12a-1~12a-n)는 복수의 레이어 이미지 데이터(L1~Ln)을 제공받아 복수의 레이어 이미지 데이터(L1~Ln)에 포함된 각 단위 요소(unit element) 별로 CRC(Cyclic Redundancy Check) 수행을 위한 데이터를 생성할 수 있다.

구체적으로, 제1 생성부(12a-1)는 제1 레이어 이미지 데이터(L1)에 포함된 각 단위 요소 별로 CRC 수행을 위한 데이터를 생성하여 이를 비교 로직(12b)에 제공하고, 제2 생성부(12a-2)는 제2 레이어 이미지 데이터(L2)에 포함된 각 단위 요소 별로 CRC 수행을 위한 데이터를 생성하여 이를 비교 로직(12b)에 제공하고, 제3 생성부(12a-3)는 제3 레이어 이미지 데이터(L3)에 포함된 각 단위 요소 별로 CRC 수행을 위한 데이터를 생성하여 이를 비교 로직(12b)에 제공하고, 제n 생성부(12a-n)는 제n 레이어 이미지 데이터(Ln)에 포함된 각 단위 요소 별로 CRC 수행을 위한 데이터를 생성하여 이를 비교 로직(12b)에 제공할 수 있다.

비교 로직(12b)은 복수의 생성부(12a-1~12a-n)의 출력을 제공받아 CRC를 수행하여 체인지 맵(42)을 생성할 수 있다.

구체적으로, 비교 로직(12b)은, 제1 생성부(12a-1)의 출력을 제공받아 CRC를 수행하여 특정 프레임 이미지를 출력하기 위한 제1 레이어 이미지 데이터(L1)에 대한 체인지 맵(42)을 생성하고, 제2 생성부(12a-2)의 출력을 제공받아 CRC를 수행하여 특정 프레임 이미지를 출력하기 위한 제2 레이어 이미지 데이터(L2)에 대한 체인지 맵(42)을 생성하고, 제3 생성부(12a-3)의 출력을 제공받아 CRC를 수행하여 특정 프레임 이미지를 출력하기 위한 제3 레이어 이미지 데이터(L3)에 대한 체인지 맵(42)을 생성하고, 제n 생성부(12a-n)의 출력을 제공받아 CRC를 수행하여 특정 프레임 이미지를 출력하기 위한 제n 레이어 이미지 데이터(Ln)에 대한 체인지 맵(42)을 생성할 수 있다.

이러한 비교 유닛(12)의 보다 구체적인 동작에 관한 설명은 후술하도록 한다.

도 1을 참조하면, 본 실시예에서는, 비교 유닛(12)이 체인지 맵(42)을 생성하고, 이를 제2 메모리(40)에 저장하는 구성을 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 메모리(40)에 저장되는 체인지 맵(42)은 도시되지 않은 외부 구성 요소(예를 들어, GPU(Graphic Processing Unit), CPU(Central Processing Unit))에 의해 생성될 수도 있다. 다시 말해, 본 발명의 다른 몇몇 실시예에서, 비교 유닛(12)에 관한 구성은 생략되어 실시될 수도 있다.

비교 유닛(12)으로부터 체인지 맵(42)을 제공받아 저장하는 제2 메모리(40)는, 예를 들어, 휘발성 메모리 장치(volatile memory device)를 포함할 수 있다. 이러한 휘발성 메모리 장치의 예로는, DRAM(Dynamic Random Access Memory)을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

한편, 본 발명의 다른 몇몇 실시예에서, 이러한 제2 메모리(40)는 예를 들어, 비휘발성 메모리 장치(non-volatile memory device)를 포함할 수도 있다. 이러한 비휘발성 메모리 장치의 예로는, SRAM(Static Random Access Memory), NAND 플래시(flash), NOR 플래시, MRAM(Magnetic Random Access Memory), PRAM(Phase-change Random Access Memory), RRAM(Resistive Random Access Memory) 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

한편, 본 발명의 또 다른 몇몇 실시예에서, 이러한 제2 메모리(40)는 하드 디스크 드라이브, 자기 기억 장치 등으로 변형되어 실시되는 것도 가능하다.

비록 도 1에서는 설명의 편의상 제1 메모리(30)와 제2 메모리(40)가 별도로 도시되었으나, 본 발명이 도시된 사항에 제한되는 것은 아니다. 예를 들어, 본 발명의 몇몇 실시예에서, 제1 메모리(30)와 제2 메모리(40)는 하나로 통합되어 구현될 수 있다.

또한, 본 발명의 다른 몇몇 실시에에서, 제1 메모리(30)와 제2 메모리(40)는 서로 다른 종류의 메모리를 포함할 수 있다. 예를 들어, 제1 메모리(30)는 DRAM을 포함하고, 제2 메모리(40)는 SRAM을 포함하도록 본 실시예가 변형되어 실시될 수 있다.

디스플레이 컨트롤러(14)는 체인지 맵(42)을 이용하여 제1 메모리(30)에 저장된 복수의 레이어 이미지 데이터(L1~Ln) 각각에 대해 미리 정한 조건을 충촉하는 일부 데이터에 대한 위치 정보를 생성하고, 이를 바탕으로 복수의 레이어 이미지 데이터(L1~Ln) 각각의 일부 데이터를 리드할 수 있다.

본 발명의 몇몇 실시에에서, 이러한 미리 정한 조건을 충족하는 일부 데이터는 예를 들어, 출력 패널에 출력되는 이미지가 변경될 시, 변경이 필요한 일부 데이터일 수 있다. 이에 관한 구체적인 설명도 후술하도록 한다.

디스플레이 컨트롤러(14)는, 체인지 맵 디코더(15)와, 체인지 맵 컨트롤러(16)를 포함할 수 있다.

체인지 맵 디코더(15)는, 체인지 맵(42)을 제공받아 이를 디코딩할 수 있고, 체인지 맵 컨트롤러(16)는 체인지 맵 디코더(15)의 디코딩 결과를 바탕으로 앞서 설명한 미리 정한 조건을 충족하는 일부 데이터에 대한 위치 정보를 생성하여 이를 인터페이스(18)에 제공할 수 있다.

비록 도 1에서는 설명의 편의상, 체인지 맵 디코더(15)와 체인지 맵 컨트롤러(16)를 분리하여 도시하였으나, 본 발명이 이에 제한되는 것은 아니며, 체인지 맵 디코더(15)와 체인지 맵 컨트롤러(16)는 얼마든지 통합되어 하나의 유닛으로 구성될 수도 있다.

본 실시예에서, 제1 메모리(30)에 n개의 레이어 이미지 데이터(L1~Ln)가 저장된 경우, 디스플레이 컨트롤러(14)는, n+1개의 DMA(Direct Memory Access) 포트(DMA1~DMA(n+1))를 포함할 수 있다. 다시 말해, 본 실시예에서, 디스플레이 컨트롤러(14)의 DMA 포트(DMA1~DMA(n+1)) 수는 제1 메모리(30)에 저장된 레이어 이미지 데이터(L1~Ln)의 수보다 많을 수 있다.

예를 들어, 제1 DMA 포트(DMA1)는 제1 레이어 이미지 데이터(L1) 중 앞서 설명한 미리 정한 조건을 충족하는 일부 데이터를 리드하는데 이용되고, 제2 DMA 포트(DMA2)는 제2 레이어 이미지 데이터(L2) 중 앞서 설명한 미리 정한 조건을 충족하는 일부 데이터를 리드하는데 이용되고, 제3 DMA 포트(DMA3)는 제3 레이어 이미지 데이터(L3) 중 앞서 설명한 미리 정한 조건을 충족하는 일부 데이터를 리드하는데 이용되고, 제n DMA 포트(DMAn)는 제n 레이어 이미지 데이터(Ln) 중 앞서 설명한 미리 정한 조건을 충족하는 일부 데이터를 리드하는데 이용되고, 제(n+1) DMA포트(DMA(n+1))는 제2 메모리(40)에 저장된 체인지 맵(42)을 체인지 맵 디코더(15)에 제공하는데 이용될 수 있다.

하지만, 본 발명이 이렇한 예시에 제한되는 것은 아니며, DMA 포트(DMA1~DMA(n+1))의 할당 형태는 이와 다르게 얼마든지 변형되어 실시하는 것이 가능하다.

인터페이스(18)는, 체인지 맵 컨트롤러(16)로부터 미리 정한 조건을 충족하는 일부 데이터에 대한 위치 정보를 제공받고, 디스플레이 컨트롤러(14)로부터 복수의 레이어 이미지 데이터(L1~Ln) 중 미리 정한 조건을 충족하는 일부 데이터를 제공받아, 이들을 업데이트시키기 위한 코맨드를 생성할 수 있다. 그리고, 인터페이스(18)는 생성된 코맨드와 함께, 제공받은 데이터(19)를 DDI(20)에 제공할 수 있다.

본 발명의 몇몇 실시예에서, 이러한 인터페이스(18)는 예를 들어, HS/Link를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

도 1 및 도 3을 참조하면, DDI(20)는 프레임 버퍼(frame buffer) 업데이터(22), 프레임 버퍼(24), 드라이버(26) 및 타이밍 컨트롤러(28)를 포함할 수 있다.

프레임 버퍼(24)는 이미지 데이터를 버퍼링(buffering)하는데 이용될 수 있다. 이에 따라 프레임 버퍼(24)는 이미지 데이터를 저장하기 위한 저장 장치를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 프레임 버퍼(24)는 예를 들어, 메모리 소자로 구현될 수 있다. 특히, 본 발명의 몇몇 실시예에서, 프레임 버퍼(24)는 SRAM(Static Random Access Memory)으로 구현될 수 있다. 하지만 본 발명이 이에 제한되는 것은 아니며, 프레임 버퍼(24)의 구현 형태는 얼마든지 이와 다르게 변형될 수 있다.

예를 들어, 본 발명의 다른 몇몇 실시예에서, 프레임 버퍼(24)는 다른 메모리 소자(예를 들어, DRAM(Dynamic Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory), PRAM(Phase change Random Access Memory 등)로도 구현될 수 있다.

프레임 버퍼 업데이터(22)는 프레임 버퍼(24)에 저장된 이미지 데이터 중에서, AP(10)로부터 제공받은 데이터(19) 만을 업데이트 시킬 수 있다. 즉, 본 실시예에 따른 프레임 버퍼 업데이터(22)는, 프레임 버퍼(24)에 저장된 출력 패널에 한 프레임의 이미지를 표시하는데 이용되는 이미지 데이터 중, AP(10)로부터 제공받은 데이터(19) 만을 업데이트 시킬 수 있다.

드라이버(26)는, 프레임 버퍼(24)로부터 이미지 데이터를 제공받고, 이를 이용하여 이미지 신호를 생성한 후, 이를 출력 패널에 제공할 수 있다. 본 발명의 몇몇 실시예에서, 프레임 버퍼(24)로부터 제공되는 이미지 데이터는 예를 들어, 디지털 데이터를 포함하고, 드라이버(26)로부터 출력되는 이미지 신호는 예를 들어, 아날로그 신호를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 드라이버(26)는 게이트 드라이버와 소오스 드라이버를 포함할 수 있다.

게이트 드라이버는 타이밍 컨트롤러(28)의 제어에 응답하여 게이트 라인을 통해 게이트 구동 신호를 순차적으로 출력 패널에 제공할 수 있다. 또한, 소오스 드라이버는 게이트 라인이 순차적으로 선택될 때마다, 타이밍 컨트롤러(28)의 제어에 응답하여 이미지 신호를 소오스 라인을 통하여 출력 패널에 제공할 수 있다.

출력 패널은 복수의 픽셀을 포함할 수 있다. 출력 패널에는 복수의 게이트 라인 및 소오스 라인이 매트릭스 형태로 교차하여 배치되고, 이러한 교차 지점은 픽셀로로 정의될 수 있다. 본 발명의 몇몇 실시예에서, 각 픽셀은 예를 들어, 복수의 도트(예를 들어, RGB)로 구성될 수 있다.

타이밍 컨트롤러(28)는 소오스 드라이버 및 게이트 드라이버를 제어할 수 있다. 타이밍 컨트롤러(28)는 외부 시스템으로부터 복수의 제어 신호들 및 데이터 신호들을 수신할 수 있다. 타이밍 컨트롤러는 수신된 제어 신호들 및 데이터 신호들에 응답하여 게이트 제어 신호 및 소오스 제어 신호를 생성하고, 게이트 제어 신호를 게이트 드라이버로 출력하고 소오스 제어 신호를 소오스 드라이버로 출력할 수 있다.

이하 도 4 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 동작에 대해 설명하도록 한다.

도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 순서도들이다. 도 6 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.

이하에서는, 도 6에 도시된 것과 같이, 출력 패널에 제n 프레임 이미지(Fn)를 출력할 때, 제1 내지 제3 레이어 이미지 데이터(L1~L3)가 이용되는 것을 예를 들어, 본 실시예에 따른 반도체 장치의 동작에 대해 설명할 것이다. 하지만, 이는 하나의 예시에 불과할 뿐, 본 발명이 이러한 예시에 제한되는 것은 아니다.

먼저, 도 6을 참조하면, 출력 패널에 제n 프레임 이미지(Fn)가 출력될 시, 제1 레이어 이미지 데이터(L1)는 제n 프레임 이미지(Fn)의 상위 2열을 출력하는데 이용되고, 제2 레이어 이미지 데이터(L2)는 제n 프레임 이미지(Fn)의 그 다음 4열을 출력하는데 이용되고, 제3 레이어 이미지 데이터(L3)는 제n 프레임 이미지(Fn)의 그 다음 1열을 출력하는데 이용될 수 있다.

제1 내지 제3 레이어 이미지 데이터(L1~L3)는 각각 복수의 단위 요소(UE)을 포함할 수 있다. 본 실시예에서, 이러한 단위 요소(UE)은 예를 들어, 타일(tile)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

도시된 것과 같이, 제1 레이어 이미지 데이터(L1)는 10개의 단위 요소(UE)으로 분할될 수 있고, 제2 레이어 이미지 데이터(L2)는 20개의 단위 요소(UE)으로 분할될 수 있고, 제3 레이어 이미지 데이터(L3)는 5개의 단위 요소(UE)으로 분할될 수 있다.

이하에서 설명할 본 실시예에 따른 반도체 장치의 동작은, 출력 패널에 도 6에 도시된 제n 프레임 이미지(Fn)가 이미 표시되었다고 가정하고, 이제 출력 패널에 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1)를 출력하기 위한 과정을 중심으로 설명하도록 한다.

도 4를 참조하면, 체인지 맵을 생성한다(S100).

구체적으로, 도 5를 참조하면, 먼저, 제1 내지 제3 레이어 이미지 데이터(L1~L3)에 포함된 각 단위 요소(UE) 별로 CRC 수행을 위한 데이터를 생성한다(S110).

도 2를 참조하면, 비교 유닛(12)의 제1 생성부(12a-1)는 제1 저장부(30)에 저장된 제1 레이어 이미지 데이터(L1)를 제공받아 제1 레이어 이미지 데이터(L1)에 포함된 각 단위 요소(UE) 별로 CRC 수행을 위한 데이터를 생성할 수 있다.

또한, 비교 유닛(12)의 제2 생성부(12a-2)는 제1 저장부(30)에 저장된 제2 레이어 이미지 데이터(L2)를 제공받아 제2 레이어 이미지 데이터(L2)에 포함된 각 단위 요소(UE) 별로 CRC 수행을 위한 데이터를 생성할 수 있다.

또한, 비교 유닛(12)의 제3 생성부(12a-3)는 제1 저장부(30)에 저장된 제3 레이어 이미지 데이터(L3)를 제공받아 제3 레이어 이미지 데이터(L3)에 포함된 각 단위 요소(UE) 별로 CRC 수행을 위한 데이터를 생성할 수 있다.

다음 다시 도 5를 참조하면, CRC를 수행한다(S120).

도 2를 참조하면, 비교 유닛(12)의 비교 로직(12b)은 제1 생성부(12a-1)의 출력을 제공받아 CRC를 수행하여, 제1 레이어 이미지 데이터(L1) 중 미리 정한 조건을 충족하는 단위 요소(UE)을 선별할 수 있다.

예를 들어, 출력 패널에 출력되는 이미지가 도 6에 도시된 제n 프레임 이미지(Fn)에서 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1))로 변경될 시, 제1 레이어 이미지 데이터(L1) 중 2개의 단위 요소(UE)에 대한 변경이 필요하다. 따라서, 비교 로직(12b)은 제1 레이어 이미지 데이터(L1) 중에서, 이러한 2개의 단위 요소(UE)를 선별할 수 있다.

또한, 비교 유닛(12)의 비교 로직(12b)은 제2 생성부(12a-2)의 출력을 제공받아 CRC를 수행하여, 제2 레이어 이미지 데이터(L2) 중 미리 정한 조건을 충족하는 단위 요소(UE)을 선별할 수 있다.

예를 들어, 출력 패널에 출력되는 이미지가 도 6에 도시된 제n 프레임 이미지(Fn)에서 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1))로 변경될 시, 제2 레이어 이미지 데이터(L2) 중 3개의 단위 요소(UE)에 대한 변경이 필요하다. 따라서, 비교 로직(12b)은 제2 레이어 이미지 데이터(L2) 중에서, 이러한 3개의 단위 요소(UE)를 선별할 수 있다.

또한, 비교 유닛(12)의 비교 로직(12b)은 제3 생성부(12a-3)의 출력을 제공받아 CRC를 수행하여, 제3 레이어 이미지 데이터(L3) 중 미리 정한 조건을 충족하는 단위 요소(UE)을 선별할 수 있다.

예를 들어, 출력 패널에 출력되는 이미지가 도 6에 도시된 제n 프레임 이미지(Fn)에서 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1))로 변경될 시, 제3 레이어 이미지 데이터(L3)에서는 단위 요소(UE)에 대한 변경이 필요없다. 따라서, 비교 로직(12b)은 제3 레이어 이미지 데이터(L2) 중에서는, 단위 요소(UE)을 선별하지 않을 수 있다.

이렇게 제1 내지 제3 레이어 이미지 데이터(L1~L3) 중 미리 정한 조건을 충족하는 단위 요소(UE)을 선별하는 작업이 완료되면, 비교 로직(12b) 도 8에 도시된 것과 같은 체인지 맵을 생성하여 이를 제2 저장부(40)에 저장할 수 있다.

도 8에서는 출력 패널에 출력되는 이미지가 도 6에 도시된 제n 프레임 이미지(Fn)에서 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1))로 변경될 시, 변경이 필요한 단위 요소(UE)를 빗금으로 표시하였다.

앞에서도 설명하였지만, 이러한 제2 저장부(40)에 저장되는 체인지 맵(42)은 비교 유닛(12) 이외의 구성 요소에 의해서도 생성되는 것도 가능하다. 즉, 본 발명이 이러한 예시에 제한되지는 않는다.

다음 다시 도 4를 참조하면, 체인지 맵을 디코딩한다(S200).

구체적으로, 도 1을 참조하면, 체인지 맵 디코더(15)는 제(n+1) DMA 포트(DMA(n+1))를 통해 제2 메모리(40)로부터 체인지 맵(42)을 제공받고, 이를 디코딩할 수 있다.

이어서, 체인지 맵 컨트롤러(16)는 체인지 맵 디코더(15)로부터 체인지 맵(42)에 대한 디코딩 결과를 제공받고, 출력 패널에 출력되는 이미지가 도 6에 도시된 제n 프레임 이미지(Fn)에서 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1))로 변경될 시, 변경이 필요한 단위 요소(UE)에 대한 위치 정보를 생성할 수 있다.

다음 다시 도 4를 참조하면, 이미지 데이터를 리드한다(S300).

구체적으로, 도 1을 참조하면, 디스플레이 컨트롤러(14)는 제1 메모리(30)에 저장된 제1 내지 제3 레이어 이미지 데이터(L1~L3) 중 출력 패널에 출력되는 이미지가 도 6에 도시된 제n 프레임 이미지(Fn)에서 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1))로 변경될 시, 변경이 필요한 단위 요소(UE)에 대한 데이터를 리드할 수 있다.

구체적으로, 디스플레이 컨트롤러(14)는, 제1 DMA 포트(DMA1)를 통해, 제1 레이어 이미지 데이터(L1) 중 출력 패널에 출력되는 이미지가 도 6에 도시된 제n 프레임 이미지(Fn)에서 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1))로 변경될 시, 변경이 필요한 2개의 단위 요소(UE)에 대한 데이터를 리드할 수 있다.

즉, 디스플레이 컨트롤러(14)는, 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1))를 출력하는데 이용되는 모든 제1 레이어 이미지 데이터(L1)를 리드하는 것이 아니라, 출력 패널에 출력되는 이미지가 도 6에 도시된 제n 프레임 이미지(Fn)에서 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1))로 변경될 시, 변경이 필요한 2개의 단위 요소(UE)에 대한 데이터만을 리드할 수 있다.

또한, 디스플레이 컨트롤러(14)는, 제2 DMA 포트(DMA2)를 통해, 제2 레이어 이미지 데이터(L2) 중 출력 패널에 출력되는 이미지가 도 6에 도시된 제n 프레임 이미지(Fn)에서 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1))로 변경될 시, 변경이 필요한 3개의 단위 요소(UE)에 대한 데이터를 리드할 수 있다.

즉, 디스플레이 컨트롤러(14)는, 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1))를 출력하는데 이용되는 모든 제2 레이어 이미지 데이터(L2)를 리드하는 것이 아니라, 출력 패널에 출력되는 이미지가 도 6에 도시된 제n 프레임 이미지(Fn)에서 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1))로 변경될 시, 변경이 필요한 3개의 단위 요소(UE)에 대한 데이터만을 리드할 수 있다.

한편, 제3 레이어 이미지 데이터(L3)는, 출력 패널에 출력되는 이미지가 도 6에 도시된 제n 프레임 이미지(Fn)에서 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1))로 변경될 시, 변경되는 단위 요소(UE)가 존재하지 않으므로, 디스플레이 컨트롤러(14)는, 제3 DMA 포트(DMA3)를 통해 리드 동작을 수행하지 않을 수 있다.

이후, 체인지 맵 컨트롤러(16)가 생성한, 출력 패널에 출력되는 이미지가 도 6에 도시된 제n 프레임 이미지(Fn)에서 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1))로 변경될 시, 변경이 필요한 단위 요소(UE)에 대한 위치 정보는 인터페이스(18)에 제공될 수 있다.

또한, 디스플레이 컨트롤러(14)가 리드한 제1 내지 제3 레이어 이미지 데이터(L1~L3) 중 변경이 필요한 일부 데이터는 인터페이스(18)에 제공될 수 있다.

인터페이스(18)는, 제공받은 데이터(19)와, 제공받은 데이터(19)를 업데이트 시키기 위한 코맨드를 생성하여, 이들을 DDI(20)에 제공할 수 있다.

다음 다시 도 4를 참조하면, 프레임 버퍼를 업데이트한다(S400).

구체적으로, 도 3을 참조하면, 프레임 버퍼 업데이터(22)는, 프레임 버퍼(24)에 저장된 이미지 데이터 중 제공받은 데이터(19) 만을 업데이트 할 수 있다. 제공받은 데이터(19)에 업데이트가 필요한 데이터의 위치 정보가 같이 포함되어 있으므로, 이러한 작업은 용이하게 수행될 수 있다.

이렇게 프레임 버퍼(24)에 저장된 이미지 데이터를 업데이트한 후, 이를 이용하여 출력 패널에 이미지를 표시할 경우, 출력 패널에는 도 7에 도시된 제(n+1) 프레임 이미지(F(n+1))가 표시될 수 있다.

이처럼 본 실시예에 따른 반도체 장치(1)에서는, 표시 패널에 표시되는 이미지가 변경될 시, 복수의 레이어 이미지 데이터(L1~Ln) 중 미리 정한 조건을 충족하는 데이터만을 리드한다. 따라서, 데이터 리드 동작에 대한 전력 소모가 저감될 수 있다.

또한, 본 실시예에 따른 반도체 장치(1)에서는, 표시 패널에 표시되는 이미지가 변경될 시, 프레임 버퍼(24)에 저장된 이미지 데이터 중 미리 정한 조건을 충족하는 데이터만을 업데이트한다. 따라서, DDI(20) 구동 전력이 저감될 수 있다.

이하, 도 9를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치에 대해 설명하도록 한다.

도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 블록도이다. 이하에서는 앞서 설명한 실시예와 차이점을 위주로 설명한다.

도 9를 참조하면, 반도체 장치(2)의 AP(10a)에 포함된 디스플레이 컨트롤러(14a)는, 앞서 설명한 반도체 장치(도 1의 1)의 디스플레이 컨트롤러(도 1의 14)에 비해, 적은 수의 DMA 포트(DMA1~DMAn)를 포함할 수 있다.

구체적으로, 앞서 설명한 반도체 장치(도 1의 1)의 디스플레이 컨트롤러(도 1의 14)에서는 체인지 맵(42)을 제공받기 위한 별도의 DMA 포트(예를 들어, 도 1의 DMA(n+1))를 포함하였으나, 본 실시예에서는, 이러한 별도의 DMA 포트가 생략될 수 있다.

본 실시예에서, 제1 메모리(30)에 n개의 레이어 이미지 데이터(L1~Ln)가 저장된 경우, 디스플레이 컨트롤러(14)는, n개의 DMA(Direct Memory Access) 포트(DMA1~DMAn)를 포함할 수 있다. 다시 말해, 본 실시예에서, 디스플레이 컨트롤러(14a)의 DMA 포트(DMA1~DMAn)) 수는 제1 메모리(30)에 저장된 레이어 이미지 데이터(L1~Ln)의 수와 같을 수 있다.

본 실시예에 따른 반도체 장치(2)에서는, 디스플레이 컨트롤러(14a)가 복수의 DMA 포트(DMA1~DMAn) 각각을 통해 예를 들어, 패킷 헤더(packet header) 형식의 체인지 맵(42)을 리드하여 이를 체인지 맵 디코더(15a)와 체인지 맵 컨트롤러(16a)에 제공할 수 있다.

그리고, 디스플레이 컨트롤러(14a)는, 체인지 맵 디코더(15a)와 체인지 맵 컨트롤러(16a)의 출력을 바탕으로, 복수의 레이어 이미지 데이터(L1~Ln) 중 앞서 설명한 미리 정한 조건을 충족하는 일부 데이터를 리드할 수 있다.

예를 들어, 제1 DMA 포트(DMA1)는 체인지 맵(42) 중 제1 레이어 이미지 데이터(L1)에 관한 정보를 리드하고, 제1 레이어 이미지 데이터(L1) 중 앞서 설명한 미리 정한 조건을 충족하는 일부 데이터를 리드하는데 이용될 수 있다.

제2 DMA 포트(DMA2)는 체인지 맵(42) 중 제2 레이어 이미지 데이터(L2)에 관한 정보를 리드하고, 제2 레이어 이미지 데이터(L2) 중 앞서 설명한 미리 정한 조건을 충족하는 일부 데이터를 리드하는데 이용될 수 있다.

제3 DMA 포트(DMA3)는 체인지 맵(42) 중 제3 레이어 이미지 데이터(L3)에 관한 정보를 리드하고, 제3 레이어 이미지 데이터(L3) 중 앞서 설명한 미리 정한 조건을 충족하는 일부 데이터를 리드하는데 이용될 수 있다.

제n DMA 포트(DMAn)는 체인지 맵(42) 중 제n 레이어 이미지 데이터(Ln)에 관한 정보를 리드하고, 제n 레이어 이미지 데이터(Ln) 중 앞서 설명한 미리 정한 조건을 충족하는 일부 데이터를 리드하는데 이용될 수 있다.

다음, 도 10을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해 설명한다.

도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.

도 10을 참조하면, 본 실시예에 따른 반도체 장치(3)의 AP(10c)는 체인지 맵(42)이 저장된 제2 메모리(40)를 포함할 수 있다. 다시 말해, 본 실시예에 따른 반도체 장치(3)에서, 체인지 맵(42)을 저장하는 제2 메모리(40)는 AP(10c) 내에 배치될 수 있다.

본 발명의 몇몇 실시예에서, 이러한 제2 메모리(40)는 예를 들어, SRAM 등으로 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

도 11은 본 발명의 실시예들에 따른 반도체 장치가 채용된 SoC 시스템의 블록도이다.

도 11을 참조하면, SoC 시스템(800)은 어플리케이션 프로세서(801), DRAM(860) 및 DDI(890)를 포함할 수 있다.

어플리케이션 프로세서(801)는 중앙처리부(810), 멀티미디어 시스템(820), 버스(830), 메모리 시스템(840), 주변 회로(850)를 포함할 수 있다.

중앙처리부(810)는 SoC 시스템(800)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(810)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.

멀티미디어 시스템(820)은, SoC시스템(800)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(820)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.

본 발명의 몇몇 실시예에서, 이러한 멀티미디 시스템(820)은, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~3)의 디스플레이 컨트롤러(14, 14a)를 포함할 수 있다.

버스(830)는, 중앙처리부(810), 멀티미디어 시스템(820), 메모리 시스템(840), 및 주변 회로(850)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(830)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(830)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

메모리 시스템(840)은, 어플리케이션 프로세서(801)가 외부 메모리(예를 들어, DRAM(860))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(840)은 외부 메모리(예를 들어, DRAM(860))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.

주변 회로(850)는, SoC시스템(800)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(850)는 SoC시스템(800)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.

DRAM(860)은 어플리케이션 프로세서(801)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(860)은, 도시된 것과 같이 어플리케이션 프로세서(801)의 외부에 배치될 수 있다. 구체적으로, DRAM(860)은 어플리케이션 프로세서(801)와 PoP(Package on Package) 형태로 패키징될 수 있다.

본 발명의 몇몇 실시예에서, DRAM(860)에는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~3)의 제1 내지 제n 레이어 이미지 데이터(L1~Ln)가 저장될 수 있다.

도 12는 본 발명의 실시예들에 따른 반도체 장치가 채용된 무선 통신 디바이스를 도시한 블록도이다.

도 12를 참조하면, 디바이스(900)는, 셀룰러 전화기, 스마트폰 단말기, 핸드셋, 개인 휴대 정보 단말기(PDA), 랩탑 컴퓨터, 비디오 게임 유닛 또는 기타 다른 디바이스일 수도 있다. 디바이스(900)는, 코드 분할 다중 액세스(CDMA), 이동 통신을 위한 글로벌시스템(GSM) 과 같은 시분할 다중 액세스(TDMA), 또는 기타 다른 무선 통신 표준을 사용할 수도 있다.

디바이스(900)는 수신 경로 및 송신 경로를 통해 양-방향 통신을 제공할 수 있다. 수신 경로 상에서 하나 이상의 기지국들에 의해 송신된 신호들은 안테나(911)에 의해 수신될 수도 있고 수신기(RCVR, 913)에 제공될 수도 있다. 수신기(913)는 수신 신호를 컨디셔닝 및 디지털화하고, 추가적인 프로세싱을 위해 디지털 섹션(920)에 샘플들을 제공할 수 있다. 송신 경로 상에서, 송신기(TMTR, 915)는 디지털 섹션(920)으로부터 송신된 데이터를 수신하고, 그 데이터를 프로세싱 및 컨디셔닝하고, 변조된 신호를 생성하며, 그 변조된 신호는 안테나(911)를 통해 하나 이상의 기지국들로 송신될 수 있다.

디지털 섹션(920)은 하나 이상의 디지털 신호 프로세서(DSP), 마이크로-프로세서, 감소된 명령 세트 컴퓨터(RISC) 등으로 구현될 수 있다. 또한, 디지털 섹션(920)은 하나 이상의 주문형 집적 회로 (ASIC) 또는 기타 다른 타입의 집적 회로(IC) 상에서 제조될 수도 있다.

디지털 섹션(920)은, 예를 들어, 모뎀 프로세서(934), 비디오 프로세서 (922), 애플리케이션 프로세서(924), 디스플레이 프로세서(928), 멀티코어 프로세서(926), 센트럴 프로세싱 유닛(930), 및 외부 버스 인터페이스(932)와 같은 다양한 프로세싱 및 인터페이스 유닛들을 포함할 수 있다.

모뎀 프로세서(934), 비디오 프로세서 (922), 애플리케이션 프로세서(924), 디스플레이 프로세서(928), 멀티코어 프로세서(926), 센트럴 프로세싱 유닛(930), 및 외부 버스 인터페이스(932)는 도시된 것과 같이 버스를 통해 서로 연결될 수 있다.

비디오 프로세서(922)는 그래픽 애플리케이션들에 대한 프로세싱을 수행할 수 있다. 일반적으로, 비디오 프로세서(922)는 임의의 세트의 그래픽 동작들에 대한 임의의 수의 프로세싱 유닛들 또는 모듈들을 포함할 수 있다.

비디오 프로세서(922)의 특정 부분은 펌웨어 및/또는 소프트웨어로 구현될 수도 있다. 예를 들어, 제어 유닛은 앞서 설명한 기능들을 수행하는 펌웨어 및/또는 소프트웨어 모듈들(예를 들어, 절차, 함수 등)로 구현될 수 있다. 펌웨어 및/또는 소프트웨어 코드들은 메모리에 저장될 수도 있고, 프로세서(예를 들어, 멀티-코어 프로세서(926))에 의해 실행될 수도 있다. 메모리는 프로세서 내에 구현될 수 있거나 프로세서 외부에 구현될 수도 있다.

비디오 프로세서(922)는 오픈 그래픽 라이브러리(OpenGL), Direct3D 등과 같은 소프트웨어 인터페이스를 구현할 수 있다.

센트럴 프로세싱 유닛(930)은 비디오 프로세서(922)와 함께 일련의 그래픽 처리 동작들을 수행할 수 있다.

본 발명의 몇몇 실시예에서, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~3)의 체인지 맵(42)은 비디오 프로세서(922) 또는 센트럴 프로세싱 유닛(930) 중 적어도 하나가 생성할 수 있다.

멀티코어 프로세서(926)는 적어도 두 개의 코어를 포함하여 멀티코어 프로세서(926)가 처리해야하는 워크로드에 따라서 두 개의 코어에 워크로드를 배당하여 동시에 해당하는 워크로드를 처리할 수 있다.

디스플레이 프로세서(928)는 디스플레이(910)에 출력되는 이미지에 관한 다양한 프로세싱을 수행할 수 있다.

어플리케이션 프로세서(924)와 디스플레이 프로세서(928) 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~3)의 구성을 채용할 수 있다.

모뎀 프로세서(934)는 디지털 섹션(920) 내에서 통신에 관련된 다양한 프로세싱을 수행할 수 있다.

외부 버스 인터페이스(932)는 외부 메보리(940)에 접속될 수 있다.

도 13은 본 발명의 실시예들에 따른 반도체 장치가 채용된 전자 시스템의 구성을 도시한 블록도이다.

도 13을 참조하면, 전자 시스템(1000)은 메모리 시스템(1002), 프로세서(1004), 램(1006), 유저인터페이스(1008), 및 DDI(1010)를 포함할 수 있다.

이러한, 메모리 시스템(1002), 프로세서(1004), 램(1006), 유저인터페이스(1008), 및 DDI(1010)는 버스(Bus, 1010)를 이용하여 서로 데이터 통신을 할 수 있다.

프로세서(1004)는 프로그램을 실행하고 전자 시스템(1000)을 제어하는 역할을 할 수 있으며, 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다.

램(1006)은 프로세서(1004)의 동작 메모리로서 사용될 수 있다. 이러한 램(1006)은 예를 들어, 디램(DRAM)과 같은 휘발성 메모리로 이루어질 수 있다. 한편, 이러한 프로세서(1004) 및 램(1006)은 하나의 반도체 소자 또는 반도체 패키지로 패키징되어 구현될 수 있다.

유저 인터페이스(1008)는 전자 시스템(1000)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 이러한 유저 인터페이스(1008)의 예로는, 키패드, 키보드, 이미지 센서 및 표시 장치(display device) 등을 들 수 있다.

메모리 시스템(1002)은 프로세서(1004)의 동작을 위한 코드, 프로세서(1004)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 이러한 메모리 시스템(1002)은 구동을 위한 별도의 컨트롤러를 포함할 수 있으며, 오류 정정 블록을 추가적으로 포함하도록 구성될 수도 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 메모리 시스템(1002)에 저장된 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다.

한편, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에서는 메모리 시스템(1002)으로 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD; Solid State Drive)로 구성될 수 있다. 이 경우 전자 시스템(1000)은 대용량의 데이터를 플래시 메모리에 안정적으로 저장할 수 있다.

메모리 시스템(1002)은 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 시스템(1002)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 시스템(1002)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

본 발명의 몇몇 실시예에서, DDI(1010)는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~3)의 DDI(20) 구성을 채용할 수 있다.

도 13에 도시된 전자 시스템(1000)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 14는 도 13의 전자 시스템이 스마트 폰에 적용되는 예를 도시한 도면이다.

이처럼 전자 시스템(도 13의 1000)이 스마트 폰(1001)에 적용되는 경우, 전자 시스템(도 13의 1000)의 일부 구성 요소는 어플리케이션 프로세서로 구현될 수 있다.

한편, 전자 시스템(도 13의 1000)은 이 밖에 여러 다른 전자 기기에도 채용될 수 있다. 도 15는 도 13의 전자 시스템(1000)이 테블릿 PC(1100)에 적용되는 예를 도시한 도면이고, 도 16은 도 13의 전자 시스템(1000)이 노트북(1200)에 적용되는 예를 도시한 도면이다.

그 밖에, 전자 시스템(도 13의 1000)은 개인용 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10: AP
20: DDI
30, 40: 메모리

Claims

제1 프레임 이미지를 출력하기 위한 제1 레이어(layer) 이미지 데이터와, 제2 레이어 이미지 데이터가 저장된 제1 메모리;
상기 제1 프레임 이미지를 출력하기 위한 복수의 단위 요소 중 미리 정한 조건을 충족하는 제1 단위 요소에 대한 정보를 포함하는 체인지 맵(change map)을 이용하여, 상기 제1 단위 요소에 대한 위치 정보를 생성하고, 이를 바탕으로 상기 제1 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 리드하고, 상기 제2 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 리드하는 디스플레이 컨트롤러; 및
상기 생성된 위치 정보와 상기 리드된 제1 단위 요소에 대한 데이터를 제공받아, 상기 제1 프레임 이미지를 출력하기 위한 복수의 단위 요소 중에서 상기 제1 단위 요소를 업데이트하기 위한 코맨드를 생성하는 인터페이스를 포함하는 반도체 장치.
제 1항에 있어서,
상기 제1 레이어 이미지 데이터는, 상기 제1 프레임 이미지의 일부 영역을 표시하는데 이용되는 데이터이고,
상기 제2 레이어 이미지 데이터는, 상기 제1 프레임 이미지의 다른 일부 영역을 표시하는데 이용되는 데이터인 반도체 장치.
제 2항에 있어서,
상기 제1 메모리는, 상기 제1 프레임 이미지의 또 다른 일부 영역을 표시하는데 이용되는 제3 레이어 이미지 데이터를 더 저장하고,
상기 디스플레이 컨트롤러는, 상기 제3 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 더 리드하는 반도체 장치.
제 1항에 있어서,
상기 디스플레이 컨트롤러와 상기 인터페이스는 어플리케이션 프로세서(AP; Application Processor) 내에 배치되고,
상기 제1 메모리는 상기 어플리케이션 프로세서 외부에 배치되는 반도체 장치.
제 1항에 있어서,
상기 제1 단위 요소는, 출력 패널에 출력되는 이미지가 제2 프레임 이미지에서 상기 제1 프레임 이미지로 변경될 시, 상기 제1 프레임 이미지를 출력하기 위한 복수의 단위 요소 중 변경이 필요한 단위 요소인 반도체 장치.
제 5항에 있어서,
상기 단위 요소는 타일(tile)을 포함하는 반도체 장치.
제 5항에 있어서,
상기 제2 프레임 이미지는, 상기 제1 프레임 이미지보다 상기 출력 패널에 먼저 출력되는 반도체 장치.
제 1항에 있어서,
상기 체인지 맵이 저장된 제2 메모리를 더 포함하는 반도체 장치.
제 8항에 있어서,
상기 제2 메모리, 상기 디스플레이 컨트롤러, 및 상기 인터페이스는 어플리케이션 프로세서(AP; Application Processor) 내에 배치되는 반도체 장치.
제 1항에 있어서,
상기 디스플레이 컨트롤러는,
상기 체인지 맵을 디코딩하는 체인지 맵 디코더와,
상기 체인지 맵 디코더의 디코딩 결과를 바탕으로 상기 제1 단위 요소에 대한 위치 정보를 생성하여 이를 상기 인터페이스에 제공하는 체인지 맵 컨트롤러를 포함하는 반도체 장치.
제 10항에 있어서,
상기 디스플레이 컨트롤러는,
상기 제1 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 리드하는 제1 DMA(Direct Memory Access) 포트와,
상기 제2 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 리드하는 제2 DMA 포트와,
상기 체인지 맵을 상기 체인지 맵 디코더에 제공하는 상기 제1 및 제2 DMA 포트와 다른 제3 DMA 포트를 포함하는 반도체 장치.
제 10항에 있어서,
상기 디스플레이 컨트롤러는,
상기 체인지 맵 중 상기 제1 레이어 이미지 데이터에 관한 정보를 리드하고, 상기 제1 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 리드하는 제1 DMA 포트와,
상기 체인지 맵 중 상기 제2 레이어 이미지 데이터에 관한 정보를 리드하고, 상기 제2 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 리드하는 제2 DMA 포트를 포함하는 반도체 장치.
제 1항에 있어서,
제2 프레임 이미지를 출력하기 위한 제1 및 제2 레이어 이미지 데이터와, 상기 제1 프레임 이미지를 출력하기 위한 제1 및 제2 레이어 이미지 데이터를 제공받아 상기 체인지 맵을 생성하는 비교 유닛을 더 포함하는 반도체 장치.
제 13항에 있어서,
상기 비교 유닛은,
상기 제1 레이어 이미지 데이터에 포함된 각 단위 요소 별로 CRC(Cyclic Redundancy Check) 수행을 위한 데이터를 생성하는 제1 생성부와,
상기 제2 레이어 이미지 데이터에 포함된 각 단위 요소 별로 CRC 수행을 위한 데이터를 생성하는 제2 생성부와,
상기 제1 및 제2 생성부의 출력을 제공받아 상기 CRC를 수행하여 상기 체인지 맵을 생성하는 비교 로직을 포함하는 반도체 장치.
제 1항에 있어서,
상기 인터페이스는, HS/Link를 포함하는 반도체 장치.
제1 및 제2 프레임 이미지의 일부 영역을 출력하기 위한 제1 레이어 이미지 데이터와, 상기 제1 및 제2 프레임 이미지의 다른 일부 영역을 출력하기 위한 제2 레이어 이미지 데이터가 저장된 제1 메모리;
상기 제1 프레임 이미지의 일부 영역을 출력하기 위한 제1 레이어 이미지 데이터와 상기 제2 프레임 이미지의 일부 영역을 출력하기 위한 제1 레이어 이미지 데이터를 비교하고, 상기 제1 프레임 이미지의 다른 일부 영역을 출력하기 위한 제2 레이어 이미지 데이터와 상기 제2 프레임 이미지의 다른 일부 영역을 출력하기 위한 제2 레이어 이미지 데이터를 비교하여, 상기 제2 프레임 이미지를 출력하기 위한 복수의 단위 요소 중 변경이 필요한 제1 단위 요소에 대한 정보를 포함하는 체인지 맵(change map)을 생성하는 비교 유닛; 및
상기 체인지 맵을 이용하여, 상기 제2 프레임 이미지를 출력하기 위한 제1 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 리드하고, 상기 제2 프레임 이미지를 출력하기 위한 제2 레이어 이미지 데이터 중 상기 제1 단위 요소에 대한 데이터를 리드하는 디스플레이 컨트롤러를 포함하는 반도체 장치.
제 16항에 있어서,
상기 디스플레이 컨트롤러는,
상기 제2 프레임 이미지를 출력하기 위한 제1 레이어 이미지 데이터로부터 상기 제1 단위 요소에 대한 데이터를 리드하는 제1 DMA(Direct Memory Access) 포트와,
상기 제2 프레임 이미지를 출력하기 위한 제2 레이어 이미지 데이터로부터 상기 제1 단위 요소에 대한 데이터를 리드하는 제2 DMA 포트와,
상기 체인지 맵을 제공받는 상기 제1 및 제2 DMA 포트와 다른 제3 DMA 포트를 포함하는 반도체 장치.
제 16항에 있어서,
상기 디스플레이 컨트롤러는,
상기 체인지 맵 중 상기 제2 프레임 이미지를 출력하기 위한 제1 레이어 이미지 데이터에 관한 정보를 리드하고, 상기 제1 레이어 이미지 데이터로부터 상기 제1 단위 요소에 대한 데이터를 리드하는 제1 DMA 포트와,
상기 체인지 맵 중 상기 제2 프레임 이미지를 출력하기 위한 제2 레이어 이미지 데이터에 관한 정보를 리드하고, 상기 제2 레이어 이미지 데이터로부터 상기 제1 단위 요소에 대한 데이터를 리드하는 제2 DMA 포트를 포함하는 반도체 장치.
출력 패널에 출력될 이미지 데이터를 버퍼링하는 프레임 버퍼;
상기 출력 패널에 출력되는 이미지가 제1 프레임 이미지에서 제2 프레임 이미지로 변경될 시, 상기 제2 프레임 이미지를 출력하기 위한 복수의 단위 요소 중 변경이 필요한 단위 요소에 대한 이미지 데이터를 제공받고, 이에 대응하는 상기 프레임 버퍼에 저장된 이미지 데이터를 업데이트하는 프레임 버퍼 업데이터; 및
상기 프레임 버퍼에 저장된 이미지 데이터를 바탕으로 이미지 신호를 출력하는 드라이버를 포함하는 반도체 장치.
제 19항에 있어서,
상기 이미지 데이터는, 상기 제2 프레임 이미지의 일부 영역을 표시하는데 이용되는 제1 레이어 이미지 데이터와, 상기 제1 프레임 이미지의 다른 일부 영역을 표시하는데 이용되는 제2 레이어 이미지 데이터를 포함하는 반도체 장치.