KR20230079733A - 디스플레이 컨트롤러 및 이를 포함하는 디스플레이 장치 - Google Patents

디스플레이 컨트롤러 및 이를 포함하는 디스플레이 장치 Download PDF

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Abstract

디스플레이 컨트롤러 및 이를 포함하는 디스플레이 장치가 제공된다. 디스플레이 컨트롤러는, 단위 프레임동안 디스플레이 패널을 통해 서로 다른 시간에 출력되는 제1 및 제2 레이어가 출력되기 전에, 제1 및 제2 레이어 각각에 대한 레이어 정보를 수신하는 리소스 컨트롤러(Resource Controller), 외부로부터 제1 레이어에 대응하는 제1 이미지 데이터와 제2 레이어에 대응하는 제2 이미지 데이터를 수신하는 데이터 입력 DMA, 및 데이터 입력 DMA로부터 제1 및 제2 이미지 데이터를 수신하고, 수신한 제1 및 제2 이미지 데이터를 레이어 정보를 기초로 처리하여, 제1 레이어에 대한 제1 레이어 데이터와 제2 레이어에 대한 제2 레이어 데이터를 생성하는 하드웨어 리소스(Hardware Resource)를 포함하고, 리소스 컨트롤러는, 레이어 정보를 기초로 데이터 입력 DMA를 제어하여 제1 이미지 데이터와 제2 이미지 데이터가 하드웨어 리소스에 제공되는 순서를 결정한다.

Description

디스플레이 컨트롤러 및 이를 포함하는 디스플레이 장치{Display controller and display device including the same}
본 발명은 디스플레이 컨트롤러와, 이를 포함하는 디스플레이 장치에 관한 것이다.
디스플레이 장치에 있어서, 이미지는 여러 개의 레이어(layer)를 컴포지션(composition) 및 블렌딩(blending)된 하나의 결과물로서 디스플레이 패널을 통해 출력될 수 있다.
한편, 최근에는 하나의 모바일 셋(mobile set)이 동시에 여러 개의 디스플레이 장치를 구동해야 하는 등, 디스플레이 장치의 수가 많아짐에 따라 지원해야 하는 레이어의 수 또한 증가하고 있다.
기존에는 하나의 레이어를 구성하기 위하여 각 레이어마다의 하드웨어 리소스가 요구될 수 있었다. 예를 들어, 각 레이어마다 FBC(Frame Buffer Compressor), 스케일러(Scaler) 등이 요구될 수 있었고, 이는 디스플레이 장치의 면적과 전력 소모를 증가시키는 문제를 초래할 수 있다.
이와 같은 문제를 해결하고자 디스플레이 장치의 면적과 전력 소모를 최소화할 수 있는 연구가 활발히 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 시분할을 이용한 하드웨어 자원의 공유를 통해 전력 소모와, 장치의 면적을 최소화할 수 있는 디스플레이 컨트롤러를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 시분할을 이용한 하드웨어 자원의 공유를 통해 전력 소모와, 장치의 면적을 최소화할 수 있는 디스플레이 컨트롤러를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 디스플레이 컨트롤러는, 단위 프레임동안 디스플레이 패널을 통해 서로 다른 시간에 출력되는 제1 및 제2 레이어가 출력되기 전에, 제1 및 제2 레이어 각각에 대한 레이어 정보를 수신하는 리소스 컨트롤러(Resource Controller), 외부로부터 제1 레이어에 대응하는 제1 이미지 데이터와 제2 레이어에 대응하는 제2 이미지 데이터를 수신하는 데이터 입력 DMA, 및 데이터 입력 DMA로부터 제1 및 제2 이미지 데이터를 수신하고, 수신한 제1 및 제2 이미지 데이터를 레이어 정보를 기초로 처리하여, 제1 레이어에 대한 제1 레이어 데이터와 제2 레이어에 대한 제2 레이어 데이터를 생성하는 하드웨어 리소스(Hardware Resource)를 포함하고, 리소스 컨트롤러는, 레이어 정보를 기초로 데이터 입력 DMA를 제어하여 제1 이미지 데이터와 제2 이미지 데이터가 하드웨어 리소스에 제공되는 순서를 결정한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 디스플레이 장치는, 제1 및 제2 이미지 데이터를 생성하는 프로세서, 제1 및 제2 이미지 데이터를 저장하는 메모리, 및 메모리로부터 제1 및 제2 이미지 데이터를 리드하여 처리하는 디스플레이 컨트롤러를 포함하고, 디스플레이 컨트롤러는, 제1 및 제2 이미지 데이터가 처리되어 디스플레이 패널을 통해 출력되기 전에, 제1 및 제2 이미지 데이터 각각에 대응되는 제1 및 제2 레이어 각각에 대한 레이어 정보를 수신하고, 레이어 정보를 기초로, 제1 레이어에 대응되는 제1 레이어 데이터와, 제2 레이어에 대응되는 제2 레이어 데이터를 단위 프레임 내에서 서로 다른 시간에 생성하되, 레이어 정보는 단위 프레임동안 출력되는 각각의 레이어의 위치에 대한 위치 정보와, 디스플레이 컨트롤러에 포함된 리소스 중 각각의 레이어를 출력하기 위해 할당되어야 하는 리소스에 대한 리소스 정보 중 적어도 어느 하나를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 디스플레이 장치는, 입력받은 제1 및 제2 이미지 데이터를 처리하여, 제1 이미지 데이터에 대응하는 제1 레이어 데이터와 제2 이미지 데이터에 대응하는 제2 레이어 데이터를 포함하는 프레임 데이터를 생성하는 디스플레이 컨트롤러, 디스플레이 컨트롤러로부터 프레임 데이터를 수신하고, 프레임 데이터를 기초로 디스플레이 패널을 구동하는 디스플레이 구동 회로, 및 프레임 데이터를 기초로 이미지를 출력하는 디스플레이 패널을 포함하고, 이미지는 단위 프레임동안 서로 다른 시간에 출력되는 제1 및 제2 레이어를 포함하고, 디스플레이 컨트롤러는 제1 및 제2 레이어가 디스플레이 패널을 통해 출력되기 전에, 제1 및 제2 레이어 각각에 대한 레이어 정보를 수신하여, 제1 이미지 데이터와 제2 이미지 데이터를 처리하되, 레이어 정보는 단위 프레임동안 출력되는 각각의 레이어의 위치에 대한 위치 정보와, 디스플레이 컨트롤러에 포함된 리소스 중 각각의 레이어를 출력하기 위해 할당되어야 하는 리소스에 대한 리소스 정보 중 적어도 어느 하나를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 디스플레이 장치를 설명하기 위한 블록도이다.
도 2는 몇몇 실시예들에 따른 디스플레이 장치의 동작을 설명하기 위한 예시적인 도면이다.
도 3은 몇몇 실시예들에 따른 디스플레이 장치의 동작을 설명하기 위한 예시적인 도면이다.
도 4는 도 1의 몇몇 실시예들에 따른 디스플레이 장치에 포함된 디스플레이 컨트롤러를 설명하기 위한 블록도이다.
도 5는 몇몇 실시예들에 따른 디스플레이 컨트롤러가 수신하는 레이어 정보를 설명하기 위한 예시적인 도면이다.
도 6은 몇몇 실시예들에 따른 디스플레이 컨트롤러의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 6의 몇몇 실시예들에 따른 디스플레이 컨트롤러의 동작을 설명하기 위한 블록도이다.
도 8은 몇몇 실시예들에 따른 디스플레이 컨트롤러의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 8의 몇몇 실시예들에 따른 디스플레이 컨트롤러의 동작을 설명하기 위한 블록도이다.
도 10은 몇몇 실시예들에 따른 디스플레이 컨트롤러의 동작을 설명하기 위한 타이밍도이다.
도 11은 도 10의 몇몇 실시예들에 따른 디스플레이 컨트롤러의 동작을 설명하기 위한 블록도이다.
도 12는 몇몇 실시예들에 따른 디스플레이 장치를 포함하는 전자 장치를 나타내는 블록도이다.
도 13은 몇몇 실시예들에 따른 디스플레이 장치가 탑재되는 전자 장치를 도시한 도면이다.
도 14는 멀티 카메라 모듈을 포함하는 전자 장치의 블록도이다.
도 15는 도 14의 카메라 모듈의 상세 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 디스플레이 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 디스플레이 장치(10)는 디스플레이 컨트롤러(100), 프로세서(200), 메모리(300), 디스플레이 구동 회로(DDI; Display Driving Integrated circuit)(400), 및 디스플레이 패널(500)을 포함할 수 있다.
설명의 편의를 위해 프로세서(200)를 먼저 설명하면, 프로세서(200)는 이미지 데이터를 생성할 수 있다. 예를 들어, 프로세서(200)는 이미지 센서와 ISP(Image Sensor Processor)를 포함할 수도 있고, 모바일 장치에 탑재되는 애플리케이션 프로세서(AP; Application Processor)를 포함할 수도 있으며, GPU(Graphic Processing Unit), CPU(Central Processing Unit)를 포함할 수도 있다.
하지만 실시예가 이에 제한되는 것은 아니며, 프로세서(200)는 이미지 데이터를 획득하는 다른 구성들을 포함할 수 있다. 프로세서(200)는 생성한 이미지 데이터를 메모리(300)에 제공할 수 있다.
메모리(300)는 프로세서(200)로부터 제공받은 이미지 데이터를 저장할 수 있다. 예를 들어, 메모리(300)는 SRAM 또는 DRAM 등의 휘발성 메모리를 포함할 수 있다. 하지만 실시예들이 이에 제한되는 것은 아니며, 메모리(300)는 플래시 메모리, PRAM, RRAM 등의 비휘발성 메모리를 포함할 수도 있다.
몇몇 실시예에서, 메모리(300)는 프로세서(200)와 동일한 패키지 내에 구현되는 것도 가능하다. 또한, 도 1에 도시되지는 않았으나 메모리(300)는 SSD(Solid State Drive)와 같은 데이터 저장을 위한 스토리지 장치를 더 포함할 수도 있다.
디스플레이 컨트롤러(100)는 메모리(300)에 저장된 이미지 데이터를 리드하여, 디스플레이 구동 회로(400)에 전송하기 전에 필요한 데이터 처리작업을 수행할 수 있다. 예를 들어, 디스플레이 컨트롤러(100)는 메모리(300)에 저장된 이미지 데이터를 리드하여 처리하여, 단위 프레임마다 디스플레이 패널(500)에서 이미지를 출력하도록 프레임 데이터를 디스플레이 구동 회로(400)에 전송할 수 있다. 구체적인 내용은 후술한다.
디스플레이 구동 회로(400)는 디스플레이 컨트롤러(100)로부터 이미지 데이터를 처리하여 생성된 프레임 데이터를 수신할 수 있다. 디스플레이 구동 회로(400)는 프레임 데이터를 기초로, 디스플레이 패널(500)을 구동할 수 있다. 구체적으로, 디스플레이 구동 회로(400)는 디스플레이 패널(500)과 연결된 복수의 게이트 라인과 복수의 데이터 라인을 통해 신호를 전달하여, 디스플레이 패널(500)을 구동할 수 있다.
디스플레이 패널(500)은 디스플레이 구동 회로(400)로부터 프레임 데이터에 따른 게이트 신호 및 데이터 신호를 수신할 수 있다. 디스플레이 패널(500)은 복수의 게이트 라인과 복수의 데이터 라인 각각에 연결된 복수의 픽셀(Pixel)을 포함할 수 있다. 디스플레이 패널(500)은 백라이트 유닛에서 생성된 광을 투과함으로써 영상을 표시할 수 있다. 일 실시예에서, 디스플레이 패널(500)은 액정 디스플레이(LCD; Liquid Crystal Display) 패널일 수 있으나, 이에 제한되는 것은 아니다.
한편, 도 1에서는 디스플레이 컨트롤러(100)와 프로세서(200)가 별개의 구성으로 도시되었으나, 실시예가 이에 제한되는 것은 아니며 디스플레이 컨트롤러(100)와 프로세서(200)는 시스템 온 칩(SoC; System on Chip)에 탑재되어 구현될 수도 있다.
도 2는 몇몇 실시예들에 따른 디스플레이 장치의 동작을 설명하기 위한 예시적인 도면이다.
도 2를 참조하면, 디스플레이 장치(10)는 단위 프레임마다 이미지를 출력할 수 있다. 예를 들어, 이미지는 복수의 레이어(L1~L3)를 포함할 수 있다.
구체적으로, 도 2에 도시된 바와 같이 제1 레이어(L1)는 스마트 폰의 상태를 나타내는 Status Bar를 포함할 수 있고, 제2 레이어(L2)는 스마트 폰의 시간과 복수의 어플리캐이션을 포함하는 배경화면을 나타내는 Wall paper를 포함할 수 있으며, 제3 레이어(L3)는 스마트 폰의 동작을 수행하기 위한 Navigator bar를 포함할 수 있다. 설명의 편의를 위해 도 2에서는 스마트 폰의 화면에서 출력되는 이미지를 예시적으로 설명하였으나, 실시예가 이에 제한되지 않음은 자명하다.
도 3은 몇몇 실시예들에 따른 디스플레이 장치의 동작을 설명하기 위한 예시적인 도면이다.
도 3을 참조하면, 디스플레이 장치(10)는 가로로 연장되는 1920개의 픽셀 라인과, 세로로 연장되는 1080개의 픽셀 라인을 포함할 수 있다. 즉, 디스플레이 장치(10)는 1920*1080 개의 픽셀들을 포함할 수 있다.
도 2를 함께 참조하면, 제1 레이어(L1)는 가로로 연장되는 (A)개의 픽셀 라인을 포함할 수 있고, 제2 레이어(L2)는 가로로 연장되는 (B)개의 픽셀 라인을 포함할 수 있으며, 제3 레이어(L3)는 가로로 연장되는 (C)개의 픽셀 라인을 포함할 수 있다. 즉, (A)와 (B), 및 (C)의 합은 1920의 값을 가질 수 있다.
이 때, 제1 내지 제3 레이어(L1~L3)는 단위 프레임동안 디스플레이 장치(10)의 디스플레이 패널을 통해 서로 다른 시간에 출력될 수 있다.
예를 들어, 디스플레이 장치(10)가 60Hz로 작동하며 위에서부터 아래로 이미지를 출력한다고 가정하자. 이 때, 제1 레이어(L1)는 단위 프레임동안 1/60s를 (A)lines/1920lines의 값을 곱한 시간동안 출력될 수 있다. 제2 레이어(L2)는 제1 레이어(L1)가 출력된 후 1/60s를 (B)lines/1920lines의 값을 곱한 시간동안 출력될 수 있다. 제3 레이어(L3)는 제2 레이어(L2)가 출력된 후 1/60s를 (C)lines/1920lines의 값을 곱한 시간동안 출력될 수 있다. 즉, 제1 내지 제3 레이어(L1~L3)는 시간적으로 겹치지 않은 상태로 출력될 수 있다.
본 발명의 몇몇 실시예에 따른 디스플레이 컨트롤러, 또는 디스플레이 컨트롤러를 포함하는 디스플레이 장치는 상기와 같이 단위 프레임동안 디스플레이 패널을 통해 출력되는 레이어들을 처리함에 있어서, TDM(Time Division Multiplexing) 방식을 사용하여 동일한 하드웨어 리소스를 공유할 수 있다. 이에 따라, 추가적인 하드웨어 리소스가 불필요하게 되어 장치의 면적과 전력 소모를 최소화할 수 있다.
도 4는 도 1의 몇몇 실시예들에 따른 디스플레이 장치에 포함된 디스플레이 컨트롤러를 설명하기 위한 블록도이다.
도 4를 참조하면, 디스플레이 컨트롤러(100)는 데이터 입력 DMA(Direct Memory Access)(110), 리소스 컨트롤러(Resource Controller)(120), 및 하드웨어 리소스(Hardware Resource)(130)를 포함할 수 있다.
데이터 입력 DMA(110)는 외부로부터 데이터(DATA)를 수신할 수 있다. 예를 들어 도 1에서 설명한 바와 같이, 데이터 입력 DMA(110)는 메모리(300)로부터 데이터(DATA)를 리드하여 수신할 수 있다. 데이터 입력 DMA(110)가 수신한 데이터(DATA)는 디스플레이 패널을 통해 출력되는 레이어에 대응되는 이미지 데이터일 수 있다.
데이터 입력 DMA(110)는 리소스 컨트롤러(120)로부터 레디 신호(Sgn_RD)를 수신할 수 있고, 레디 신호(Sgn_RD)에 대응되는 이미지 데이터(ID)를 하드웨어 리소스(130)로 제공할 수 있다.
리소스 컨트롤러(120)는 데이터 입력 DMA(110)로부터 레이어 정보(LI)를 수신할 수 있다. 즉, 레이어 정보(LI)는 데이터 입력 DMA(110)가 외부로부터 수신하는 데이터(DATA)에 포함된 것일 수 있다. 하지만 실시예가 이에 제한되는 것은 아니며, 리소스 컨트롤러(120)는 레이어 정보(LI)를 데이터 입력 DMA(110)가 아닌 외부의 다른 구성 혹은 도시되지 않은 디스플레이 컨트롤러(100) 내부의 다른 구성으로부터 수신할 수도 있다.
리소스 컨트롤러(120)는 수신한 레이어 정보(LI)를 기초로, 데이터 입력 DMA(110)를 제어할 수 있다. 구체적으로, 리소스 컨트롤러(120)는 레이어 정보(LI)를 기초로 데이터 입력 DMA(110)에 각각의 레이어에 대한 레디 신호(Sgn_RD)를 제공할 수 있고, 레디 신호(Sgn_RD)를 통해 데이터 입력 DMA(110)에서 하드웨어 리소스(130)로 제공되는 이미지 데이터(ID)의 순서를 결정할 수 있다.
리소스 컨트롤러(120)는 수신한 레이어 정보(LI)를 기초로, 하드웨어 리소스(130)에 리소스 신호(Sgn_RS)를 제공할 수 있다. 구체적으로, 리소스 컨트롤러(120)는 하드웨어 리소스(130)가 데이터 입력 DMA(110)로부터 수신한 이미지 데이터(ID)를 처리하기 위해 필요한 리소스를 리소스 신호(Sgn_RS)를 통해 선택할 수 있다.
다만 도 4에서는 리소스 컨트롤러(120)가 직접 리소스 신호(Sgn_RS)를 하드웨어 리소스(130)에게 제공하여, 리소스를 선택하는 것으로 도시되었으나 실시예가 이에 제한되는 것은 아니다. 예를 들어, 리소스 컨트롤러(120)는 리소스를 선택하기 위하여 데이터 입력 DMA(110)를 제어할 수도 있고, 디스플레이 컨트롤러(100)에 포함된 다른 구성을 통하여 하드웨어 리소스(130)의 리소스 자원을 선택할 수도 있다.
리소스 컨트롤러(120)는 하드웨어 리소스(130)로부터 이미지 데이터의 처리가 완료되어 생성된 프레임 데이터(FD)를 수신할 수 있고, 외부로 출력할 수 있다. 예를 들어, 도 1에 도시된 바와 같이 리소스 컨트롤러(120)는 수신한 프레임 데이터(FD)를 디스플레이 구동 회로(400)에 제공할 수 있다.
하드웨어 리소스(130)는 데이터 입력 DMA(110)로부터 이미지 데이터(ID)를 수신할 수 있다. 하드웨어 리소스(130)는 수신한 이미지 데이터(ID)를 처리하기 위한 복수의 리소스를 포함할 수 있다.
구체적으로, 하드웨어 리소스(130)는 이미지 데이터를 압축하기 위한 프레임 버퍼 컴프레서(FBC; Frame Buffer Compressor)와, 이미지의 크기를 조절하기 위한 스케일러(SCALER)와, 이미지의 회전이 있는 경우 데이터를 처리하기 위한 로테이터(ROT; Rotator)와, 처리된 이미지 데이터를 저장할 수 있는 메모리(MEMORY)를 포함할 수 있다. 한편 도 4에는 상기와 같은 4가지의 구성만이 도시되었으나 실시예가 이에 제한되는 것은 아니며, 하드웨어 리소스(130)는 이미지 데이터 처리를 위한 추가적인 리소스들을 더 포함할 수도 있으며, 또는 상기 4가지의 구성 중 몇몇을 포함하지 않을 수도 있다.
하드웨어 리소스(130)는 수신한 이미지 데이터(ID)를 상기와 같은 복수의 리소스를 이용하여 처리할 수 있고, 이에 따라 프레임 데이터(FD)를 생성할 수 있다. 하드웨어 리소스(130)는 생성한 프레임 데이터(FD)를 리소스 컨트롤러(120)에 제공할 수 있다.
도 5는 몇몇 실시예들에 따른 디스플레이 컨트롤러가 수신하는 레이어 정보를 설명하기 위한 예시적인 도면이다.
도 5를 참조하면, 레이어 정보(LI)는 레이어 위치 정보(PI)와, 리소스 정보(RI)를 포함할 수 있다. 구체적으로, 레이어 정보(LI)는 단위 프레임동안 출력되는 N개의 레이어 각각에 대한 레이어 위치 정보(PI)와 리소스 정보(RI)를 포함할 수 있다.
레이어 위치 정보(PI)는 단위 프레임동안 출력되는 각각의 레이어의 디스플레이 패널 상의 위치 정보를 포함할 수 있다. 즉, 레이어 위치 정보(PI)는 이미지 상에서 각각의 레이어에 대한 위치를 포함할 수 있다. 구체적으로, 레이어 위치 정보(PI)는 단위 프레임동안 이미지 상에서 각각의 레이어가 출력되는 시작 시점 및 종료 시점에 관한 정보를 포함할 수 있다.
리소스 정보(RI)는 각각의 레이어를 출력하기 위해, 하드웨어 리소스에 할당되어야 하는 리소스에 대한 정보를 포함할 수 있다. 예를 들어, 리소스 정보(RI)는 각각의 레이어에 대응되는 이미지 데이터를 처리하기 위해, 하드웨어 리소스에 포함된 복수의 리소스 중 어떤 리소스를 사용하는지에 대한 정보를 포함할 수 있다.
하지만 실시예가 이에 제한되는 것은 아니며, 레이어 정보(LI)는 상기 위치 정보(PI), 및 리소스 정보(RI)에 더하여 이미지 데이터를 처리하기 위한 추가적인 정보를 더 포함할 수도 있다.
도 6은 몇몇 실시예들에 따른 디스플레이 컨트롤러의 동작을 설명하기 위한 타이밍도이며, 도 7은 도 6의 몇몇 실시예들에 따른 디스플레이 컨트롤러의 동작을 설명하기 위한 블록도이다.
먼저 도 2에 도시된 바와 같이, 단위 프레임동안 출력되는 레이어는 제1 내지 제3 레이어(L1~L3)이고, 제1 내지 제3 레이어(L1~L3) 각각은 서로 시간적으로 중첩되지 않는다고 가정하자.
이에 도 6 및 도 7을 참조하면, 리소스 컨트롤러(120)는 제1 레이어(L1)가 가장 먼저 출력되므로, 제1 레이어 레디 신호(Sgn_RD_L1)를 데이터 입력 DMA(110)로 제공할 수 있다. 제1 레이어 레디 신호(Sgn_RD_L1)는 제1 이미지 데이터(ID_1)의 처리가 시작되는 제1 시점(T1)에서 제1 레벨(L)에서 제1 레벨보다 높은 제2 레벨(H)로 천이할 수 있고, 제1 레이어 레디 신호(Sgn_RD_L1)는 제1 시점(T1)부터 제1 이미지 데이터(ID_1)의 처리가 완료되는 제2 시점(T2)까지 제2 레벨(H)을 유지할 수 있다.
데이터 입력 DMA(110)는 제1 레이어 레디 신호(Sgn_RD_L1)를 수신한 것에 응답하여 제1 레이어에 대응되는 제1 이미지 데이터(ID_1)를 하드웨어 리소스(130)에 제공할 수 있다.
한편, 도 4에서 데이터 입력 DMA(110)가 외부로부터 수신한 데이터(DATA)는 제1 내지 제3 레이어(L1~L3)에 각각 대응되는 제1 내지 제3 이미지 데이터(ID_1~ID_3)를 포함할 수 있다. 리소스 컨트롤러(120)는 제1 내지 제3 이미지 데이터(ID_1~ID_3)의 처리 순서를 결정하고, 이에 따라 순차적으로 제1 내지 제3 이미지 데이터(ID_1~ID_3)가 처리될 수 있다.
즉, 제1 레이어(L1)에 대한 제1 이미지 데이터(ID_1)가 먼저 하드웨어 리소스(130)로 제공될 수 있다. 데이터 입력 DMA(110)는 도 7에 도시되지 않았으나 버퍼 메모리를 포함할 수 있고, 버퍼 메모리는 하드웨어 리소스(130)로 아직 제공되지 않은 제2 및 제3 이미지 데이터(ID_2, ID_3)를 저장할 수 있다.
하드웨어 리소스(130)는 데이터 입력 DMA(110)로부터 제1 이미지 데이터(ID_1)를 수신할 수 있고, 복수의 리소스를 이용하여 제1 이미지 데이터(ID_1)를 처리하여 제1 레이어 데이터(LD_1)를 생성할 수 있다.
이 때, 하드웨어 리소스(130)에서 제1 이미지 데이터(ID_1)를 처리하기 위한 리소스는 리소스 컨트롤러(120)로부터 수신한 제1 레이어 리소스 신호(Sgn_RS_L1)에 의해 선택될 수 있다. 즉, 리소스 컨트롤러(120)는 제1 레이어 정보를 기초로, 제1 이미지 데이터(ID_1)를 처리하기 위한 복수의 리소스 중 FBC, ROT, SCALER를 선택할 수 있고, 하드웨어 리소스(130)는 상기 FBC, ROT, SCALER를 이용하여 제1 이미지 데이터(ID_1)를 처리할 수 있다.
하드웨어 리소스(130)는 제1 시점(T1)부터 제2 시점(T2)까지 선택된 상기 리소스들을 이용하여 제1 이미지 데이터(ID_1)에 대해서만 데이터 처리를 수행할 수 있다. 하드웨어 리소스(130)는 제1 이미지 데이터(ID_1)를 처리하여, 제1 레이어 데이터(LD_1)를 생성할 수 있고, 메모리(MEMORY)에 일시적으로 저장할 수 있다. 이 때, 메모리(MEMORY)는 SRAM일 수 있으나, 실시예가 이에 제한되는 것은 아니다.
도 8은 몇몇 실시예들에 따른 디스플레이 컨트롤러의 동작을 설명하기 위한 타이밍도이며, 도 9는 도 8의 몇몇 실시예들에 따른 디스플레이 컨트롤러의 동작을 설명하기 위한 블록도이다.
도 8 및 도 9를 참조하면, 리소스 컨트롤러(120)는 하드웨어 리소스(130)가 제1 이미지 데이터(ID_1)의 처리를 완료하면, 이어서 제2 레이어 레디 신호(Sgn_RD_L2)를 데이터 입력 DMA(110)로 제공할 수 있다. 즉, 제1 이미지 데이터(ID_1)의 처리가 완료되는 제2 시점(T2)에서 제1 레이어 레디 신호(Sgn_RD_L1)는 제2 레벨(H)에서 제1 레벨(L)로 천이할 수 있고, 제2 레이어 레디 신호(Sgn_RD_L2)는 제2 시점(T2)에서 제1 레벨(L)에서 제2 레벨(H)로 천이하여, 제2 이미지 데이터(ID_2)의 처리가 완료되는 제3 시점(T3)까지 제2 레벨(H)을 유지할 수 있다.
데이터 입력 DMA(110)는 제2 레이어 레디 신호(Sgn_RD_L2)를 수신한 것에 응답하여 제2 레이어에 대응되는 제2 이미지 데이터(ID_2)를 하드웨어 리소스(130)에 제공할 수 있다.
하드웨어 리소스(130)는 데이터 입력 DMA(110)로부터 제2 이미지 데이터(ID_2)를 수신할 수 있고, 복수의 리소스를 이용하여 제2 이미지 데이터(ID_2)를 처리하여 제2 레이어 데이터(LD_2)를 생성할 수 있다.
이 때, 리소스 컨트롤러(120)는 하드웨어 리소스(130)에서 제1 이미지 데이터(ID_1)를 처리하기 위하여 선택된 리소스를 먼저 해제할 수 있다. 구체적으로, 리소스 컨트롤러(120)는 제1 이미지 데이터(ID_1)를 처리하기 위하여 선택된 FBC, ROT, SCALER를 해제하여, 하드웨어 리소스(130)가 제2 이미지 데이터(ID_2)를 처리할 수 있도록 할 수 있다.
하드웨어 리소스(130)에서 제2 이미지 데이터(ID_2)를 처리하기 위한 리소스는 리소스 컨트롤러(120)로부터 수신한 제2 레이어 리소스 신호(Sgn_RS_L2)에 의해 선택될 수 있다. 즉, 리소스 컨트롤러(120)는 제2 레이어 정보를 기초로 제2 이미지 데이터(ID_2)를 처리하기 위하여 복수의 리소스 중 FBC, ROT를 선택할 수 있고, 하드웨어 리소스(130)는 상기 FBC, ROT를 이용하여 제2 이미지 데이터(ID_2)를 처리할 수 있다.
하드웨어 리소스(130)는 제2 시점(T2)부터 제3 시점(T3)까지 선택된 상기 리소스들을 이용하여 제2 이미지 데이터(ID_2)에 대해서만 데이터 처리를 수행할 수 있다. 하드웨어 리소스(130)는 제2 이미지 데이터(ID_2)를 처리하여, 제2 레이어 데이터(LD_2)를 생성할 수 있고, 메모리(MEMORY)에 일시적으로 저장할 수 있다.
도 10은 몇몇 실시예들에 따른 디스플레이 컨트롤러의 동작을 설명하기 위한 타이밍도이며, 도 11은 도 10의 몇몇 실시예들에 따른 디스플레이 컨트롤러의 동작을 설명하기 위한 블록도이다.
도 10 및 도 11을 참조하면, 리소스 컨트롤러(120)는 하드웨어 리소스(130)가 제2 이미지 데이터(ID_2)의 처리를 완료하면, 이어서 제3 레이어 레디 신호(Sgn_RD_L3)를 데이터 입력 DMA(110)로 제공할 수 있다. 즉, 제2 이미지 데이터(ID_2)의 처리가 완료되는 제3 시점(T3)에서 제2 레이어 레디 신호(Sgn_RD_L2)는 제2 레벨(H)에서 제1 레벨(L)로 천이할 수 있고, 제3 레이어 레디 신호(Sgn_RD_L3)는 제3 시점(T3)에서 제1 레벨(L)에서 제2 레벨(H)로 천이하여, 제3 이미지 데이터(ID_3)의 처리가 완료되는 제4 시점(T4)까지 제2 레벨(H)을 유지할 수 있다.
데이터 입력 DMA(110)는 제3 레이어 레디 신호(Sgn_RD_L3)를 수신한 것에 응답하여 제3 레이어에 대응되는 제3 이미지 데이터(ID_3)를 하드웨어 리소스(130)에 제공할 수 있다.
하드웨어 리소스(130)는 데이터 입력 DMA(110)로부터 제3 이미지 데이터(ID_3)를 수신할 수 있고, 복수의 리소스를 이용하여 제3 이미지 데이터(ID_3)를 처리하여 제3 레이어 데이터(LD_3)를 생성할 수 있다.
이 때, 리소스 컨트롤러(120)는 하드웨어 리소스(130)에서 제2 이미지 데이터(ID_2)를 처리하기 위하여 선택된 리소스를 먼저 해제할 수 있다. 구체적으로, 리소스 컨트롤러(120)는 제2 이미지 데이터(ID_2)를 처리하기 위하여 선택된 FBC, ROT를 해제하여, 하드웨어 리소스(130)가 제3 이미지 데이터(ID_3)를 처리할 수 있도록 할 수 있다.
하드웨어 리소스(130)에서 제3 이미지 데이터(ID_3)를 처리하기 위한 리소스는 리소스 컨트롤러(120)로부터 수신한 제3 레이어 리소스 신호(Sgn_RS_L3)에 의해 선택될 수 있다. 즉, 리소스 컨트롤러(120)는 제3 레이어 정보를 기초로 제3 이미지 데이터(ID_3)를 처리하기 위하여 복수의 리소스 중 SCALER를 선택할 수 있고, 하드웨어 리소스(130)는 상기 SCALER를 이용하여 제3 이미지 데이터(ID_3)를 처리할 수 있다.
하드웨어 리소스(130)는 제3 시점(T3)부터 제4 시점(T4)까지 선택된 상기 리소스들을 이용하여 제3 이미지 데이터(ID_3)에 대해서만 데이터 처리를 수행할 수 있다. 하드웨어 리소스(130)는 제3 이미지 데이터(ID_3)를 처리하여, 제3 레이어 데이터(LD_3)를 생성할 수 있고, 메모리(MEMORY)에 일시적으로 저장할 수 있다.
하드웨어 리소스(130)는 제1 시점(T1)부터 제4 시점(T4)까지의 단위 프레임동안 이미지 데이터 처리가 완료되면, 메모리(MEMORY)에 저장되었던 제1 내지 제3 레이어 데이터(LD1~LD3)를 병합하여, 도 4에 도시된 바와 같이 프레임 데이터(FD)로서 리소스 컨트롤러(120)에 제공할 수 있다. 이어서, 리소스 컨트롤러(120)는 프레임 데이터(FD)를 디스플레이 구동 회로에 제공하여, 제1 내지 제3 레이어가 출력될 수 있다.
한편, 도 6 내지 도 11에서 하드웨어 리소스(130)는 제1 내지 제3 이미지 데이터(ID_1~ID_3)를 처리하기 위하여, 제1 내지 제3 이미지 데이터(ID_1~ID_3) 각각 마다 특정한 리소스를 사용하는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐 실시예가 이에 제한되지 않음은 자명하다. 즉, 이미지 데이터의 수는 출력되는 레이어의 수에 따라 달라질 수도 있으며, 이미지 데이터를 처리하기 위한 리소스 또한 실시예에 따라 얼마든지 달라질 수 있다.
도 12은 몇몇 실시예들에 따른 디스플레이 장치를 포함하는 전자 장치를 나타내는 블록도이며, 도 13은 몇몇 실시예들에 따른 디스플레이 장치가 탑재되는 전자 장치를 도시한 도면이다.
도 12를 참조하면, 전자 장치(Electronic Device)(1)는 디스플레이 장치(Display Device)(10), 메모리 장치(Memory Device)(20), 스토리지 장치(Storage Device)(30), 프로세서(Processor)(40), 입출력 장치(Input/Output Device)(50), 및 전원 공급 장치(Power Supply Device)(60)을 포함할 수 있다. 전자 장치(1)는 다른 시스템들과 통신할 수 있는 여러 포트(Port)를 더 포함할 수 있다.
디스플레이 장치(10)는 상기 설명한 바와 같이, 하드웨어 자원을 시분할을 통해 공유하여, 면적을 최소화하고 전력 소모를 최소화할 수 있다.
메모리 장치(20)는 전자 장치(1)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(20)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory) 등과 같은 비휘발성 메모리 장치 또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(30)는 솔리드 스테이트 드라이브(SSD; Solid State Drive), 하드 디스크 드라이브(HDD; Hard Disk Drive), CD-ROM 등을 포함할 수 있다.
프로세서(40)는 특정 계산 또는 태스크를 수행할 수 있다. 프로세서(40)는 마이크로프로세서(Microprocessor), 중앙 처리 장치(CPU; Central Processing Unit) 등일 수 있다. 프로세서(40)는 버스(Bus) 등을 통하여 다른 구성 요소에 연결될 수 있다.
입출력 장치(50)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다.
전원 공급 장치(60)는 전자 장치(1)의 동작에 필요한 전력을 공급할 수 있다.
전자 장치(1)는 예를 들어, 도 13에 도시된 것과 같이 스마트폰일 수 있다. 비록, 도 13에서는 스마트폰을 전자 장치(1)의 일 예로 도시하였지만, 실시예가 이에 제한되는 것은 아니다. 구체적으로 몇몇 실시예에서, 전자 장치(1)는 디지털 TV(Digital Television), 3D TV, 개인용 컴퓨터(PC; Personal Computer), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 태블릿 컴퓨터(Table Computer), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(PDA; Personal Digital Assistant), 휴대용 멀티미디어 플레이어(PMP; Portable Multimedia Player), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 및 네비게이션(Navigation) 등과 같은 디스플레이 장치(10)를 포함하는 임의의 전자 장치(1)일 수 있다.
도 14는 멀티 카메라 모듈을 포함하는 전자 장치의 블록도이며, 도 15는 도 14의 카메라 모듈의 상세 블록도이다.
도 14를 참조하면, 전자 장치(1)는 카메라 모듈 그룹(1100), 애플리케이션 프로세서(1200), PMIC(1300) 및 외부 메모리(1400)를 포함할 수 있다.
카메라 모듈 그룹(1100)은 복수의 카메라 모듈(1100a, 1100b, 1100c)을 포함할 수 있다. 비록 도면에는 3개의 카메라 모듈(1100a, 1100b, 1100c)이 배치된 실시예가 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 카메라 모듈 그룹(1100)은 2개의 카메라 모듈만을 포함하도록 변형되어 실시될 수 있다. 또한, 몇몇 실시예에서, 카메라 모듈 그룹(1100)은 n개(n은 4 이상의 자연수)의 카메라 모듈을 포함하도록 변형되어 실시될 수도 있다.
이하, 도 15를 참조하여, 카메라 모듈(1100b)의 상세 구성에 대해 보다 구체적으로 설명할 것이나, 이하의 설명은 실시예에 따라 다른 카메라 모듈들(1100a, 1100c)에 대해서도 동일하게 적용될 수 있다.
도 15를 참조하면, 카메라 모듈(1100b)은 프리즘(1105), 광학 경로 폴딩 요소(Optical Path Folding Element, 이하, ˝OPFE˝)(1110), 액츄에이터(1130), 이미지 센싱 장치(1140) 및 저장부(1150)를 포함할 수 있다.
프리즘(1105)은 광 반사 물질의 반사면(1107)을 포함하여 외부로부터 입사되는 광(L)의 경로를 변형시킬 수 있다.
몇몇 실시예에서, 프리즘(1105)은 제1 방향(X)으로 입사되는 광(L)의 경로를 제1 방향(X)에 수직인 제2 방향(Y)으로 변경시킬 수 있다. 또한, 프리즘(1105)은 광 반사 물질의 반사면(1107)을 중심축(1106)을 중심으로 A방향으로 회전시키거나, 중심축(1106)을 B방향으로 회전시켜 제1 방향(X)으로 입사되는 광(L)의 경로를 수직인 제2 방향(Y)으로 변경시킬 수 있다. 이때, OPFE(1110)도 제1 방향(X)및 제2 방향(Y)과 수직인 제3 방향(Z)로 이동할 수 있다.
몇몇 실시예에서, 도시된 것과 같이, 프리즘(1105)의 A방향 최대 회전 각도는 플러스(+) A방향으로는 15도(degree) 이하이고, 마이너스(-) A방향으로는 15도보다 클 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 프리즘(1105)은 플러스(+) 또는 마이너스(-) B방향으로 20도 내외, 또는 10도에서 20도, 또는 15도에서 20도 사이로 움직일 수 있고, 여기서, 움직이는 각도는 플러스(+) 또는 마이너스(-) B방향으로 동일한 각도로 움직이거나, 1도 내외의 범위로 거의 유사한 각도까지 움직일 수 있다.
몇몇 실시예에서, 프리즘(1105)은 광 반사 물질의 반사면(1106)을 중심축(1106)의 연장 방향과 평행한 제3 방향(예를 들어, Z방향)으로 이동할 수 있다.
OPFE(1110)는 예를 들어 m(여기서, m은 자연수)개의 그룹으로 이루어진 광학 렌즈를 포함할 수 있다. m개의 렌즈는 제2 방향(Y)으로 이동하여 카메라 모듈(1100b)의 광학 줌 배율(optical zoom ratio)을 변경할 수 있다. 예를 들어, 카메라 모듈(1100b)의 기본 광학 줌 배율을 Z라고할 때, OPFE(1110)에 포함된 m개의 광학 렌즈를 이동시킬 경우, 카메라 모듈(1100b)의 광학 줌 배율은 3Z 또는 5Z 또는 5Z 이상의 광학 줌 배율로 변경될 수 있다.
액츄에이터(1130)는 OPFE(1110) 또는 광학 렌즈(이하, 광학 렌즈로 지칭)를 특정 위치로 이동시킬 수 있다. 예를 들어 액츄에이터(1130)는 정확한 센싱을 위해 이미지 센서(1142)가 광학 렌즈의 초점 거리(focal length)에 위치하도록 광학 렌즈의 위치를 조정할 수 있다.
이미지 센싱 장치(1140)는 이미지 센서(1142), 제어 로직(1144) 및 메모리(1146)를 포함할 수 있다. 이미지 센서(1142)는 광학 렌즈를 통해 제공되는 광(L)을 이용하여 센싱 대상의 이미지를 센싱할 수 있다. 제어 로직(1144)은 카메라 모듈(1100b)의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어 로직(1144)은 제어 신호 라인(CSLb)을 통해 제공된 제어 신호에 따라 카메라 모듈(1100b)의 동작을 제어할 수 있다.
메모리(1146)는 캘리브레이션 데이터(1147)와 같은 카메라 모듈(1100b)의 동작에 필요한 정보를 저장할 수 있다. 캘리브레이션 데이터(1147)는 카메라 모듈(1100b)이 외부로부터 제공된 광(L)을 이용하여 이미지 데이터를 생성하는데 필요한 정보를 포함할 수 있다. 캘리브레이션 데이터(1147)는 예를 들어, 앞서 설명한 회전도(degree of rotation)에 관한 정보, 초점 거리(focal length)에 관한 정보, 광학 축(optical axis)에 관한 정보 등을 포함할 수 있다. 카메라 모듈(1100b)이 광학 렌즈의 위치에 따라 초점 거리가 변하는 멀티 스테이트(multi state) 카메라 형태로 구현될 경우, 캘리브레이션 데이터(1147)는 광학 렌즈의 각 위치별(또는 스테이트별) 초점 거리 값과 오토 포커싱(auto focusing)과 관련된 정보를 포함할 수 있다.
저장부(1150)는 이미지 센서(1142)를 통해 센싱된 이미지 데이터를 저장할 수 있다. 저장부(1150)는 이미지 센싱 장치(1140)의 외부에 배치될 수 있으며, 이미지 센싱 장치(1140)를 구성하는 센서 칩과 스택된(stacked) 형태로 구현될 수 있다. 몇몇 실시예에서, 저장부(1150)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있으나 실시예들이 이에 제한되는 것은 아니다.
도 14와 도 15를 함께 참조하면, 몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 액추에이터(1130)를 포함할 수 있다. 이에 따라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 그 내부에 포함된 액추에이터(1130)의 동작에 따른 서로 동일하거나 서로 다른 캘리브레이션 데이터(1147)를 포함할 수 있다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100b)은 앞서 설명한 프리즘(1105)과 OPFE(1110)를 포함하는 폴디드 렌즈(folded lens) 형태의 카메라 모듈이고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100c)은 프리즘(1105)과 OPFE(1110)가 포함되지 않은 버티칼(vertical) 형태의 카메라 모듈일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100c)은 예를 들어, IR(Infrared Ray)을 이용하여 깊이(depth) 정보를 추출하는 버티컬 형태의 깊이 카메라(depth camera)일 수 있다. 이 경우, 애플리케이션 프로세서(1200)는 이러한 깊이 카메라로부터 제공받은 이미지 데이터와 다른 카메라 모듈(예를 들어, 1100a 또는 1100b)로부터 제공받은 이미지 데이터를 병합(merge)하여 3차원 깊이 이미지(3D depth image)를 생성할 수 있다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)은 서로 다른 관측 시야(Field of View, 시야각)를 가질 수 있다. 이 경우, 예를 들어, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)의 광학 렌즈가 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
또한, 몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 시야각은 서로 다를 수 있다. 이 경우, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 포함된 광학 렌즈 역시 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 서로 물리적으로 분리되어 배치될 수 있다. 즉, 하나의 이미지 센서(1142)의 센싱 영역을 복수의 카메라 모듈(1100a, 1100b, 1100c)이 분할하여 사용하는 것이 아니라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 내부에 독립적인 이미지 센서(1142)가 배치될 수 있다.
다시 도 14를 참조하면, 애플리케이션 프로세서(1200)는 이미지 처리 장치(1210), 메모리 컨트롤러(1220), 내부 메모리(1230)를 포함할 수 있다. 애플리케이션 프로세서(1200)는 복수의 카메라 모듈(1100a, 1100b, 1100c)과 분리되어 구현될 수 있다. 예를 들어, 애플리케이션 프로세서(1200)와 복수의 카메라 모듈(1100a, 1100b, 1100c)은 별도의 반도체 칩으로 서로 분리되어 구현될 수 있다.
이미지 처리 장치(1210)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c), 이미지 생성기(1214) 및 카메라 모듈 컨트롤러(1216)를 포함할 수 있다.
이미지 처리 장치(1210)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 개수에 대응하는 개수의 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c)를 포함할 수 있다.
각각의 카메라 모듈(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터는 서로 분리된 이미지 신호 라인(ISLa, ISLb, ISLc)를 통해 대응되는 서브 이미지 프로세서(1212a, 1212b, 1212c)에 제공될 수 있다. 예를 들어, 카메라 모듈(1100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(1212a)에 제공되고, 카메라 모듈(1100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(1212b)에 제공되고, 카메라 모듈(1100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(1212c)에 제공될 수 있다. 이러한 이미지 데이터 전송은 예를 들어, MIPI(Mobile Industry Processor Interface)에 기반한 카메라 직렬 인터페이스(CSI; Camera Serial Interface)를 이용하여 수행될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
한편, 몇몇 실시예에서, 하나의 서브 이미지 프로세서가 복수의의 카메라 모듈에 대응되도록 배치될 수도 있다. 예를 들어, 서브 이미지 프로세서(1212a)와 서브 이미지 프로세서(1212c)가 도시된 것처럼 서로 분리되어 구현되는 것이 아니라 하나의 서브 이미지 프로세서로 통합되어 구현되고, 카메라 모듈(1100a)과 카메라 모듈(1100c)로부터 제공된 이미지 데이터는 선택 소자(예를 들어, 멀티플렉서) 등을 통해 선택된 후, 통합된 서브 이미지 프로세서에 제공될 수 있다.
각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)에 제공된 이미지 데이터는 이미지 생성기(1214)에 제공될 수 있다. 이미지 생성기(1214)는 이미지 생성 정보(Generating Information) 또는 모드 신호(Mode Signal)에 따라 각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)로부터 제공된 이미지 데이터를 이용하여 출력 이미지를 생성할 수 있다.
구체적으로, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 적어도 일부를 병합(merge)하여 출력 이미지를 생성할 수 있다. 또한, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다.
몇몇 실시예에서, 이미지 생성 정보는 줌 신호(zoom signal or zoom factor)를 포함할 수 있다. 또한, 몇몇 실시예에서, 모드 신호는 예를 들어, 유저(user)로부터 선택된 모드에 기초한 신호일 수 있다.
이미지 생성 정보가 줌 신호(줌 팩터)이고, 각각의 카메라 모듈(1100a, 1100b, 1100c)이 서로 다른 관측 시야(시야각)를 갖는 경우, 이미지 생성기(1214)는 줌 신호의 종류에 따라 서로 다른 동작을 수행할 수 있다. 예를 들어, 줌 신호가 제1 신호일 경우, 카메라 모듈(1100a)로부터 출력된 이미지 데이터와 카메라 모듈(1100c)로부터 출력된 이미지 데이터를 병합한 후, 병합된 이미지 신호와 병합에 사용하지 않은 카메라 모듈(1100b)로부터 출력된 이미지 데이터를 이용하여, 출력 이미지를 생성할 수 있다. 만약, 줌 신호가 제1 신호와 다른 제2 신호일 경우, 이미지 생성기(1214)는 이러한 이미지 데이터 병합을 수행하지 않고, 각각의 카메라 모듈(1100a, 1100b, 1100c)로부터 출력된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다. 하지만 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 이미지 데이터를 처리하는 방법은 얼마든지 변형되어 실시될 수 있다.
몇몇 실시예에서, 이미지 생성기(1214)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c) 중 적어도 하나로부터 노출 시간이 상이한 복수의 이미지 데이터를 수신하고, 복수의 이미지 데이터에 대하여 HDR(high dynamic range) 처리를 수행함으로서, 다이나믹 레인지가 증가된 병합된 이미지 데이터를 생성할 수 있다.
카메라 모듈 컨트롤러(1216)는 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제어 신호를 제공할 수 있다. 카메라 모듈 컨트롤러(1216)로부터 생성된 제어 신호는 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.
복수의 카메라 모듈(1100a, 1100b, 1100c) 중 어느 하나는 줌 신호를 포함하는 이미지 생성 정보 또는 모드 신호에 따라 마스터(master) 카메라(예를 들어, 1100b)로 지정되고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100c)은 슬레이브(slave) 카메라로 지정될 수 있다. 이러한 정보는 제어 신호에 포함되어, 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.
줌 팩터 또는 동작 모드 신호에 따라 마스터 및 슬레이브로서 동작하는 카메라 모듈이 변경될 수 있다. 예를 들어, 카메라 모듈(1100a)의 시야각이 카메라 모듈(1100b)의 시야각보다 넓고, 줌 팩터가 낮은 줌 배율을 나타낼 경우, 카메라 모듈(1100b)이 마스터로서 동작하고, 카메라 모듈(1100a)이 슬레이브로서 동작할 수 있다. 반대로, 줌 팩터가 높은 줌 배율을 나타낼 경우, 카메라 모듈(1100a)이 마스터로서 동작하고, 카메라 모듈(1100b)이 슬레이브로서 동작할 수 있다.
몇몇 실시예에서, 카메라 모듈 컨트롤러(1216)로부터 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 싱크 인에이블 신호(sync enable) 신호를 포함할 수 있다. 예를 들어, 카메라 모듈(1100b)이 마스터 카메라이고, 카메라 모듈들(1100a, 1100c)이 슬레이브 카메라인 경우, 카메라 모듈 컨트롤러(1216)는 카메라 모듈(1100b)에 싱크 인에이블 신호를 전송할 수 있다. 이러한 싱크 인에이블 신호를 제공받은 카메라 모듈(1100b)은 제공받은 싱크 인에이블 신호를 기초로 싱크 신호(sync signal)를 생성하고, 생성된 싱크 신호를 싱크 신호 라인(SSL)을 통해 카메라 모듈들(1100a, 1100c)에 제공할 수 있다. 카메라 모듈(1100b)과 카메라 모듈들(1100a, 1100c)은 이러한 싱크 신호에 동기화되어 이미지 데이터를 애플리케이션 프로세서(1200)에 전송할 수 있다.
몇몇 실시예에서, 카메라 모듈 컨트롤러(1216)로부터 복수의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 모드 신호에 따른 모드 정보를 포함할 수 있다. 이러한 모드 정보에 기초하여 복수의 카메라 모듈(1100a, 1100b, 1100c)은 센싱 속도와 관련하여 제1 동작 모드 및 제2 동작 모드로 동작할 수 있다.
복수의 카메라 모듈(1100a, 1100b, 1100c)은 제1 동작 모드에서, 제1 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트의 이미지 신호를 생성)하여 이를 제1 속도보다 높은 제2 속도로 인코딩(예를 들어, 제1 프레임 레이트보다 높은 제2 프레임 레이트의 이미지 신호를 인코딩)하고, 인코딩된 이미지 신호를 애플리케이션 프로세서(1200)에 전송할 수 있다. 이때, 제2 속도는 제1 속도의 30배 이하일 수 있다.
애플리케이션 프로세서(1200)는 수신된 이미지 신호, 다시 말해서 인코딩된 이미지 신호를 내부에 구비되는 메모리(1230) 또는 애플리케이션 프로세서(1200) 외부의 스토리지(1400)에 저장하고, 이후, 메모리(1230) 또는 스토리지(1400)로부터 인코딩된 이미지 신호를 독출하여 디코딩하고, 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터를 디스플레이할 수 있다. 예컨대 이미지 처리 장치(1210)의 복수의 서브 프로세서들(1212a, 1212b, 1212c) 중 대응하는 서브 프로세서가 디코딩을 수행할 수 있으며, 또한 디코딩된 이미지 신호에 대하여 이미지 처리를 수행할 수 있다.
복수의 카메라 모듈(1100a, 1100b, 1100c)은 제2 동작 모드에서, 제1 속도보다 낮은 제3 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트보다 낮은 제3 프레임 레이트의 이미지 신호를 생성)하고, 이미지 신호를 애플리케이션 프로세서(1200)에 전송할 수 있다. 애플리케이션 프로세서(1200)에 제공되는 이미지 신호는 인코딩되지 않은 신호일 수 있다. 애플리케이션 프로세서(1200)는 수신되는 이미지 신호에 대하여 이미지 처리를 수행하거나 또는 이미지 신호를 메모리(1230) 또는 스토리지(1400)에 저장할 수 있다.
PMIC(1300)는 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 전력, 예컨대 전원 전압을 공급할 수 있다. 예를 들어, PMIC(1300)는 애플리케이션 프로세서(1200)의 제어 하에, 파워 신호 라인(PSLa)을 통해 카메라 모듈(1100a)에 제1 전력을 공급하고, 파워 신호 라인(PSLb)을 통해 카메라 모듈(1100b)에 제2 전력을 공급하고, 파워 신호 라인(PSLc)을 통해 카메라 모듈(1100c)에 제3 전력을 공급할 수 있다.
PMIC(1300)는 애플리케이션 프로세서(1200)로부터의 전력 제어 신호(PCON)에 응답하여, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 대응하는 전력을 생성하고, 또한 전력의 레벨을 조정할 수 있다. 전력 제어 신호(PCON)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 동작 모드 별 전력 조정 신호를 포함할 수 있다. 예를 들어, 동작 모드는 저전력 모드(low power mode)를 포함할 수 있으며, 이때, 전력 제어 신호(PCON)는 저전력 모드로 동작하는 카메라 모듈 및 설정되는 전력 레벨에 대한 정보를 포함할 수 있다. 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 제공되는 전력들의 레벨은 서로 동일하거나 또는 서로 상이할 수 있다. 또한, 전력의 레벨은 동적으로 변경될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 전자 장치
10 : 디스플레이 장치
100 : 디스플레이 컨트롤러
110 : DMA
120 : 리소스 컨트롤러
130 : 하드웨어 리소스
200 : 프로세서
300 : 메모리
400 : 디스플레이 구동 회로
500 : 디스플레이 패널

Claims (10)

  1. 단위 프레임동안 디스플레이 패널을 통해 서로 다른 시간에 출력되는 제1 및 제2 레이어가 출력되기 전에, 상기 제1 및 제2 레이어 각각에 대한 레이어 정보를 수신하는 리소스 컨트롤러(Resource Controller);
    외부로부터 상기 제1 레이어에 대응하는 제1 이미지 데이터와 상기 제2 레이어에 대응하는 제2 이미지 데이터를 수신하는 데이터 입력 DMA; 및
    상기 데이터 입력 DMA로부터 상기 제1 및 제2 이미지 데이터를 수신하고, 수신한 상기 제1 및 제2 이미지 데이터를 상기 레이어 정보를 기초로 처리하여, 상기 제1 레이어에 대한 제1 레이어 데이터와 상기 제2 레이어에 대한 제2 레이어 데이터를 생성하는 하드웨어 리소스(Hardware Resource)를 포함하고,
    상기 리소스 컨트롤러는, 상기 레이어 정보를 기초로 상기 데이터 입력 DMA를 제어하여 상기 제1 이미지 데이터와 상기 제2 이미지 데이터가 상기 하드웨어 리소스에 제공되는 순서를 결정하는 디스플레이 컨트롤러.
  2. 제1항에 있어서,
    상기 리소스 컨트롤러는 제1 레디 신호를 상기 데이터 입력 DMA에 제공하고,
    상기 데이터 입력 DMA는 상기 제1 레디 신호에 응답하여 상기 제1 이미지 데이터를 상기 하드웨어 리소스에게 제공하는 디스플레이 컨트롤러.
  3. 제2항에 있어서,
    상기 리소스 컨트롤러는,
    상기 하드웨어 리소스가 상기 제1 이미지 데이터를 처리하면, 이어서 제2 레디 신호를 상기 데이터 입력 DMA에 제공하고,
    상기 데이터 입력 DMA는 상기 제2 레디 신호에 응답하여 상기 제2 이미지 데이터를 상기 하드웨어 리소스에게 제공하는 디스플레이 컨트롤러.
  4. 제1항에 있어서,
    상기 하드웨어 리소스는 상기 제1 및 제2 이미지 데이터를 처리하는 복수의 리소스를 포함하고,
    상기 리소스 컨트롤러는,
    상기 하드웨어 리소스가 상기 제1 이미지 데이터를 처리하기 위해 필요한 상기 복수의 리소스 중 일부를 상기 레이어 정보를 기초로 선택하는 디스플레이 컨트롤러.
  5. 제4항에 있어서,
    상기 리소스 컨트롤러는,
    상기 하드웨어 리소스가 상기 제1 이미지 데이터를 처리하면 상기 제1 이미지 데이터 처리를 위해 선택된 상기 복수의 리소스 일부를 해제하고,
    상기 제2 이미지 데이터를 처리하기 위해 필요한 상기 복수의 리소스 중 일부를 상기 레이어 정보를 기초로 선택하는 디스플레이 컨트롤러.
  6. 제1항에 있어서,
    상기 하드웨어 리소스는 프레임 버퍼 컴프레서(FBC; Frame Buffer Compressor)와, 스케일러(Scaler)와, 로테이터(Rotator)와, SRAM 중 적어도 어느 하나를 포함하는 디스플레이 컨트롤러.
  7. 제6항에 있어서,
    상기 하드웨어 리소스는 상기 프레임 버퍼 컴프레서와 상기 로테이터를 이용하여 상기 제1 이미지 데이터를 처리하고, 상기 스케일러를 이용하여 상기 제2 이미지 데이터를 처리하는 디스플레이 컨트롤러.
  8. 제1항에 있어서,
    상기 레이어 정보는,
    단위 프레임동안 출력되는 각각의 레이어의 위치에 대한 위치 정보와,
    상기 각각의 레이어를 출력하기 위해 상기 하드웨어 리소스에 할당되어야 하는 리소스에 대한 리소스 정보 중 적어도 어느 하나를 포함하는 디스플레이 컨트롤러.
  9. 제1 및 제2 이미지 데이터를 생성하는 프로세서;
    상기 제1 및 제2 이미지 데이터를 저장하는 메모리; 및
    상기 메모리로부터 상기 제1 및 제2 이미지 데이터를 리드하여 처리하는 디스플레이 컨트롤러를 포함하고,
    상기 디스플레이 컨트롤러는,
    상기 제1 및 제2 이미지 데이터가 처리되어 디스플레이 패널을 통해 출력되기 전에, 상기 제1 및 제2 이미지 데이터 각각에 대응되는 제1 및 제2 레이어 각각에 대한 레이어 정보를 수신하고,
    상기 레이어 정보를 기초로, 상기 제1 레이어에 대응되는 제1 레이어 데이터와, 상기 제2 레이어에 대응되는 제2 레이어 데이터를 단위 프레임 내에서 서로 다른 시간에 생성하되,
    상기 레이어 정보는 단위 프레임동안 출력되는 각각의 레이어의 위치에 대한 위치 정보와, 상기 디스플레이 컨트롤러에 포함된 리소스 중 상기 각각의 레이어를 출력하기 위해 할당되어야 하는 리소스에 대한 리소스 정보 중 적어도 어느 하나를 포함하는 디스플레이 장치.
  10. 입력받은 제1 및 제2 이미지 데이터를 처리하여, 상기 제1 이미지 데이터에 대응하는 제1 레이어 데이터와 상기 제2 이미지 데이터에 대응하는 제2 레이어 데이터를 포함하는 프레임 데이터를 생성하는 디스플레이 컨트롤러;
    상기 디스플레이 컨트롤러로부터 상기 프레임 데이터를 수신하고, 상기 프레임 데이터를 기초로 상기 디스플레이 패널을 구동하는 디스플레이 구동 회로; 및
    상기 프레임 데이터를 기초로 이미지를 출력하는 디스플레이 패널을 포함하고,
    상기 이미지는 단위 프레임동안 서로 다른 시간에 출력되는 제1 및 제2 레이어를 포함하고,
    상기 디스플레이 컨트롤러는 상기 제1 및 제2 레이어가 상기 디스플레이 패널을 통해 출력되기 전에, 상기 제1 및 제2 레이어 각각에 대한 레이어 정보를 수신하여, 상기 제1 이미지 데이터와 상기 제2 이미지 데이터를 처리하되,
    상기 레이어 정보는 단위 프레임동안 출력되는 각각의 레이어의 위치에 대한 위치 정보와, 상기 디스플레이 컨트롤러에 포함된 리소스 중 상기 각각의 레이어를 출력하기 위해 할당되어야 하는 리소스에 대한 리소스 정보 중 적어도 어느 하나를 포함하는 디스플레이 장치.
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