KR20230008586A

KR20230008586A - 이미지 신호 처리기, 이미지 신호 처리기의 동작 방법, 및 이미지 신호 처리기를 포함하는 이미지 센서 장치

Info

Publication number: KR20230008586A
Application number: KR1020210183767A
Authority: KR
Inventors: 최승원; 김일도; 최종성; 박지환; 이서훈; 임석환; 최규열
Original assignee: 삼성전자주식회사
Priority date: 2021-07-07
Filing date: 2021-12-21
Publication date: 2023-01-16

Abstract

본 발명의 실시 예에 따른 이미지 신호 처리기는 이미지 센서 장치로부터 입력 이미지를 수신하고, 입력 이미지에 대한 비닝 및 크롭 동작을 수행하여 제1 이미지를 생성하도록 구성된 비닝 및 크롭 모듈, 제1 이미지에 대한 베이어 도메인 처리를 수행하여 제2 이미지를 생성하도록 구성된 베이어 도메인 처리 모듈, 제2 이미지에 대한 RGB 도메인 처리를 수행하여 제3 이미지를 생성하도록 구성된 RGB 도메인 처리 모듈, 및 제3 이미지에 대한 YUV 도메인 처리를 수행하여 출력 이미지를 생성하도록 구성된 YUV 도메인 처리 모듈을 포함하고, YUV 도메인 처리는 공간 잡음 제거 동작, 시간 잡음 제거 동작, 모션 보상 동작, 톤 맵핑 동작, 디테일 향상 동작, 및 선명화 동작 중 적어도 하나를 포함한다.

Description

이미지 신호 처리기, 이미지 신호 처리기의 동작 방법, 및 이미지 신호 처리기를 포함하는 이미지 센서 장치{IMAGE SIGNAL PROCESSOR, OPERATION METHOD OF IMAGE SIGNAL PROCESSOR, AND IMAGE SENSOR DEVICE INCLUDING IMAGE SIGNAL PROCESSOR}

본 발명은 이미지 시스템에 관한 것으로, 좀 더 상세하게는, 이미지 신호 처리기, 이미지 신호 처리기의 동작 방법, 및 이미지 신호 처리기를 포함하는 이미지 센서 장치에 관한 것이다.

스마트 폰, 태블릿 PC, 디지털 카메라 등에 포함된 이미지 센서는 외부 객체로부터 반사된 광을 전기적인 신호로 변환함으로써, 외부 객체에 대한 이미지 정보를 획득한다. 이미지 센서로부터 획득된 전기적인 신호를 사람에게 실제로 인식되는 이미지 정보로 변환하거나 또는 이미지 품질을 향상시키기 위하여 다양한 이미지 신호 처리 동작들이 수행된다.

본 발명의 목적은 향상된 성능 및 감소된 소비 전력을 갖는 이미지 신호 처리기, 이미지 신호 처리기의 동작 방법, 및 이미지 신호 처리기를 포함하는 이미지 센서 장치를 제공하는데 있다.

본 발명의 실시 예에 따른 이미지 신호 처리기는 제1 이미지 센서 장치로부터 제1 입력 이미지를 수신하고, 제1 입력 이미지에 대한 비닝 및 크롭 동작을 수행하여 제1 이미지를 생성하도록 구성된 비닝 및 크롭 모듈; 상기 제1 이미지에 대한 베이어 도메인 처리를 수행하여 제2 이미지를 생성하도록 구성된 베이어 도메인 처리 모듈; 상기 제2 이미지에 대한 RGB 도메인 처리를 수행하여 제3 이미지를 생성하도록 구성된 RGB 도메인 처리 모듈; 및 상기 제3 이미지에 대한 YUV 도메인 처리를 수행하여 출력 이미지를 생성하도록 구성된 YUV 도메인 처리 모듈을 포함하고, 상기 YUV 도메인 처리는 공간 잡음 제거 동작, 시간 잡음 제거 동작, 모션 보상 동작, 톤 맵핑 동작, 디테일 향상 동작, 및 선명화 동작 중 적어도 하나를 포함한다.

본 발명의 일 실시 예에 따르면, 이미지 신호 처리기의 동작 방법은 이미지 센서 장치로부터 입력 이미지를 수신하는 단계; 상기 입력 이미지에 대한 크롭 및 비닝 동작을 수행하여, 제1 이미지를 생성하는 단계; 상기 제1 이미지에 대한 베이어 도메인 처리를 수행하여, 제2 이미지를 생성하는 단계; 상기 제2 이미지에 대한 RGB 도메인 처리를 수행하여, 제3 이미지를 생성하는 단계; 및 상기 제3 이미지에 대한 YUV 도메인 처리를 수행하여, 출력 이미지를 생성하고, 상기 출력 이미지를 출력하는 단계를 포함하고, 상기 제2 이미지의 해상도는 상기 제3 이미지의 해상도와 동일하고, 상기 YUV 도메인 처리는 공간 잡음 제거 동작, 시간 잡음 제거 동작, 모션 보상 동작, 톤 맵핑 동작, 디테일 향상 동작, 및 선명화 동작 중 적어도 하나를 포함한다.

본 발명의 실시 예에 따르면, 이미지 센서 장치는 복수의 픽셀들을 포함하는 픽셀 어레이; 상기 복수의 픽셀들을 제어하도록 구성된 로우 드라이버; 상기 복수의 픽셀들로부터 수신된 픽셀 신호를 디지털 신호로 변환하도록 구성된 아날로그 디지털 컨버터; 상기 디지털 신호를 기반으로 입력 이미지를 출력하도록 구성된 출력 버퍼; 및 상기 입력 이미지를 기반으로 출력 이미지를 생성하도록 구성된 이미지 신호 처리기를 포함하고, 상기 이미지 신호 처리기는: 상기 입력 이미지를 기반으로 프레임 정보를 생성하도록 구성된 보조 이미지 신호 처리 모듈; 상기 입력 이미지에 대한 비닝 및 크롭 동작을 수행하여 제1 이미지를 생성하도록 구성된 비닝 및 크롭 모듈; 상기 프레임 정보를 기반으로 상기 제1 이미지에 대한 베이어 도메인 처리를 수행하여 제2 이미지를 생성하도록 구성된 베이어 도메인 처리 모듈; 상기 프레임 정보를 기반으로 상기 제2 이미지에 대한 RGB 도메인 처리를 수행하여 제3 이미지를 생성하도록 구성된 RGB 도메인 처리 모듈; 및 상기 프레임 정보를 기반으로 상기 제3 이미지에 대한 YUV 도메인 처리를 수행하여 상기 출력 이미지를 생성하도록 구성된 YUV 도메인 처리 모듈을 포함하고, 상기 YUV 도메인 처리는 공간 잡음 제거 동작, 시간 잡음 제거 동작, 모션 보상 동작, 톤 맵핑 동작, 디테일 향상 동작, 및 선명화 동작 중 적어도 하나를 포함한다.

본 발명에 따르면, 향상된 성능 및 감소된 소비 전력을 갖는 이미지 신호 처리기, 이미지 신호 처리기의 동작 방법, 및 이미지 신호 처리기를 포함하는 이미지 센서 장치가 제공된다.

도 1은 본 발명의 실시 예에 따른 이미지 시스템을 보여주는 블록도이다.
도 2는 도 1의 이미지 신호 처리기의 아키텍처를 설명하기 위한 블록도이다.
도 3은 도 2의 이미지 신호 처리기의 동작을 보여주는 순서도이다.
도 4는 이미지 신호 처리기의 아키텍처를 설명하기 위한 블록도이다.
도 5는 도 4의 이미지 신호 처리기의 동작을 보여주는 순서도이다.
도 6은 도 1의 이미지 신호 처리기를 보여주는 블록도이다.
도 7은 도 1의 이미지 신호 처리기를 보여주는 블록도이다.
도 8은 도 1의 이미지 장치를 보여주는 블록도이다.
도 9는 본 발명의 실시 예에 따른 이미지 센서 장치를 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 이미지 센서 장치를 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 이미지 센서 장치의 적층 구조를 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른 이미지 시스템을 보여주는 블록도이다.
도 13은 도 12의 이미지 신호 처리기를 설명하기 위한 블록도이다.
도 14는 본 발명의 실시 예에 따른 이미지 시스템을 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 이미지 시스템을 보여주는 블록도이다.
도 16은 멀티 카메라 모듈을 포함하는 전자 장치의 블록도이다.
도 17은 도 16의 카메라 모듈의 상세 블록도이다.
도 18은 본 발명의 일 실시예에 따른 이미지 장치가 적용된 시스템을 도시한 도면이다.

이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다. 이하에서 사용되는 "블록(block)", "유닛 또는 부(unit)", "모듈(module)" 등과 같은 용어들 또는 그것들과 대응되는 구성들은 소프트웨어, 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다.

도 1은 본 발명의 실시 예에 따른 이미지 시스템을 보여주는 블록도이다. 도 1을 참조하면, 이미지 시스템(100)은 이미지 센서 장치(110), 이미지 신호 처리기(120)(ISP; image signal processor), 및 메모리 장치(130)를 포함할 수 있다. 이미지 시스템(100)은 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 웨어러블(wearable) 장치, 블랙박스, 디지털 카메라 등과 같은 다양한 컴퓨팅 시스템들에 포함될 수 있다.

이미지 센서 장치(110)는 외부로부터 입사된 광을 기반으로, 이미지 데이터를 생성할 수 있다. 예를 들어, 이미지 센서 장치(110)는 복수의 픽셀들을 포함할 수 있다. 복수의 픽셀들 각각은 외부로부터 입사된 광에 대응하는 전기적인 신호를 출력하도록 구성될 수 있다. 이미지 센서 장치(110)는 전기적인 신호를 기반으로 이미지 데이터를 출력할 수 있다. 일 실시 예에서, 이미지 센서 장치(110)로부터 생성된 이미지 데이터는 입력 이미지(IMG_in)로서 이미지 신호 처리기(120)로 제공될 수 있다.

이미지 신호 처리기(120)는 이미지 센서(110)로부터 입력 이미지(IMG_in)를 수신할 수 있다. 이미지 신호 처리기(120)는 수신된 입력 이미지(IMG_in)에 대한 다양한 신호 처리 동작들을 수행하여, 출력 이미지(IMG_out)를 생성할 수 있다. 예를 들어, 이미지 신호 처리기(120)는 디-노이징(de-noising) 동작, 톤-매핑(tone-mapping) 동작, 디테일 향상(detail enhancing) 동작, 화이트 밸런싱 동작, 감마 보정 동작, 디-모자이크 동작, 선명화 동작, 컬러 변환 동작 등과 같은 다양한 이미지 신호 처리 동작을 수행할 수 있다.

일 실시 예에서, 이미지 센서 장치(110)로부터 출력된 입력 이미지(IMG_in)의 도메인 또는 컬러 패턴은 이미지 신호 처리기(120)로부터 출력된 출력 이미지(IMG_out)의 도메인 및 컬러 패턴과 서로 다를 수 있다. 예를 들어, 이미지 센서 장치(110)로부터 출력된 입력 이미지(IMG_in)의 도메인 또는 컬러 패턴은 BYR 도메인(Bayer Domain)일 수 있고, 이미지 신호 처리기(120)로부터 출력된 출력 이미지(IMG_out)의 도메인 및 컬러 패턴은 YUV 도메인일 수 있다.

일 실시 예에서, 이미지 센서 장치(110)로부터 출력된 입력 이미지(IMG_in)의 도메인 또는 컬러 패턴은 이미지 센서 장치(110)의 컬러 필터 어레이(CFA; color filter array)의 컬러 패턴과 동일할 수 있다. 이미지 센서 장치(110)로부터 출력된 입력 이미지(IMG_in)의 크기(예를 들어, 해상도)는 이미지 신호 처리기(120)로부터 출력된 출력 이미지(IMG_out)의 크기(예를 들어, 해상도)와 서로 다를 수 있다.

일 실시 예에서, 이미지 신호 처리기(120)는 입력 이미지(IMG_in)의 도메인 및 크기를 변경하여, 상술된 다양한 이미지 신호 처리 동작을 수행할 수 있다. 본 발명의 실시 예에 다른 이미지 신호 처리기(120)의 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.

메모리 장치(130)는 이미지 신호 처리기(120)에 의해 사용되는 다양한 데이터, 다양한 정보, 또는 다양한 이미지 데이터를 저장하도록 구성될 수 있다. 일 실시 예에서, 메모리 장치(130)는 DRAM(Dynamic Random Access Memory) 장치와 같은 고속 메모리 장치일 수 있다.

도 2는 도 1의 이미지 신호 처리기의 아키텍처를 설명하기 위한 블록도이다. 도 3은 도 2의 이미지 신호 처리기의 동작을 보여주는 순서도이다. 도 1, 도 2, 및 도 3를 참조하면, 제1 이미지 신호 처리기(120_a)는 비닝 및 크롭 모듈(121_a), 제1 베이어(BYR; bayer) 도메인 처리 모듈(122_a), 제2 BYR 도메인 처리 모듈(123_b), RGB 도메인 처리 모듈(124_a), 및 YUV 도메인 처리 모듈(125_a)을 포함할 수 있다.

도 3의 S110 단계에서, 제1 이미지 신호 처리기(120_a)는 입력 이미지(IMG_in)를 수신할 수 있다. 예를 들어, 제1 이미지 신호 처리기(120_a)는 이미지 센서 장치(110)로부터 입력 이미지(IMG_in)를 직접 수신할 수 있다. 또는 비록 도면에 도시되지는 않았으나, 이미지 센서 장치(110)는 입력 이미지(IMG_in)를 메모리 장치(130)에 저장할 수 있고, 제1 이미지 신호 처리기(120_a)는 메모리 장치(130)를 액세스하여, 입력 이미지(IMG_in)를 읽을 수 있다.

일 실시 예에서, 입력 이미지(IMG_in)의 컬러 패턴 또는 도메인은 BYR 도메인일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 입력 이미지(IMG_in)는 이미지 센서 장치(110)의 컬러 필터 어레이(CFA)의 컬러 패턴과 동일한 컬러 패턴 또는 도메인(예를 들어, BYR 도메인, tetra 도메인, nona 도메인, hexa 도메인, deca 도메인 등)을 가질 수 있다.

도 3의 S120 단계에서, 제1 이미지 신호 처리기(120_a)는 입력 이미지(IMG_in)에 대한 비닝 및 크롭 동작을 수행하여 제a 이미지(IMG_a)를 생성할 수 있다. 예를 들어, 제1 이미지 신호 처리기(120_a)의 비닝 및 크롭 모듈(121_a)은 입력 이미지(IMG_in)에 대한 비닝 및 크롭 동작을 수행함으로써, 제a 이미지(IMG_a)를 생성할 수 있다. 일 실시 예에서, 제a 이미지(IMG_a)는 BYR 도메인 또는 베이어 컬러 패턴을 가질 수 있다. 예를 들어, 입력 이미지(IMG_in)가 BYR 도메인인 경우, 제a 이미지(IMG_a)는 별도의 비닝 동작 없이 BYR 도메인을 가질 수 있다. 반면에, 입력 이미지(IMG_in)가 BYR 도메인이 아닌 경우(예를 들어, tetra 도메인, nona 도메인, hexa 도메인, deca 도메인 등인 경우), 비닝 및 크롭 모듈(121_a)의 입력 이미지(IMG_in)에 대한 비닝 동작에 의해, 제a 이미지(IMG_a)는 BYR 도메인을 가질 수 있다.

일 실시 예에서, 제a 이미지(IMG_a)는 입력 이미지(IMG_in)의 크기보다 작거나 같은 크기를 가질 수 있다. 예를 들어, 비닝 및 크롭 모듈(121_a)은 입력 이미지(IMG_in)에 대한 크롭 동작을 통해 입력 이미지(IMG_in)의 특정 영역을 제a 이미지(IMG_a)로서 결정할 수 있다. 비닝 및 크롭 모듈(121_a)에 의해 생성된 제a 이미지(IMG_a)는 제1 BYR 도메인 처리 모듈(122_a)로 전달될 수 있다.

도 3의 S130 단계에서, 제1 이미지 신호 처리기(120_a)는 제a 이미지(IMG_a)에 대한 제1 BYR 도메인 처리를 수행하여 제b 이미지(IMG_b) 및 제a 프레임 정보(FI_a; Frame information)를 생성할 수 있다. 예를 들어, 제1 이미지 신호 처리기(120_a)의 제1 BYR 도메인 처리 모듈(122_a)은 제a 이미지(IMG_a)를 기반으로 제a 프레임 정보(FI_a)를 추출할 수 있다. 제a 프레임 정보(FI_a)는 입력 이미지(IMG_in)의 프레임 전체 또는 각 영역에 대한 이미지 피라미드(image pyramid) 정보, 영역별 평균/분산/히스토그램 정보, 모션 정보 등과 같이 이미지 신호 처리 동작을 위해 사용되는 정보를 포함할 수 있다. 생성된 제a 프레임 정보(FI_a)는 메모리 장치(130)에 저장될 수 있다.

제1 이미지 신호 처리기(120_a)의 제1 BYR 도메인 처리 모듈(122_a)은 제a 이미지(IMG_a)에 대한 다양한 이미지 신호 처리를 수행함으로써, 제b 이미지(IMG_b)를 생성할 수 있다. 일 실시 예에서, 제b 이미지(IMG_b)는 제a 이미지(IMG_a)의 크기보다 작거나 같은 크기를 가질 수 있다. 제b 이미지(IMG_b)는 BYR 도메인 또는 BYR 컬러 패턴을 가질 수 있다.

도 3의 S140 단계에서, 제1 이미지 신호 처리기(120_a)는 제b 이미지(IMG_b)에 대한 제2 BYR 도메인 처리를 수행하여, 제c 이미지(IMG_c)를 생성할 수 있다. 예를 들어, 제1 이미지 신호 처리기(120_a)의 제2 BYR 도메인 처리 모듈(123_a)은 메모리 장치(130)에 저장된 제1 프레임 정보(FI_a)를 사용하여 제b 이미지(IMG_b)에 대한 제2 BYR 도메인 처리를 수행함으로써, 제c 이미지(IMG_c)를 생성할 수 있다. 일 실시 예에서, 제c 이미지(IMG_c)는 제b 이미지(IMG_b)와 동일한 크기를 가질 수 있다. 제c 이미지(IMG_c)는 RGB 도메인 또는 RGB 컬러 패턴을 가질 수 있다.

일 실시 예에서, 제2 BYR 도메인 처리 모듈(123_a)은 제b 이미지(IMG_b)에 대한 시간 잡음 제거(temporal de-noising)를 수행할 수 있다. 이 경우, 제2 BYR 도메인 처리 모듈(123_a)은 시간 잡음 제거(temporal de-noising)를 위해, 제b 이미지(IMG_b)를 메모리 장치(130)에 저장하고, 저장된 제b 이미지(IMG_b)를 액세스할 수 있다.

도 3의 S150 단계에서, 제1 이미지 신호 처리기(120_a)는 제c 이미지(IMG_c)에 대한 RGB 도메인 처리를 수행하여 제d 이미지(IMG_d)를 생성할 수 있다. 예를 들어, 제1 이미지 신호 처리기(120_a)의 RGB 도메인 처리 모듈(124_a)은 메모리 장치(130)에 저장된 제1 프레임 정보(FI_a)를 사용하여, 제c 이미지(IMG_c)에 대한 RGB 도메인 처리를 수행함으로써, 제d 이미지(IMG_d)를 생성할 수 있다. 일 실시 예에서, 제d 이미지(IMG_d)는 제c 이미지(IMG_c)보다 작거나 같은 크기를 가질 수 있다. 제c 이미지(IMG_c)는 YUV 도메인 또는 YUV 컬러 패턴을 가질 수 있다.

일 실시 예에서, RGB 도메인 처리 모듈(124_a)은 제c 이미지(IMG_c)를 기반으로 제b 프레임 정보(FI_b)를 생성할 수 있다. 제b 프레임 정보(FI_b)는 YUV 도메인에 대한 프레임 정보(예를 들어, 프레임 전체 또는 각 영역에 대한 이미지 피라미드(image pyramid) 정보, 영역별 평균/분산/히스토그램 정보, 모션 정보 등)를 포함할 수 있다. 제2 프레임 정보(FI_b)는 메모리 장치(130)에 저장될 수 있다.

도 3의 S160 단계에서, 제1 이미지 신호 처리기(120_a)는 제d 이미지(IMG_d)에 대한 YUV 도메인 처리를 수행하여, 출력 이미지(IMG_out)를 생성할 수 있다. 예를 들어, 제1 이미지 신호 처리기(120_a)의 YUV 도메인 처리 모듈(125_a)은 메모리 장치(130)에 저장된 제2 프레임 정보(FI_b)를 사용하여 제d 이미지(IMG_d)에 대한 YUV 도메인 처리를 수행함으로써, 출력 이미지(IMG_out)를 생성할 수 있다.

도 4는 이미지 신호 처리기의 아키텍처를 설명하기 위한 블록도이다. 도 5는 도 4의 이미지 신호 처리기의 동작을 보여주는 순서도이다. 도 1, 도 4, 및 도 5를 참조하면, 제2 이미지 신호 처리기(120_b)는 비닝 및 크롭 모듈(121_b), 간략화된 BYR 도메인 처리 모듈(123_b), RGB 도메인 처리 모듈(124_b), YUV 도메인 처리 모듈(125_b), 및 보조 ISP 모듈(126_b)을 포함할 수 있다.

도 5의 S210 단계에서, 제2 이미지 신호 처리기(120_b)는 입력 이미지(IMG_in)를 수신할 수 있다. 예를 들어, 제2 이미지 신호 처리기(120_b)는 이미지 센서 장치(110)로부터 입력 이미지(IMG_in)를 직접 수신할 수 있다. 또는 비록 도면에 도시되지는 않았으나, 이미지 센서 장치(110)는 입력 이미지(IMG_in)를 메모리 장치(130)에 저장할 수 있고, 제2 이미지 신호 처리기(120_b)는 메모리 장치(130)를 액세스하여, 입력 이미지(IMG_in)를 읽을 수 있다. 일 실시 예에서, 입력 이미지(IMG_in)는 이미지 센서 장치(110)의 컬러 필터 어레이(CFA)의 컬러 패턴과 동일한 컬러 패턴 또는 도메인을 가질 수 있다. 예를 들어, 입력 이미지(IMG_in)의 컬러 패턴 또는 도메인은 BYR 도메인일 수 있다.

도 5의 S220 단계에서, 제2 이미지 신호 처리기(120_b)는 입력 이미지(IMG_in)에 대한 비닝 및 크롭 동작을 수행하여 제1 이미지(IMG_1)를 생성할 수 있다. 예를 들어, 제2 이미지 신호 처리기(120_b)의 비닝 및 크롭 모듈(121_b)은 입력 이미지(IMG_in)에 대한 비닝 및 크롭 동작을 수행함으로써, 제a 이미지(IMG_a)를 생성할 수 있다.

일 실시 예에서, 제1 이미지(IMG_1)는 BYR 도메인 또는 BYR 컬러 패턴을 가질 수 있다. 예를 들어, 입력 이미지(IMG_in)가 BYR 도메인인 경우, 제1 이미지(IMG_1)는 별도의 비닝 동작 없이 BYR 도메인을 가질 수 있다. 반면에, 입력 이미지(IMG_in)가 BYR 도메인이 아닌 경우(예를 들어, tetra 도메인, nona 도메인, hexa 도메인, deca 도메인 등인 경우), 비닝 및 크롭 모듈(121_b)의 입력 이미지(IMG_in)에 대한 비닝 동작에 의해, 제1 이미지(IMG_1)는 BYR 도메인을 가질 수 있다.

일 실시 예에서, 제1 이미지(IMG_1)는 입력 이미지(IMG_in)의 크기보다 작거나 같은 크기를 가질 수 있다. 예를 들어, 비닝 및 크롭 모듈(121_b)은 입력 이미지(IMG_in)에 대한 크롭 동작을 통해 입력 이미지(IMG_in)의 특정 영역을 제1 이미지(IMG_1)로서 결정할 수 있다.

일 실시 예에서, 제1 이미지(IMG_1)는 다운 스케일링된 이미지일 수 있다. 비닝 및 크롭 모듈(121_b)에 의해 생성된 제1 이미지(IMG_b)는 제1 BYR 도메인 처리 모듈(122_a)로 전달되거나 또는 메모리 장치(130)에 저장될 수 있다.

도 5의 S221 단계에서, 제2 이미지 신호 처리기(120_b)는 보조 ISP 모듈(126_b)을 사용하여 프레임 정보(FI)를 생성할 수 있다. 예를 들어, 제2 이미지 신호 처리기(120_b)의 보조 ISP 모듈(126_b)은 비닝 및 크롭 모듈(121_b)로부터 생성된 제1 이미지(IMG_1)를 기반으로 프레임 정보(FI)를 생성할 수 있다. 일 실시 예에서, 프레임 정보(FI)는 프레임 전체 또는 각 영역에 대한 이미지 피라미드(image pyramid) 정보, 영역별 평균/분산/히스토그램 정보, 모션 정보 등과 같이 이미지 신호 처리 동작을 위해 사용되는 정보를 포함할 수 있다. 생성된 프레임 정보(FI)는 메모리 장치(130)에 저장될 수 있다. 일 실시 예에서, S221 단계의 동작은 S230 단계의 동작 이전에 수행될 수 있다. 즉, 제2 이미지 신호 처리기(120_b)의 보조 ISP 모듈(126_b)은 BYR 도메인 처리, RGB 도메인 처리, 및 YUV 도메인 처리가 수행되기 전에, 사전에 프레임 정보(FI)를 생성할 수 있다.

도 5의 S230 단계에서, 제2 이미지 신호 처리기(120_b)는 제1 이미지(IMG_1)에 대한 간략화된 BYR 도메인 처리를 수행하여 제2 이미지(IMG_2)를 생성할 수 있다. 예를 들어, 제2 이미지 신호 처리기(120_b)의 간략화된 BYR 도메인 처리 모듈(123_b)은 메모리 장치(130)에 저장된 프레임 정보(FI)를 사용하여, 제1 이미지(IMG_1)에 대한 간략화된 BYR 도메인 처리를 수행함으로써, 제2 이미지(IMG_2)를 생성할 수 있다. 일 실시 예에서, 제2 이미지(IMG_2)는 제1 이미지(IMG_1)보다 작거나 같은 크기를 가질 수 있고, RGB 도메인 또는 RGB 컬러 패턴을 가질 수 있다. 일 실시 예에서, 간략화된 BYR 도메인 처리는 도 2를 참조하여 설명된 제1 BYR 도메인 처리 모듈(122_a) 및 제2 BYR 도메인 처리 모듈(123_b)에 의해 처리되는 연산 동작과 비교하여 감소된 연산 동작 또는 상대적으로 간단한 연산 동작을 가리킬 수 있다. 즉, 간략화된 BYR 도메인 처리를 통해 원본 크기(또는 상대적으로 큰 크기)의 이미지에 대한 연산 동작이 감소되거나 또는 상대적으로 간단한 연산 동작만 수행될 수 있다.

S240 단계에서, 제2 이미지 신호 처리기(120_b)는 제2 이미지(IMG_2)에 대한 RGB 도메인 처리를 수행하여 제3 이미지(IMG_3)를 생성할 수 있다. 예를 들어, 제2 이미지 신호 처리기(120_b)의 RGB 도메인 처리 모듈(124_b)은 메모리 장치(130)에 저장된 프레임 정보(FI)를 사용하여 제2 이미지(IMG_2)에 대한 RGB 도메인 처리를 수행함으로써, 제3 이미지(IMG_3)를 생성할 수 있다. 일 실시 예에서, 제3 이미지(IMG_3)는 제2 이미지(IMG2)와 동일한 크기를 가질 수 있고, YUV 도메인 또는 YUV 컬러 패턴을 가질 수 있다.

S250 단계에서, 제2 이미지 신호 처리기(120_b)는 제3 이미지(IMG_3)에 대한 YUV 도메인 처리를 수행하여 출력 이미지(IMG_out)를 생성할 수 있다. 제2 이미지 신호 처리기(120_b)의 YUV 도메인 처리 모듈(125_b)은 메모리 장치(130)에 저장된 프레임 정보(FI)를 사용하여 제3 이미지(IMG_3)에 대한 YUV 도메인 처리를 수행함으로써, 출력 이미지(IMG_out)을 생성할 수 있다.

일 실시 예에서, 제2 이미지 신호 처리기(120_b)의 YUV 도메인 처리 모듈(125_b)은 제1 이미지 신호 처리기(120_a)의 제2 BYR 도메인 처리 모듈(123_a)에 의해 수행되는 이미지 신호 처리 동작들을 수행할 수 있다. 예를 들어, YUV 도메인 처리 모듈(125_b)은 시간 잡음 제거(temporal de-noising) 동작을 수행할 수 있다. 이 경우, YUV 도메인 처리 모듈(125_b)은 시간 잡음 제거 동작을 위해 제2 이미지(IMG_2)를 메모리 장치(130)에 저장하고, 저장된 제2 이미지(IMG_2)를 액세스할 수 있다.

도 2 내지 도 5에 도시된 바와 같이, 이미지 신호 처리기들(120_a, 120_b)은 이미지 센서 장치(110)로부터 수신된 입력 이미지(IMG_in)에 대한 다양한 이미지 신호 처리 동작들을 수행함으로써, 출력 이미지(IMG_out)를 생성할 수 있다.

일 실시 예에서, 이미지 신호 처리기들(120_a, 120_b)은 입력 이미지(IMG_in)의 원본 정보를 출력 이미지(IMG_out)에 반영하기 위해, 출력 이미지(IMG_out)의 도메인(예를 들어, YUV 도메인)으로 변환하기 전에, BYR 도메인에 대한 이미지 신호 처리 동작을 수행할 수 있다. 일 예로서, BYR 도메인을 갖는 이미지들에 대한 신호 처리 동작 또는 연산이 증가할 경우, 소비 전력이 증가할 수 있다.

일 실시 예에서, 입력 이미지(IMG_in)의 크기는 출력 이미지(IMG_out)의 크기와 다를 수 있다. 이 경우, 이미지 신호 처리기(120_a, 120_b)는 입력 이미지(IMG_in)의 크기를 축소(예를 들어, 다운-스케일링)하여 다양한 신호 처리 동작들을 수행할 수 있다. 그러나 크기가 축소된 이미지에 대하여 신호 처리 동작이 수행되는 경우, 최종 출력 이미지(IMG_out)의 품질이 열화될 수 있다. 반면에, 크기를 축소시키지 않고 이미지 신호 처리 동작이 수행되는 경우, 최종 출력 이미지(IMG_out)의 품질이 유지될 수 있으나, 소비 전력이 증가할 수 있다.

본 발명의 실시 예에 따른 이미지 신호 처리기(특히, 120_b)는 소비 전력이 큰 BYR 도메인 처리를 간략화하고, BYR 도메인 처리에서 수행되는 일부 이미지 신호 처리 동작(예를 들어, 디-노이징(de-noising) 동작, 톤-매핑(tone-mapping) 동작, 디테일 향상(detail enhancing) 동작 등)을 상대적으로 소비 전력이 낮은 YUV 도메인 처리에서 수행함으로써, 전체적인 소비 전력을 감소시킬 수 있다. 뿐만 아니라, 본 발명의 실시 예에 따른 이미지 신호 처리기(특히, 120_b)는 크기가 감축된 이미지에 대하여 최소한의 BYR 도메인 처리만 수행하기 때문에, 소비 전력이 감소되며, 출력 이미지(IMG_out)의 품질 저하가 방지될 수 있다.

좀 더 상세한 예로서, 도 2 및 도 4의 이미지 신호 처리기들(120_a, 120_b)의 소비 전력 및 메모리 장치(130)에 대한 액세스에서 사용되는 전력(또는 대역폭)을 비교하기 위해, 이미지 신호 처리기들(120_a, 120_b) 각각에서 생성된 이미지들의 크기는 표 1과 같이 정의된다. 표 1에 기재된 각 이미지의 이미지 크기 및 이미지 비트 깊이는 출력 이미지(IMG_out)의 해상도가 FHD(즉, 1920×1080)이며, YUV 도메인 처리 모듈이 YUV42 포맷으로 동작하는 것으로 가정한다.

	이미지	이미지 크기	이미지 비트 깊이
121_a의 출력 및 122_a의 입력	IMG_a	Ka × La = [4032 × 2268]	Na = 10
122_a의 출력 및 123_a의 입력	IMG_b	Kb × Lb = [4032 × 2268]	Nb = 12
123_a의 출력 및 124_a의 입력	IMG_c	Kc × Lc = [4032 × 2268]	Nc = 12
124_a의 출력 및 125_a의 입력	IMG_d	Kd × Ld = [1920 × 1080]	Nd = 12
121_b의 출력 및 123_b의 입력	IMG_1	K1 × L1 = [4032 × 2268]	N1 = 10
123_b의 출력 및 124_b의 입력	IMG_2	K2 × L2 = [1920 × 1080]	N2 = 12
124_b의 출력 및 125_b의 입력	IMG_3	K3 × L3 = [1920 × 1080]	N3 = 12

표 1에 도시된 바와 같이, 각 이미지들의 크기가 결정된 경우, 이미지 신호 처리기들(120_a, 120_b) 각각에서 메모리 장치(130)에 대한 액세스에서 사용되는 전력에 대한 비교는 수학식 1과 같다.

수학식 1을 참조하면, MP_{120_b}는 도 4의 제2 이미지 신호 처리기(120_b)의 소비 전력을 가리키고, MP_{120_a}는 도 2의 제2 이미지 신호 처리기(120_b)의 소비 전력을 가리키고, Nch는 YUV420 포맷에서의 YUV 이미지의 유효 채널의 개수를 가리키며, Nch는 2일 수 있다. 이 때, 소비 전력은 1개의 프레임을 처리하기 위해 메모리 장치(130)를 액세스하는데 사용되는 소비 전력을 가리킨다. 수학식 1에 기재된 바와 같이, 도 4의 제2 이미지 신호 처리기(120_b)의 소비 전력은 도 2의 제1 이미지 신호 처리기(120_a)의 소비 전력의 57.33%이다. 즉, 도 4의 제2 이미지 신호 처리기(120_b)와 같은 아키텍처를 통해 소비 전력이 감소될 수 있다. 다시 말해서, 이미지에 대한 BYR 도메인 처리 동작을 간략화하고, 간략화된 동작을 YUV 도메인에서 처리함으로써, 메모리 장치(130)를 액세스하는데 사용되는 소비 전력이 감소될 수 있다.

일 실시 예에서, 표 1 및 수학식 1의 실시 예는 도 2의 제1 이미지 신호 처리기(120_a)에서, BYR 도메인 처리 중 이미지를 다운 스케일링하지 않은 예이다. 즉, 소비 전력 절감을 위해, 도 2의 제1 이미지 신호 처리기(120_a)에서, BYR 도메인 처리 도중에, 이미지가 다운 스케일링될 수 있다. 이 경우, 이미지 신호 처리기들(120_a, 120_b) 각각에서 생성된 이미지들의 크기는 표 2와 같이 정의된다. 표 2는표 1과 동일하게, 출력 이미지(IMG_out)의 해상도가 FHD(즉, 1920×1080)이며, YUV 도메인 처리 모듈이 YUV42 포맷으로 동작하는 예시에 관한 것이다.

	이미지	이미지 크기	이미지 비트 깊이
121_a의 출력 및 122_a의 입력	IMG_a	Ka × La = [4032 × 2268]	Na = 10
122_a의 출력 및 123_a의 입력	IMG_b	Kb × Lb = [2880 × 1620]	Nb = 12
123_a의 출력 및 124_a의 입력	IMG_c	Kc × Lc = [2880 × 1620]	Nc = 12
124_a의 출력 및 125_a의 입력	IMG_d	Kd × Ld = [1920 × 1080]	Nd = 12
121_b의 출력 및 123_b의 입력	IMG_1	K1 × L1 = [4032 × 2268]	N1 = 10
123_b의 출력 및 124_b의 입력	IMG_2	K2 × L2 = [1920 × 1080]	N2 = 12
124_b의 출력 및 125_b의 입력	IMG_3	K3 × L3 = [1920 × 1080]	N3 = 12

표 2에 도시된 바와 같이, 각 이미지들의 크기가 결정된 경우, 이미지 신호 처리기들(120_a, 120_b) 각각에서 메모리 장치(130)에 대한 액세스에서 사용되는 전력에 대한 비교는 수학식 2와 같다.

수학식 2의 변수들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다. 표 1 및 수학식 1의 실시 예와 비교하여, 표 2 및 수학식 2의 실시 예에서, 본 발명의 실시 예에 따른 제2 이미지 신호 처리기(120_b)의 소비 전력 감소 비율이 상대적으로 낮을 수 있다. 그러나, 표 2 및 수학식 2의 실시 예에 따르면, 제1 이미지 신호 처리기(120_a)는 BYR 도메인 처리 동안, 이미지의 다운 스케일링을 수행하기 때문에, 최종 출력 이미지(IMG_out)의 품질 저하가 발생한다.

일 실시 예에서, 출력 이미지(IMG_out)의 해상도가 UHD(즉, 3840×2160)이며, YUV 도메인 처리 모듈이 YUV42 포맷으로 동작하는 경우, 각 이미지의 크기는 표 3과 같을 수 있다.

	이미지	이미지 크기	이미지 비트 깊이
121_a의 출력 및 122_a의 입력	IMG_a	Ka × La = [4032 × 2268]	Na = 10
122_a의 출력 및 123_a의 입력	IMG_b	Kb × Lb = [3840 × 2160]	Nb = 12
123_a의 출력 및 124_a의 입력	IMG_c	Kc × Lc = [3840 × 2160]	Nc = 12
124_a의 출력 및 125_a의 입력	IMG_d	Kd × Ld = [3840 × 2160]	Nd = 12
121_b의 출력 및 123_b의 입력	IMG_1	K1 × L1 = [3840 × 2160]	N1 = 10
123_b의 출력 및 124_b의 입력	IMG_2	K2 × L2 = [3840 × 2160]	N2 = 12
124_b의 출력 및 125_b의 입력	IMG_3	K3 × L3 = [3840 × 2160]	N3 = 12

표 3에 도시된 바와 같이, 각 이미지들의 크기가 결정된 경우, 이미지 신호 처리기들(120_a, 120_b) 각각에서 메모리 장치(130)에 대한 액세스에서 사용되는 전력에 대한 비교는 수학식 3과 같다.

수학식 3의 변수들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다. 표 1 및 수학식 1의 실시 예 또는 표 2 및 수학식 2의 실시 예과 비교하여, 표 3 및 수학식 3의 실시 예에서, 본 발명의 실시 예에 따른 제2 이미지 신호 처리기(120_b)의 소비 전력 감소 비율이 상대적으로 높아질 수 있다. 즉, 제2 이미지 신호 처리기(120_b)의 소비 전력이 상대적으로 더 많이 감소된다. 이는 출력 이미지(IMG_out)의 해상도가 UHD인 경우, 제2 이미지 신호 처리기(120_b)에서의 다운 스케일링 비율이 크지 않기 때문이다.

표 1 내지 표 3 및 수학식 1 내지 수학식 3을 참조하여, 제2 이미지 신호 처리기(120_b)의 메모리 장치(130)를 액세스하는데 필요한 소비 전력의 감소 효과가 설명되었다. 이하에서, 제2 이미지 신호 처리기(120_b)에 포함된 모듈들의 연산량의 감소 효과를 설명하기 위해, 제1 및 제2 이미지 신호 처리기들(120_a, 120_b)의 각 모듈의 연산량은 수학식 4와 같이 가정될 수 있다.

수학식 4를 참조하면, 제1 및 제2 이미지 신호 처리기들(120_a, 120_b) 각각에서 1-비트의 이미지 신호 처리를 위한 연산량은 "1"인 것으로 가정된다. CP_{123_b}, CP_{124_b}, 및 CP_{125_b}는 각각 제2 이미지 신호 처리기(120_b)의 간략화된 BYR 도메인 처리 모듈(123_b), RGB 도메인 처리 모듈(124_b), YUV 도메인 처리 모듈(125_b)의 연산량을 가리킨다. CP_{122_a}, CP_{123_a}, CP_{124_a}, 및 CP_{125_a}는 각각 제1 이미지 신호 처리기(120_a)의 제1 BYR 도메인 처리 모듈(122_a), 제2 BYR 도메인 처리 모듈(123_a), RGB 도메인 처리 모듈(124_a), YUV 도메인 처리 모듈(125_a)의 연산량을 가리킨다.

제1 및 제2 이미지 신호 처리기들(120_a, 120_b)의 연산량을 비교하기 위해, 수학식 4의 조건이 만족되도록, 각 모듈의 연산량은 수학식 5와 같이 가정된다.

출력 이미지(IMG_out)의 해상도가 FHD(즉, 1920 × 1080)인 경우, 제1 및 제2 이미지 신호 처리기들(120_a, 120_b)에서의 각 이미지의 크기는 표 1과 같을 수 있다. 이 경우, 제1 및 제2 이미지 신호 처리기들(120_a, 120_b) 각각의 연산량은 수학식 6과 같을 수 있다.

수학식 6을 참조하면, Nrgb는 RGB 이미지(예를 들어, IMG_c, IMG_2)의 유효 채널의 개수를 가리킨다. Nrgb는 3일 수 있다. 수학식 6에 기재된 바와 같이, 도 4의 제2 이미지 신호 처리기(120_b)의 연산량은 도 2의 제1 이미지 신호 처리기(120_a)의 연산량의 74.89% 수준이며, 즉, 도 4의 제2 이미지 신호 처리기(120_b)와 같은 아키텍처를 통해 전체 연산량이 감소될 수 있다. 다시 말해서, 이미지에 대한 BYR 도메인 처리 동작을 간략화하고, 간략화된 동작을 YUV 도메인에서 처리함으로써, 전체적인 연산량이 감소될 수 있다.

상술된 바와 유사하게, 제1 이미지 신호 처리기(120_a)가 BYR 도메인 처리 도중에 이미지를 다운스케일링하는 경우, 각 이미지는 표 2에 기재된 바와 같은 크기를 가질 수 있고, 출력 이미지(IMG_out)의 해상도가 UHD인 경우, 각 이미지는 표 3에 기재된 바와 같은 크기를 가질 수 있다. 각 이미지가 표 2에 기재된 바와 같은 크기를 갖는 경우, 제1 및 제2 이미지 신호 처리기들(120_a, 120_b) 각각의 연산량은 수학식 7과 같을 수 있고, 각 이미지가 표 3에 기재된 바와 같은 크기를 갖는 경우, 제1 및 제2 이미지 신호 처리기들(120_a, 120_b) 각각의 연산량은 수학식 8과 같을 수 있다.

수학식 7 및 수학식 8에 기재된 변수들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다. 수학식 7에 기재된 바와 같이, 제1 이미지 신호 처리기(120_a)가 BYR 도메인 처리 중 이미지의 다운 스케일링을 수행하는 경우, 제2 이미지 신호 처리기(120_b)의 연산량은 제1 이미지 신호 처리기(120_a)의 연산량의 74.89%이다. 이는 수학식 6을 참조하여 설명된 연산량 감소 비율보다 낮으나, 앞서 설명된 바와 같이, 제1 이미지 신호 처리기(120_a)가 BYR 도메인 처리 중 다운 스케일링을 수행하는 경우, 출력 이미지(IMG_out)의 품질 열화가 발생할 수 있다.

수학식 8에 기재된 바와 같이, 출력 이미지(IMG_out)의 해상도가 UHD인 경우, 제2 이미지 신호 처리기(120_b)의 연산량은 제1 이미지 신호 처리기(120_a)의 연산량의 125.26%이다. 즉, 출력 이미지(IMG_out)의 해상도가 UHD인 경우, 제2 이미지 신호 처리기(120_b)의 연산량이 더 커질 수 있다. 그러나, 수학식 3을 참조하여 설명된 바와 같이, 출력 이미지(IMG_out)의 해상도가 UHD인 경우, 제2 이미지 신호 처리기(120_b)의 메모리 장치(130)를 액세스하기 위한 소비 전력이 상대적으로 더 많이 감소하기 때문에, 제1 이미지 신호 처리기(120_a)와 비교하여, 제2 이미지 신호 처리기(120_b)의 전체적인 소비 전력은 감소될 수 있다.

상술된 바와 같이, 본 발명의 실시 예에 따른 제2 이미지 신호 처리기(120_b)는 상대적으로 큰 이미지를 처리하는 BYR 도메인 처리를 최소화하고, 상대적으로 작은 이미지를 처리하는 YUV 도메인 처리를 증가시킴으로써, 전체적인 소비 전력을 감소시킬 수 있다. 일 실시 예에서, 제2 이미지 신호 처리기(120_b)의 YUV 도메인 처리 모듈(125_b)에서 수행되는 이미지 신호 처리 동작들은 공간 잡음 제거(spatial de-noising) 동작, 시간 잡음 제거(temporal de-noising) 동작, 모션 보상(motion compensation) 동작, 톤 맵핑(tone mapping) 동작, 디테일 향상(detail enhance) 동작, 선명화(sharpening) 동작 등과 같이, 제1 이미지 신호 처리기(120_a)의 BYR 도메인 신호 처리 중에 수행되는 다양한 동작들 중 적어도 하나를 포함할 수 있다.

일 실시 예에서, 제1 이미지 신호 처리기(120_a)는 제1 BYR 도메인 처리 모듈(122_a) 및 RGB 도메인 처리 모듈(124_a)은 후속 연산을 위해 프레임 정보(예를 들어, FI_a, FI_b)를 생성하도록 구성된다. 이 경우, 메모리 장치(130)에 대한 액세스 횟수 또는 연산 시간 등이 증가할 수 있다. 반면에, 제2 이미지 신호 처리기(120_b)는 프레임 정보(FI)를 생성하도록 구성된 보조 ISP 모듈(126_b)을 포함할 수 있다. 이 경우, 프레임 정보(FI)가 별도의 보조 ISP 모듈(126_b)에 의해 생성됨으로써, 메모리 장치(130)에 대한 액세스 횟수 및 연산 시간 등이 감소될 수 있다. 일 실시 예에서, 보조 ISP 모듈(126_b)을 통해 멀티-카메라의 구조에서 이점이 있을 수 있으며, 이는 도 12 내지 도 15의 실시 예들을 통해 좀 더 상세하게 설명된다.

도 6은 도 1의 이미지 신호 처리기를 보여주는 블록도이다. 도 1 및 도 6을 참조하면, 제3 이미지 신호 처리기(120_c)는 비닝 및 크롭 모듈(121_c), 간략화된 BYR 도메인 처리 모듈(123_c), RGB 도메인 처리 모듈(124_c), 및 YUV 도메인 처리 모듈(125_c)을 포함할 수 있다. 비닝 및 크롭 모듈(121_c), 간략화된 BYR 도메인 처리 모듈(123_c), RGB 도메인 처리 모듈(124_c), 및 YUV 도메인 처리 모듈(125_c)의 동작은 도 4를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.

일 실시 예에서, 도 4의 제2 이미지 신호 처리기(120_b)와 달리, 도 6의 제3 이미지 신호 처리기(120_c)는 프레임 정보(FI)를 생성하도록 구성된 보조 ISP 모듈을 포함하지 않을 수 있다. 이 경우, 간략화된 BYR 도메인 처리 모듈(123_c)은 제1 이미지(IMG_1)를 기반으로 프레임 정보(FI)를 생성하고, 생성된 프레임 정보(FI)는 메모리 장치(130)에 저장될 수 있다.

도 6의 실시 예에 따르면, 프레임 정보(FI)를 생성하도록 구성된 보조 ISP 모듈이 존재하지 않더라도, 크기가 상대적으로 큰 이미지에 대한 BYR 도메인 처리가 최소화됨으로써, 소비 전력이 감소될 수 있다.

도 7은 도 1의 이미지 신호 처리기를 보여주는 블록도이다. 도 1 및 도 7을 참조하면, 제4 이미지 신호 처리기(120_d)는 비닝 및 크롭 모듈(121_d), 제1 BYR 도메인 처리 모듈(122_d), 제2 BYR 도메인 처리 모듈(122_d), RGB 도메인 처리 모듈(124_d), YUV 도메인 처리 모듈(125_d), 및 보조 ISP 모듈(126_d)을 포함할 수 있다. 비닝 및 크롭 모듈(121_d), 제1 BYR 도메인 처리 모듈(122_d), 제2 BYR 도메인 처리 모듈(122_d), RGB 도메인 처리 모듈(124_d), 및 YUV 도메인 처리 모듈(125_d)은 도 2를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.

일 실시 예에서, 도 2의 제1 이미지 신호 처리기(120_a)와 달리, 도 7의 제4 이미지 신호 처리기(120_d)는 프레임 정보(FI)를 생성하고, 생성된 프레임 정보(FI)는 메모리 장치(130)에 저장될 수 있다. 즉, 도 7의 제1 BYR 도메인 처리 모듈(122_d) 및 RGB 도메인 처리 모듈(124_d)은 별도의 프레임 정보를 생성하지 않을 수 있다.

도 7의 실시 예에 따르면, 제1 이미지 신호 처리기(120_a)와 비교하여, 각 모듈의 동작 및 순서는 변경되지 않으나, 프레임 정보(FI)를 생성하는 보조 ISP 모듈(126_d)이 존재함으로써, 프레임 정보(FI)를 생성하는데 필요한 메모리 장치(130)에 대한 액세스 횟수 및 연산 시간이 감소될 수 있다.

도 8은 도 1의 이미지 장치를 보여주는 블록도이다. 도 1 및 도 8을 참조하면, 이미지 장치(110)는 픽셀 어레이(111), 로우 드라이버(112), 아날로그 디지털 컨버터(113), 출력 버퍼(114), 및 제어 로직 회로(115)를 포함할 수 있다.

픽셀 어레이(111)는 복수의 픽셀들을 포함할 수 있다. 복수의 픽셀들 각각은 행 방향 및 열 방향으로 배열될 수 있다. 픽셀 어레이(11)의 복수의 픽셀들 각각은 외부로부터 수광된 빛의 강도 또는 빛의 양에 따라 픽셀 신호(PIXOUT)를 출력할 수 있다. 이 때, 픽셀 신호(PIXOUT)는 외부로부터 수광된 빛의 강도 또는 빛의 양에 대응하는 아날로그 신호일 수 있다.

로우 디코더(112)는 행 제어 신호들(예를 들어, RST, TX, SEL 등)을 픽셀 어레이(111)로 제공할 수 있다. 픽셀 어레이(111)의 복수의 픽셀들은 로우 디코더(112)로부터 제공된 행 제어 신호들에 응답하여 동작할 수 있다. 아날로그 디지털 컨버터(113)는 픽셀 어레이(111)의 복수의 픽셀들로부터 픽셀 신호를 수신하고, 수신된 픽셀 신호를 디지털 신호로 변환하여 출력할 수 있다. 출력 버퍼(114)는 아날로그 디지털 컨버터(113)로부터 출력된 디지털 신호를 저장하고, 저장된 디지털 신호를 입력 이미지(IMG_in)로서 출력할 수 있다. 입력 이미지(IMG_in)는 이미지 신호 처리기(120)로 제공될 수 있으며, 이미지 신호 처리기(120)는 앞서 설명된 실시 예들을 기반으로 입력 이미지(IMG_in)에 대한 이미지 신호 처리를 수행하여, 출력 이미지(IMG_out)를 생성할 수 있다. 제어 로직 회로(115)는 이미지 센서 장치(110)의 제반 동작을 제어할 수 있다.

도 8을 참조하여 이미지 센서 장치(110)의 개략적인 구성이 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 이미지 센서 장치(110)는 당업자에 의해 이해될 수 있는 다양한 구조들로 구현될 수 있음이 이해될 것이다.

일 실시 예에서, 픽셀 어레이(111)는 컬러 필터 어레이(CFA; color filter array)를 포함할 수 있다. 컬러 필터 어레이는 BYR 패턴, tetra 패턴, nona 패턴, hexa 패턴, deca 패턴, 또는 다양한 컬러 패턴으로 구현될 수 있다. 일 실시 예에서, 입력 이미지(IMG_in)는 픽셀 어레이(111)의 컬러 필터 어레이와 동일한 컬러 패턴을 가질 수 있다.

도 9는 본 발명의 실시 예에 따른 이미지 센서 장치를 보여주는 블록도이다. 도 9를 참조하면, 이미지 센서 장치(210)는 픽셀 어레이(211), 로우 드라이버(212), 아날로그 디지털 컨버터(213), 출력 버퍼(214), 제어 로직 회로(215), 및 이미지 신호 처리기(216)를 포함할 수 있다. 픽셀 어레이(211), 로우 드라이버(212), 아날로그 디지털 컨버터(213), 출력 버퍼(214), 및 제어 로직 회로(215)는 도 8을 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.

도 1 내지 도 8을 참조하여 설명된 실시 예들에서, 이미지 센서 장치(110) 및 이미지 신호 처리기(120)는 별도의 구성 또는 별도의 하드웨어로 구현된다. 반면에, 도 9의 실시 예에서, 이미지 신호 처리기(216)는 이미지 센서 장치(210)의 내부에 포함될 수 있다. 즉, 이미지 센서 장치(210)는 픽셀 어레이(211)에 포함된 컬러 필터 어레이와 동일한 컬러 패턴의 입력 이미지(IMG_in)를 출력하는 대신에, 입력 이미지(IMG_in)에 대한 다양한 이미지 신호 처리를 수행하여 출력 이미지(IMG_out)를 생성하여 출력할 수 있다. 이 때, 출력 이미지(IMG_out)는 외부 장치(예를 들어, 디스플레이 장치)에 의해 사용 가능한 포맷을 가질 수 있다.

도 10은 본 발명의 실시 예에 따른 이미지 센서 장치를 보여주는 블록도이다. 도 10을 참조하면, 이미지 센서 장치(310)는 픽셀 어레이(311), 로우 드라이버(312), 아날로그 디지털 컨버터(313), 출력 버퍼(314), 제어 로직 회로(315), 및 보조 이미지 신호 처리기(316)를 포함할 수 있다. 픽셀 어레이(311), 로우 드라이버(312), 아날로그 디지털 컨버터(313), 출력 버퍼(314), 및 제어 로직 회로(315)는 도 8을 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.

보조 이미지 신호 처리기(110)는 출력 버퍼(314)로부터 출력된 입력 이미지(IMG_in)를 사용하여, 프레임 정보(FI)를 생성할 수 있다. 예를 들어, 보조 이미지 신호 처리기(110)는 앞서 설명된 보조 ISP 모듈(126_c, 126_d 등)과 동일한 기능을 수행할 수 있다. 보조 이미지 신호 처리기(110)에 의해 생성된 프레임 정보(FI)는 메모리 장치(예를 들어, 130)로 제공될 수 있고, 입력 이미지(IMG_in)는 메인 이미지 신호 처리기(예를 들어, 120_a, 120_b, 120_c, 120_d 등)으로 제공될 수 있다. 메인 이미지 신호 처리기는 앞서 설명된 실시 예들에 따라 입력 이미지(IMG_in)에 대한 이미지 신호 처리 동작을 수행하여, 출력 이미지(IMG_out)를 생성할 수 있다.

도 11은 본 발명의 실시 예에 따른 이미지 센서 장치의 적층 구조를 설명하기 위한 도면이다. 도 11을 참조하면, 이미지 센서 장치(410)는 제1 내지 제3 칩들(WF1~WF3)을 포함할 수 있다. 제1 내지 제3 칩들(WF1~WF3) 각각은 별도의 반도체 웨이퍼에서 형성될 수 있다. 제1 칩(WF1)은 제2 칩(WF2) 상에 적층될 수 있고, 제2 칩(WF2)은 제3 칩(WF3) 상에 적층될 수 있다. 제1 내지 제3 칩들(WF1~WF3)은 본딩 방식, TSV(through silicon via) 방식 등과 같은 다양한 접합 방식을 통해 서로 전기적으로 연결될 수 있다.

제1 내지 제3 칩들(WF1~WF3)은 이미지 센서 장치(410)의 다양한 구성 요소들(예를 들어, 픽셀 어레이, 로우 디코더, 아날로그 디지털 컨버터, 출력 버퍼, 제어 로직 회로 등)을 포함할 수 있다. 예를 들어, 제1 칩(WF1)은 픽셀 어레이 및 로우 디코더를 포함할 수 있고, 제2 칩(WF2)은 아날로그 디지털 컨버터 및 제어 로직 회로를 포함할 수 있고, 제3 칩(WF3)은 출력 버퍼를 포함할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 이미지 센서 장치(410)의 다양한 구성 요소들은 구현 방식에 따라, 제1 내지 제3 칩들(WF1~WF3)에 다양한 형태로 분산되어 배치될 수 있다.

일 실시 예에서, 앞서 설명된 바와 같이, 이미지 센서 장치(410)가 ISP(216) 또는 보조 ISP(316)를 포함하는 경우, ISP(216) 또는 보조 ISP(316)는 제1 내지 제3 칩들(WF1~WF3) 중 어느 하나의 칩에 포함될 수 있다.

도 12는 본 발명의 실시 예에 따른 이미지 시스템을 보여주는 블록도이다. 도 13은 도 12의 이미지 신호 처리기를 설명하기 위한 블록도이다. 도 12 및 도 13을 참조하면, 이미지 시스템(500)은 복수의 이미지 센서 장치들(511~51n), 이미지 신호 처리기(520), 및 메모리 장치(530)를 포함할 수 있다. 복수의 이미지 센서 장치들(511~51n)은 멀티-카메라를 구현할 수 있다. 예를 들어, 복수의 이미지 센서 장치들(511~51n) 각각은 서로 다른 화각 또는 서로 다른 초점 거리를 가질 수 있으며, 서로 다른 전경(field of view)을 캡쳐하도록 구성될 수 있다. 복수의 이미지 센서 장치들(511~51n)은 캡쳐된 전경의 정보를 포함하는 복수의 입력 이미지들(IMG1_in~IMGn_in)을 각각 출력할 수 있다.

이미지 신호 처리기(520)는 복수의 이미지 센서 장치들(511~51n)로부터 복수의 입력 이미지들(IMG1_in~IMGn_in)을 각각 수신하고, 수신된 복수의 입력 이미지들(IMG1_in~IMGn_in)을 기반으로 출력 이미지(IMG_out)를 생성할 수 있다. 예를 들어, 복수의 이미지 센서 장치들(511~51n) 중 제1 이미지 센서 장치(511)가 마스터 장치 또는 마스터 카메라이고, 나머지 이미지 센서 장치들(512~51n)은 슬레이브 장치 또는 슬레이브 카메라일 수 있다. 출력 이미지(IMG_out)는 마스터 장치 또는 마스터 카메라로부터 생성된 입력 이미지를 기반으로 생성되며, 슬레이브 장치 또는 슬레이브 카메라로부터 생성된 입력 이미지는 출력 이미지(IMG_out)의 품질을 향상시키는데 사용될 수 있다. 이 경우, 이미지 신호 처리기(520)는 마스터 카메라인 제1 이미지 센서 장치(511)로부터 수신된 제1 입력 이미지(IMG1_in)를 기반으로 출력 이미지(IMG_out)를 생성할 수 있다. 이미지 신호 처리기(520)는 슬레이브 장치 또는 슬레이브 카메라인 나머지 이미지 센서 장치들(512~512n)로부터 수신된 제2 내지 제n 입력 이미지들(IMG2_in~IMGn_in)을 기반으로 프레임 정보(FI)를 생성할 수 있다.

예를 들어, 도 13에 도시된 바와 같이, 이미지 신호 처리기(520)는 메인 ISP 모듈(521) 및 보조 ISP 모듈(522)을 포함할 수 있다. 일 실시 예에서, 메인 ISP 모듈(521)은 도 1 내지 도 7을 참조하여 설명된 비닝 및 크롭 모듈, 제1 BYR 도메인 처리 모듈, 제2 BYR 도메인 처리 모듈, 간략화된 BYR 도메인 처리 모듈, RGB 도메인 처리 모듈, YUV 도메인 처리 모듈 등과 같은 신호 처리 모듈들을 포함할 수 있다.

메인 ISP 모듈(521)은 복수의 이미지 센서들(511~51n)로부터 수신된 복수의 입력 이미지들(IMG1_in~IMGn_in) 중 마스터 장치 또는 마스터 카메라에 대응하는 입력 이미지(예를 들어, IMG1_in)를 기반으로 출력 이미지(IMG_out)를 생성할 수 있다. 일 실시 예에서, 메인 ISP 모듈(521)에 포함된 비닝 및 크롭 모듈은 복수의 이미지 센서들(511~51n)로부터 수신된 복수의 입력 이미지들(IMG1_in~IMGn_in) 중 마스터 장치 또는 마스터 카메라에 대응하는 입력 이미지(예를 들어, IMG1_in)를 선택하고, 선택된 입력 이미지에 대한 비닝 및 크롭 동작을 수행할 수 있다.

보조 ISP 모듈(522)은 복수의 입력 이미지들(IMG1_in~IMGn_in)을 기반으로 프레임 정보(FI)를 생성할 수 있다. 예를 들어, 보조 ISP 모듈(522)은 복수의 입력 이미지들(IMG1_in~IMGn_in) 중 마스터 장치 또는 마스터 카메라에 대응하는 입력 이미지(예를 들어, IMG1_in)를 기반으로 프레임 정보(FI)를 생성할 수 있다. 보조 ISP 모듈(522)은 복수의 입력 이미지들(IMG1_in~IMGn_in) 중 슬레이브 장치 또는 슬레이브 카메라에 대응하는 입력 이미지들(예를 들어, IMG2_in~IMGn_in)을 기반으로 프레임 정보(FI)를 생성할 수 있다. 생성된 프레임 정보는 메모리 장치(530)에 저장될 수 있다. 일 실시 예에서, 메인 ISP 모듈(521)은 메모리 장치(530)에 저장된 프레임 정보(FI)를 사용하여, 출력 이미지(IMG_out)의 품질을 향상시킬 수 있다.

메모리 장치(530)는 이미지 신호 처리기(120)에 의해 사용되는 다양한 데이터, 다양한 정보, 또는 다양한 이미지 데이터를 저장하도록 구성될 수 있다. 일 실시 예에서, 메모리 장치(530)는 DRAM(Dynamic Random Access Memory) 장치와 같은 고속 메모리 장치일 수 있다.

상술된 바와 같이, 이미지 신호 처리기(520)는 슬레이브 장치 또는 슬레이브 카메라인 나머지 이미지 센서 장치들(512~51n)에 대하여, 보조 ISP 모듈(522)만 유효하게 동작시킴으로써, 전체적인 소비 전력이 감소될 수 있다. 예를 들어, 마스터 카메라인 제1 이미지 센서 장치(511)는 출력 이미지(IMG_out) 생성을 위해, 활성화 모드를 유지하고, 슬레이브 카메라인 제2 내지 제n 이미지 센서 장치들(512~51n)은 카메라 전환시 레이턴시를 최소화하기 위해 대기 모드로 유지될 수 있다. 이 때, 슬레이브 카메라인 제2 내지 제n 이미지 센서 장치들(512~51n)에 대하여, 보조 ISP 모듈(522)만 활성화 또는 유효하게 동작시킴으로써, 전체적인 소비 전력이 감소될 수 있다. 또한, 카메라 전환시(즉, 마스터 카메라의 변경시), 슬레이브 카메라인 제2 내지 제n 이미지 센서 장치들(512~51n)에 대한 프레임 정보(FI)가 연산된 상태이므로, 상대적으로 빠른 카메라 전환이 수행될 수 있다.

도 12의 실시 예에서, 하나의 이미지 신호 처리기(520)가 복수의 이미지 센서 장치들(511~51n)로부터의 복수의 입력 이미지들(IMG1_in~IMGn_in)을 처리하는 것으로 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 복수의 이미지 센서 장치들(511~51n) 각각에 대하여, 물리적으로 또는 논리적으로 구분된 이미지 신호 처리기가 존재할 수 있으며, 각 이미지 신호 처리기는 대응하는 이미지 센서 장치의 속성(즉, 마스터인지 슬레이브인지)에 따라, 보조 ISP 모듈 또는 메인 ISP 모듈을 동작시킬지 결정할 수 있다.

도 14는 본 발명의 실시 예에 따른 이미지 시스템을 보여주는 블록도이다. 도 14를 참조하면, 이미지 시스템(600)은 복수의 이미지 장치들(611~61n), 메인 ISP(620), 및 메모리 장치(630)를 포함할 수 있다. 복수의 이미지 센서 장치들(611~61n)은 멀티-카메라를 구현할 수 있다. 예를 들어, 복수의 이미지 센서 장치들(611~61n) 각각은 서로 다른 화각 또는 서로 다른 초점 거리를 가질 수 있으며, 서로 다른 전경(field of view)을 캡쳐하도록 구성될 수 있다. 복수의 이미지 센서 장치들(611~61n)은 캡쳐된 전경의 정보를 포함하는 복수의 입력 이미지들(IMG1_in~IMGn_in)을 각각 출력할 수 있다.

복수의 이미지 장치들(611~61n)은 보조 ISP들(611a~61na)을 각각 포함할 수 있다. 보조 ISP들(611a~61na) 각각은 대응하는 이미지 센서로부터 생성된 입력 이미지에 대한 프레임 정보(FI1~FIn)를 생성하도록 구성될 수 있다. 예를 들어, 제1 이미지 센서 장치(611)는 제1 서브 ISP(611a)를 포함할 수 있고, 제1 서브 ISP(611a)는 제1 이미지 센서 장치(611)에서 생성된 제1 입력 이미지(IMG1_in)에 대한 제1 프레임 정보(FI1)를 생성할 수 있다. 제2 이미지 센서 장치(612)는 제2 서브 ISP(612a)를 포함할 수 있고, 제2 서브 ISP(612a)는 제2 이미지 센서 장치(612)에서 생성된 제1 입력 이미지(IMG2_in)에 대한 제2 프레임 정보(FI2)를 생성할 수 있다. 제n 이미지 센서 장치(61n)는 제n 서브 ISP(61na)를 포함할 수 있고, 제n 서브 ISP(61na)는 제n 이미지 센서 장치(61n)에서 생성된 제n 입력 이미지(IMGn_in)에 대한 제n 프레임 정보(FIn)를 생성할 수 있다. 생성된 복수의 프레임 정보(FI1~FIn)는 메모리 장치(630)에 저장될 수 있다.

메인 ISP(620)는 메모리 장치(630)에 저장된 복수의 프레임 정보(FI1~FIn)를 사용하여 복수의 입력 이미지들(IMG1_in~IMGn_in) 중 적어도 하나의 입력 이미지에 대한 다양한 이미지 신호 처리 동작들을 수행함으로써, 출력 이미지(IMG_out)를 생성할 수 있다.

도 15는 본 발명의 실시 예에 따른 이미지 시스템을 보여주는 블록도이다. 도 15를 참조하면, 이미지 시스템(700)은 복수의 이미지 장치들(711~71n), 메모리 장치(730), 및 이미지 생성기(740)를 포함할 수 있다. 복수의 이미지 센서 장치들(711~71n)은 멀티-카메라를 구현할 수 있으며, 이는 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.

복수의 이미지 센서 장치들(711~71n)은 ISP들(711b~71nb)을 각각 포함할 수 있다. ISP들(711b~71nb) 각각은 대응하는 이미지 센서 장치에서 생성된 입력 이미지에 대한 프레임 정보(FI1~FIn)를 생성할 수 있다. 예를 들어, 제1 이미지 센서 장치(711)는 제1 ISP(711b)를 포함할 수 있고, 제1 ISP(711b)는 제1 이미지 센서 장치(711)에 의해 생성된 제1 이미지에 대한 제1 프레임 정보(FI1)를 생성할 수 있다. 제2 이미지 센서 장치(712)는 제2 ISP(712b)를 포함할 수 있고, 제2 ISP(712b)는 제2 이미지 센서 장치(712)에 의해 생성된 제2 이미지에 대한 제2 프레임 정보(FI2)를 생성할 수 있다. 제n 이미지 센서 장치(71n)는 제n ISP(71nb)를 포함할 수 있고, 제n ISP(71nb)는 제n 이미지 센서 장치(71n)에 의해 생성된 제n 이미지에 대한 제n 프레임 정보(FIn)를 생성할 수 있다. 생성된 프레임 정보(FI1~FIn)는 메모리 장치(730)에 저장될 수 있다.

ISP들(711b~71nb) 각각은 대응하는 이미지 센서 장치에서 생성된 입력 이미지에 대한 다양한 이미지 신호 처리 동작을 수행함으로써, 출력 이미지들(IMG1_out~IMGn_out)을 생성할 수 있다. 예를 들어, 제1 이미지 센서 장치(711)의 제1 ISP(711b)는 메모리 장치(730)에 저장된 프레임 정보(FI1~FIn)를 사용하여 제1 이미지에 대한 다양한 이미지 신호 처리 동작을 수행함으로써, 제1 출력 이미지(IMG1_out)를 생성할 수 있다. 제2 이미지 센서 장치(712)의 제2 ISP(712b)는 메모리 장치(730)에 저장된 프레임 정보(FI1~FIn)를 사용하여 제2 이미지에 대한 다양한 이미지 신호 처리 동작을 수행함으로써, 제2 출력 이미지(IMG2_out)를 생성할 수 있다. 제n 이미지 센서 장치(71n)의 제n ISP(71nb)는 메모리 장치(730)에 저장된 프레임 정보(FI1~FIn)를 사용하여 제n 이미지에 대한 다양한 이미지 신호 처리 동작을 수행함으로써, 제n 출력 이미지(IMGn_out)를 생성할 수 있다.

일 실시 예에서, 복수의 이미지 센서 장치들(711~71n)에 포함된 ISP들(711b~71nb) 각각은 도 4를 참조하여 설명된 이미지 신호 처리기일 수 있다. 일 실시 예에서, 복수의 이미지 센서 장치들(711~71n) 중 마스터 장치 또는 마스터 카메라인 이미지 센서 장치에 포함된 ISP는 출력 이미지 및 프레임 정보를 모두 생성할 수 있고, 슬레이브 장치 또는 슬레이브 카메라인 이미지 센서 장치에 포함된 ISP는 출력 이미지 생성을 생략(즉, ISP 중 메인 ISP가 비활성화됨)할 수 있다.

이미지 생성기(740)는 복수의 이미지 센서 장치들(711~71n)로부터 복수의 출력 이미지들(IMG1_out~IMGn_out)을 수신할 수 있다. 이미지 생성기(740)는 수의 출력 이미지들(IMG1_out~IMGn_out)을 조합하여 최종 출력 이미지(IMG_out)를 생성할 수 있다.

도 16은 멀티 카메라 모듈을 포함하는 전자 장치의 블록도이다. 도 17은 도 16의 카메라 모듈의 상세 블록도이다.

도 16을 참조하면, 전자 장치(1000)는 카메라 모듈 그룹(1100), 애플리케이션 프로세서(1200), PMIC(1300) 및 외부 메모리(1400)를 포함할 수 있다.

카메라 모듈 그룹(1100)은 복수의 카메라 모듈(1100a, 1100b, 1100c)을 포함할 수 있다. 비록 도면에는 3개의 카메라 모듈(1100a, 1100b, 1100c)이 배치된 실시예가 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 카메라 모듈 그룹(1100)은 2개의 카메라 모듈만을 포함하도록 변형되어 실시될 수 있다. 또한, 몇몇 실시예에서, 카메라 모듈 그룹(1100)은 n개(n은 4 이상의 자연수)의 카메라 모듈을 포함하도록 변형되어 실시될 수도 있다.

이하, 도 17을 참조하여, 카메라 모듈(1100b)의 상세 구성에 대해 보다 구체적으로 설명할 것이나, 이하의 설명은 실시예에 따라 다른 카메라 모듈들(1100a, 1100b)에 대해서도 동일하게 적용될 수 있다.

도 17을 참조하면, 카메라 모듈(1100b)은 프리즘(1105), 광학 경로 폴딩 요소(Optical Path Folding Element, 이하, ˝˝액츄에이터(1130), 이미지 센싱 장치(1140) 및 저장부(1150)를 포함할 수 있다.

프리즘(1105)은 광 반사 물질의 반사면(1107)을 포함하여 외부로부터 입사되는 광(L)의 경로를 변형시킬 수 있다.

몇몇 실시예에서, 프리즘(1105)은 제1 방향(X)으로 입사되는 광(L)의 경로를 제1 방향(X)에 수직인 제2 방향(Y)으로 변경시킬 수 있다. 또한, 프리즘(1105)은 광 반사 물질의 반사면(1107)을 중심축(1106)을 중심으로 A방향으로 회전시키거나, 중심축(1106)을 B방향으로 회전시켜 제1 방향(X)으로 입사되는 광(L)의 경로를 수직인 제2 방향(Y)으로 변경시킬 수 있다. 이때, OPFE(1110)도 제1 방향(X)및 제2 방향(Y)과 수직인 제3 방향(Z)로 이동할 수 있다.

몇몇 실시예에서, 도시된 것과 같이, 프리즘(1105)의 A방향 최대 회전 각도는 플러스(+) A방향으로는 15도(degree)이하이고, 마이너스(-) A방향으로는 15도보다 클 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

몇몇 실시예에서, 프리즘(1105)은 플러스(+) 또는 마이너스(-) B방향으로 20도 내외, 또는 10도에서 20도, 또는 15도에서 20도 사이로 움직일 수 있고, 여기서, 움직이는 각도는 플러스(+) 또는 마이너스(-) B방향으로 동일한 각도로 움직이거나, 1도 내외의 범위로 거의 유사한 각도까지 움직일 수 있다.

몇몇 실시예에서, 프리즘(1105)은 광 반사 물질의 반사면(1106)을 중심축(1106)의 연장 방향과 평행한 제3 방향(예를 들어, Z방향)으로 이동할 수 있다.

OPFE(1110)는 예를 들어 m(여기서, m은 자연수)개의 그룹으로 이루어진 광학 렌즈를 포함할 수 있다. m개의 렌즈는 제2 방향(Y)으로 이동하여 카메라 모듈(1100b)의 광학 줌 배율(optical zoom ratio)을 변경할 수 있다. 예를 들어, 카메라 모듈(1100b)의 기본 광학 줌 배율을 Z라고할 때, OPFE(1110)에 포함된 m개의 광학 렌즈를 이동시킬 경우, 카메라 모듈(1100b)의 광학 줌 배율은 3Z 또는 5Z 또는 5Z 이상의 광학 줌 배율로 변경될 수 있다.

액츄에이터(1130)는 OPFE(1110) 또는 광학 렌즈(이하, 광학 렌즈로 지칭)를 특정 위치로 이동시킬 수 있다. 예를 들어 액츄에이터(1130)는 정확한 센싱을 위해 이미지 센서(1142)가 광학 렌즈의 초점 거리(focal length)에 위치하도록 광학 렌즈의 위치를 조정할 수 있다.

이미지 센싱 장치(1140)는 이미지 센서(1142), 제어 로직(1144) 및 메모리(1146)을 포함할 수 있다. 이미지 센서(1142)는 광학 렌즈를 통해 제공되는 광(L)을 이용하여 센싱 대상의 이미지를 센싱할 수 있다. 제어 로직(1144)은 카메라 모듈(1100b)의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어 로직(1144)은 제어 신호 라인(CSLb)을 통해 제공된 제어 신호에 따라 카메라 모듈(1100b)의 동작을 제어할 수 있다.

메모리(1146)는 캘리브레이션 데이터(1147)와 같은 카메라 모듈(1100b)의 동작에 필요한 정보를 저장할 수 있다. 캘리브레이션 데이터(1147)는 카메라 모듈(1100b)이 외부로부터 제공된 광(L)을 이용하여 이미지 데이터를 생성하는데 필요한 정보를 포함할 수 있다. 캘리브레이션 데이터(1147)는 예를 들어, 앞서 설명한 회전도(degree of rotation)에 관한 정보, 초점 거리(focal length)에 관한 정보, 광학 축(optical axis)에 관한 정보 등을 포함할 수 있다. 카메라 모듈(1100b)이 광학 렌즈의 위치에 따라 초점 거리가 변하는 멀티 스테이트(multi state) 카메라 형태로 구현될 경우, 캘리브레이션 데이터(1147)는 광학 렌즈의 각 위치별(또는 스테이트별) 초점 거리 값과 오토 포커싱(auto focusing)과 관련된 정보를 포함할 수 있다.

저장부(1150)는 이미지 센서(1142)를 통해 센싱된 이미지 데이터를 저장할 수 있다. 저장부(1150)는 이미지 센싱 장치(1140)의 외부에 배치될 수 있으며, 이미지 센싱 장치(1140)를 구성하는 센서 칩과 스택된(stacked) 형태로 구현될 수 있다. 몇몇 실시예에서, 저장부(1150)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있으나 실시예들이 이에 제한되는 것은 아니다.

도 16과 도 17을 함께 참조하면, 몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 액추에이터(1130)를 포함할 수 있다. 이에 따라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 그 내부에 포함된 액추에이터(1130)의 동작에 따른 서로 동일하거나 서로 다른 캘리브레이션 데이터(1147)를 포함할 수 있다.

몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100b)은 앞서 설명한 프리즘(1105)과 OPFE(1110)를 포함하는 폴디드 렌즈(folded lens) 형태의 카메라 모듈이고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100b)은 프리즘(1105)과 OPFE(1110)가 포함되지 않은 버티칼(vertical) 형태의 카메라 모듈일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100c)은 예를 들어, IR(Infrared Ray)을 이용하여 깊이(depth) 정보를 추출하는 버티컬 형태의 깊이 카메라(depth camera)일 수 있다. 이 경우, 애플리케이션 프로세서(1200)는 이러한 깊이 카메라로부터 제공받은 이미지 데이터와 다른 카메라 모듈(예를 들어, 1100a 또는 1100b)로부터 제공받은 이미지 데이터를 병합(merge)하여 3차원 깊이 이미지(3D depth image)를 생성할 수 있다.

몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)은 서로 다른 관측 시야(Field of View, 시야각)를 가질 수 있다. 이 경우, 예를 들어, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)의 광학 렌즈가 서로 다를 수 있으나, 이에 제한되는 것은 아니다.

또한, 몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 시야각은 서로 다를 수 있다. 이 경우, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 포함된 광학 렌즈 역시 서로 다를 수 있으나, 이에 제한되는 것은 아니다.

몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 서로 물리적으로 분리되어 배치될 수 있다. 즉, 하나의 이미지 센서(1142)의 센싱 영역을 복수의 카메라 모듈(1100a, 1100b, 1100c)이 분할하여 사용하는 것이 아니라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 내부에 독립적인 이미지 센서(1142)가 배치될 수 있다.

다시 도 16을 참조하면, 애플리케이션 프로세서(1200)는 이미지 처리 장치(1210), 메모리 컨트롤러(1220), 내부 메모리(1230)를 포함할 수 있다. 애플리케이션 프로세서(1200)는 복수의 카메라 모듈(1100a, 1100b, 1100c)과 분리되어 구현될 수 있다. 예를 들어, 애플리케이션 프로세서(1200)와 복수의 카메라 모듈(1100a, 1100b, 1100c)은 별도의 반도체 칩으로 서로 분리되어 구현될 수 있다.

이미지 처리 장치(1210)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c), 이미지 생성기(1214) 및 카메라 모듈 컨트롤러(1216)를 포함할 수 있다.

이미지 처리 장치(1210)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 개수에 대응하는 개수의 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c)를 포함할 수 있다.

각각의 카메라 모듈(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터는 서로 분리된 이미지 신호 라인(ISLa, ISLb, ISLc)를 통해 대응되는 서브 이미지 프로세서(1212a, 1212b, 1212c)에 제공될 수 있다. 예를 들어, 카메라 모듈(1100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(1212a)에 제공되고, 카메라 모듈(1100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(1212b)에 제공되고, 카메라 모듈(1100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(1212c)에 제공될 수 있다. 이러한 이미지 데이터 전송은 예를 들어, MIPI(Mobile Industry Processor Interface)에 기반한 카메라 직렬 인터페이스(CSI; Camera Serial Interface)를 이용하여 수행될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

한편, 몇몇 실시예에서, 하나의 서브 이미지 프로세서가 복수의의 카메라 모듈에 대응되도록 배치될 수도 있다. 예를 들어, 서브 이미지 프로세서(1212a)와 서브 이미지 프로세서(1212c)가 도시된 것처럼 서로 분리되어 구현되는 것이 아니라 하나의 서브 이미지 프로세서로 통합되어 구현되고, 카메라 모듈(1100a)과 카메라 모듈(1100c)로부터 제공된 이미지 데이터는 선택 소자(예를 들어, 멀티플렉서) 등을 통해 선택된 후, 통합된 서브 이미지 프로세서에 제공될 수 있다.

각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)에 제공된 이미지 데이터는 이미지 생성기(1214)에 제공될 수 있다. 이미지 생성기(1214)는 이미지 생성 정보(Generating Information) 또는 모드 신호(Mode Signal)에 따라 각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)로부터 제공된 이미지 데이터를 이용하여 출력 이미지를 생성할 수 있다.

구체적으로, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 적어도 일부를 병합(merge)하여 출력 이미지를 생성할 수 있다. 또한, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다.

몇몇 실시예에서, 이미지 생성 정보는 줌 신호(zoom signal or zoom factor)를 포함할 수 있다. 또한, 몇몇 실시예에서, 모드 신호는 예를 들어, 유저(user)로부터 선택된 모드에 기초한 신호일 수 있다.

이미지 생성 정보가 줌 신호(줌 팩터)이고, 각각의 카메라 모듈(1100a, 1100b, 1100c)이 서로 다른 관측 시야(시야각)를 갖는 경우, 이미지 생성기(1214)는 줌 신호의 종류에 따라 서로 다른 동작을 수행할 수 있다. 예를 들어, 줌 신호가 제1 신호일 경우, 카메라 모듈(1100a)로부터 출력된 이미지 데이터와 카메라 모듈(1100c)로부터 출력된 이미지 데이터를 병합한 후, 병합된 이미지 신호와 병합에 사용하지 않은 카메라 모듈(1100b)로부터 출력된 이미지 데이터를 이용하여, 출력 이미지를 생성할 수 있다. 만약, 줌 신호가 제1 신호와 다른 제2 신호일 경우, 이미지 생성기(1214)는 이러한 이미지 데이터 병합을 수행하지 않고, 각각의 카메라 모듈(1100a, 1100b, 1100c)로부터 출력된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다. 하지만 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 이미지 데이터를 처리하는 방법은 얼마든지 변형되어 실시될 수 있다.

몇몇 실시예에서, 이미지 생성기(1214)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c) 중 적어도 하나로부터 노출 시간이 상이한 복수의 이미지 데이터를 수신하고, 복수의 이미지 데이터에 대하여 HDR(high dynamic range) 처리를 수행함으로서, 다이나믹 레인지가 증가된 병합된 이미지 데이터를 생성할 수 있다.

일 실시 예에서, 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c), 및 이미지 생성기(1214)는 도 1 내지 도 15를 참조하여, 설명된 이미지 신호 처리기이거나 또는 그것에 포함될 수 있다.

카메라 모듈 컨트롤러(1216)는 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제어 신호를 제공할 수 있다. 카메라 모듈 컨트롤러(1216)로부터 생성된 제어 신호는 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.

복수의 카메라 모듈(1100a, 1100b, 1100c) 중 어느 하나는 줌 신호를 포함하는 이미지 생성 정보 또는 모드 신호에 따라 마스터(master) 카메라(예를 들어, 1100b)로 지정되고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100c)은 슬레이브(slave) 카메라로 지정될 수 있다. 이러한 정보는 제어 신호에 포함되어, 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.

줌 팩터 또는 동작 모드 신호에 따라 마스터 및 슬레이브로서 동작하는 카메라 모듈이 변경될 수 있다. 예를 들어, 카메라 모듈(1100a)의 시야각이 카메라 모듈(1100b)의 시야각보다 넓고, 줌 팩터가 낮은 줌 배율을 나타낼 경우, 카메라 모듈(1100b)이 마스터로서 동작하고, 카메라 모듈(1100a)이 슬레이브로서 동작할 수 있다. 반대로, 줌 팩터가 높은 줌 배율을 나타낼 경우, 카메라 모듈(1100a)이 마스터로서 동작하고, 카메라 모듈(1100b)이 슬레이브로서 동작할 수 있다.

몇몇 실시예에서, 카메라 모듈 컨트롤러(1216)로부터 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 싱크 인에이블 신호(sync enable) 신호를 포함할 수 있다. 예를 들어, 카메라 모듈(1100b)이 마스터 카메라이고, 카메라 모듈들(1100a, 1100c)이 슬레이브 카메라인 경우, 카메라 모듈 컨트롤러(1216)는 카메라 모듈(1100b)에 싱크 인에이블 신호를 전송할 수 있다. 이러한 싱크 인에이블 신호를 제공받은 카메라 모듈(1100b)은 제공받은 싱크 인에이블 신호를 기초로 싱크 신호(sync signal)를 생성하고, 생성된 싱크 신호를 싱크 신호 라인(SSL)을 통해 카메라 모듈들(1100a, 1100c)에 제공할 수 있다. 카메라 모듈(1100b)과 카메라 모듈들(1100a, 1100c)은 이러한 싱크 신호에 동기화되어 이미지 데이터를 애플리케이션 프로세서(1200)에 전송할 수 있다.

몇몇 실시예에서, 카메라 모듈 컨트롤러(1216)로부터 복수의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 모드 신호에 따른 모드 정보를 포함할 수 있다. 이러한 모드 정보에 기초하여 복수의 카메라 모듈(1100a, 1100b, 1100c)은 센싱 속도와 관련하여 제1 동작 모드 및 제2 동작 모드로 동작할 수 있다.

복수의 카메라 모듈(1100a, 1100b, 1100c)은 제1 동작 모드에서, 제1 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트의 이미지 신호를 생성)하여 이를 제1 속도보다 높은 제2 속도로 인코딩(예를 들어, 제1 프레임 레이트보다 높은 제2 프레임 레이트의 이미지 신호를 인코딩)하고, 인코딩된 이미지 신호를 애플리케이션 프로세서(1200)에 전송할 수 있다. 이때, 제2 속도는 제1 속도의 30배 이하일 수 있다.

애플리케이션 프로세서(1200)는 수신된 이미지 신호, 다시 말해서 인코딩된 이미지 신호를 내부에 구비되는 메모리(1230) 또는 애플리케이션 프로세서(1200) 외부의 스토리지(1400)에 저장하고, 이후, 메모리(1230) 또는 스토리지(1400)로부터 인코딩된 이미지 신호를 독출하여 디코딩하고, 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터를 디스플레이할 수 있다. 예컨대 이미지 처리 장치(1210)의 복수의 서브 프로세서들(1212a, 1212b, 1212c) 중 대응하는 서브 프로세서가 디코딩을 수행할 수 있으며, 또한 디코딩된 이미지 신호에 대하여 이미지 처리를 수행할 수 있다.

복수의 카메라 모듈(1100a, 1100b, 1100c)은 제2 동작 모드에서, 제1 속도보다 낮은 제3 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트보다 낮은 제3 프레임 레이트의 이미지 신호를 생성)하고, 이미지 신호를 애플리케이션 프로세서(1200)에 전송할수 있다. 애플리케이션 프로세서(1200)에 제공되는 이미지 신호는 인코딩되지 않은 신호일 수 있다. 애플리케이션 프로세서(1200)는 수신되는 이미지 신호에 대하여 이미지 처리를 수행하거나 또는 이미지 신호를 메모리(1230) 또는 스토리지(1400)에 저장할 수 있다.

PMIC(1300)는 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 전력, 예컨대 전원 전압을 공급할 수 있다. 예를 들어, PMIC(1300)는 애플리케이션 프로세서(1200)의 제어 하에, 파워 신호 라인(PSLa)을 통해 카메라 모듈(1100a)에 제1 전력을 공급하고, 파워 신호 라인(PSLb)을 통해 카메라 모듈(1100b)에 제2 전력을 공급하고, 파워 신호 라인(PSLc)을 통해 카메라 모듈(1100c)에 제3 전력을 공급할 수 있다.

PMIC(1300)는 애플리케이션 프로세서(1200)로부터의 전력 제어 신호(PCON)에 응답하여, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 대응하는 전력을 생성하고, 또한 전력의 레벨을 조정할 수 있다. 전력 제어 신호(PCON)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 동작 모드 별 전력 조정 신호를 포함할 수 있다. 예를 들어, 동작 모드는 저전력 모드(low power mode)를 포함할 수 있으며, 이때, 전력 제어 신호(PCON)는 저전력 모드로 동작하는 카메라 모듈 및 설정되는 전력 레벨에 대한 정보를 포함할 수 있다. 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 제공되는 전력들의 레벨은 서로 동일하거나 또는 서로 상이할 수 있다. 또한, 전력의 레벨은 동적으로 변경될 수 있다.

도 18은 본 발명의 일 실시예에 따른 이미지 장치가 적용된 시스템을 도시한 도면이다. 도 18의 시스템(2000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 18의 시스템(2000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.

도 18을 참조하면, 시스템(2000)은 메인 프로세서(main processor)(2100), 메모리(2200a, 2200b) 및 스토리지 장치(2300a, 2300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(2410), 사용자 입력 장치(user input device)(2420), 센서(2430), 통신 장치(2440), 디스플레이(2450), 스피커(2460), 전력 공급 장치(power supplying device)(2470) 및 연결 인터페이스(connecting interface)(2480) 중 하나 이상을 포함할 수 있다.

메인 프로세서(2100)는 시스템(2000)의 전반적인 동작, 보다 구체적으로는 시스템(2000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(2100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.

메인 프로세서(2100)는 하나 이상의 CPU 코어(2110)를 포함할 수 있으며, 메모리(2200a, 2200b) 및/또는 스토리지 장치(2300a, 2300b)를 제어하기 위한 컨트롤러(2120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(2100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator)(2130)를 더 포함할 수 있다. 이와 같은 가속기(2130)는 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(2100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.

메모리(2200a, 2200b)는 시스템(2000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(2200a, 2200b)는 메인 프로세서(2100)와 동일한 패키지 내에 구현되는 것도 가능하다.

스토리지 장치(2300a, 2300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(2200a, 2200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(2300a, 2300b)는 스토리지 컨트롤러(2310a, 2310b)와, 스토리지 컨트롤러(2310a, 2310b)의 제어 하에 데이터를 저장하는 비휘발성 메모리(non-volatile memory, NVM)(2320a, 2320b)를 포함할 수 있다. 비휘발성 메모리(2320a, 2320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) V-NAND(Vertical NAND) 구조의 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.

스토리지 장치(2300a, 2300b)는 메인 프로세서(2100)와는 물리적으로 분리된 상태로 시스템(2000)에 포함될 수도 있고, 메인 프로세서(2100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(2300a, 2300b)는 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(2480)와 같은 인터페이스를 통해 시스템(2000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(2300a, 2300b)는 UFS(Universal Flash Storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.

촬영 장치(2410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다. 일 실시 예에서, 촬영 장치(2410)는 도 1 내지 도 17을 참조하여 설명된 이미지 시스템 또는 멀티 카메라를 포함할 수 있다.

사용자 입력 장치(2420)는 시스템(2000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.

센서(2430)는 시스템(2000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(2430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 센서 등일 수 있다.

통신 장치(2440)는 다양한 통신 규약에 따라 시스템(2000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(2440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.

디스플레이(2450) 및 스피커(2460)는 시스템(2000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.

전력 공급 장치(2470)는 시스템(2000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(2000)의 각 구성 요소들에게 공급할 수 있다.

연결 인터페이스(2480)는 시스템(2000)과, 시스템(2000)에 연결되어 시스템(2000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(2480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe, IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC, UFS, eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들 뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims

이미지 신호 처리기에 있어서,
제1 이미지 센서 장치로부터 제1 입력 이미지를 수신하고, 제1 입력 이미지에 대한 비닝 및 크롭 동작을 수행하여 제1 이미지를 생성하도록 구성된 비닝 및 크롭 모듈;
상기 제1 이미지에 대한 베이어 도메인 처리를 수행하여 제2 이미지를 생성하도록 구성된 베이어 도메인 처리 모듈;
상기 제2 이미지에 대한 RGB 도메인 처리를 수행하여 제3 이미지를 생성하도록 구성된 RGB 도메인 처리 모듈; 및
상기 제3 이미지에 대한 YUV 도메인 처리를 수행하여 출력 이미지를 생성하도록 구성된 YUV 도메인 처리 모듈을 포함하고,
상기 YUV 도메인 처리는 공간 잡음 제거 동작, 시간 잡음 제거 동작, 모션 보상 동작, 톤 맵핑 동작, 디테일 향상 동작, 및 선명화 동작 중 적어도 하나를 포함하는 이미지 신호 처리기.
제 1 항에 있어서,
상기 제1 입력 이미지는 상기 제1 이미지 센서 장치에 포함된 컬러 필터 어레이와 동일한 컬러 패턴을 갖고,
상기 제1 이미지는 베이어 컬러 패턴을 갖고,
상기 제2 이미지는 RGB 컬러 패턴을 갖고,
상기 제3 이미지는 YUV 컬러 패턴을 갖는 이미지 신호 처리기.
제 1 항에 있어서,
상기 제2 이미지의 해상도는 상기 제3 이미지의 해상도와 동일한 이미지 신호 처리기.
제 1 항에 있어서,
상기 제2 이미지의 해상도는 상기 출력 이미지의 해상도와 동일한 이미지 신호 처리기.
제 1 항에 있어서,
상기 비닝 및 크롭 모듈로부터 상기 제1 이미지를 수신하고, 상기 제1 이미지를 기반으로 상기 제1 입력 이미지에 대한 제1 프레임 정보를 생성하도록 구성된 보조 이미지 신호 처리 모듈을 더 포함하는 이미지 신호 처리기.
제 5 항에 있어서,
상기 제1 프레임 정보는 상기 제1 이미지에 대한 프레임 전체 또는 영역의 이미지 피라미드(image pyramid) 정보, 영역별 평균 정보, 분산 정보, 히스토그램 정보, 및 모션 정보 중 적어도 하나를 포함하는 이미지 신호 처리기.
제 6 항에 있어서,
상기 제1 프레임 정보는 외부 메모리 장치에 저장되고,
상기 베이어 도메인 처리 모듈, 상기 RGB 도메인 모듈, 및 상기 YUV 도메인 모듈은 상기 외부 메모리 장치에 저장된 상기 제1 프레임 정보를 사용하여 상기 베이어 도메인 처리, 상기 RGB 도메인 처리, 및 상기 YUV 도메인 처리를 각각 수행하는 이미지 신호 처리기.
제 5 항에 있어서,
상기 보조 이미지 신호 처리 모듈은 제2 이미지 센서 장치로부터 제2 입력 이미지를 수신하고, 상기 제2 입력 이미지에 대한 제2 프레임 정보를 생성하도록 더 구성된 이미지 신호 처리기.
제 1 항에 있어서,
상기 YUV 도메인 처리 모듈은 상기 제3 이미지에 대한 상기 시간 잡음 제거 동작을 수행하기 위해, 상기 제3 이미지를 외부 메모리 장치에 저장하고, 상기 외부 메모리 장치에 저장된 상기 제3 이미지를 액세스하도록 구성된 이미지 신호 처리기.
제 1 항에 있어서,
상기 제1 이미지는 외부 메모리 장치에 저장되고,
상기 베이어 도메인 처리 모듈은 상기 외부 메모리 장치를 액세스하여 상기 제1 이미지를 수신하는 이미지 신호 처리기.
이미지 신호 처리기의 동작 방법에 있어서,
이미지 센서 장치로부터 입력 이미지를 수신하는 단계;
상기 입력 이미지에 대한 크롭 및 비닝 동작을 수행하여, 제1 이미지를 생성하는 단계;
상기 제1 이미지에 대한 베이어 도메인 처리를 수행하여, 제2 이미지를 생성하는 단계;
상기 제2 이미지에 대한 RGB 도메인 처리를 수행하여, 제3 이미지를 생성하는 단계; 및
상기 제3 이미지에 대한 YUV 도메인 처리를 수행하여, 출력 이미지를 생성하고, 상기 출력 이미지를 출력하는 단계를 포함하고,
상기 제2 이미지의 해상도는 상기 제3 이미지의 해상도와 동일하고,
상기 YUV 도메인 처리는 공간 잡음 제거 동작, 시간 잡음 제거 동작, 모션 보상 동작, 톤 맵핑 동작, 디테일 향상 동작, 및 선명화 동작 중 적어도 하나를 포함하는 동작 방법.
제 11 항에 있어서,
상기 입력 이미지는 상기 이미지 센서 장치에 포함된 컬러 필터 어레이와 동일한 컬러 패턴을 갖고,
상기 제1 이미지는 베이어 컬러 패턴을 갖고,
상기 제2 이미지는 RGB 컬러 패턴을 갖고,
상기 제3 이미지는 YUV 컬러 패턴을 갖는 이미지 신호 처리기.
제 11 항에 있어서,
상기 제2 이미지의 해상도는 상기 제3 이미지의 해상도와 동일한 이미지 신호 처리기.
제 11 항에 있어서,
상기 제1 이미지를 기반으로 프레임 정보를 생성하는 단계를 더 포함하고,
상기 프레임 정보는 상기 제1 이미지에 대한 프레임 전체 또는 영역의 이미지 피라미드(image pyramid) 정보, 영역별 평균 정보, 분산 정보, 히스토그램 정보, 및 모션 정보 중 적어도 하나를 포함하는 동작 방법.
제 14 항에 있어서,
상기 프레임 정보는 외부 메모리 장치에 저장되고,
상기 제1 이미지에 대한 베이어 도메인 처리, 상기 제2 이미지에 대한 RGB 도메인 처리, 및 상기 제3 이미지에 대한 YUV 도메인 처리 각각은 상기 외부 메모리 장치에 저장된 상기 프레임 정보를 사용하여 수행되는 동작 방법.
제 14 항에 있어서,
상기 제1 이미지는 외부 메모리 장치에 저장되고,
상기 외부 메모리 장치를 액세스함으로써, 상기 제1 이미지에 대한 상기 베이어 도메인 처리가 수행되는 동작 방법.
이미지 센서 장치에 있어서,
복수의 픽셀들을 포함하는 픽셀 어레이;
상기 복수의 픽셀들을 제어하도록 구성된 로우 드라이버;
상기 복수의 픽셀들로부터 수신된 픽셀 신호를 디지털 신호로 변환하도록 구성된 아날로그 디지털 컨버터;
상기 디지털 신호를 기반으로 입력 이미지를 출력하도록 구성된 출력 버퍼; 및
상기 입력 이미지를 기반으로 출력 이미지를 생성하도록 구성된 이미지 신호 처리기를 포함하고,
상기 이미지 신호 처리기는:
상기 입력 이미지를 기반으로 프레임 정보를 생성하도록 구성된 보조 이미지 신호 처리 모듈;
상기 입력 이미지에 대한 비닝 및 크롭 동작을 수행하여 제1 이미지를 생성하도록 구성된 비닝 및 크롭 모듈;
상기 프레임 정보를 기반으로 상기 제1 이미지에 대한 베이어 도메인 처리를 수행하여 제2 이미지를 생성하도록 구성된 베이어 도메인 처리 모듈;
상기 프레임 정보를 기반으로 상기 제2 이미지에 대한 RGB 도메인 처리를 수행하여 제3 이미지를 생성하도록 구성된 RGB 도메인 처리 모듈; 및
상기 프레임 정보를 기반으로 상기 제3 이미지에 대한 YUV 도메인 처리를 수행하여 상기 출력 이미지를 생성하도록 구성된 YUV 도메인 처리 모듈을 포함하고,
상기 YUV 도메인 처리는 공간 잡음 제거 동작, 시간 잡음 제거 동작, 모션 보상 동작, 톤 맵핑 동작, 디테일 향상 동작, 및 선명화 동작 중 적어도 하나를 포함하는 이미지 센서 장치.
제 17 항에 있어서,
상기 이미지 신호 처리기는:
상기 비닝 및 크롭 모듈로부터 상기 제1 이미지를 수신하고, 상기 제1 이미지를 기반으로 상기 제1 입력 이미지에 대한 제1 프레임 정보를 생성하도록 구성된 보조 이미지 신호 처리 모듈을 더 포함하는 이미지 센서 장치.
제 18 항에 있어서,
상기 프레임 정보는 상기 제1 이미지에 대한 프레임 전체 또는 영역의 이미지 피라미드(image pyramid) 정보, 영역별 평균 정보, 분산 정보, 히스토그램 정보, 및 모션 정보 중 적어도 하나를 포함하는 이미지 센서 장치.
제 18 항에 있어서,
상기 이미지 센서 장치가 슬레이브 카메라인 경우, 상기 비닝 및 크롭 모듈, 상기 베이어 도메인 처리 모듈, 상기 RGB 도메인 처리 모듈, 및 상기 YUV 도메인 처리 모듈은 비활성화되는 이미지 센서 장치.