CN1088032A

CN1088032A - 开关电容器式数/模转换器

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Publication number: CN1088032A
Application number: CN93114264A
Authority: CN
Inventors: A·G·F·J·沃尔; S·怀斯布罗德
Original assignee: RCA Licensing Corp
Current assignee: RCA Licensing Corp
Priority date: 1992-11-04
Filing date: 1993-11-03
Publication date: 1994-06-15
Anticipated expiration: 2013-11-03
Also published as: EP0597315B1; DE69330512D1; JP3452956B2; EP0597315A2; TW237580B; DE69330512T2; MY109676A; JPH06232753A; SG76451A1; KR100284959B1; KR940012769A; US5332997A; ES2158855T3; EP0597315A3; CN1051885C

Abstract

N个数字数据位借助N个二进制加权电容器和开关晶体管被转换成模拟电压。每个N数字数据位有与晶体管一对一相连的电容器，接在输出结点间并经其晶体管导电通路连到功率端。用两晶体管选择地取样N位串行数据并耦合和贮存取样后数据于预充电的晶体管栅极上，使耦合串行数据的两晶体管仅需以共源方式导通。充电电压加到输出结点时，加到晶体管栅极的串行数据转移到N电容器，接着晶体管预充电同时电容器并联而完成数模转换。

Description

本发明涉及数-模（D/A）转换器，尤其涉及电荷再分配型D/A转换器。电荷再分配型D/A转换器通常包括二进制加权电容器阵列，这些电容器有选择地被充电（或放电），以表示一个数字信号值。在阵列的所选电容器充电之后，贮存在这些被选电容器上的电荷在阵列的全部电容器中重新分配，以产生一个代表该数字信号的模拟电压。

参照图1的先有技术电路，对此可作出最佳说明，该电路中，6位数字数据信号（D1至D6）被6个电容器（C1至C6）和6个开关转换电路（S1至S6）在输出线OL处转换成模拟电压。6个电容器C1至C6的二进制加权方式是最小电容器（即C1）的值等于一个单位电容值（C），而最大电容器（即C6）的值等于32个单位电容值（32C）。信息的最高有效位D6（MSB）被加到和贮存在最大电容器（即C6），而信息的最低有效位D1（LSB）被加到和贮存在最小电容器（即C1）上。

如图1所示，各电容（C1至C6）的一侧（X）被连接到输出线OL。输出线（OL）有选择地或是经由第一金属氧化物半导体（MOS）晶体管开关PL耦合到Vcc电压，或是经第二MOS晶体管开关NL接到地电位。各电容器（Ci）的另一侧（Y）有选择地经MOS晶体管开关（PSi）连接到Vcc电压或经MOS晶体管开关（NSi）接地。因此，在各电容的Y侧使用了两个开关晶体管，以将每个电容器置于所需状态。

在将数字信号施加并贮存在所选电容器以后，将所有电容器器并联连接，使贮存在所选电容器上的电荷能在所有电容器中重新分配，以产生一个代表所加数字输入信号的模拟电压。

采用图1电路执行数字信号至电压变换所需步骤和时间周期的顺序如下：

1）在第一起始时间周期期间，令全部电容器（Ci）放电，以将它们设置在同一起始状态。这是通过（例如）关断PL（PLOFF）和接通NL（NL ON）;和关断所有PSi晶体管和接通所有NSi晶体管来完成的。

2）在接着的第二数据装入时间周期期间，将每个数字数据信号（Di）经求反晶体管PSi或NSi加到Ci电容器的Y侧并使对应于每个数据信号的电荷贮存在Ci电容器上。这是通过以下方式完成，例如：（a）接通PL和关断NL，从而使OL保持Vcc伏;和（b）若输入串行位Di为“高”电位或Vcc伏时，则由于Di-高使其NSi晶体管导通并其PSi晶体管截止而使各电容器（Ci）充电;或是当Di为“低”或“零”电压时，则各电容器（Ci）保持不充电，因为Di-低使其晶体管PSi导通并使其晶体管NSi，截止之故。

3）在接着的第三重新组合或转换时间周期之间，令所有Ci电容器并联连接，以产生一代表数字信号值的模拟电压。这是（例如）通过（a）令PL和NL截止;和（b）令所有NSi晶体管导通而所有PSi晶体管截止而完成的。

4）在接着的第四时间周期期间，电容器两端所产生的模拟电压是通过将输出线OL连到放大器AMP1的转移门晶体管（TR）读出的。

图1的数-模转换器（DAC）电路对许多应用场合均是适用的。然而，图1的DAC电路也存在不少问题，其中一个问题是人们希望和/或必须构成一种高密度的DAC系统。在这种系统中，许多电容器必须在一个数据装入周期内快速进行充电。这是个问题，因为必须在一短时间周期内要对诸电容器（Ci）进行直接和连续不断的充电需要大型晶体管去处理为充满最大电容器所必须的大瞬时电流。另一方面，在采用低导电率的小晶体管的场合，则势必加长充电时间而可能超出系统的时间限度。

此外，人们希望建立采用诸如由非晶硅制成的那类晶体管的高密度DAC系统时，图1电路存在一个值得注意的问题。这类晶体管制造简单而廉价，所以希望使用这类晶体管。特别在利用这类晶体管构成一个显示板时更是如此，借此可使用类似工艺构成显示和控制线路。但遗憾的是这类晶体管的迁移率低，增益低和阈值电压高。此外，现有的这类晶体管仅可用一种电导率型式（即，N沟道式导电性）。由于这类晶体管的低增益，低电导率及其相对高的阈值电压（例如VT范围为3到5伏）的结果，使它们在以源极跟随器方式工作时，往往响应极慢。这种慢的源跟随器模式响应表现出一个正是非晶硅工艺中所宣告的问题。不过总的说来，每当可用仅一种导电性的晶体管就存在这一问题，即，这类晶体管在工作在共源极方式下便提供良好的开关动作，而当工作在源极跟随器方式下时则提供劣质（慢）动作。

还有，人们希望或者说有必要减少执行数模转换的时间，特别在高密度系统中，必须在一个非常有限时间内完成大量的转换。

更进一步，人们希望减少元部件的数量，例如每个电容器的每个Y侧使用两个晶体管。减少元件数目增高了电路输出和可靠性并使电路能布置成使其更易于按准备供DAC系统用的显示板的列与行导体间距制作。

以上讨论过以及下面要讨论的种种问题在实施本发明的电路和系统中得到了解决。

在实施本发明电路中，利用N个加权电容器和N个开关晶体管将加到一输入结点的一组N个数字数据位转换成模拟电压，对N个数字数据位的每一个而言，一个电容器与一个开关晶体管相关。每个电容器具有第一和第二板，同时每个电容器的第一板被连接到一输出线。每个开关晶体管有一条导电通路和一个栅电极，与这栅极相联系的是同最大的二进制加权电容器值相比，相对小的栅极电容。每个开关晶体管的导电通路连接在其相关电容器的另一侧与一基准电压之间。N个数字数据位经由N个选择的允许数据转移路径耦合到N个开关晶体管的栅极，每个开关晶体管有一个数据转移路径，每个数据转移路径连接在输入结点及其相应开关晶体管的栅极之间。

在数据装入周期期间，对应于N个数据位的电压电平通过N个数据转移路径被选择取样并贮存在开关晶体管的栅极。因此，在数据装入周期期间，数据信号被取样并贮存在开关晶体管的栅极电容器上。由于开关晶体管的栅极电容量小，故数据装入到其栅极上是很快完成的。接着，贮存在开关晶体管栅极上的数据判定：当充电电压加到电容两端时，哪个二进制加权电容器得以充电，哪个保持不充电。

在一最佳实施例中，具有使开关晶体管导通的极性和幅度的予充电脉冲被加到输入结点并通过N个可选允许数据转移路径被耦合到所有开关晶体管。予充电脉冲进行以一接通电压对N个开关晶体管的栅极电容予充电，以备N个数字数据位的后来应用。予充电脉冲还接通所有并联的N开关晶体管，从而使N个二进制加权电容器并联连接并重新分配先前存贮在N个电容器中被选电容器上的电荷，由此产生一个代表先前施加的N个数字数据位的模拟电压。

对N个开关晶体管栅极的予充电之后接着启动数据装入周期并允许N个选择被允许的数据转移路径将各自数据位耦合到其相应开关晶体管的栅极，以便对应一个输入信号状态对栅极电容放电，或对应另一输入信号状态保持对其的充电。这样，在相应开关晶体管的栅极上建立起一个对应于N个数字数据位之每一个值的电压。

在附图中，相同标号表示相同的元部件;

图1是一种先有技术的数/模（D/A）转换器电路的示意图;

图2是实施本发明的一种数-模转换器（DAC）电路的示意图;

图3是用于描述图2电路操作的波形示意图;

图4A是一部分图2电路的概略示意图，详细示出与图2电路晶体管相关的不同电容;

图4B是用于描述图4a电路的一种波形示意图。

图5是体现本发明的一种DAC的方块示意图，该DAC耦合到数据扫描器，用以驱动液晶显示（LCD）屏的一列导线;

图6是体现本发明的系统的方块示意图;

图7是对用于图6系统中的部分信号与控制线的理想示图;

图8是适用于实施本发明电路的一个分波段容性网络的部分概略图;和

图9A和9B表示用于实施本发明电路的一种简化的电路装置和波形。

绝缘栅场效应晶体管（IGFET）是用于实施本发明的最佳有源器件。为此，附图中所示电路均运用了这种晶体管，该电路将在后面描述。然而，这并不意味着不能使用其他适用器件，为此，当在所附权利要求中用“晶体管”一词而未加限制时，是用作通用概念。

附图中，n导电型的增强型IGFET是由字母N紧跟一特定标号来标识的。字符IGFET是众所周知的故不必再详述。但为更清楚地理解以下的说明以下说明与本发明有关的IGFET的定义特征。

IGFET具有限定导电通路界限称为源和漏的第一电极和第二电极，以及一个控制电极（栅），其所加电压确定了该导电通路的电导率。对N型IGFET而言，源极被定义为：第一和第二电极中具有最低所加电位的电极。当允许信号加到控制极时该所用器件是为双向的，电流可在由第一和第二电极所界定的导电通路中沿任一方向流动。为发生导通，所加栅-源电压（Vgs）必须为相对源极为正方向的栅偏压而且幅度必须大于作为阈值电压（Vt）所限定的已知值。当用作源极跟随器时，源极电压（Vs）“跟随”加在栅极的信号（Vg）但被阈值电压（Vt）所偏置。体现本发明的电路和系统可使用由非晶硅制成的晶体管构成，这类晶体管迁移率低，增益低而阈值电压高（例如VT＝5V）。最后，诸如非晶硅制成的IGFET在其栅极和源极之间和在其栅极和漏极之间均存在一些电容量。对该电容的效果和使用将在下面讨论。

参考图2，该图示出用于将串行地加到数据输入端3的数据位（Di）转换成输出端5上的相应模拟电压的电路11。为更好地理解图2电路的结构和操作，要注意：图2的电路可装入图6和7所示那种DAC系统中。参见图6，该图示有带有40根输出数据字线（DWL1至DWL40）的一个串行数字数据发生器112，发生器112在40根数据字线上产生并列的串行的数字信号串。在数据装入周期期间，每个数据字线载有144位串行信息，这些信息位分布在24根子线，每根子线将数据的6′位传送至其相应的DAC11。图6中有40根字线乘每根字线24子线，总共960根子线。每根子线被耦合到一个DAC，用以将6个数字数据位转换成相应的模拟电压，在图6系统中，该模拟电压用来驱动液晶显示（LCD）屏114的组成部分的相应导线列。

图2的电路是图6和7中所示那种DAC系统的组成部分，加到端子3的数据信号可为如图3中标有数据输入（DATA INPUT）的波形所示。图3的波形DATA INPUT包含其后紧跟六个数据段的予充电周期。在预定电周期期间，一个预充电数据脉冲（PDP）被加到输入端3。所示PDP脉冲的幅度为+15伏，其脉冲宽度可假设为4微秒。跟在予充电周期后的有一数据装入周期，在数据装入周期期间，数据位被串行地加到输入端3。对图6和7的系统而言，数据装入周期被分成6段，每段包含24个数据位，在第一段（SEG1）期间，将24个最高有效位（MSB）加到端3，每一位被分配给图2所示24个那种不同的DAC电路11之一。在数据装入周期的第二段（SEG2）期间，接着的24个较低有效位被分配给不同的24个DAC电路。重量该过程直到24个最低有效位（LSB）被加到端3并分配到它们各自的DAC电路为止。假设数据位不是具有代表“高”电位或逻辑“1”的15伏幅度，就是具有是零或接近零状，代表“低”电压或逻辑“0”的幅度。假设每个数据位的脉冲宽度为160毫微秒，因此，对这一实例来说与数据装入周期包括在持续至少144×160毫微秒的时间内，将144个脉冲加到端3。

在数据装入周期期间，加到端3的144个脉冲经由列选择信号（CSj）和多路分解信号（Bi）而解码以产生各为6个脉冲的24个不同脉冲组。每个6脉冲组通过图2所示那种DAC电路11转换，以产生模拟电压，该模拟电压用于驱动如图6所示液晶显示（LCD）屏114的相应的列导线。

图2的数-模转换器（DAC）包括二进制加权电容网络50，电容器开关晶体管区域52和耦连在数据输入端3和区域54之间的列选择（CS）区56。二进制加权电容器网络50是由六个二进制加权存贮电容器C0，C1，C2，C3，C4和C5组成。对最低编号电容（C0）到最高编号（C5）而言，每个较高编号的电容器（Ci）具有的电容量是前一较低编号电容器之电容量的二倍。举例来说，在这一实施例中，C0，C1，C2，C3，C4，和C5的电容值分别为：.025pf、05pf、0.1pf，0.2pf，0.4pf和0.8pf。

每个电容器的一端（板或侧X）被连接到输出结点5。可由非晶硅制成的N沟道IGFET（m2i）的导电通路被连接在每个电容器之另一端（板，或侧，Y）与接地电位之间。每个开关晶体管M2i的栅极连接到信号分离器网络54的相应端02i。

每个晶体管M2i起到一个通-断ON-OFF开关的作用并有其连接在其相关电容器Ci之Y端和接地电位之间的导电路径。更具体地说，图2中的M2i晶体管被标识为M20，M21，M22，M23，M24和M25。当电容器开关晶体管M2i导通时，它便将其相关电容器Ci的Y侧电位箝位在地电位。当电容器开关晶体管M2i截止时，其相关电容器的Y侧被连接到一个开路开关故可认为该电容器的Y侧是浮动的。

正如下面要讨论的，本发明的一个值得注意的特点是晶体管M2i的栅极电容被用来贮存予充电信号和数据信号。开关晶体管M2i的每一个的导通和截止是借助位信号分离器网络54和列选择网络56中的两个串联连接的晶体管M1i和M3i而受控制的。更确切地说，每个M2i晶体管的控制（栅）极是通过位信号分离晶体管M1i和列选择晶体管M3i的串联连接的导电路径被连接到串行数据输入端3。各个位信号分离器晶体管M1i是借助加到其栅极的位信号分离控制脉冲信号（Bi）而导通或截止的。所有的列选择晶体管M3i是通过并行加到所有这些晶体管栅极的列选择信号Csj而同时被导通或截止。

选择允许晶体管M2功能在于将端点5箝位在地电位，该晶体管在端4加到其栅极的控制信号Cz作用下有其连接在输出端5和地之间的导电通路。

选择允许晶体管M3具有其连接在施加15伏操作电位的端7和输出线5之间的导电通路。充电控制信号CHG在端6施加到M3的栅极。晶体管M3功能在于使端5和所选贮存电容器（Ci）选择性地充电到达端7的电压（例如15V）。

选择允许转移晶体管M4有其连接在端5和端65之间的导电通路。施加到M4的栅极的转移信号（XFER）执行将端5的模拟信号转移到耦合到端65的随后级。假设输出端65存在一个可在0.5pf范围内的电容CP。

现将借助图3的波形图描述图2电路的一种典型循环。下面将探讨包括以下顺序的一个循环：

（1）予充电（初始化）周期;（2）数据装入周期，在此期间，数据信号被转移到开关晶体管的栅极电容;（3）一个电容器充电周期;和（4）电荷再分配和输出信号周期。在实施本发明电路过程中证明这后一周期也发生在予充电初始化周期期间并起到了作用。因此，实施本发明电路时仅需要三个周期（或阶段）。

如图3所示，在时间t0，在以下状态时便开始持续从t0到t1时间的予充电周期：

（a）列选择信号（CSj）如图3标为CS的波形中所示，变为高电平（20伏），从而使所有M3i晶体管导通;

（b）如图3波形B0-B5所示，信号分离器信号（Bi）也被拉高（在20伏）从而使所有多路分解晶体管M1i处于导通;和

（c）如图3数据输入DATA INPUT波形所示结点3上施加有15V电压时，加到结点3的予充电数据脉冲（PDP）为高电位（15V）。

由于+20伏电压被加到所有M1i和M3i晶体管的栅极，故它们被立即导通（过驱动）并经由其导电通路将+15V的PDP电压耦合到所有开关晶体管M2i的栅极。可假设约为0.1pf的每个M2i晶体管的栅极电容（Cgi）此时被充电到+15伏。

予充电周期结束于Bi信号达到低电平时（即从20V到零伏）的时间t1。此后，列选择信号（CS）很快变成低电平，此后予充电数据脉冲（PDP）达低电平。按Bi信号，CS信号，和予充电数据脉冲（PDP）到达低电平的这一顺序确保了所有M2i晶体管的栅极电容维持充电到高电压。这可参考图4A得到最好说明，该图示出了晶体管M3i和M1i的栅一漏和栅一源电容。也就是说，晶体管M1i有其栅极与源极间电容C11和其栅极与漏极间的电容C12，而晶体管M3i有其栅与源极间电容C21以及栅和漏极间的电容C22。

正如以上所讨论的，予充电期间，加到输入结点3的予充电数据脉冲（PDP）是等于+15伏（“高”）并如图4B的波形所示，在时间从t0至t3期间保持高电平。加到信号分离器晶体管M1i之栅极的位控制信号（Bi）幅度为20V，并正如图4B波形Bi所示，持续时间t0至t1。加到列选择晶体管M3i之栅极的列选择信号（Csj）的幅度为20V并如图4B的波形CSj所示持续时间t0至t2。+20V幅度的Bi和CSj信号分别过驱动晶体管M1i和M3i，因此即使M3i和M1i在源极跟随器方式下导通，数据输入信号的全幅度（+15伏）也被耦合到开关晶体管M2i的栅极并将其栅极电容Cgi充电至15V值，注意：予充电脉冲的持续时间也要足够长以确保开关晶体管的栅极电容被完全充电至+15伏，如图4B的波形（Vcgi）所示。

如上已述，M1i晶体管在M3i晶体管以前被截止，以维持对开关晶体管栅极电容的高的予充电电压。最接近开关晶体管（M2i）的晶体管（即，M1i）先被截止。这发生在当Bi从+20伏变为零时的时间t1。然后，晶体管M3i在时间t2随CSj从+20V变为零时截止。然后PDP在时间t3，从+15伏变成地电位。由于M1i在M3i之前截止，故加到M2i的予充电电平几乎不受下面要说明的Bi和CSj的负向终止跃变（negative termination steps）的影响，当Bi信号在时间t1终止而从20伏变为零伏时，一个骤变的负向瞬态阶跃经C11耦合到M2i的栅极，有减小先前加到M2i之栅极并贮存其上的+15V予充电信号的倾向。当CSj在时间t2，从20伏转向0伏时，一个负阶跃从M2i的栅极经C21耦合到其源极。若CSj变成低电平接着Bi变为低，则M2i的栅极就要经受两个大的负转向阶跃。由于M1i先截止，故只有由Bi的终止产生的负跃变对M2i的栅压有实质影响。还要指出的是在Bi已变低和M1i已截止以后，予充电数据脉冲才转为低电平，从而确保了M2i的栅极维持予充电到一高电平。如上已指出，由非晶硅制成的晶体管的Vt可在5伏范围内。所以，要这样设计该系统，使得开关晶体管在待导通时，其栅极应充电至8至15伏范围电压以确保其立即导通从而能将二进制加权电容器的Y侧箝位至地电位。

在予充电周期之后的数据装入周期期间代表其数字待转换成相应模拟信号的输入信号值的六个数字输入信号（D0-D5），如图3数据输入波形所示串行地被加到输入端3并如以下所述转移到相应M2i晶体管的栅极电容上。

再参考图2和3，在数据装入期间：

（a）信号CZ为高电平，使晶体管M2导通并将结点5箝位于地电位;

（b）如图3波形CHG所示，加到晶体管M3之栅极的充电信号（CHG）为低电平，从而使晶体管M3截止;以及

（c）加到晶体管M4之栅极的转移信号（XFER）为低电平，从而使晶体管M4截止。

在图2的电路中，如下面要详述的那样，数据装入是通过对串行地加到输入结点3的数字数据信号进行采样并将相应信号加到相应所选晶体管M2i的栅极电容上而完成的。

数字数据位是以最先加最高有效位（MSB）和最后加最低有效位（LSB）依次（或顺序）施加到结点3。也标识为D5的最高有效位（MSB）经晶体管M35和M15耦合到M25的栅极。标识为D4的下一个较低有效位[（M-1）SB]经晶体管M34和M14耦合到M24的栅极。重复该过程直到标识为D0的最低有效位（LSB）经晶体管M30和M10耦合到M20的栅极。

在如图3所示的时间t2，多路输出选择信号B5达高电位（+20V）并在时间间隔T1内保持高电位直至时间t4。在时段T1期间，允许晶体管M15工作，并在此期间，将数字数据信号的24MSB加到结点3。借助使相关CSj信号能适于显示MSB选择或时间t1-t4期间的采样脉冲，对各个DACj选择24MSB之一。在本例中，列选择脉冲（CSj）在时间t3产生并在近似一个MSB比特间隔内维持高电平。当CS为高电平时，晶体管M35导通，由此M15和M35在输入结点3和M25的栅极间提供了一条导电通路或数据转移路径。

回忆M25的栅极被予充电至可在范围为+8至+15V内的一个“高”电平。还要注意：晶体管M35和M15的栅极在施加20伏电压情况下处于过驱动状态。

若MSB数据信号（D5）为“高”电平，则M35和M15趋于在源极跟随器方式下导通，以在M25的栅极上重建全15伏电压。尽管M35和M15处于过驱动状态它们在源极跟随器方式下工作响应也是慢的，对数据信号起到相对高阻抗通路的作用。然而，由于M25的栅极电容已被予充电至“高”电平值，故M35和M15不必对M25的栅极充电。因此，其栅极已予充电到显著大于其最小阈值电压的M25维持强烈导通，将电容C5的Y侧箝位至地电位。若MSB数据信号（D5）为“低”电位，晶体管M35和M15在共源极方式下导通，则它们的串连导电通路形成能将M25之栅极电容快速放电至地电位的相对低阻抗通路。因此，在图2电路中，当晶体管M35和M15导通;MSB数据信号为低电平时，则M35和M15在共源极方式下的导通使M25晶体管的栅极电容得以快速放电至地电位并使晶体管M25截止。在图6系统中，随着所有MSB数据信号（D5）转移至所有各晶体管M25的栅极，在时间t4，恰好在信号B4达到高电位之前晶体管M15截止。

在所有MSB已装到晶体管M25之栅极上之后，在如图3波形B4所示的时间间隔T2（即t4-t6）期间后面的较低有效位，以同样方式装到晶体管M24栅极上。与前述相似在时间t4，B4变为“高”电平，导通晶体管M14，而在时间t5 CS变为“高”电平，导通晶体管M34。在晶体管M34导通期间，（M-1）SB被耦合到M24的栅极。

因此表明在数据装入周期内，一个串行数据位（Di）被加到数据输入结点3。该数字数据位（Di）有效期（例如）为160毫微秒。信号CSj使晶体管M3i持续导通一段时间（例如150毫微秒）在此期间，数字数据Di是有效的。这样，在信号分离器晶体管M1i导通的同时，信号CSj用于采样串行地加到结点3的数字数据输入信号。若Di为高电平，则M2i的栅极电容（Cgi）保持充电至高电平。若Di为“低”，则Cgi经M1i和M3i放电至地电位。

应理解：开关晶体管M2i的栅极电容Cgi是比较小的（例如，0.05pf至0.1pf），因此栅极电容Cgi能快速充电。

还应理解：在实施本发明电路中，串行数据输入信号Di被获取（或采样）和贮存在开关晶体管M2i的栅极电容Cgi上。即使用于实施本发明的晶体管可由具有低迁移率，低增益和高阈值电压的非晶硅制成，M1i和M3i与M2i的栅极电容的组合起到了能快速响应和满足系统定时要求的采样和保持电路的作用。

重复对数字数据输入信号（Di）进行采样的过程直到串行数据的6个数据位被加到6个电容器控制开关晶体管M25-M20的栅极。

在实施本发明的电路中，晶体管M2i的栅极被予充电到要化弗最长时间去建立的状态（高）。数据从结点3的数据转移能较快完成，因为它只要求对栅极电容的放电而在输入信号处于“低”同时M1i和M3i可在共源极方式下操作以迅速放掉栅极电容结点上的电荷。

MSB数据比特全部都在较低有效位之前装入的，以便MSB开关晶体管能以尽可能长的时间放掉较大电容（C5′s）上的电荷。然后装入所有的较低有效数据比特，以使相应的开关晶体管能在下一个尽可能最长时间间隔对相关晶体管放电等。现已判定这种操作方式是连续将各自DAC′S数据位全部装入的最佳方式。

在将数据位已装（加）到电容器控制开关晶体管M2i的栅极之后，使晶体管M2截止和晶体管M3导通。这是通过在如图3相应波形中所示的时间t8，信号CHG达到高电平而信号CZ为低电平而达到的。晶体管M3的源极被连到结点5，其漏极连接到加有+15V电压的结点7而其栅极连到加有20伏控制充电电压（CHG）的结点6。当M3导通时+15V电压耦合至结点5。

当M3导通，+15V电压加到结点5时，只有那些其相应开关晶体管M2i是导通的电容器才被充电。也就是说，例如，假设M24的栅极待贮存“高”电位，则M24的导电通路对电容器C4形成低阻抗导电通路并将电容器C4的Y侧箝位于地电位。电容器C4将+15V电压耦合到其顶板（X）（接到结点5）而将零电压耦合到其底板（Y）。反之，若M24的栅极被放电，则M24便是一个开路开关而没有给电容器C4的充电通路。

在电容器充电周期结束时，对应于串行数字数据位Di为“高”的电容器Ci将充电至其两板上的电压达+V（例如为15），而对应于串行数据位Di为“低”的电容器Ci将不充电。在CHG回到零（t9）和M3截止时电容器充电周期结束。

跟着该充电阶段之后，所有列选择信号（CS）达到高而同时所有信号分离器的信号（Bi）达高电平。然后，所有晶体管M3i导通所有晶体管M1i也导通，结点3上的电压变成“高”，从而将+15V的PDP加到晶体管M2i的栅极，将它们的所有栅极充电至高电平并使所有M2i晶体管导通。

所有晶体管M2i的导通使所有电容器Ci成并联连接，这本身使贮存在选择充电电容器Ci上的电荷重新分配给所有电容器C0至C5。结果，在电荷被重新分配之后，存贮器电容器Ci上产生一电压，该电压的幅度对应于先前所加数字数据串行输入字;即，在先前数据装入期间所加的数据信号的二进制（数字）值。

电荷再分配是已知的，无需详细讨论。下面的简短实例应解释操作即可，例如，假设在数据装入期间，只有M24和M23的栅极被充电至高态而M25，M22，M21和M20的栅极被放电。那末在电容充电（转换）周期期间，仅仅电容器C4和C3被充电。贮存在C4上的电荷Q4可表示为Q4＝（C4）（V），贮存在C3上的电荷Q3可表示为Q3＝（C3）（V）。由于C4和C3是并联连接的，故总存贮电荷（QT）等于（C3+C4）V。

当将全部电容器接连地并联连接时，贮存在C3和C4上的电荷在所有电容器中被重新分配而这些电容两端电压（Vf）可表示为Vf＝（C3+C4）（V）/C_T。对该特定实例，假设电容器为二进制加权C3＝8CO，C4＝16CO，CT＝63Co和Vf＝（24/63）V。

通过将正向转移（XFR）脉冲加到晶体管M4的栅极即，出XFR脉冲在时间t10进行高电平时可将结点5所产生的电压转移到后续级M4的导通起到将后继级（CP）的电容与存贮电容器Ci并联耦合的作用。实际上，结点5的模拟电压在转移到下一级时，由于存在CP而将被衰减。

注意，如图2所示，若希望改善DAC的有效分辨率可将高频脉动信号施加到输出结点5。该脉动信号可为与XFR脉冲同时出现脉动的脉冲信号并具有（例如）对应于代表LSB输出电位一半的幅度。

本发明的一个重要方面在于：对电容器控制晶体管M2i之栅极的予充电还起到形成电荷再分配和在结点5产生一模拟电压的作用，该电压经M4耦合到放大器67。

图2电路可用于实施图5所概括的系统中的数-模转换（DAC）功能。串行数字数据信号被加到图2所示形式的数-模转换器（DAC）100，以产生加到数据扫描器101的模拟信号，该扫描器的输出加到液晶显示（LCD）屏的诸列。

包含实施本发明的电路的DAC系统方块图示于图6中并已在上面探讨过。串行视频输入信号被加到串行数字数据发生器112，该发生器作用在于对输入信息进行格式化和在40个输出通道或数据字线DWL1至DWL40上产生串行数据。每个数字字线经由24根子线耦合到图2所示那种类型的24个不同DAC电路。在每条子线上串行产生的144比特的六个数据比特按时经由列选择和信号分离器比特选择线被采样并加到各DAC电路11，以产生用于驱动LCD屏114的相应列导体的模拟电压。图6中，每条列选择线（CS）控制与每逢第24列相对应的传播信号。图7中，每个列选择线（CS）控制相应于40个接续列为一组的传播信号。从数据字线到某些DAC电路的数据位分配详示于图7。概括地说，图6和7的系统虽然它们在源极细节是不同的但其相似性在于串行比特在40线上并行传播。之后，各数据字线上的串行比特被传送到24个子线上，每个子线对应于LCD屏的一列导体，每个子线载有6个待转换成模拟电压，用以驱动其相应列导通的串行数据位。

示于图2的二进制加权电容性网络50要求每个后续电容器尺寸是在前电容器的两倍。这要求制造范围广泛的电容器，即要制成不是很大的电容器就是非常小的电容器（注意：在希望有多于6个二进制阶跃的场合该问题变得极糟糕）。极小电容器是难以精确制造还附加有寄生电容的问题。大电容器占用过多空间。这些问题可借助图8所示分部类型（subranging type）电路加以避免。二进制加权电容器C3，C4和C5可分别取（例如）0.05pf，0.1pf和0.2pf的电容值。电容器CO，C1和C2的顶部共同连接到结点81，耦合电容器Cc连接在结点81和与C3，C4和C5之一侧相连的输出结点5之间。电容器Cc起到对电容器C0，C1和C2值的分割降低（divide down）作用，以产生相当于图2中标号50的网络。

使用2个相等比率的部分，每一部分有N等级（步或级）时，耦合电容器Cc可计算如下：

Cc＝1/2 C3（2^N/2^N-1）

对N＝3，Cc＝1/2 C3（8/7）

这样一个电容器网络可用两组电容器和一个耦合电容器构成。一组中的各电容器可以（但不一定是）与另一组的电容器相同，并且，例如每组只需三个不同的电容和耦合电容。耦合到结点5和81的晶体管M3A和M3B分别执行与图2中晶体管M3的相同功能。

在图2电路中，晶体管M3用于有选择地将充电电压加到结点5，而晶体管M2用于有选择地将结点5箝位至地电位。另一方面，若如图9A和9B所示的连接和操作时，可用单一晶体管M3K来执行晶体管M3和M2的功能。参考图9A，注意晶体管M3K将连接在图2电路中，以取代是用一个电极（源/漏）131连到输出结点5而另一电极（漏/源）132连到电源端7的晶体管M3和M2。晶体管M3K的栅极可能由图9B的波形6中所示类型的CHG/零信号驱动，图9B波形7中所示类型的电位（充电电平）将加到电源端7。予充电，数据输入，列选择和位选择信号可类似于以上讨论过的图2电路中所示和所用信号。

图2电路示出的是6位数-模转换器。然而应该理解，这仅是举例而已，为实施本发明也可用更多或更少数据位和电容器与晶体管的相应数目。

诸附图已示出一种特定的开关顺序。然而显然，在不脱离本发明教导的情况下也可采用其他开关顺序和对M3i和M1i晶体管的不同定位。

同样，已图示电路和系统有各配给24条子线的40条字线，用以产生驱动显示屏的960列的960个模拟电压。显然，输出总数可或多或少，字线与子线之比可有许多不同的值。

Claims

1、用于将一组N个数据位转换成模拟电压的数字-模拟转换器(DAC)，包括：

N个电容器(C0-C5)，一个电容器对应所述N个数据位的每一个，

每个电容具有第一和第二板；和

将每个电容器的第一板连接到输出结的装置；其特征在于：

一对一地对所述N数据位的N个开关晶体管(M26-M25)，所述N个开关晶体管每个均有第一和第二电极界定导电通路的两端和栅极，每个栅极有与之相关的相对小的电容；

连接每个开关晶体管在其相关电容器和第一电源端(地)之间的导电通路的装置；

适于在数据装入期接收串行施加的数字数据信号和在予充电期接收予充电信号的输入结点(3)；

N个有选择的允许数据转移路径(M10，M30，…M15，M35)，每个所述N开关晶体管对应一条数据转移路径，每条数据转移路径连接在所述输入结点和其相关开关晶体管的栅极之间；

用于在所述数据装入时间间隔每次一个地选择导通所述N个数据转移路径的装置(CSj；B0-B5)，用以有选择地对数字数据信号进行采样并用以提供和贮存对应于在相应一个所述N开关晶体管栅极上的每个所述数字数据信号的电压；和

用于有选择地提供所述电容器上的电压的装置(M3)，以便根据出现在它们各自开关晶体管之栅极上的数据响应电压电平对这些电容进行充电。

2、根据权利要求1的数-模转换器，其特征在于：在每个予充电时期内，每一个所述N开关晶体管的栅极电容被予充电到一导通电平，而且所述N个电容器是并联连接的。