JP3452956B2 - ディジタル／アナログ変換器 - Google Patents
ディジタル／アナログ変換器Info
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタル／アナログ
（Ｄ／Ａ）変換器に関し、特に、電荷再分配型のＤ／Ａ
変換器に関する。
（Ｄ／Ａ）変換器に関し、特に、電荷再分配型のＤ／Ａ
変換器に関する。
【０００２】
【発明の背景】電荷再分配型のＤ／Ａ変換器は、通常、
ディジタル信号の値を表わすために選択的に充電（また
は放電）される、２進重み付きコンデンサのアレイを含
んでいる。アレイの中の選択されたコンデンサが充電さ
れ、選択されたコンデンサに蓄積された電荷はアレイの
すべてのコンデンサに再分配されてディジタル信号を表
わすアナログ電圧を発生する。
ディジタル信号の値を表わすために選択的に充電（また
は放電）される、２進重み付きコンデンサのアレイを含
んでいる。アレイの中の選択されたコンデンサが充電さ
れ、選択されたコンデンサに蓄積された電荷はアレイの
すべてのコンデンサに再分配されてディジタル信号を表
わすアナログ電圧を発生する。
【０００３】このことは、図１の従来技術による回路に
関して最もよく説明される。図１において、６ビットの
ディジタルデータ信号（Ｄ１〜Ｄ６）は、６個のコンデ
ンサ（Ｃ１〜Ｃ６）および６個のスイッチ回路（Ｓ１〜
Ｓ６）により、出力ラインＯＬにおいてアナログ電圧に
変換される。６個のコンデンサＣ１〜Ｃ６は２進重み付
きで、最小コンデンサ（すなわち、Ｃ１）は１単位の静
電容量（Ｃ）に等しい値を有し、最大コンデンサ（すな
わち、Ｃ６）は３２単位の静電容量（３２Ｃ）に等しい
値を有する。Ｄ６は、最上位ビット（ＭＳＢ）の情報で
あり、最大コンデンサ（Ｃ６）に供給されそれに蓄積さ
れる。Ｄ１は、最下位ビット（ＬＳＢ）の情報であり、
最小コンデンサ（Ｃ１）に供給され、それに蓄積され
る。
関して最もよく説明される。図１において、６ビットの
ディジタルデータ信号（Ｄ１〜Ｄ６）は、６個のコンデ
ンサ（Ｃ１〜Ｃ６）および６個のスイッチ回路（Ｓ１〜
Ｓ６）により、出力ラインＯＬにおいてアナログ電圧に
変換される。６個のコンデンサＣ１〜Ｃ６は２進重み付
きで、最小コンデンサ（すなわち、Ｃ１）は１単位の静
電容量（Ｃ）に等しい値を有し、最大コンデンサ（すな
わち、Ｃ６）は３２単位の静電容量（３２Ｃ）に等しい
値を有する。Ｄ６は、最上位ビット（ＭＳＢ）の情報で
あり、最大コンデンサ（Ｃ６）に供給されそれに蓄積さ
れる。Ｄ１は、最下位ビット（ＬＳＢ）の情報であり、
最小コンデンサ（Ｃ１）に供給され、それに蓄積され
る。
【０００４】図１に示すように、各コンデンサ（Ｃ１〜
Ｃ６）の一方の側（Ｘ）は出力ラインＯＬに接続されて
いる。出力ライン（ＯＬ）は、第１のＭＯＳトランジス
タスイッチＰＬを介して電圧ＶＣＣに結合されるか、あ
るいは、第２のＭＯＳトランジスタスイッチＮＬを介し
て大地電位に結合される。各コンデンサ（Ｃｉ）の他の
側（Ｙ）は、ＭＯＳトランジスタスイッチ（ＰＳｉ）を
介して電圧ＶＣＣに結合され、あるいはＭＯＳトランジ
スタスイッチ（ＮＳｉ）を介して大地電位に接続され
る。従って、各コンデンサのＹ側で２個のスイッチング
トランジスタを使用して、各コンデンサを所望の状態に
設定する。
Ｃ６）の一方の側（Ｘ）は出力ラインＯＬに接続されて
いる。出力ライン（ＯＬ）は、第１のＭＯＳトランジス
タスイッチＰＬを介して電圧ＶＣＣに結合されるか、あ
るいは、第２のＭＯＳトランジスタスイッチＮＬを介し
て大地電位に結合される。各コンデンサ（Ｃｉ）の他の
側（Ｙ）は、ＭＯＳトランジスタスイッチ（ＰＳｉ）を
介して電圧ＶＣＣに結合され、あるいはＭＯＳトランジ
スタスイッチ（ＮＳｉ）を介して大地電位に接続され
る。従って、各コンデンサのＹ側で２個のスイッチング
トランジスタを使用して、各コンデンサを所望の状態に
設定する。
【０００５】すべてのディジタル情報が選択されたコン
デンサに供給されて蓄積された後、すべてのコンデンサ
は並列に接続され、選択されたコンデンサに蓄積された
電荷はすべてのコンデンサに再分配され、供給されたデ
ィジタル入力信号を表わすアナログ電圧を発生する。
デンサに供給されて蓄積された後、すべてのコンデンサ
は並列に接続され、選択されたコンデンサに蓄積された
電荷はすべてのコンデンサに再分配され、供給されたデ
ィジタル入力信号を表わすアナログ電圧を発生する。
【０００６】図１の回路を使って、ディジタル信号から
電圧への変換を行うのに必要とされる各段階と時間期間
は以下の通りである。
電圧への変換を行うのに必要とされる各段階と時間期間
は以下の通りである。
【０００７】１．第１の初期化期間の間、すべてのコン
デンサ（Ｃｉ）は放電され、同一の初期化状態に設定さ
れる。これを行うには、例えば、トランジスタＰＬをオ
フにし、トランジスタＮＬをオンにし、またすべてのＰ
Ｓｉトランジスタをオフにして、すべてのＮＳｉトラン
ジスタをオンにする。
デンサ（Ｃｉ）は放電され、同一の初期化状態に設定さ
れる。これを行うには、例えば、トランジスタＰＬをオ
フにし、トランジスタＮＬをオンにし、またすべてのＰ
Ｓｉトランジスタをオフにして、すべてのＮＳｉトラン
ジスタをオンにする。
【０００８】２．次の第２のデータロード期間の間、各
ディジタルデータ信号（Ｄｉ）は、相補トランジスタＰ
ＳｉまたはＮＳｉを介して、コンデンサＣｉのＹ側に供
給され、各データ信号に対応する電荷はコンデンサＣｉ
に蓄積される。これを行うには、例えば、（ａ）トラン
ジスタＰＬをオンにし、トランジスタＮＬをオフにし
て、それにより出力ラインＯＬはＶＣＣボルトに保持さ
れる；（ｂ）各コンデンサ（Ｃｉ）は、もし入力直列ビ
ットＤｉが“高”またはＶＣＣボルトであるならば、Ｎ
Ｓｉトランジスタはオンになり、ＰＳｉトランジスタが
オフになるので、充電されるか、または、もしＤｉが
“低”または“ゼロ”ボルトであるならば、トランジス
タＰＳｉはオンになり、トランジスタＮＳｉがオフにな
るので、各コンデンサ（Ｃｉ）は放電されたままの状態
にある。
ディジタルデータ信号（Ｄｉ）は、相補トランジスタＰ
ＳｉまたはＮＳｉを介して、コンデンサＣｉのＹ側に供
給され、各データ信号に対応する電荷はコンデンサＣｉ
に蓄積される。これを行うには、例えば、（ａ）トラン
ジスタＰＬをオンにし、トランジスタＮＬをオフにし
て、それにより出力ラインＯＬはＶＣＣボルトに保持さ
れる；（ｂ）各コンデンサ（Ｃｉ）は、もし入力直列ビ
ットＤｉが“高”またはＶＣＣボルトであるならば、Ｎ
Ｓｉトランジスタはオンになり、ＰＳｉトランジスタが
オフになるので、充電されるか、または、もしＤｉが
“低”または“ゼロ”ボルトであるならば、トランジス
タＰＳｉはオンになり、トランジスタＮＳｉがオフにな
るので、各コンデンサ（Ｃｉ）は放電されたままの状態
にある。
【０００９】３．次の第３の、再合成または変換期間の
間、すべてのコンデンサＣｉは並列に接続され、ディジ
タル信号の値を表わすアナログ電圧を発生する。これを
行うには、例えば、（ａ）トランジスタＰＬとトランジ
スタＮＬをオフにし、そして（ｂ）すべてのＮＳｉトラ
ンジスタをオンにし、すべてのＰＳｉトランジスタをオ
フにする。
間、すべてのコンデンサＣｉは並列に接続され、ディジ
タル信号の値を表わすアナログ電圧を発生する。これを
行うには、例えば、（ａ）トランジスタＰＬとトランジ
スタＮＬをオフにし、そして（ｂ）すべてのＮＳｉトラ
ンジスタをオンにし、すべてのＰＳｉトランジスタをオ
フにする。
【００１０】４．その後の第４の期間の間、コンデンサ
の両端に発生するアナログ電圧は、出力ラインＯＬを増
幅器ＡＭＰ１に結合させる伝送ゲートトランジスタ（Ｔ
Ｒ）を介して読み出される。
の両端に発生するアナログ電圧は、出力ラインＯＬを増
幅器ＡＭＰ１に結合させる伝送ゲートトランジスタ（Ｔ
Ｒ）を介して読み出される。
【００１１】図１のディジタル／アナログ（Ｄ／Ａ）変
換回路は多くの用途によく適している。しかしながら、
高密度のＤ／Ａ変換システムを形成することが望まし
く、また必要とされる場合、図１のＤ／Ａ変換回路には
いくつかの問題がある。このようなシステムでは、デー
タロードサイクルの間、多数のコンデンサをす速く充電
しなければならない。これには問題がある。何故なら
ば、短期間にコンデンサ（Ｃｉ） を直接に且つ順次に
充電しなければならないので、最大のコンデンサを充電
するのに必要とされる大きな瞬時電流を取り扱うのに大
きなトランジスタが必要となる。また、導電性の低い小
型のトランジスタを使用すると、充電時間が長くなり、
そのシステムの時間的制約を超えることができる。
換回路は多くの用途によく適している。しかしながら、
高密度のＤ／Ａ変換システムを形成することが望まし
く、また必要とされる場合、図１のＤ／Ａ変換回路には
いくつかの問題がある。このようなシステムでは、デー
タロードサイクルの間、多数のコンデンサをす速く充電
しなければならない。これには問題がある。何故なら
ば、短期間にコンデンサ（Ｃｉ） を直接に且つ順次に
充電しなければならないので、最大のコンデンサを充電
するのに必要とされる大きな瞬時電流を取り扱うのに大
きなトランジスタが必要となる。また、導電性の低い小
型のトランジスタを使用すると、充電時間が長くなり、
そのシステムの時間的制約を超えることができる。
【００１２】更に、非晶質のシリコンで作られるような
トランジスタを使用する高密度Ｄ／Ａ変換システムを構
成することが望ましい場合、図１の回路には重大な問題
がある。これらのトランジスタは製作が容易で安価であ
るので、この形式のトランジスタを使用することが望ま
しい。これは、特に、この形式のトランジスタを使用し
て表示パネルを形成する場合、表示回路と制御回路を同
様な技術を使用して形成することができるので、望まし
い。都合の悪いことに、これらのトランジスタは移動度
が低く、利得が低く、また閾値電圧が高い。その上、こ
れらのトランジスタは現在のところ、導電性が一種類の
ものだけ（すなわち、Ｎチャンネル導電性）しか入手で
きない。利得が低く、導電性が低く、また閾値電圧ＶＴ
が比較的高い（例えば、ＶＴは３〜５ボルトである）の
で、これらのトランジスタは、ソースホロワモードで使
用された時、応答が非常に遅くなる傾向がある。ソース
ホロアモードにおける遅い応答では問題が起こり、これ
は非晶質シリコンの技術において非常に顕著である。し
かしながら、一般にこの問題は、導電性が一種類だけの
トランジスタしか入手できない時にはいつでも存在す
る。すなわち、トランジスタは、共通ソースモードで使
用される時には、良いスイッチ動作を行い、ソースホロ
ワモードで使用される時には動作が劣る（遅い）。
トランジスタを使用する高密度Ｄ／Ａ変換システムを構
成することが望ましい場合、図１の回路には重大な問題
がある。これらのトランジスタは製作が容易で安価であ
るので、この形式のトランジスタを使用することが望ま
しい。これは、特に、この形式のトランジスタを使用し
て表示パネルを形成する場合、表示回路と制御回路を同
様な技術を使用して形成することができるので、望まし
い。都合の悪いことに、これらのトランジスタは移動度
が低く、利得が低く、また閾値電圧が高い。その上、こ
れらのトランジスタは現在のところ、導電性が一種類の
ものだけ（すなわち、Ｎチャンネル導電性）しか入手で
きない。利得が低く、導電性が低く、また閾値電圧ＶＴ
が比較的高い（例えば、ＶＴは３〜５ボルトである）の
で、これらのトランジスタは、ソースホロワモードで使
用された時、応答が非常に遅くなる傾向がある。ソース
ホロアモードにおける遅い応答では問題が起こり、これ
は非晶質シリコンの技術において非常に顕著である。し
かしながら、一般にこの問題は、導電性が一種類だけの
トランジスタしか入手できない時にはいつでも存在す
る。すなわち、トランジスタは、共通ソースモードで使
用される時には、良いスイッチ動作を行い、ソースホロ
ワモードで使用される時には動作が劣る（遅い）。
【００１３】更に、非常に限られた時間に多数の変換を
行わなければならない高密度のシステムでは、特に、デ
ィジタル／アナログ変換を行う時間を短縮することが望
ましく、また必要である。
行わなければならない高密度のシステムでは、特に、デ
ィジタル／アナログ変換を行う時間を短縮することが望
ましく、また必要である。
【００１４】更に、各コンデンサのＹ側に２個のトラン
ジスタを使用するというような、構成要素の数を減らす
ことが望ましい。構成要素の数を減らすと、回路の歩留
まりと信頼性が高まり、Ｄ／Ａ変換システムに使用する
表示パネルの行と列の導体と共に回路が最良の状態で一
層容易に組み立てられるように回路を設計することがで
きる。
ジスタを使用するというような、構成要素の数を減らす
ことが望ましい。構成要素の数を減らすと、回路の歩留
まりと信頼性が高まり、Ｄ／Ａ変換システムに使用する
表示パネルの行と列の導体と共に回路が最良の状態で一
層容易に組み立てられるように回路を設計することがで
きる。
【００１５】以上述べた問題、および以下に述べる他の
問題は、本発明を具体化する回路およびシステムで解決
される。
問題は、本発明を具体化する回路およびシステムで解決
される。
【００１６】
【発明の概要】本発明を具体化する回路では、入力節点
に供給される１組のＮビットのディジタルデータが、Ｎ
個の重み付きコンデンサとＮ個のスイッチングトランジ
スタによりアナログ電圧に変換される。１個のコンデン
サは、Ｎビットのディジタルデータの各ビットに対し、
１個のスイッチングトランジスタと関連している。各コ
ンデンサは第１と第２のプレートを有し、各コンデンサ
の第１のプレートは出力ラインに接続されている。各ス
イッチングトランジスタは導通路とゲート電極を備えて
いる。ゲート電極には最大の２進重み付きコンデンサの
値と比較して割合に小さいゲート静電容量が存在してい
る。各スイッチングトランジスタの導通路は、それと関
連するコンデンサの他方の側と基準電位との間に接続さ
れている。Ｎビットのディジタルデータは、選択的に動
作可能にされるＮ個のデータ転送路（スイッチングトラ
ンジスタ１個につき１つのデータ転送路がある）を介し
て、Ｎ個のスイッチングトランジスタのゲートに結合さ
れる。各データ転送路は、入力節点とそれに対応するス
イッチングトランジスタのゲート電極との間に接続され
ている。
に供給される１組のＮビットのディジタルデータが、Ｎ
個の重み付きコンデンサとＮ個のスイッチングトランジ
スタによりアナログ電圧に変換される。１個のコンデン
サは、Ｎビットのディジタルデータの各ビットに対し、
１個のスイッチングトランジスタと関連している。各コ
ンデンサは第１と第２のプレートを有し、各コンデンサ
の第１のプレートは出力ラインに接続されている。各ス
イッチングトランジスタは導通路とゲート電極を備えて
いる。ゲート電極には最大の２進重み付きコンデンサの
値と比較して割合に小さいゲート静電容量が存在してい
る。各スイッチングトランジスタの導通路は、それと関
連するコンデンサの他方の側と基準電位との間に接続さ
れている。Ｎビットのディジタルデータは、選択的に動
作可能にされるＮ個のデータ転送路（スイッチングトラ
ンジスタ１個につき１つのデータ転送路がある）を介し
て、Ｎ個のスイッチングトランジスタのゲートに結合さ
れる。各データ転送路は、入力節点とそれに対応するス
イッチングトランジスタのゲート電極との間に接続され
ている。
【００１７】データロード期間の間、Ｎビットのデータ
に対応する電圧レベルは、Ｎ個のデータ転送路を介して
選択的にサンプリングされ、スイッチングトランジスタ
のゲートに蓄積される。従って、データロード期間の
間、データ信号はサンプリングされ、スイッチングトラ
ンジスタのゲート静電容量に蓄積される。スイッチング
トランジスタのゲート静電容量は小さいので、データは
非常に速くゲートにロードされる。スイッチングトラン
ジスタのゲートに蓄積されたデータは、その後、充電電
圧がコンデンサに供給された時に、どの２進重み付きコ
ンデンサが充電されているかそしてどれが充電されてい
ないかを判定する。
に対応する電圧レベルは、Ｎ個のデータ転送路を介して
選択的にサンプリングされ、スイッチングトランジスタ
のゲートに蓄積される。従って、データロード期間の
間、データ信号はサンプリングされ、スイッチングトラ
ンジスタのゲート静電容量に蓄積される。スイッチング
トランジスタのゲート静電容量は小さいので、データは
非常に速くゲートにロードされる。スイッチングトラン
ジスタのゲートに蓄積されたデータは、その後、充電電
圧がコンデンサに供給された時に、どの２進重み付きコ
ンデンサが充電されているかそしてどれが充電されてい
ないかを判定する。
【００１８】好ましい実施例では、スイッチングトラン
ジスタをオンにする極性と振幅を有するプリチャージパ
ルスが入力節点に供給され、選択的に作動可能にされる
Ｎ個のデータ転送路を介してすべてのスイッチングトラ
ンジスタに結合される。プリチャージパルスは、ターン
オン電圧でＮ個のスイッチングトランジスタのゲート静
電容量を予め充電し、その後のＮビットのディジタルデ
ータの供給に備える。また、プリチャージパルスは、Ｎ
個のスイッチングトランジスタをすべて並列にオンに
し、それにより、Ｎ個の２進重み付きコンデンサは並列
に接続され、Ｎ個のコンデンサの中の選択されたコンデ
ンサに以前蓄積された電荷を再分配し、それにより、以
前供給されたＮビットのディジタルデータを表わすアナ
ログ電圧を発生する。
ジスタをオンにする極性と振幅を有するプリチャージパ
ルスが入力節点に供給され、選択的に作動可能にされる
Ｎ個のデータ転送路を介してすべてのスイッチングトラ
ンジスタに結合される。プリチャージパルスは、ターン
オン電圧でＮ個のスイッチングトランジスタのゲート静
電容量を予め充電し、その後のＮビットのディジタルデ
ータの供給に備える。また、プリチャージパルスは、Ｎ
個のスイッチングトランジスタをすべて並列にオンに
し、それにより、Ｎ個の２進重み付きコンデンサは並列
に接続され、Ｎ個のコンデンサの中の選択されたコンデ
ンサに以前蓄積された電荷を再分配し、それにより、以
前供給されたＮビットのディジタルデータを表わすアナ
ログ電圧を発生する。
【００１９】Ｎ個のスイッチングトランジスタのプリチ
ャージに続いて、データロード期間が開始され、Ｎ個の
データ転送路が選択的に動作可能にされ、それぞれのデ
ータビットをそれと対応するトランジスタのゲートに結
合させ、１つの入力信号の状態に対しゲート静電容量を
放電させ、別の入力信号の状態に対してはゲート静電容
量を充電されたままに保つ。これにより、Ｎビットのデ
ィジタルデータの各ビットの値に対応する電圧が、対応
するスイッチングトランジスタのゲートに設定される。
ャージに続いて、データロード期間が開始され、Ｎ個の
データ転送路が選択的に動作可能にされ、それぞれのデ
ータビットをそれと対応するトランジスタのゲートに結
合させ、１つの入力信号の状態に対しゲート静電容量を
放電させ、別の入力信号の状態に対してはゲート静電容
量を充電されたままに保つ。これにより、Ｎビットのデ
ィジタルデータの各ビットの値に対応する電圧が、対応
するスイッチングトランジスタのゲートに設定される。
【００２０】発明の構成 １組のＮビットのデータをアナログ電圧に変換するディ
ジタル／アナログ変換器（Ｄ／Ａ変換器）であって、 前
記Ｎビットのデータの各ビットについて、１個のコンデ
ンサが対応し、各コンデンサが第１および第２のプレー
トを備えているＮ個のコンデンサ（Ｃ０−Ｃ５）と、 各
コンデンサの第１のプレートを出力節点に接続する手段
と、 前記Ｎビットのデータの各ビットについて、１個の
スイッチングトランジスタが対応し、各スイッチングト
ランジスタが導通路の終端を形成する第１および第２の
電極および制御電極を有し、各制御電極はそれと関連す
る比較的小さい静電容量を有する、Ｎ個のスイッチング
トランジスタ（Ｍ２０−Ｍ２５）と、 各スイッチングト
ランジスタの導通路をそれと関連するコンデンサの第２
のプレートと第１の電源端子（大地）間に接続する手段
と、 データロード期間の間に直列に供給されるディジタ
ルデータ信号を受け取り、プリチャージ期間の間にプリ
チャージ信号を受け取るように適合される入力節点
（３）と、 前記Ｎ個のスイッチングトランジスタの各々
につき１個のデータ転送路が存在し、各データ転送路は
前記入力節点と、関連するスイッチングトランジスタの
制御電極との間に接続されて、選択的に動作可能にされ
るＮ個のデータ転送路（Ｍ１０、Ｍ３０、．．．Ｍ１
５、Ｍ３５）と、 前記データロード期間の間、前記Ｎ個
のデータ転送路を、１度に１つずつ選択的にオンにし、
ディジタルデータ信号を選択的にサンプリングし、該デ
ィジタルデータ信号の各々に対応する電圧を供給し、且
つ前記Ｎ個のスイッチングトランジスタのうちの対応す
る１つのトランジスタのゲートに電圧を蓄積する手段
（ＣＳｊ；Ｂ０−Ｂ５）と、 前記コンデンサの両端間に
選択的に電圧を供給し、それぞれのスイッチングトラン
ジスタのゲートに在ってデータに応答する電圧レベルに
従ってコンデンサを充電する手段（Ｍ３）とを具えた、
前記ディジタル／アナログ変換器。 添付されている図面
において、同様な参照符号は同様な構成要素を表わす。
ジタル／アナログ変換器（Ｄ／Ａ変換器）であって、 前
記Ｎビットのデータの各ビットについて、１個のコンデ
ンサが対応し、各コンデンサが第１および第２のプレー
トを備えているＮ個のコンデンサ（Ｃ０−Ｃ５）と、 各
コンデンサの第１のプレートを出力節点に接続する手段
と、 前記Ｎビットのデータの各ビットについて、１個の
スイッチングトランジスタが対応し、各スイッチングト
ランジスタが導通路の終端を形成する第１および第２の
電極および制御電極を有し、各制御電極はそれと関連す
る比較的小さい静電容量を有する、Ｎ個のスイッチング
トランジスタ（Ｍ２０−Ｍ２５）と、 各スイッチングト
ランジスタの導通路をそれと関連するコンデンサの第２
のプレートと第１の電源端子（大地）間に接続する手段
と、 データロード期間の間に直列に供給されるディジタ
ルデータ信号を受け取り、プリチャージ期間の間にプリ
チャージ信号を受け取るように適合される入力節点
（３）と、 前記Ｎ個のスイッチングトランジスタの各々
につき１個のデータ転送路が存在し、各データ転送路は
前記入力節点と、関連するスイッチングトランジスタの
制御電極との間に接続されて、選択的に動作可能にされ
るＮ個のデータ転送路（Ｍ１０、Ｍ３０、．．．Ｍ１
５、Ｍ３５）と、 前記データロード期間の間、前記Ｎ個
のデータ転送路を、１度に１つずつ選択的にオンにし、
ディジタルデータ信号を選択的にサンプリングし、該デ
ィジタルデータ信号の各々に対応する電圧を供給し、且
つ前記Ｎ個のスイッチングトランジスタのうちの対応す
る１つのトランジスタのゲートに電圧を蓄積する手段
（ＣＳｊ；Ｂ０−Ｂ５）と、 前記コンデンサの両端間に
選択的に電圧を供給し、それぞれのスイッチングトラン
ジスタのゲートに在ってデータに応答する電圧レベルに
従ってコンデンサを充電する手段（Ｍ３）とを具えた、
前記ディジタル／アナログ変換器。 添付されている図面
において、同様な参照符号は同様な構成要素を表わす。
【００２１】
【実施例】絶縁ゲート電界効果トランジスタ（ＩＧＦＥ
Ｔ）は本発明を実施する際に好んで使用される能動デバ
イスである。この理由により、図面の回路は、このよう
なトランジスタを使用するものとして示されており、以
下にそのような説明する。しかしながら、これは、他の
適当なデバイスの使用を排除しようとするものではな
く、このため、“トランジスタ”という用語は、特許請
求の範囲において制限無しに使用される場合、一般的な
意味で使用されている。
Ｔ）は本発明を実施する際に好んで使用される能動デバ
イスである。この理由により、図面の回路は、このよう
なトランジスタを使用するものとして示されており、以
下にそのような説明する。しかしながら、これは、他の
適当なデバイスの使用を排除しようとするものではな
く、このため、“トランジスタ”という用語は、特許請
求の範囲において制限無しに使用される場合、一般的な
意味で使用されている。
【００２２】図において、ｎ導電性型のエンハンスメン
ト型ＩＧＦＥＴは、文字Ｎで識別され、その後に特定の
符号が続く。ＩＧＦＥＴの特性はよく知られており、詳
しく述べる必要はない。しかしながら、以下の説明をは
っきりと理解できるように、本発明に関係のあるＩＧＦ
ＥＴの定義と特性を以下に述べる。
ト型ＩＧＦＥＴは、文字Ｎで識別され、その後に特定の
符号が続く。ＩＧＦＥＴの特性はよく知られており、詳
しく述べる必要はない。しかしながら、以下の説明をは
っきりと理解できるように、本発明に関係のあるＩＧＦ
ＥＴの定義と特性を以下に述べる。
【００２３】ＩＧＦＥＴでは、ソースおよびドレインと
呼ばれる第１の電極および第２の電極が導通路の両端部
を形成し、制御電極（ゲート）に加えられる電圧が導通
路の導電度を決める。Ｎ型ＩＧＦＥＴの場合、ソース電
極は、第１と第２の電極のうちで最も低い電圧が加えら
れる電極として定義される。ここで使用されるデバイス
は２方向性であり、イネーブル信号が制御電極に加えら
れると、電流は第１と第２の電極で形成される導通路内
でいずれの方向にも流れることができる。導通が起こる
ためには、ゲート／ソース間に加えられる電圧
（Ｖｇｓ）はソースを基準にしてゲートを順バイアスす
る方向でなければならず、且つ、閾値電圧（Ｖｔ）とし
て定義される一定の値よりも大きくなければならない。
ソースホロワとして使用される場合、ソース電極におけ
る電圧（Ｖｓ）は、ゲートに加えられる信号（Ｖｇ）に
“追従する”が、閾値電圧（Ｖｔ）により相殺される。
本発明を具体化する回路およびシステムは、低い移動度
と低い利得と高い閾値電圧（例えば、ＶＴ＝５ボルト）
を有する非晶質シリコンで作られたトランジスタを使用
して形成される。最後に、非晶質シリコンで作られるよ
うなＩＧＦＥＴは、ゲート電極とソース電極間、および
ゲート電極とドレイン電極間に若干静電容量を持ってい
る。この静電容量の効果と利用については以下に述べ
る。
呼ばれる第１の電極および第２の電極が導通路の両端部
を形成し、制御電極（ゲート）に加えられる電圧が導通
路の導電度を決める。Ｎ型ＩＧＦＥＴの場合、ソース電
極は、第１と第２の電極のうちで最も低い電圧が加えら
れる電極として定義される。ここで使用されるデバイス
は２方向性であり、イネーブル信号が制御電極に加えら
れると、電流は第１と第２の電極で形成される導通路内
でいずれの方向にも流れることができる。導通が起こる
ためには、ゲート／ソース間に加えられる電圧
（Ｖｇｓ）はソースを基準にしてゲートを順バイアスす
る方向でなければならず、且つ、閾値電圧（Ｖｔ）とし
て定義される一定の値よりも大きくなければならない。
ソースホロワとして使用される場合、ソース電極におけ
る電圧（Ｖｓ）は、ゲートに加えられる信号（Ｖｇ）に
“追従する”が、閾値電圧（Ｖｔ）により相殺される。
本発明を具体化する回路およびシステムは、低い移動度
と低い利得と高い閾値電圧（例えば、ＶＴ＝５ボルト）
を有する非晶質シリコンで作られたトランジスタを使用
して形成される。最後に、非晶質シリコンで作られるよ
うなＩＧＦＥＴは、ゲート電極とソース電極間、および
ゲート電極とドレイン電極間に若干静電容量を持ってい
る。この静電容量の効果と利用については以下に述べ
る。
【００２４】図２に関して述べると、回路１１は、デー
タ入力端子３に直列に加えられるデータビット（Ｄｉ）
を、出力端子５において対応するアナログ電圧に変換す
る。図２の回路の構成と動作を一層よく理解するため
に、図２の回路は、図６と図７に示す形式のＤ／Ａ変換
システムの中に組み込まれることに注目されたい。図６
に関して述べると、直列ディジタルデータ発生器１１２
は４０本の出力データワードライン（ＤＷＬ１〜ＤＷＬ
４０）を備えており、発生器１１２は、４０本のデータ
ワードライン上に、直列に連なるディジタル信号を並列
的に発生する。データロードサイクルの間、各データワ
ードラインは１４４ビットの直列情報を伝送し、情報は
２４本のサブラインに分配され、各サブラインはそれに
対応するＤ／Ａ変換回路１１に、６ビットのデータを伝
送する。図６で、１ワードライン当り２４本のサブライ
ンがあり、４０ワードラインではサブラインの合計は９
６０本となる。各サブラインはＤ／Ａ変換器に結合さ
れ、６ビットのディジタルデータを対応するアナログ電
圧に変換し、次にアナログ電圧は、図６のシステムにお
いて、液晶表示（ＬＣＤ）パネル１１４の一部である、
対応する列導体を駆動するのに使用される。
タ入力端子３に直列に加えられるデータビット（Ｄｉ）
を、出力端子５において対応するアナログ電圧に変換す
る。図２の回路の構成と動作を一層よく理解するため
に、図２の回路は、図６と図７に示す形式のＤ／Ａ変換
システムの中に組み込まれることに注目されたい。図６
に関して述べると、直列ディジタルデータ発生器１１２
は４０本の出力データワードライン（ＤＷＬ１〜ＤＷＬ
４０）を備えており、発生器１１２は、４０本のデータ
ワードライン上に、直列に連なるディジタル信号を並列
的に発生する。データロードサイクルの間、各データワ
ードラインは１４４ビットの直列情報を伝送し、情報は
２４本のサブラインに分配され、各サブラインはそれに
対応するＤ／Ａ変換回路１１に、６ビットのデータを伝
送する。図６で、１ワードライン当り２４本のサブライ
ンがあり、４０ワードラインではサブラインの合計は９
６０本となる。各サブラインはＤ／Ａ変換器に結合さ
れ、６ビットのディジタルデータを対応するアナログ電
圧に変換し、次にアナログ電圧は、図６のシステムにお
いて、液晶表示（ＬＣＤ）パネル１１４の一部である、
対応する列導体を駆動するのに使用される。
【００２５】図２の回路が図６と図７に示す形式のＤ／
Ａ変換システムの一部である場合、入力端子３に加えら
れるデータ信号は、図３に示すように、データ入力とし
て表わされる波形となる。図３の波形データ入力はプリ
チャージ期間を含んでおり、そのあとに、６個のデータ
セグメントが続く。プリチャージ期間中、プリチャージ
データパルス（ＰＤＰ）が入力端子３に供給される。プ
リチャージデータパルスなるパルスは＋１５ボルトの振
幅を有し、そのパルス幅は４マイクロセカンドとする。
プリチャージ期間のあとに、データロード期間があり、
この期間中に、データビットは入力端子３に直列に供給
される。図６および図７のシステムの場合、データロー
ド期間は６個のセグメントに分割され、各セグメントは
２４ビットのデータを含んでいる。第１のセグメント
（ＳＥＧ１）の間、最上位２４ビットが入力端子３に供
給され、各ビットは図２に示す形式の２４個のＤ／Ａ変
換器１１の各回路に分配される。データロード期間の第
２のセグメント（ＳＥＧ２）の間、次の下位２４ビット
は２４個のＤ／Ａ変換器にそれぞれ分配される。この処
理は、最下位２４ビット（ＬＳＢ）が端子３に供給さ
れ、そしてそれぞれのＤ／Ａ変換器に分配されるまで繰
り返される。これらのデータビットは、“高”または論
理“１”を表わす１５ボルトの振幅を有するか、あるい
は“低”または論理“０”を表わすゼロボルト（または
ゼロボルトに近い）の振幅を有するものとする。各デー
タビットのパルス幅は１６０ナノセカンドであるものと
する。従って、この例では、データロード期間には、少
なくとも１４４×１６０ナノセカンドの期間にわたり１
４４個のパルスが端子３に供給される。
Ａ変換システムの一部である場合、入力端子３に加えら
れるデータ信号は、図３に示すように、データ入力とし
て表わされる波形となる。図３の波形データ入力はプリ
チャージ期間を含んでおり、そのあとに、６個のデータ
セグメントが続く。プリチャージ期間中、プリチャージ
データパルス（ＰＤＰ）が入力端子３に供給される。プ
リチャージデータパルスなるパルスは＋１５ボルトの振
幅を有し、そのパルス幅は４マイクロセカンドとする。
プリチャージ期間のあとに、データロード期間があり、
この期間中に、データビットは入力端子３に直列に供給
される。図６および図７のシステムの場合、データロー
ド期間は６個のセグメントに分割され、各セグメントは
２４ビットのデータを含んでいる。第１のセグメント
（ＳＥＧ１）の間、最上位２４ビットが入力端子３に供
給され、各ビットは図２に示す形式の２４個のＤ／Ａ変
換器１１の各回路に分配される。データロード期間の第
２のセグメント（ＳＥＧ２）の間、次の下位２４ビット
は２４個のＤ／Ａ変換器にそれぞれ分配される。この処
理は、最下位２４ビット（ＬＳＢ）が端子３に供給さ
れ、そしてそれぞれのＤ／Ａ変換器に分配されるまで繰
り返される。これらのデータビットは、“高”または論
理“１”を表わす１５ボルトの振幅を有するか、あるい
は“低”または論理“０”を表わすゼロボルト（または
ゼロボルトに近い）の振幅を有するものとする。各デー
タビットのパルス幅は１６０ナノセカンドであるものと
する。従って、この例では、データロード期間には、少
なくとも１４４×１６０ナノセカンドの期間にわたり１
４４個のパルスが端子３に供給される。
【００２６】データロードサイクルの間に、端子３に供
給される１４４個のパルスは、列選択信号（ＣＳｉ）と
デマルチプレクス信号（Ｂｉ）を介して復号され、６個
のパルスから成る、２４個の異なる組を発生する。各組
の６個のパルスは、図２に示す形式のＤ／Ａ変換器１１
を介して変換され、アナログ電圧を発生する。次にアナ
ログ電圧は、図６に示すように、液晶表示（ＬＣＤ）パ
ネル１１４の対応する列導体を駆動するのに使用され
る。
給される１４４個のパルスは、列選択信号（ＣＳｉ）と
デマルチプレクス信号（Ｂｉ）を介して復号され、６個
のパルスから成る、２４個の異なる組を発生する。各組
の６個のパルスは、図２に示す形式のＤ／Ａ変換器１１
を介して変換され、アナログ電圧を発生する。次にアナ
ログ電圧は、図６に示すように、液晶表示（ＬＣＤ）パ
ネル１１４の対応する列導体を駆動するのに使用され
る。
【００２７】図２のディジタル／アナログ（Ｄ／Ａ）変
換器は、２進重み付きコンデンサ回路網５０、コンデン
サ制御スイッチングトランジスタセクション５２、およ
びデータ入力３とセクション５４の間に結合される列選
択（ＣＳ）セクション５６を含んでいる。２進重み付き
コンデンサ回路網５０は、６個の２進重み付き蓄積コン
デンサ（Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５）から成
る。番号の最も小さいコンデンサ（Ｃ０）から番号の最
も大きいコンデンサ（Ｃ５）に至るまで、各コンデンサ
（Ｃｉ）の容量は、それより１つ番号の小さいコンデン
サの容量の２倍である。例えば、本実施例では、Ｃ０，
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の値は、それぞれ、０．
２５ｐｆ、０．５ｐｆ、０．１ｐｆ、０．２ｐｆ、０．
４ｐｆ、０．８ｐｆである。
換器は、２進重み付きコンデンサ回路網５０、コンデン
サ制御スイッチングトランジスタセクション５２、およ
びデータ入力３とセクション５４の間に結合される列選
択（ＣＳ）セクション５６を含んでいる。２進重み付き
コンデンサ回路網５０は、６個の２進重み付き蓄積コン
デンサ（Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５）から成
る。番号の最も小さいコンデンサ（Ｃ０）から番号の最
も大きいコンデンサ（Ｃ５）に至るまで、各コンデンサ
（Ｃｉ）の容量は、それより１つ番号の小さいコンデン
サの容量の２倍である。例えば、本実施例では、Ｃ０，
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の値は、それぞれ、０．
２５ｐｆ、０．５ｐｆ、０．１ｐｆ、０．２ｐｆ、０．
４ｐｆ、０．８ｐｆである。
【００２８】各コンデンサは一方の端子（Ｘプレートま
たはＸ側）が出力節点５に接続されている。非晶質シリ
コンで作られるＮチャンネルＩＧＦＥ（Ｍ２ｉ）は、各
コンデンサの他方の端子（ＹプレートまたはＹ側）と大
地電位の間に接続される。各スイッチングトランジスタ
Ｍ２ｉのゲート電極は、デマルチプレクサ回路網５４の
対応する端子ｏ２ｉに接続される。
たはＸ側）が出力節点５に接続されている。非晶質シリ
コンで作られるＮチャンネルＩＧＦＥ（Ｍ２ｉ）は、各
コンデンサの他方の端子（ＹプレートまたはＹ側）と大
地電位の間に接続される。各スイッチングトランジスタ
Ｍ２ｉのゲート電極は、デマルチプレクサ回路網５４の
対応する端子ｏ２ｉに接続される。
【００２９】各トランジスタＭ２ｉは、オン／オフスイ
ッチとして働き、その導通路は、それに関連するコンデ
ンサＣｉのＹ端子と大地電位の間に接続される。特に、
トランジスタＭ２ｉは、図２において、Ｍ２０，Ｍ２
１，Ｍ２２，Ｍ２３，Ｍ２４，Ｍ２５として示されてい
る。コンデンサスイッチングトランジスタＭ２ｉはオン
になると、それに関連するコンデンサＣｉのＹ側を大地
にクランプする。コンデンサスイッチングトランジスタ
Ｍ２ｉがオフになると、それに関連するコンデンサのＹ
側は開いたスイッチに接続され、そのコンデンサのＹ側
は浮いているものと考えられる。
ッチとして働き、その導通路は、それに関連するコンデ
ンサＣｉのＹ端子と大地電位の間に接続される。特に、
トランジスタＭ２ｉは、図２において、Ｍ２０，Ｍ２
１，Ｍ２２，Ｍ２３，Ｍ２４，Ｍ２５として示されてい
る。コンデンサスイッチングトランジスタＭ２ｉはオン
になると、それに関連するコンデンサＣｉのＹ側を大地
にクランプする。コンデンサスイッチングトランジスタ
Ｍ２ｉがオフになると、それに関連するコンデンサのＹ
側は開いたスイッチに接続され、そのコンデンサのＹ側
は浮いているものと考えられる。
【００３０】以下に述べるように、本発明の重要な特徴
は、トランジスタＭ２ｉのゲート静電容量を使用して、
プリチャージおよびデータ信号を蓄積することである。
各スイッチングトランジタＭ２ｉのオン／オフは、ビッ
ト・デマルチプレクサ回路網５４および列選択回路網５
６における、直列に接続された２個のトランジスタＭ１
ｉとＭ３ｉにより制御される。特に、各Ｍ２ｉトランジ
スタの制御（ゲート）電極は、ビット・デマルチプレク
サトランジスタＭ１ｉと列選択トランジスタＭ３ｉの直
列接続された導通路を介して、直列データ入力端子３に
接続される。各ビット・デマルチプレクサトランジスタ
Ｍ１ｉは、そのゲート電極に供給されるビット・デマル
チプレクサ制御パルス信号（Ｂｉ）によりオンまたはオ
フにされる。すべての列選択トランジスタＭ３ｉは、そ
のすべてのゲート電極に、並列に供給される列選択信号
ＣＳｊにより同時にオンまたはオフにされる。
は、トランジスタＭ２ｉのゲート静電容量を使用して、
プリチャージおよびデータ信号を蓄積することである。
各スイッチングトランジタＭ２ｉのオン／オフは、ビッ
ト・デマルチプレクサ回路網５４および列選択回路網５
６における、直列に接続された２個のトランジスタＭ１
ｉとＭ３ｉにより制御される。特に、各Ｍ２ｉトランジ
スタの制御（ゲート）電極は、ビット・デマルチプレク
サトランジスタＭ１ｉと列選択トランジスタＭ３ｉの直
列接続された導通路を介して、直列データ入力端子３に
接続される。各ビット・デマルチプレクサトランジスタ
Ｍ１ｉは、そのゲート電極に供給されるビット・デマル
チプレクサ制御パルス信号（Ｂｉ）によりオンまたはオ
フにされる。すべての列選択トランジスタＭ３ｉは、そ
のすべてのゲート電極に、並列に供給される列選択信号
ＣＳｊにより同時にオンまたはオフにされる。
【００３１】選択的に動作可能にされるトランジスタＭ
２は、端子５を大地にクランプする働きをし、その導通
路は出力端子５と大地の間に接続され、制御信号ＣＺは
端子４におけるそのゲートに供給される。
２は、端子５を大地にクランプする働きをし、その導通
路は出力端子５と大地の間に接続され、制御信号ＣＺは
端子４におけるそのゲートに供給される。
【００３２】選択的に動作可能にされるトランジスタＭ
３の導通路は、１５ボルトの動作電圧が供給される端子
７と出力ライン５の間に接続される。電荷制御信号ＣＨ
Ｇは端子６においてＭ３のゲート電極に供給される。ト
ランジスタＭ３は、端子７において、端子５および選択
された蓄積コンデンサ（Ｃｉ）を選択的に充電（例え
ば、１５ボルトに）する。
３の導通路は、１５ボルトの動作電圧が供給される端子
７と出力ライン５の間に接続される。電荷制御信号ＣＨ
Ｇは端子６においてＭ３のゲート電極に供給される。ト
ランジスタＭ３は、端子７において、端子５および選択
された蓄積コンデンサ（Ｃｉ）を選択的に充電（例え
ば、１５ボルトに）する。
【００３３】選択的に動作可能にされる伝送トランジス
タＭ４の導通路は端子５と端子６５の間に接続される。
Ｍ４のゲートに供給される伝送（ＸＦＥＲ）信号は、端
子５におけるアナログ信号を、端子６５に結合される後
続の段に転送する。静電容量ＣＰは０．５ｐｆの範囲に
あり、出力６５に存るものとする。
タＭ４の導通路は端子５と端子６５の間に接続される。
Ｍ４のゲートに供給される伝送（ＸＦＥＲ）信号は、端
子５におけるアナログ信号を、端子６５に結合される後
続の段に転送する。静電容量ＣＰは０．５ｐｆの範囲に
あり、出力６５に存るものとする。
【００３４】ここで、図２の回路の典型的なサイクルを
図３の波形図を使用して説明する。１つのサイクルは１
つのシーケンスを通して調べられ、これには以下のもの
が含まれる：（１）プリチャージ（初期化）期間；
（２）データ信号がスイッチングトランジスタのゲート
静電容量に転送される、データロード期間；（３）コン
デンサ充電期間；および（４）電荷再分配および出力信
号期間。本発明を具体化する回路において、この最後の
期間もプリチャージ初期化期間中に起こる。従って本発
明を具体化する回路では、３つの期間（または段階）だ
け存在する必要がある。
図３の波形図を使用して説明する。１つのサイクルは１
つのシーケンスを通して調べられ、これには以下のもの
が含まれる：（１）プリチャージ（初期化）期間；
（２）データ信号がスイッチングトランジスタのゲート
静電容量に転送される、データロード期間；（３）コン
デンサ充電期間；および（４）電荷再分配および出力信
号期間。本発明を具体化する回路において、この最後の
期間もプリチャージ初期化期間中に起こる。従って本発
明を具体化する回路では、３つの期間（または段階）だ
け存在する必要がある。
【００３５】プリチャージ期間は、時刻ｔ０から時刻ｔ
１まで継続し、図３に示すように、時刻ｔ０で開始す
る。この時、 （ａ）図３の波形ＣＳで示すように、列選択（ＣＳｊ）
信号は高くなり（２０ボルト）、その結果、すべてのデ
マルチプレクストランジスタＭ１ｉがオンになる； （ｂ）図３の波形Ｂ０〜Ｂ５に示すように、デマルチプ
レクス信号（Ｂｉ）も高くなり（２０ボルト）、その結
果、すべてのデマルチプレクストランジスタがオンにな
る； （ｃ）図３の波形データ入力に示すように、節点３に供
給されるプリチャージデータパルス（ＰＤＰ）は高く
（１５ボルト）、＋１５ボルトの電圧を節点３に供給す
る。
１まで継続し、図３に示すように、時刻ｔ０で開始す
る。この時、 （ａ）図３の波形ＣＳで示すように、列選択（ＣＳｊ）
信号は高くなり（２０ボルト）、その結果、すべてのデ
マルチプレクストランジスタＭ１ｉがオンになる； （ｂ）図３の波形Ｂ０〜Ｂ５に示すように、デマルチプ
レクス信号（Ｂｉ）も高くなり（２０ボルト）、その結
果、すべてのデマルチプレクストランジスタがオンにな
る； （ｃ）図３の波形データ入力に示すように、節点３に供
給されるプリチャージデータパルス（ＰＤＰ）は高く
（１５ボルト）、＋１５ボルトの電圧を節点３に供給す
る。
【００３６】＋２０ボルトの電圧はすべてのＭ１ｉおよ
びＭ３ｉトランジスタのゲート電極に供給されるので、
トランジスタＭ１ｉとＭ３ｉは十分にオンとなり（過駆
動される）、その導通路を介して、＋１５ボルトのプリ
チャージデータパルス電圧をすべてのスイッチングトラ
ンジスタＭ２ｉのゲート電極に結合させる。次に各Ｍ２
ｉトランジスタのゲート静電容量（Ｃｇｉ）は、０．１
ｐｆ程度であるものと仮定され、＋１５ボルトに充電さ
れる。
びＭ３ｉトランジスタのゲート電極に供給されるので、
トランジスタＭ１ｉとＭ３ｉは十分にオンとなり（過駆
動される）、その導通路を介して、＋１５ボルトのプリ
チャージデータパルス電圧をすべてのスイッチングトラ
ンジスタＭ２ｉのゲート電極に結合させる。次に各Ｍ２
ｉトランジスタのゲート静電容量（Ｃｇｉ）は、０．１
ｐｆ程度であるものと仮定され、＋１５ボルトに充電さ
れる。
【００３７】プリチャージ期間は時刻ｔ１で終了し、こ
の時、Ｂ１信号は低く（すなわち、２０ボルトからゼロ
ボルト）なる。その後まもなく、列選択信号（ＣＳ）は
低くなり、その後、プリチャージデータパルス（ＰＤ
Ｐ）は低くなる。Ｂｉ信号、ＣＳ信号それからプリチャ
ージデータパルス（ＰＤＰ）が低くなることにより、す
べてのＭ２ｉトランジスタのゲート静電容量は高電圧に
充電されたままになっている。このことは図４のＡに関
して最もよく説明される。図４のＡはトランジスタＭ３
ｉとＭ１ｉのゲート／ドレイン容量およびゲート／ソー
ス容量を示す。すなわち、トランジスタＭ１ｉはそのゲ
ートとソース間に静電容量Ｃ１１を有し、そのゲートと
ドレイン間に静電容量Ｃ１２を有する。トランジスタＭ
３ｉはそのゲート／ソース間に静電容量Ｃ２１を有し、
そのゲート／ドレイン間に静電容量Ｃ２２を有する。
の時、Ｂ１信号は低く（すなわち、２０ボルトからゼロ
ボルト）なる。その後まもなく、列選択信号（ＣＳ）は
低くなり、その後、プリチャージデータパルス（ＰＤ
Ｐ）は低くなる。Ｂｉ信号、ＣＳ信号それからプリチャ
ージデータパルス（ＰＤＰ）が低くなることにより、す
べてのＭ２ｉトランジスタのゲート静電容量は高電圧に
充電されたままになっている。このことは図４のＡに関
して最もよく説明される。図４のＡはトランジスタＭ３
ｉとＭ１ｉのゲート／ドレイン容量およびゲート／ソー
ス容量を示す。すなわち、トランジスタＭ１ｉはそのゲ
ートとソース間に静電容量Ｃ１１を有し、そのゲートと
ドレイン間に静電容量Ｃ１２を有する。トランジスタＭ
３ｉはそのゲート／ソース間に静電容量Ｃ２１を有し、
そのゲート／ドレイン間に静電容量Ｃ２２を有する。
【００３８】以上述べたように、プリチャージの間、入
力節点３に供給されるプリチャージデータパルス（ＰＤ
Ｐ）は＋１５ボルト（“高”）に等しく、図４のＢの波
形に示すように、時刻ｔ０からｔ３まで“高い”状態に
ある。デマルチプレクサトランジスタＭ１ｉのゲートに
供給されるビット制御信号（Ｂｉ）は２０ボルトの振幅
を有し、これは、図４のＢの波形Ｂｉに示すように、時
刻ｔ０からｔ１まで持続する。列選択トランジスタＭ３
ｉのゲートに供給される列選択（ＣＳｊ）信号は、２０
ボルトの振幅を有し、図４のＢの波形ＣＳｊに示すよう
に、時刻ｔ０からｔ２まで持続する。振幅＋２０ボルト
の信号ＢｉとＣＳｉはそれぞれ、トランジスタＭ１ｉと
Ｍ３ｉを過駆動するので、たとえＭ３ｉとＭ１ｉがソー
スホロワモードで導通しても、データ入力信号の全振幅
（＋１５ボルト）は、スイッチングトランジスタＭ２ｉ
のゲートに結合され、そのゲート静電容量Ｇｇｉを１５
ボルトに充電する。プリチャージパルスは持続期間が十
分に長いので、図４のＢの波形（Ｖｃｇｉ）に示すよう
に、スイッチングトランジスタのゲート静電容量は＋１
５ボルトに完全に充電される。
力節点３に供給されるプリチャージデータパルス（ＰＤ
Ｐ）は＋１５ボルト（“高”）に等しく、図４のＢの波
形に示すように、時刻ｔ０からｔ３まで“高い”状態に
ある。デマルチプレクサトランジスタＭ１ｉのゲートに
供給されるビット制御信号（Ｂｉ）は２０ボルトの振幅
を有し、これは、図４のＢの波形Ｂｉに示すように、時
刻ｔ０からｔ１まで持続する。列選択トランジスタＭ３
ｉのゲートに供給される列選択（ＣＳｊ）信号は、２０
ボルトの振幅を有し、図４のＢの波形ＣＳｊに示すよう
に、時刻ｔ０からｔ２まで持続する。振幅＋２０ボルト
の信号ＢｉとＣＳｉはそれぞれ、トランジスタＭ１ｉと
Ｍ３ｉを過駆動するので、たとえＭ３ｉとＭ１ｉがソー
スホロワモードで導通しても、データ入力信号の全振幅
（＋１５ボルト）は、スイッチングトランジスタＭ２ｉ
のゲートに結合され、そのゲート静電容量Ｇｇｉを１５
ボルトに充電する。プリチャージパルスは持続期間が十
分に長いので、図４のＢの波形（Ｖｃｇｉ）に示すよう
に、スイッチングトランジスタのゲート静電容量は＋１
５ボルトに完全に充電される。
【００３９】すでに述べたように、Ｍ１ｉトランジスタ
はＭ３ｉトランジスタより先にオフになり、高いプリチ
ャージ電圧をスイッチングトランジスタのゲート静電容
量に維持する。スイッチングトランジスタ（Ｍ２ｉ）に
最も近いトランジスタ（すなわち、Ｍ１ｉ）が最初にオ
フになる。これは、時刻ｔ１においてＢｉが＋２０ボル
トからゼロになる時に起こる。次に、トランジスタＭ３
ｉがオフになり、時刻ｔ２でＣＳｊは＋２０ボルトから
ゼロボルトになる。次に時刻ｔ３でプリチャージデータ
パルスは＋１５ボルトから大地電位になる。Ｍ３ｉより
先にＭ１ｉをオフにすることにより、Ｍ２ｉに供給され
るプリチャージレベルは、以下に説明するように、Ｂｉ
およびＣＳｊの負の終結段により影響されない。Ｂｉ信
号が時刻ｔ１で終結し、２０ボルトからゼロボルトにな
ると、鋭い負の遷移段がＣ１１を介してＭ２ｉのゲート
に結合され、Ｍ２ｉのゲートに以前供給され蓄積されて
いる＋１５ボルトのプリチャージ信号を減少させる。時
刻ｔ２でＣＳｊが２０ボルトから０ボルトになると、同
様な負の段が、Ｃ２１を介して、Ｍ２ｉのゲートからソ
ースに結合される。もしＣＳｊが低くなり、その後で、
Ｂｉが低くなると、Ｍ２ｉのゲートは２つの大きな負方
向の段をこうむることになる。Ｍ１ｉを最初にオフにす
ることにより、Ｂｉの終結による負の段だけがＭ２ｉの
ゲート電圧に著しい影響を及ぼす。また、Ｂｉが低くな
りＭ１ｉがオフになった後に、プリチャージデータパル
スが低くなるので、Ｍ２ｉのゲートは高レベルにプリチ
ャージされたままである。上述のように、非晶質シリコ
ンで作られたトランジスタのＶｔは５ボルトの範囲内で
ある。従って、このシステムの設計は、スイッチングト
ランジスタのゲートが、オンにしようとする時、８〜１
５ボルトの電圧に充電されるようにしてあるので、ゲー
トは十分にオンとなり、２進重み付きコンデンサのＹ側
を大地にクランプすることができる。
はＭ３ｉトランジスタより先にオフになり、高いプリチ
ャージ電圧をスイッチングトランジスタのゲート静電容
量に維持する。スイッチングトランジスタ（Ｍ２ｉ）に
最も近いトランジスタ（すなわち、Ｍ１ｉ）が最初にオ
フになる。これは、時刻ｔ１においてＢｉが＋２０ボル
トからゼロになる時に起こる。次に、トランジスタＭ３
ｉがオフになり、時刻ｔ２でＣＳｊは＋２０ボルトから
ゼロボルトになる。次に時刻ｔ３でプリチャージデータ
パルスは＋１５ボルトから大地電位になる。Ｍ３ｉより
先にＭ１ｉをオフにすることにより、Ｍ２ｉに供給され
るプリチャージレベルは、以下に説明するように、Ｂｉ
およびＣＳｊの負の終結段により影響されない。Ｂｉ信
号が時刻ｔ１で終結し、２０ボルトからゼロボルトにな
ると、鋭い負の遷移段がＣ１１を介してＭ２ｉのゲート
に結合され、Ｍ２ｉのゲートに以前供給され蓄積されて
いる＋１５ボルトのプリチャージ信号を減少させる。時
刻ｔ２でＣＳｊが２０ボルトから０ボルトになると、同
様な負の段が、Ｃ２１を介して、Ｍ２ｉのゲートからソ
ースに結合される。もしＣＳｊが低くなり、その後で、
Ｂｉが低くなると、Ｍ２ｉのゲートは２つの大きな負方
向の段をこうむることになる。Ｍ１ｉを最初にオフにす
ることにより、Ｂｉの終結による負の段だけがＭ２ｉの
ゲート電圧に著しい影響を及ぼす。また、Ｂｉが低くな
りＭ１ｉがオフになった後に、プリチャージデータパル
スが低くなるので、Ｍ２ｉのゲートは高レベルにプリチ
ャージされたままである。上述のように、非晶質シリコ
ンで作られたトランジスタのＶｔは５ボルトの範囲内で
ある。従って、このシステムの設計は、スイッチングト
ランジスタのゲートが、オンにしようとする時、８〜１
５ボルトの電圧に充電されるようにしてあるので、ゲー
トは十分にオンとなり、２進重み付きコンデンサのＹ側
を大地にクランプすることができる。
【００４０】プリチャージ期間につづくデータロード期
間中、ディジタル値をそれに対応するアナログ値に変換
しようとする入力信号の値を表わしている６個のディジ
タル入力信号（Ｄ０〜Ｄ５）は、図３の波形データ入力
に示すように、入力端子３に直列に供給され、以下に述
べるように、対応するトランジスタＭ２ｉのゲート静電
容量に転送される。
間中、ディジタル値をそれに対応するアナログ値に変換
しようとする入力信号の値を表わしている６個のディジ
タル入力信号（Ｄ０〜Ｄ５）は、図３の波形データ入力
に示すように、入力端子３に直列に供給され、以下に述
べるように、対応するトランジスタＭ２ｉのゲート静電
容量に転送される。
【００４１】再び図２と図３に関して述べると、データ
ロード期間中： （ａ）ＣＺ信号は高く、トランジスタＭ２をオンにし、
節点５を大地電位にクランプする； （ｂ）トランジスタＭ３のゲートに供給される充電信号
（ＣＨＧ）は、図３の波形ＣＨＧに示すように、低いの
で、トランジスタＭ３はオフになる； （ｃ）トランジスタＭ４のゲートに供給される転送信号
（ＸＦＥＲ）は低いので、Ｍ４はオフになる。
ロード期間中： （ａ）ＣＺ信号は高く、トランジスタＭ２をオンにし、
節点５を大地電位にクランプする； （ｂ）トランジスタＭ３のゲートに供給される充電信号
（ＣＨＧ）は、図３の波形ＣＨＧに示すように、低いの
で、トランジスタＭ３はオフになる； （ｃ）トランジスタＭ４のゲートに供給される転送信号
（ＸＦＥＲ）は低いので、Ｍ４はオフになる。
【００４２】図２の回路で、データをロードするには、
入力節点３に直列に供給されるディジタルデータ信号を
サンプリングして、以下に述べるように、対応する信号
を、対応する選択されたトランジスタＭ２ｉのゲート静
電容量に供給する。
入力節点３に直列に供給されるディジタルデータ信号を
サンプリングして、以下に述べるように、対応する信号
を、対応する選択されたトランジスタＭ２ｉのゲート静
電容量に供給する。
【００４３】ディジタルデータビットは順番に節点３に
供給され、最上位ビット（ＭＳＢ）は最初に供給され、
最下位ビット（ＬＳＢ）は最後に供給される。Ｄ５とし
ても表わされる最上位ビット（ＭＳＢ）はトランジスタ
Ｍ３５とＭ１５を介してＭ２５のゲートに供給される。
次の下位ビット［（Ｍ−１）ＳＢ］は、Ｄ４としても表
わされ、トランジスタＭ３４とＭ１４を介してＭ２４の
ゲートに結合される。この処理は、Ｄ０としても表わさ
れる最下位ビット（ＬＳＢ）がトランジスタＭ３０とＭ
１０を介してＭ２０のゲートに結合されるまで繰り返さ
れる。
供給され、最上位ビット（ＭＳＢ）は最初に供給され、
最下位ビット（ＬＳＢ）は最後に供給される。Ｄ５とし
ても表わされる最上位ビット（ＭＳＢ）はトランジスタ
Ｍ３５とＭ１５を介してＭ２５のゲートに供給される。
次の下位ビット［（Ｍ−１）ＳＢ］は、Ｄ４としても表
わされ、トランジスタＭ３４とＭ１４を介してＭ２４の
ゲートに結合される。この処理は、Ｄ０としても表わさ
れる最下位ビット（ＬＳＢ）がトランジスタＭ３０とＭ
１０を介してＭ２０のゲートに結合されるまで繰り返さ
れる。
【００４４】図３に示す時刻ｔ２において、デマルチプ
レクス信号Ｂ５は高く（＋２０ボルトに）なり、時刻ｔ
４まで期間Ｔ１の間そのまま高くなっている。期間Ｔ１
の間トランジスタＭ１５は動作可能にされ、この期間の
間、２個のＭＳＢディジタルデータ信号は節点３に供給
される。これら２４個のＭＳＢのうちの１つがそれぞれ
のＤＡＣｊに対して選択される。これを行うために、期
間ｔ１〜ｔ４の間、ＭＳＢ選択／サンプルパルスを発す
るよう、関連するＣＳｊ信号を条件付ける。本例では、
列選択パルス（ＣＳｊ）は時刻ｔ３で起こり、そのまま
約１ＭＳＢビット期間の間高くなっている。列選択パル
スＣＳが高くなると、トランジスタＭ３５はオンになる
ので、Ｍ１５とＭ３５は、入力節点３とＭ２５のゲート
間に、導通路またはデータ転送路を与える。
レクス信号Ｂ５は高く（＋２０ボルトに）なり、時刻ｔ
４まで期間Ｔ１の間そのまま高くなっている。期間Ｔ１
の間トランジスタＭ１５は動作可能にされ、この期間の
間、２個のＭＳＢディジタルデータ信号は節点３に供給
される。これら２４個のＭＳＢのうちの１つがそれぞれ
のＤＡＣｊに対して選択される。これを行うために、期
間ｔ１〜ｔ４の間、ＭＳＢ選択／サンプルパルスを発す
るよう、関連するＣＳｊ信号を条件付ける。本例では、
列選択パルス（ＣＳｊ）は時刻ｔ３で起こり、そのまま
約１ＭＳＢビット期間の間高くなっている。列選択パル
スＣＳが高くなると、トランジスタＭ３５はオンになる
ので、Ｍ１５とＭ３５は、入力節点３とＭ２５のゲート
間に、導通路またはデータ転送路を与える。
【００４５】Ｍ２５のゲート静電容量は、＋８〜＋１５
ボルトの範囲にある“高”レベルにプリチャージされた
ことを思い起こされたい。また、トランジスタＭ３５お
よびＭ１５は、そのゲート電極に供給される２０ボルト
で過駆動されることに注目されたい。
ボルトの範囲にある“高”レベルにプリチャージされた
ことを思い起こされたい。また、トランジスタＭ３５お
よびＭ１５は、そのゲート電極に供給される２０ボルト
で過駆動されることに注目されたい。
【００４６】もしＭＳＢデータ信号（Ｄ５）が“高”け
れば、Ｍ３５とＭ１５はソースホロワモードで導通する
傾向にあり、完全な１５ボルトをＭ２５のゲートに再び
設定する。ソースホロワモードにおけるＭ３５とＭ１５
の応答は遅く、たとえ過駆動されても、データ信号に対
して比較的高いインピーダンス路として働く。しかしな
がら、Ｍ２５のゲート静電容量はすでに“高い”値にプ
リチャージされているので、トランジスタＭ３５とＭ１
５はＭ２５のゲートを充電するのに必要とされない。従
って、Ｍ２５は、そのゲートがＭ２５の最低閾値電圧よ
りも実質的に大きい電圧にプリチャージされているの
で、十分にオンのままになっており、コンデンサＣ５の
Ｙ側を大地電位にクランプする。もしＭＳＢデータ信号
（Ｄ５）が“低”ければ、トランジスタＭ３５とＭ１５
は共通ソースモードで導通し、直列に接続された導通路
は比較的低いインピーダンス路となり、Ｍ２５のゲート
静電容量を大地にす速く放電させる。従って、図２の回
路では、トランジスタＭ３５とＭ１５がオンになってお
り、且つＭＳＢデータ信号が低い時には、トランジスタ
Ｍ３５とＭ１５は共通ソースモードで導通し、トランジ
スタＭ２５のゲート静電容量を比較的す速く大地に放電
させ且つトランジスタＭ２５をオフにすることができ
る。図６のシステムでは、すべてのＭＳＢデータ信号
（Ｄ５）がそれぞれのトランジスタＭ２５のゲートに転
送された後、トランジスタＭ１５は、信号Ｂ４が高くな
る直前の時刻ｔ４でオフにされる。
れば、Ｍ３５とＭ１５はソースホロワモードで導通する
傾向にあり、完全な１５ボルトをＭ２５のゲートに再び
設定する。ソースホロワモードにおけるＭ３５とＭ１５
の応答は遅く、たとえ過駆動されても、データ信号に対
して比較的高いインピーダンス路として働く。しかしな
がら、Ｍ２５のゲート静電容量はすでに“高い”値にプ
リチャージされているので、トランジスタＭ３５とＭ１
５はＭ２５のゲートを充電するのに必要とされない。従
って、Ｍ２５は、そのゲートがＭ２５の最低閾値電圧よ
りも実質的に大きい電圧にプリチャージされているの
で、十分にオンのままになっており、コンデンサＣ５の
Ｙ側を大地電位にクランプする。もしＭＳＢデータ信号
（Ｄ５）が“低”ければ、トランジスタＭ３５とＭ１５
は共通ソースモードで導通し、直列に接続された導通路
は比較的低いインピーダンス路となり、Ｍ２５のゲート
静電容量を大地にす速く放電させる。従って、図２の回
路では、トランジスタＭ３５とＭ１５がオンになってお
り、且つＭＳＢデータ信号が低い時には、トランジスタ
Ｍ３５とＭ１５は共通ソースモードで導通し、トランジ
スタＭ２５のゲート静電容量を比較的す速く大地に放電
させ且つトランジスタＭ２５をオフにすることができ
る。図６のシステムでは、すべてのＭＳＢデータ信号
（Ｄ５）がそれぞれのトランジスタＭ２５のゲートに転
送された後、トランジスタＭ１５は、信号Ｂ４が高くな
る直前の時刻ｔ４でオフにされる。
【００４７】同様にして、すべてのＭＳＢデータ信号が
トランジスタＭ２５のゲートにロードされた後、図３の
波形Ｂ４に示すように、期間Ｔ２（すなわち、ｔ４〜ｔ
６）の間に、次の下位ビットがトランジスタＭ２４のゲ
ートにロードされる。前の説明と同様に、時刻ｔ４でＢ
４は“高く”なり、トランジスタＭ１４をオンにし、時
刻ｔ５でＣＳは“高く”なり、トランジスタＭ３４をオ
ンにする。トランジスタＭ３４が導通している期間に
（Ｍ−１）ＳＢはＭ２４のゲートに結合される。
トランジスタＭ２５のゲートにロードされた後、図３の
波形Ｂ４に示すように、期間Ｔ２（すなわち、ｔ４〜ｔ
６）の間に、次の下位ビットがトランジスタＭ２４のゲ
ートにロードされる。前の説明と同様に、時刻ｔ４でＢ
４は“高く”なり、トランジスタＭ１４をオンにし、時
刻ｔ５でＣＳは“高く”なり、トランジスタＭ３４をオ
ンにする。トランジスタＭ３４が導通している期間に
（Ｍ−１）ＳＢはＭ２４のゲートに結合される。
【００４８】従って、データロード期間に直列データビ
ット（Ｄｉ）はデータ入力節点３に供給されることが分
る。ディジタルデータビット（Ｄｉ）は、例えば、１６
０ナノセカンドの間有効である。ＣＳｊ信号は、ディジ
タルデータＤｉが有効である期間（例えば、１５０ナノ
セカンド）の間、トランジスタＭ３ｉをオンにする。従
って、ＣＳｊ信号は、デマルチプレクサトランジスタＭ
１ｉがオンになっている間、節点３に直列に供給される
ディジタルデータ入力信号をサンプリングするのに使用
される。もしＤｉが高ければ、Ｍ２ｉのゲート静電容量
（Ｃｇｉ）は高レベルに充電されたままになっている。
もしＤｉが“低”ければ、ＣｇｉはＭ１ｉとＭ３ｉを介
して大地に放電される。
ット（Ｄｉ）はデータ入力節点３に供給されることが分
る。ディジタルデータビット（Ｄｉ）は、例えば、１６
０ナノセカンドの間有効である。ＣＳｊ信号は、ディジ
タルデータＤｉが有効である期間（例えば、１５０ナノ
セカンド）の間、トランジスタＭ３ｉをオンにする。従
って、ＣＳｊ信号は、デマルチプレクサトランジスタＭ
１ｉがオンになっている間、節点３に直列に供給される
ディジタルデータ入力信号をサンプリングするのに使用
される。もしＤｉが高ければ、Ｍ２ｉのゲート静電容量
（Ｃｇｉ）は高レベルに充電されたままになっている。
もしＤｉが“低”ければ、ＣｇｉはＭ１ｉとＭ３ｉを介
して大地に放電される。
【００４９】スイッチングトランジスタＭ２ｉのゲート
静電容量、Ｃｇｉは、比較的小さい（０．０５ｐｆ〜
０．１ｐｆ）ので、ゲート静電容量Ｃｇｉは非常にす速
く充電できることを認識すべきである。
静電容量、Ｃｇｉは、比較的小さい（０．０５ｐｆ〜
０．１ｐｆ）ので、ゲート静電容量Ｃｇｉは非常にす速
く充電できることを認識すべきである。
【００５０】また、本発明を具体化する回路では、直列
データ入力信号Ｄｉは捕捉（またはサンプリング）さ
れ、スイッチングトランジスタＭ２ｉのゲート静電容量
Ｃｇｉに蓄積される。トランジスタＭ１ｉとＭ３ｉおよ
びＭ２ｉのゲート静電容量の組み合わせはサンプル／ホ
ールド回路として働く。この回路は、本発明を実施する
のに使用されるトランジスタが、低い移動度と低い利得
と高い閾値電圧を有する非晶質シリコンで作られても、
す速く応答して、システムのタイミングの要求を満足さ
せることができる。
データ入力信号Ｄｉは捕捉（またはサンプリング）さ
れ、スイッチングトランジスタＭ２ｉのゲート静電容量
Ｃｇｉに蓄積される。トランジスタＭ１ｉとＭ３ｉおよ
びＭ２ｉのゲート静電容量の組み合わせはサンプル／ホ
ールド回路として働く。この回路は、本発明を実施する
のに使用されるトランジスタが、低い移動度と低い利得
と高い閾値電圧を有する非晶質シリコンで作られても、
す速く応答して、システムのタイミングの要求を満足さ
せることができる。
【００５１】６ビットの直列データが６個のコンデンサ
制御スイッチングトランジスタＭ２５〜Ｍ２０に供給さ
れるまで、ディジタルデータ入力信号（Ｄｉ）をサンプ
リングする処理が繰り返される。
制御スイッチングトランジスタＭ２５〜Ｍ２０に供給さ
れるまで、ディジタルデータ入力信号（Ｄｉ）をサンプ
リングする処理が繰り返される。
【００５２】本発明を具体化する回路では、トランジス
タＭ２ｉのゲートは、設定するのに最も長い時間を要す
る状態（高）にプリチャージされる。従って、節点３か
らのデータ転送は比較的す速く行われる。何故ならば、
入力信号が“低い”時はゲート静電容量の放電を必要と
するだけであり、トランジスタＭ１ｉとＭ３ｉは共通ソ
ースモードで動作することができ、ゲート静電容量をす
速く放電させるからである。
タＭ２ｉのゲートは、設定するのに最も長い時間を要す
る状態（高）にプリチャージされる。従って、節点３か
らのデータ転送は比較的す速く行われる。何故ならば、
入力信号が“低い”時はゲート静電容量の放電を必要と
するだけであり、トランジスタＭ１ｉとＭ３ｉは共通ソ
ースモードで動作することができ、ゲート静電容量をす
速く放電させるからである。
【００５３】ＭＳＢデータビットは、すべて下位ビット
よりも先にロードされ、ＭＳＢスイッチングトランジス
タに最も長い時間を与えて、大きいコンデンサ（Ｃ５）
を放電させる。それから次の下位ビットのデータがすべ
てロードされ、対応するスイッチングトランジスタに、
次に長い時間を与えて、関連するトランジスタを放電さ
せる。この動作モードは、それぞれのＤ／Ａ変換器にす
べてのデータビットを順次にロードするよりも好ましい
と判断されている。
よりも先にロードされ、ＭＳＢスイッチングトランジス
タに最も長い時間を与えて、大きいコンデンサ（Ｃ５）
を放電させる。それから次の下位ビットのデータがすべ
てロードされ、対応するスイッチングトランジスタに、
次に長い時間を与えて、関連するトランジスタを放電さ
せる。この動作モードは、それぞれのＤ／Ａ変換器にす
べてのデータビットを順次にロードするよりも好ましい
と判断されている。
【００５４】データビットがコンデンサ制御スイッチン
グトランジスタＭ２ｉのゲートにロード（供給）された
後、トランジスタＭ２はオフとなり、トランジスタＭ３
はオンとなる。これは、図３の対応する波形で示すよう
に、時刻ｔ８で、信号ＣＨＧが高くなり、信号ＣＺが低
くなることにより達成される。トランジスタＭ３のソー
スは節点５に接続され、ドレインは＋１５Ｖが供給され
ている節点７に接続され、ゲートは制御充電電圧（ＣＨ
Ｇ）２０Ｖが供給されている節点６に接続される。Ｍ３
がオンになると、＋１５Ｖの電圧が節点５に結合され
る。
グトランジスタＭ２ｉのゲートにロード（供給）された
後、トランジスタＭ２はオフとなり、トランジスタＭ３
はオンとなる。これは、図３の対応する波形で示すよう
に、時刻ｔ８で、信号ＣＨＧが高くなり、信号ＣＺが低
くなることにより達成される。トランジスタＭ３のソー
スは節点５に接続され、ドレインは＋１５Ｖが供給され
ている節点７に接続され、ゲートは制御充電電圧（ＣＨ
Ｇ）２０Ｖが供給されている節点６に接続される。Ｍ３
がオンになると、＋１５Ｖの電圧が節点５に結合され
る。
【００５５】トランジスタＭ３がオンになり、＋１５Ｖ
が節点５に供給されると、コンデンサＣｉのうち、対応
するスイッチングトランジスタＭ２ｉがオンになってい
るコンデンサだけが充電される。すなわち、例えば、Ｍ
２４のゲートが“高”電圧を蓄積していると仮定する
と、Ｍ２４の導通路はコンデンサＣ４に対して低インピ
ーダンスの導通路となり、コンデンサＣ４の（Ｙ）側を
大地にクランプする。コンデンサＣ４は、その上部プレ
ート（Ｘ）に結合された＋１５Ｖの電圧（節点５に接
続）およびその下部プレート（Ｙ）に結合されるゼロＶ
の電圧を有する。逆に、もしＭ２４のゲートが放電され
ると、Ｍ２４は開いたスイッチとなり、コンデンサＣ４
を充電する導通路はなくなる。
が節点５に供給されると、コンデンサＣｉのうち、対応
するスイッチングトランジスタＭ２ｉがオンになってい
るコンデンサだけが充電される。すなわち、例えば、Ｍ
２４のゲートが“高”電圧を蓄積していると仮定する
と、Ｍ２４の導通路はコンデンサＣ４に対して低インピ
ーダンスの導通路となり、コンデンサＣ４の（Ｙ）側を
大地にクランプする。コンデンサＣ４は、その上部プレ
ート（Ｘ）に結合された＋１５Ｖの電圧（節点５に接
続）およびその下部プレート（Ｙ）に結合されるゼロＶ
の電圧を有する。逆に、もしＭ２４のゲートが放電され
ると、Ｍ２４は開いたスイッチとなり、コンデンサＣ４
を充電する導通路はなくなる。
【００５６】コンデンサ充電期間の終了時に、対応して
いる直列のディジタルデータビットＤｉが“高い”コン
デンサＣｉは充電され、その両プレート間に＋Ｖ（例え
ば、１５）ボルトを有する。一方、対応している直列デ
ータビットＤｉが“低い”コンデンサＣｉは充電されな
い。
いる直列のディジタルデータビットＤｉが“高い”コン
デンサＣｉは充電され、その両プレート間に＋Ｖ（例え
ば、１５）ボルトを有する。一方、対応している直列デ
ータビットＤｉが“低い”コンデンサＣｉは充電されな
い。
【００５７】充電段階の後、すべての列選択信号（Ｃ
Ｓ）は高くなり、すべてのデマルチプレクサ信号（Ｂ
ｉ）は同時に高くなる。次に、トランジスタＭ３ｉはす
べてオンになり、トランジスタＭ１ｉもまたすべてオン
になり、節点３の電圧は“高く”なり、＋１５Ｖのプリ
チャージデータパルス（ＰＤＰ）をトランジスタＭ２ｉ
のゲートに供給し、Ｍ２ｉのゲートをすべて高レベルに
充電し、トランジスタＭ２ｉをすべてオンにする。
Ｓ）は高くなり、すべてのデマルチプレクサ信号（Ｂ
ｉ）は同時に高くなる。次に、トランジスタＭ３ｉはす
べてオンになり、トランジスタＭ１ｉもまたすべてオン
になり、節点３の電圧は“高く”なり、＋１５Ｖのプリ
チャージデータパルス（ＰＤＰ）をトランジスタＭ２ｉ
のゲートに供給し、Ｍ２ｉのゲートをすべて高レベルに
充電し、トランジスタＭ２ｉをすべてオンにする。
【００５８】トランジスタＭ２ｉをすべてオンにする
と、コンデンサＣｉは並列に接続される。その結果、選
択的に充電されるコンデンサＣｉに蓄積された電荷はす
べてのコンデンサＣ０〜Ｃ５に再分配される。その結
果、電荷が再分配された後、蓄積コンデンサＣｉの両端
に電圧が発生する。Ｃｉの振幅は、前に供給されたディ
ジタルデータ直列入力ワード（すなわち、前のデータロ
ード期間に供給されたデータ信号）の２進（ディジタ
ル）値に対応する。
と、コンデンサＣｉは並列に接続される。その結果、選
択的に充電されるコンデンサＣｉに蓄積された電荷はす
べてのコンデンサＣ０〜Ｃ５に再分配される。その結
果、電荷が再分配された後、蓄積コンデンサＣｉの両端
に電圧が発生する。Ｃｉの振幅は、前に供給されたディ
ジタルデータ直列入力ワード（すなわち、前のデータロ
ード期間に供給されたデータ信号）の２進（ディジタ
ル）値に対応する。
【００５９】電荷の再分配はすでに知られているので、
詳しく述べる必要はない。以下の短い一例はこの動作を
説明するのに十分であろう。例えば、データロードの間
に、トランジスタＭ２４とＭ２３のゲートだけが高い状
態に充電され、トランジスタＭ２５，Ｍ２２，Ｍ２１，
Ｍ２０のゲートは放電される。次に、コンデンサの充電
（変換）期間中、コンデンサＣ４とＣ３だけが充電され
る。Ｃ４に蓄積される電荷Ｑ４はＱ４＝（Ｃ４）（Ｖ）
として表わされ、Ｃ３に蓄積される電荷Ｑ３はＱ３＝
（Ｃ３）（Ｖ）として表わされる。Ｃ４とＣ３は並列に
接続されるので、蓄積される電荷の合計（ＱＴ）は（Ｃ
３＋Ｃ４）Ｖに等しい。
詳しく述べる必要はない。以下の短い一例はこの動作を
説明するのに十分であろう。例えば、データロードの間
に、トランジスタＭ２４とＭ２３のゲートだけが高い状
態に充電され、トランジスタＭ２５，Ｍ２２，Ｍ２１，
Ｍ２０のゲートは放電される。次に、コンデンサの充電
（変換）期間中、コンデンサＣ４とＣ３だけが充電され
る。Ｃ４に蓄積される電荷Ｑ４はＱ４＝（Ｃ４）（Ｖ）
として表わされ、Ｃ３に蓄積される電荷Ｑ３はＱ３＝
（Ｃ３）（Ｖ）として表わされる。Ｃ４とＣ３は並列に
接続されるので、蓄積される電荷の合計（ＱＴ）は（Ｃ
３＋Ｃ４）Ｖに等しい。
【００６０】その後コンデンサがすべて並列に接続され
ると、Ｃ３とＣ４に蓄積された電荷はすべてのコンデン
サの間で再分配され、これらのコンデンサの電圧
（Ｖｆ）はＶｆ＝（Ｃ３＋Ｃ４）（Ｖ）／ＣＴとして表
される。この特定例では、コンデンサは２進重み付きと
仮定し、Ｃ３＝８Ｃｏ、Ｃ４＝１６Ｃｏ、ＣＴ＝６３Ｃ
ｏ、Ｖｆ＝（２４／６３）Ｖとなる。
ると、Ｃ３とＣ４に蓄積された電荷はすべてのコンデン
サの間で再分配され、これらのコンデンサの電圧
（Ｖｆ）はＶｆ＝（Ｃ３＋Ｃ４）（Ｖ）／ＣＴとして表
される。この特定例では、コンデンサは２進重み付きと
仮定し、Ｃ３＝８Ｃｏ、Ｃ４＝１６Ｃｏ、ＣＴ＝６３Ｃ
ｏ、Ｖｆ＝（２４／６３）Ｖとなる。
【００６１】正方向の転送（ＸＦＲ）パルスをトランジ
スタＭ４のゲートに供給する（すなわち、ＸＦＲパルス
が時刻ｔ１０で高くなる時）ことにより、節点５に発生
される電圧は次の段に転送される。Ｍ４をオンにする
と、次の段のコンデンサは蓄積コンデンサＣｉと並列に
結合される。実際、節点５におけるアナログ電圧は、次
の段に転送される時に、ＣＰが存在するために減衰され
る。
スタＭ４のゲートに供給する（すなわち、ＸＦＲパルス
が時刻ｔ１０で高くなる時）ことにより、節点５に発生
される電圧は次の段に転送される。Ｍ４をオンにする
と、次の段のコンデンサは蓄積コンデンサＣｉと並列に
結合される。実際、節点５におけるアナログ電圧は、次
の段に転送される時に、ＣＰが存在するために減衰され
る。
【００６２】図２に示すように、Ｄ／Ａ変換器の有効分
解能を改善するためにもし望ましいならば、ディザー信
号が出力節点に加えられる。ディザー信号はパルス信号
であり、パルスはＸＦＲパルトと同時に起こり、振幅
は、例えば、ＬＳＢを表わす出力電圧の１／２に相当す
る。
解能を改善するためにもし望ましいならば、ディザー信
号が出力節点に加えられる。ディザー信号はパルス信号
であり、パルスはＸＦＲパルトと同時に起こり、振幅
は、例えば、ＬＳＢを表わす出力電圧の１／２に相当す
る。
【００６３】本発明の著しい特徴は、コンデンサ制御ト
ランジスタＭ２ｉのゲートのプリチャージにより、電荷
の再分配が行われると共にＭ４を介して増幅器６７に結
合される接点５にアナログ電圧が発生されることであ
る。
ランジスタＭ２ｉのゲートのプリチャージにより、電荷
の再分配が行われると共にＭ４を介して増幅器６７に結
合される接点５にアナログ電圧が発生されることであ
る。
【００６４】図２の回路は、図５に略図で示すシステム
においてディジタル／アナログ（Ｄ／Ａ）変換機能を実
行するために使用される。図２に示す形のディジタル／
アナログ（Ｄ／Ａ）変換器１００に直列ディジタルデー
タ信号が供給され、アナログ信号を発生し、アナログ信
号はデータスキャナー１０１に供給され、データスキャ
ナー１０１の出力は液晶表示（ＬＣＤ）パネルの列に供
給される。
においてディジタル／アナログ（Ｄ／Ａ）変換機能を実
行するために使用される。図２に示す形のディジタル／
アナログ（Ｄ／Ａ）変換器１００に直列ディジタルデー
タ信号が供給され、アナログ信号を発生し、アナログ信
号はデータスキャナー１０１に供給され、データスキャ
ナー１０１の出力は液晶表示（ＬＣＤ）パネルの列に供
給される。
【００６５】本発明を具体化する回路を組み込んでいる
Ｄ／Ａ変換システムは上述され、そのブロック図は図６
に示されている。直列ビデオ入力信号は直列ディジタル
データ発生器１１２に供給される。データ発生器１１２
は入り情報をフォーマット化し、４０個の出力チャンネ
ルすなわちデータワードラインＤＷＬ１〜ＤＷＬ４０に
直列データを発生する。各データワードラインは、２４
個のサブラインを介して、図２に示す形式の２４個の別
々のＤ／Ａ変換器に結合される。各サブラインに直列に
発生される１４４ビットのうち６ビットのデータは、列
選択／デマルチプレクサビット選択ラインを介してサン
プリングされ、各Ｄ／Ａ変換器１１に供給されてアナロ
グ電圧を発生し、このアナログ電圧を使用して、ＬＣＤ
パネル１１４の対応する列導体を駆動する。図６で、各
列選択ライン（ＣＳ）は、２４番目ごとの列に対応する
伝搬信号を制御する。図７で、各列選択ライン（ＣＳ）
は１組の連続した４０個の列に対応する伝搬信号を制御
する。データワードラインからＤ／Ａ変換器へのデータ
ビットの分配は図７に詳しく示されている。要するに、
図６と図７のシステムは、細部は異なるが、直列ビット
が４０本のライン上に並列に伝搬されるという点で類似
している。各データワードライン上の直列ビットは、次
に、２４本のサブラインに伝搬される。各サブラインは
ＬＣＤパネル１１４の列導体の１つに対応しており、各
サブラインは６ビットの直列データを伝送し、この６ビ
ットのデータはアナログ電圧に変換され、それに対応す
る列導体を駆動する。
Ｄ／Ａ変換システムは上述され、そのブロック図は図６
に示されている。直列ビデオ入力信号は直列ディジタル
データ発生器１１２に供給される。データ発生器１１２
は入り情報をフォーマット化し、４０個の出力チャンネ
ルすなわちデータワードラインＤＷＬ１〜ＤＷＬ４０に
直列データを発生する。各データワードラインは、２４
個のサブラインを介して、図２に示す形式の２４個の別
々のＤ／Ａ変換器に結合される。各サブラインに直列に
発生される１４４ビットのうち６ビットのデータは、列
選択／デマルチプレクサビット選択ラインを介してサン
プリングされ、各Ｄ／Ａ変換器１１に供給されてアナロ
グ電圧を発生し、このアナログ電圧を使用して、ＬＣＤ
パネル１１４の対応する列導体を駆動する。図６で、各
列選択ライン（ＣＳ）は、２４番目ごとの列に対応する
伝搬信号を制御する。図７で、各列選択ライン（ＣＳ）
は１組の連続した４０個の列に対応する伝搬信号を制御
する。データワードラインからＤ／Ａ変換器へのデータ
ビットの分配は図７に詳しく示されている。要するに、
図６と図７のシステムは、細部は異なるが、直列ビット
が４０本のライン上に並列に伝搬されるという点で類似
している。各データワードライン上の直列ビットは、次
に、２４本のサブラインに伝搬される。各サブラインは
ＬＣＤパネル１１４の列導体の１つに対応しており、各
サブラインは６ビットの直列データを伝送し、この６ビ
ットのデータはアナログ電圧に変換され、それに対応す
る列導体を駆動する。
【００６６】図２に示す２進重み付き容量性回路網５０
では、連続している各コンデンサの大きさは１つ前のコ
ンデンサの２倍であることが必要とされる。このため、
広範囲のコンデンサを製作する必要があり、非常に大き
いコンデンサあるいは非常に小さいコンデンサを作る必
要がある（注：６つ以上の２進ステップが望ましい場
合、この問題は更に悪くなる）。非常に小さいコンデン
サは正確に作るのが困難であり、また漂遊容量の問題も
起こる。大きいコンデンサは場所を取り過ぎる。これら
の問題は、図８に示すサブレンジング型回路により軽減
される。２進進み付きコンデンサＣ３，Ｃ４およびＣ５
は、例えば、０．０５ｐｆ、０．１ｐｆ、０．２ｐｆの
容量をそれそぞれ持つように作られる。コンデンサＣ
０，Ｃ１，Ｃ２の上部プレートは節点８１に共通に接続
され、結合コンデンサＣｃは節点８１と出力節点５の間
に接続され、節点５にはＣ３，Ｃ４，Ｃ５の一方の側が
接続されている。コンデンサＣｃはコンデンサＣ０，Ｃ
１，Ｃ２の値を分割し、図２の５０と等価な回路網を作
り出す。
では、連続している各コンデンサの大きさは１つ前のコ
ンデンサの２倍であることが必要とされる。このため、
広範囲のコンデンサを製作する必要があり、非常に大き
いコンデンサあるいは非常に小さいコンデンサを作る必
要がある（注：６つ以上の２進ステップが望ましい場
合、この問題は更に悪くなる）。非常に小さいコンデン
サは正確に作るのが困難であり、また漂遊容量の問題も
起こる。大きいコンデンサは場所を取り過ぎる。これら
の問題は、図８に示すサブレンジング型回路により軽減
される。２進進み付きコンデンサＣ３，Ｃ４およびＣ５
は、例えば、０．０５ｐｆ、０．１ｐｆ、０．２ｐｆの
容量をそれそぞれ持つように作られる。コンデンサＣ
０，Ｃ１，Ｃ２の上部プレートは節点８１に共通に接続
され、結合コンデンサＣｃは節点８１と出力節点５の間
に接続され、節点５にはＣ３，Ｃ４，Ｃ５の一方の側が
接続されている。コンデンサＣｃはコンデンサＣ０，Ｃ
１，Ｃ２の値を分割し、図２の５０と等価な回路網を作
り出す。
【００６７】各部分がＮ個のレベル（ステップまたは段
階）を有する、比率の等しい２つの部分を使用して、結
合コンデンサＣｃは以下のように計算される： Ｃｃ＝１／２Ｃ３（２Ｎ／２Ｎ−１）． Ｎ＝３の場合、Ｃｃ＝１／２Ｃ３（８／７）．
階）を有する、比率の等しい２つの部分を使用して、結
合コンデンサＣｃは以下のように計算される： Ｃｃ＝１／２Ｃ３（２Ｎ／２Ｎ−１）． Ｎ＝３の場合、Ｃｃ＝１／２Ｃ３（８／７）．
【００６８】従って、コンデンサ回路網は、２組のコン
デンサと１個の結合コンデンサを使用して形成すること
ができる。１組のコンデンサは他の組のコンデンサと同
じものとすることもできる（しかし、同じものでなくて
もよい）。例えば、各組について必要とされるのは、結
合コンデンサの外に、３個の異なるコンデンサだけであ
る。節点５と節点８１に結合されるトランジスタＭ３Ａ
とＭ３Ｂは、それぞれ図２のトランジスタＭ３と同じ働
きをする。
デンサと１個の結合コンデンサを使用して形成すること
ができる。１組のコンデンサは他の組のコンデンサと同
じものとすることもできる（しかし、同じものでなくて
もよい）。例えば、各組について必要とされるのは、結
合コンデンサの外に、３個の異なるコンデンサだけであ
る。節点５と節点８１に結合されるトランジスタＭ３Ａ
とＭ３Ｂは、それぞれ図２のトランジスタＭ３と同じ働
きをする。
【００６９】図２の回路で、トランジスタＭ３は、節点
５に充電電圧を選択的に供給するのに使用され、トラン
ジスタＭ２は、大地に節点５を選択的にクランプするの
に使用され、あるいは、もし図９のＡとＢに示すように
接続されて動作するならば、１個のトランジスタＭ３ｋ
を使用して、トランジスタＭ３とＭ２のはたらきをさせ
ることもできる。図９のＡにおけるトランジスタＭ３ｋ
は、図２の回路でＭ３とＭ２の代りに接続され、１つの
電極（ソース／ドレイン）１３１は出力節点５に接続さ
れ、もう１つの電極（ドレイン／ソース）１３２は電源
端子７に接続される。トランジスタＭ３ｋのゲートは、
図９のＢの波形６に示す信号ＣＨＧ／ＺＥＲＯで駆動さ
れ、図９のＢの波形７に示す電圧（電荷レベル）は電源
端子７に供給される。プリチャージ信号、データ入力信
号、列選択信号およびビット選択信号は、図２の回路に
使用されるものと同様なものである。
５に充電電圧を選択的に供給するのに使用され、トラン
ジスタＭ２は、大地に節点５を選択的にクランプするの
に使用され、あるいは、もし図９のＡとＢに示すように
接続されて動作するならば、１個のトランジスタＭ３ｋ
を使用して、トランジスタＭ３とＭ２のはたらきをさせ
ることもできる。図９のＡにおけるトランジスタＭ３ｋ
は、図２の回路でＭ３とＭ２の代りに接続され、１つの
電極（ソース／ドレイン）１３１は出力節点５に接続さ
れ、もう１つの電極（ドレイン／ソース）１３２は電源
端子７に接続される。トランジスタＭ３ｋのゲートは、
図９のＢの波形６に示す信号ＣＨＧ／ＺＥＲＯで駆動さ
れ、図９のＢの波形７に示す電圧（電荷レベル）は電源
端子７に供給される。プリチャージ信号、データ入力信
号、列選択信号およびビット選択信号は、図２の回路に
使用されるものと同様なものである。
【００７０】図２の回路は６ビットのディジタル／アナ
ログ変換器として示されている。しかしながら、これは
一例として示したにすぎず、これより多いまたは少ない
データビット、それに対応する数のコンデンサおよびト
ランジスタも、本発明を実施するのに使用できる。
ログ変換器として示されている。しかしながら、これは
一例として示したにすぎず、これより多いまたは少ない
データビット、それに対応する数のコンデンサおよびト
ランジスタも、本発明を実施するのに使用できる。
【００７１】特定のスイッチシーケンスが図面に示され
ている。しかしながら、これ以外のスイッチシーケン
ス、およびトランジスタＭ３ｉとＭ１ｉの異なる配置
も、発明者の教示することからはずれることなく、使用
される。
ている。しかしながら、これ以外のスイッチシーケン
ス、およびトランジスタＭ３ｉとＭ１ｉの異なる配置
も、発明者の教示することからはずれることなく、使用
される。
【００７２】また、これらの回路およびシステムは、４
０本のワードラインを有するものとして図示されてお
り、各ラインは２４本のサブラインを有し、９６０のア
ナログ電圧を発生し、表示パネルの９６０列を駆動す
る。出力の総数はこれより多くあるいは少なくすること
もでき、ワードラインとサブラインの比率は多数の異な
る値をとり得ることは明らかである。
０本のワードラインを有するものとして図示されてお
り、各ラインは２４本のサブラインを有し、９６０のア
ナログ電圧を発生し、表示パネルの９６０列を駆動す
る。出力の総数はこれより多くあるいは少なくすること
もでき、ワードラインとサブラインの比率は多数の異な
る値をとり得ることは明らかである。
【図１】従来技術によるディジタル／アナログ（Ｄ／
Ａ）変換回路の概略図である。
Ａ）変換回路の概略図である。
【図２】本発明を具体化するディジタル／アナログ（Ｄ
／Ａ）変換器の概略図である。
／Ａ）変換器の概略図である。
【図３】図２の回路の動作を説明するのに役に立つ波形
図である。
図である。
【図４】Ａは図２の回路のトランジスタと関連する種々
の静電容量を詳しく示す、図２の回路の一部の概略図で
あり、ＢはＡの回路を説明するのに役に立つ波形図であ
る。
の静電容量を詳しく示す、図２の回路の一部の概略図で
あり、ＢはＡの回路を説明するのに役に立つ波形図であ
る。
【図５】液晶表示（ＬＣＤ）パネルの列導体を駆動する
ためにデータスキャナに結合された、本発明を具体化す
るＤ／Ａ変換器のブロック図である。
ためにデータスキャナに結合された、本発明を具体化す
るＤ／Ａ変換器のブロック図である。
【図６】本発明を使用するシステムのブロック図であ
る。
る。
【図７】図６のシステムに使用する信号および制御ライ
ンの一部を理想化して示したものである。
ンの一部を理想化して示したものである。
【図８】本発明を具体化する回路に使用するのに適す
る、サブレンジイグ容量性回路網の部分的概略図であ
る。
る、サブレンジイグ容量性回路網の部分的概略図であ
る。
【図９】本発明を具体化する回路に使用するための、簡
単化した回路構成および波形を示す。
単化した回路構成および波形を示す。
３ データ入力端子（節点）
５ 出力端子（節点）
７ 端子
１１ Ｄ／Ａ変換器
５０ ２進重み付きコンデンサ回路
５２ コンデンサ制御スイッチングトランジスタ部
５４ デマルチプレクサ回路網
５６ 列選択（ＣＳ）部
１００ ディジタル／アナログ（Ｄ／Ａ）変換器
１０１ データスキャナー
１１２ 直列ディジタルデータ発生器
１１４ 液晶表示（ＬＣＤ）パネル
１３１ 電極（ソース／ドレイン）
１３２ 電極（ドレイン／ソース）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 シヤーマン ワイスブロツド
アメリカ合衆国 ニユージヤージ州 ス
キルマン シカモア・レーン 80
(56)参考文献 米国特許5103112（ＵＳ，Ａ)
米国特許4958155（ＵＳ，Ａ)
欧州特許出願公開510696（ＥＰ，Ａ
１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/00 - 1/88
Claims (2)
- 【請求項１】 １組のＮビットのデータをアナログ電圧
に変換するディジタル／アナログ変換器であって、 前記Ｎビットのデータの各ビットについて、１個のコン
デンサが対応し、各コンデンサが第１および第２のプレ
ートを備えているＮ個のコンデンサと、 各コンデンサの第１のプレートを出力節点に接続する手
段と、 前記Ｎビットのデータの各ビットについて、１個のスイ
ッチングトランジスタが対応し、各スイッチングトラン
ジスタが導通路の終端を形成する第１および第２の電極
および制御電極を有し、各制御電極はそれと関連する比
較的小さい静電容量を有する、Ｎ個のスイッチングトラ
ンジスタと、 各スイッチングトランジスタの導通路をそれと関連する
コンデンサの第２のプレートと第１の電源端子間に接続
する手段と、 データロード期間の間に直列に供給されるディジタルデ
ータ信号を受け取り、プリチャージ期間の間にプリチャ
ージ信号を受け取るように適合される入力節点と、 前記Ｎ個のスイッチングトランジスタの各々につき１個
のデータ転送路が存在し、各データ転送路は前記入力節
点と、関連するスイッチングトランジスタの制御電極と
の間に接続されて、選択的に動作可能にされるＮ個のデ
ータ転送路と、 前記データロード期間の間、前記Ｎ個のデータ転送路
を、１度に１つずつ選択的にオンにし、ディジタルデー
タ信号を選択的にサンプリングし、該ディジタルデータ
信号の各々に対応する電圧を供給し、且つ前記Ｎ個のス
イッチングトランジスタのうちの対応する１つのトラン
ジスタのゲートに電圧を蓄積する手段と、 前記コンデンサの両端間に選択的に電圧を供給し、それ
ぞれのスイッチングトランジスタのゲートに在ってデー
タに応答する電圧レベルに従ってコンデンサを充電する
手段とを具えた、前記ディジタル／アナログ変換器。 - 【請求項２】 各プリチャージ期間の間、前記Ｎ個のス
イッチングトランジスタの各々のゲートキャンパシタン
スがターンオンレベルにプリチヤージされ、前記Ｎ個の
コンデンサが並列に接続されている、請求項１記載のデ
ィジタル／アナログ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US97110492A | 1992-11-04 | 1992-11-04 | |
| US971104 | 1992-11-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232753A JPH06232753A (ja) | 1994-08-19 |
| JP3452956B2 true JP3452956B2 (ja) | 2003-10-06 |
Family
ID=25517933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30696493A Expired - Fee Related JP3452956B2 (ja) | 1992-11-04 | 1993-11-02 | ディジタル／アナログ変換器 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5332997A (ja) |
| EP (1) | EP0597315B1 (ja) |
| JP (1) | JP3452956B2 (ja) |
| KR (1) | KR100284959B1 (ja) |
| CN (1) | CN1051885C (ja) |
| DE (1) | DE69330512T2 (ja) |
| ES (1) | ES2158855T3 (ja) |
| MY (1) | MY109676A (ja) |
| SG (1) | SG76451A1 (ja) |
| TW (1) | TW237580B (ja) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739805A (en) * | 1994-12-15 | 1998-04-14 | David Sarnoff Research Center, Inc. | Matrix addressed LCD display having LCD age indication, and autocalibrated amplification driver, and a cascaded column driver with capacitor-DAC operating on split groups of data bits |
| DE4445846A1 (de) * | 1994-12-22 | 1996-06-27 | Sel Alcatel Ag | Verfahren und Schaltungsanordnung für den Abschluß einer zu einer integrierten CMOS-Schaltung führenden Leitung |
| US5903234A (en) * | 1996-02-09 | 1999-05-11 | Seiko Epson Corporation | Voltage generating apparatus |
| US5781139A (en) * | 1996-03-19 | 1998-07-14 | Thomson Multimedia S.A. | Switched capacitor digital-to analog converter |
| JP4046811B2 (ja) * | 1997-08-29 | 2008-02-13 | ソニー株式会社 | 液晶表示装置 |
| JP3613940B2 (ja) | 1997-08-29 | 2005-01-26 | ソニー株式会社 | ソースフォロワ回路、液晶表示装置および液晶表示装置の出力回路 |
| GB9724739D0 (en) | 1997-11-25 | 1998-01-21 | Philips Electronics Nv | Digital to analogue converter and method of operating the same |
| GB2335320A (en) * | 1998-03-14 | 1999-09-15 | Sharp Kk | Digital-to-analogue converters |
| US7170485B2 (en) * | 2000-01-28 | 2007-01-30 | Intel Corporation | Optical display device having a memory to enhance refresh operations |
| GB2362277A (en) * | 2000-05-09 | 2001-11-14 | Sharp Kk | Digital-to-analog converter and active matrix liquid crystal display |
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| US6917321B1 (en) * | 2000-05-21 | 2005-07-12 | Analog Devices, Inc. | Method and apparatus for use in switched capacitor systems |
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| TW531971B (en) * | 2000-11-24 | 2003-05-11 | Semiconductor Energy Lab | D/A converter circuit and semiconductor device |
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| US6664909B1 (en) * | 2001-08-13 | 2003-12-16 | Impinj, Inc. | Method and apparatus for trimming high-resolution digital-to-analog converter |
| TW594150B (en) * | 2001-09-25 | 2004-06-21 | Sanyo Electric Co | Display device |
| KR100408301B1 (ko) * | 2001-12-31 | 2003-12-01 | 삼성전자주식회사 | 화상 표시 소자 구동 장치 및 설계 방법 |
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| AU2003275479A1 (en) * | 2002-10-08 | 2004-05-04 | Impinj, Inc. | Use of analog-valued floating-gate transistors to match the electrical characteristics of interleaved and pipelined |
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- 1993-09-23 US US08/124,679 patent/US5332997A/en not_active Expired - Lifetime
- 1993-10-21 MY MYPI93002190A patent/MY109676A/en unknown
- 1993-10-23 TW TW082108853A patent/TW237580B/zh active
- 1993-10-26 EP EP93117321A patent/EP0597315B1/en not_active Expired - Lifetime
- 1993-10-26 ES ES93117321T patent/ES2158855T3/es not_active Expired - Lifetime
- 1993-10-26 SG SG1996002004A patent/SG76451A1/en unknown
- 1993-10-26 DE DE69330512T patent/DE69330512T2/de not_active Expired - Lifetime
- 1993-11-02 JP JP30696493A patent/JP3452956B2/ja not_active Expired - Fee Related
- 1993-11-03 CN CN93114264A patent/CN1051885C/zh not_active Expired - Fee Related
- 1993-11-04 KR KR1019930023279A patent/KR100284959B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940012769A (ko) | 1994-06-24 |
| SG76451A1 (en) | 2000-11-21 |
| TW237580B (ja) | 1995-01-01 |
| EP0597315B1 (en) | 2001-08-01 |
| EP0597315A2 (en) | 1994-05-18 |
| KR100284959B1 (ko) | 2001-03-15 |
| ES2158855T3 (es) | 2001-09-16 |
| MY109676A (en) | 1997-04-30 |
| EP0597315A3 (en) | 1997-10-22 |
| DE69330512T2 (de) | 2002-04-11 |
| JPH06232753A (ja) | 1994-08-19 |
| CN1088032A (zh) | 1994-06-15 |
| CN1051885C (zh) | 2000-04-26 |
| DE69330512D1 (de) | 2001-09-06 |
| US5332997A (en) | 1994-07-26 |
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Legal Events
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Free format text: PAYMENT UNTIL: 20070718 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080718 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090718 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090718 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100718 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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