KR100284959B1 - 스위치드 커패시터 디지탈-아날로그 변환기 - Google Patents

스위치드 커패시터 디지탈-아날로그 변환기 Download PDF

Info

Publication number
KR100284959B1
KR100284959B1 KR1019930023279A KR930023279A KR100284959B1 KR 100284959 B1 KR100284959 B1 KR 100284959B1 KR 1019930023279 A KR1019930023279 A KR 1019930023279A KR 930023279 A KR930023279 A KR 930023279A KR 100284959 B1 KR100284959 B1 KR 100284959B1
Authority
KR
South Korea
Prior art keywords
capacitor
data
gate
switching transistor
transistor
Prior art date
Application number
KR1019930023279A
Other languages
English (en)
Other versions
KR940012769A (ko
Inventor
고오든 프랜시스 딩월 앤드류
웨이스브로드 셔만
Original Assignee
락스 죠셉 제이.
알씨에이 라이센싱 코오포레이숀
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 락스 죠셉 제이., 알씨에이 라이센싱 코오포레이숀 filed Critical 락스 죠셉 제이.
Publication of KR940012769A publication Critical patent/KR940012769A/ko
Application granted granted Critical
Publication of KR100284959B1 publication Critical patent/KR100284959B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/42—Circuits or arrangements for compensating for or adjusting power factor in converters or inverters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2011—Display of intermediate tones by amplitude modulation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
    • H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H03M1/0636—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain
    • H03M1/0639—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Analogue/Digital Conversion (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

입력노드에 직렬로 공급된 한세트의 N 디지탈 데이타 비트는 한 커패시터가 N 디지탈 데이타 비트의 각각에 대해 한 스위칭 트랜지스터와 관련되는 N 이진가중 커패시터 및 N 스위칭 트랜지스터에 의해 아날로그 전압으로 변환된다. 각 커패시터는 출력노드 사이에 접속되고 그와 관련된 스위칭 트랜지스터의 전도 경로를 통하여 제1전원 단자에 접속된다. 두 트랜지스터가 N 비트의 직렬 데이타를 선택적으로 샘플링하고 선충전된 스위칭 트랜지스터의 게이트상에 상기 샘플된 데이타를 공급 및 저장함으로써 직렬 데이타를 공급하는 두 트랜지스터는 공통 소오스 모드로 전도하기만 하면된다. 스위칭 트랜지스터 게이트에 인가된 직렬 데이타는 충전 전압이 출력노드에 인가될때 N 커패시터로 전송된다. 이진가중 커패시터에 데이타를 전송한 다음에, 스위칭 트랜지스터는 선충전되고 동시에 직렬 데이타에 대응하는 아날로그 전압을 발생시키기 위해 N 커패시터는 병렬로 접속된다.

Description

스위치드 커패시터 디지탈-아날로그 변환기
제1도는 종래의 디지탈-아날로그(D/A)변환기 회로의 개략도.
제2도는 본 발명의 실시예에 따른 D/A 변환기(DAC)회로의 개략도.
제3도는 제2도의 회로동작을 설명하는데 적합한 파형도.
제4(a)도는 제2도의 회로의 트랜지스터와 관련된 여러 커패시턴스를 상술하는 제2도의 회로 일부의 개략도.
제4(b)도는 제4(a)도 회로를 설명하는데 적합한 파형도.
제5도는 액정표시(LCD)패널의 컬럼 컨덕터(column conductor)를 구동하기 위한 데이타 스캐너에 결합된 본 발명의 실시예에 따른 DAC 의 블록도.
제6도는 본 발명의 실시예에 따른 시스템의 블록도.
제7도는 제6도의 시스템에 사용하기 위한 신호및 제어라인의 부분을 나타낸 도면.
제8도는 본 발명의 실시예에 따른 회로에 사용하는데 적합한 용량성 회로의 부분개략도.
제9(a)도 및 제9(b)도는 본 발명의 실시예에 따른 회로에 사용하기 위한 단순화된 구성 및 파형을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
3 : 데이타 입력단자 5 : 출력단자
11 : DAC 회로 50 : 이진가중 커패시터 회로
52 : 커패시터 스위칭 트랜지스터부 54 : 디멀티플렉서 회로
56 : 컬럼선택부 100 : DAC
101 : 데이타 스캐너 112 : 직렬 디지탈 데이타 발생기
114 : 액정 표시 패널
본 발명은 디지탈-아날로그(D/A)변환기에 관한것으로, 특히, 전하재분배형(charge redistribution type)의 D/A 변환기에 관한것이다.
전하재분배형의 D/A 변환기는 보통 디지탈 신호의 값을 나타내기 위해 선택적으로 충전(또는 방전)되는 이진이중방식 커패시터(binary weighted capacitor)의 어레이를 포함한다. 상기 어레이중 선택된 커패시터가 충전된후, 선택된 커패시터에 저장된 전하는 어레이의 모든 커패시터 사이에 재분배되어 디지탈 신호를 나타내는 아날로그 전압을 발생시킨다.
이것은 6 비트 디지탈 데이타 신호(D1∼D6)가 6개의 커패시터 (C1∼C6) 및 6개의 스위칭 회로(S1∼S6)에 의하여 출력라인 OL에서 아날로그 전압으로 변환되는 제1도의 종래회로와 관련하여 잘 설명되어 있다. 6개의 커패시터 C1∼C6은 1 용량단위(c)와 같은 값을 갖는 최소용량 커패시터(C1) 및 32 용량단위(32C)와 같은 값을 갖는 최대용량 커패시터(C6)로 이진가중된다. 최상위비트(MSB) 정보 D6은 최대용량 커패시터(C6)에 인가되어 저장되고, 최하위 비트(LSB)정보 D1은 최소용량 커패시터(C1)에 인가되어 저장된다.
제1도에 도시한 바와같이, 각 커패시터(C1∼C6)의 한측(X)은 출력라인 OL에 접속되어있다. 출력라인(OL)은 선택적으로 제1금속 산화물 반도체(MOS) 트랜지스터 스위치 PL을 통하여 Vcc 전압측에 연결되거나 제2MOS 트랜지스터 스위치 NL을 통하여 접지 전위측에 연결된다. 각 커패시터(Ci)의 다른측(Y)은 선택적으로 MOS 트랜지스터 스위치(PSi)를 통하여 Vcc 전압측에 연결되거나 MOS 트랜지스터 스위치(NSi)를 통하여 접지전위측에 연결된다. 따라서, 두 스위칭 트랜지스터는 소정상태로 각 커패시터를 세트하기 위해 각 커패시터의 각 Y측에서 사용된다.
선택된 커패시터에 디지탈 정보가 인가되어 저장된후, 모든 커패시터가 병렬로 접속됨으로써 선택된 커패시터에 저장된 전하는 모든 커패시터 사이에 재분배되어 상기 인가된 디지탈 입력신호를 나타내는 아날로그 전압을 발생시킨다.
제1도의 회로로 디지탈 신호를 전압으로 변환 실행하기 위해 필요한 단계 및 시간주기의 순서는 다음과 같다.
1) 제1의 초기설정 시간주기동안, 모든 커패시터(Ci)는 방전되어 커패시터들을 동일한 초기상태로 세트한다. 이것은, 예컨대, PL을 턴오프 및 NL을 턴온 함으로써; 그리고 모든 PSi 트랜지스터를 턴오프 및 모든 NSi 트랜지스터를 턴온함으로써 달성된다.
2) 다음 제2의 데이타 로딩시간주기동안, 각 디지탈 데이타 신호(Di)는 상보형 트랜지스터 PSi 또는 MSi를 통하여 Ci 커패시터의 Y측에 인가되고 각 데이타 신호에 대응하는 전하가 Ci 커패시터에 저장된다. 이것은, 예컨대, (a) PL을 턴온하고 NL을 턴오프함으로써 OL이 Vcc 전압으로 유지되게 하고; (b) 입력직렬비트 Di 가 “하이(high)” 상태, 즉 Vcc 전압 일 경우, Di 하이상태는 NSi 트랜지스터를 턴온하고 PSi 트랜지스터를 턴오프하므로 각 커패시터(Ci)가 충전되거나; 또는 Di가 “로우(low)” 상태, 즉 “0” 전압일경우, Di “로우”상태는 PSi 트랜지스터를 턴온하고 NSi 트랜지스터를 턴오프하므로 각 커패시터(Ci)가 충전되지 않음으로써 달성된다.
3) 다음, 제3의 재결합 또는 변환 시간주기동안, 모든 Ci 커패시터는 병렬로 접속되어 디지탈 신호값을 나타내는 아날로그 전압을 발생시킨다.
이것은, 예컨대, (a) PL 및 NL을 턴오프하고; (b) 모든 NSi 트랜지스터를 턴온하고 모든 PSi 트랜지스터를 턴오프함으로써 달성된다.
4) 다음, 제4의 시간주기동안, 커패시터 양단에 발생된 아날로그 전압은 출력라인 OL을 증폭기 AMP1에 연결시키는 전송게이트 트랜지스터(TR)에 의해 판독출력된다.
제1도의 디지탈-아날로그 변환기(DAC)회로는 여러 응용분야에 매우 적합하다. 그러나, 고밀도 DAC 시스템을 형성하는 것이 필요하거나 바람직한 제1도의 DAC 회로에는 여러 문제점들이 있다. 이러한 시스템에서는, 많은 커패시터들이 데이타 로드 사이클 동안 신속히 충전되어야 한다. 이것은 짧은 시간 주기내에 직접 및 연속적으로 커패시터(Ci)를 충전시키기 위해서 최대 용량 커패시터를 충전시키는데 필요한 큰 순시전류를 처리하도록 하는 대형 트랜지스터를 요구하기 때문에 문제가 된다. 한편, 소형의 저전도성 트랜지스터가 사용될 경우, 충전시간은 길어지게 되어 시스템의 시간제약을 초과할 것이다.
더구나, 비정질 실리콘으로 이루어진 트랜지스터와 같은 트랜지스터를 사용하는 고밀도 DAC 시스템을 설치하는것이 바람직한 제1도의 회로에는 중대한 문제점이 있다. 이들 트랜지스터는 제조하기에 용이하고 비용이 저감되며 따라서 이러한 형태의 트랜지스터를 사용하는 것이 바람직하다. 이것은 디스플레이 패널이 이러한 형태의 트랜지스터를 사용하여 형성됨으로써 디스플레이 및 제어회로가 유사한 기술을 사용하여 형성될 수 있는 경우에 특히 바람직하다. 그러나, 이들 트랜지스터는 저이동도, 저이득 및 고임계전압을 갖는다. 게다가, 이들 트랜지스터는 현재 하나의 전도형(N 채널 전도형 )에만 이용할 수 있다. 그것들의 저이득, 저전도성 및 비교적 높은 임계전압(예를들면, VT는 3 내지 5V 범위에 걸침)의 결과로써, 이들 트랜지스터는 소오스-폴로워 모드에서 작동할경우 매우느리게 응답하는 경향이 있다. 저속의 소오스-폴로워 모드 응답으로 인해 비정질 실리콘 기술에서 나타나는 문제점이 제기된다. 그러나, 일반적으로, 이 문제점은 단지 한 전도성의 트랜지스터가 이용될때에는 항상 존재한다; 즉, 상기 트랜지스터는 공통 소오스 모드에서 작동될 경우 양호한 스위칭 동작을 제공하고, 소오스 폴로워 모드에서 작동될 경우 불량한(느린)동작을 제공한다.
또한, 특히 다중변환이 매우 제한된 시간내에 실행되어야만 하는 고밀도 시스템에서 디지탈-아날로그 변환을 수행하기 위해 시간을 감소시키는 것이 바람직하고 또한 필요하다.
또한, 각 커패시터의 Y 측당 두 트랜지스터를 사용하는 바와같이 소자의 수를 감소시키는 것이 바람직하다. 소자의 수를 감소지킴으로써 회로와 양품률 및 신뢰도가 향상되고 회로가 DAC 시스템에 사용하기 위한 디스플레이 패널의 컬럼 및 로 컨덕터(column and row conductor)로 피치상에 보다 용이하게 설치되는 방식으로 회로를 배치하는 것이 가능하다.
상기 문제점 및 하기에 논의되는 다른 문제점들은 본 발명의 실시예에 따른 회로 및 시스템으로 해결된다.
본 발명의 실시예에 따른 회로에서, 입력노드에 공급된 한세트의 N 디지탈 데이타 비트는 한 커패시터가 N 디지탈 데이타 비트의 각각에 대해 한 스위칭 트랜지스터에 관련되므로 N 가중 커패시터 및 N 스위칭 트랜지스터에 의해 아날로그 전압으로 변환된다. 각 커패시터는 제1 및 제2 플레이트를 갖고, 각 커패시터의 제1 플레이트는 출력라인에 접속된다. 각 스위칭 트랜지스터는 전도경로와 이진가중 최대용량 커패시터의 값에 비하여 비교적 작은 게이트 커패시턴스와 관련이 있는 게이트전극을 갖는다. 각 스위칭 트랜지스터의 전도경로는 그 전도경로와 관련된 커패시터의 다른측과 기준전위 사이에 연결된다. N 디지탈 데이타 비트는 선택적으로 인에이블된 N 데이타 전송경로를 통하여 N 스위칭 트랜지스터의 게이트에 연결되고, 스위칭 트랜지스터당 데이타 전송경로는 입력노드와 그에 대응하는 스위칭 트랜지스터의 게이트 전극사이에 각각 접속된다.
데이타 로드 주기동안, N 데이타 비트에 대응하는 전압레벨은 N 데이타 전송경로를 통하여 선택적으로 샘플링되고 스위칭 트랜지스터의 게이트에 저장된다. 따라서, 데이타 로드 주기동안 데이타 신호는 샘플링되고 스위칭 트랜지스터의 게이트 커패시턴스에 저장된다. 스위칭 트랜지스터의 작은 게이트 커패시턴스로 인해, 그 게이트들에대한 데이타의 로딩은 매우 신속히 이루어진다. 그후, 충전전압이 커패시터 양단에 인가될때 이진가중 커패시터가 충전되고 충전되지 않는 상태는 스위칭 트랜지스터의 게이트에 저장된 데이타로 판단할 수 있다.
바람직한 실시예에서, 스위칭 트랜지스터를 턴온하기 위해 극성 및 진폭을 갖는 선충전 펄스(precharge pulse)는 입력노드에 인가되고 선택적으로 인에이블된 N 데이타 전송경로를 통하여 모든 스위칭 트랜지스터에 공급된다. 선충전 펄스기능은 N 스위칭 트랜지스터와 게이트 커패시턴스를 N 디지탈 데이타 비트의 연속적용을 준비하기 위한 턴온전압으로 선충전하는 것이다. 선충전 펄스의 다른 기능은 모든 N 스위칭 트랜지스터를 병렬로 턴온 시키는 것이고, 그에따라 N 이진가중 커패시터는 병렬로 접속되어 N 커패시터 중 선택된 커패시터에 미리 저장된 전하를 재분배 함으로써 미리 공급된 N 디지탈 데이타 비트를 나타내는 아날로그 전압을 발생시킨다.
N 스위칭 트랜지스터의 게이트의 선충전에 이어서, 데이타 로드 주기가 개시되고 선택적으로 인에이블된 N 데이타 전송경로는 한 입력신호 조건에 대해 게이트 커패시턴스를 방전시키거나 다른 입력 신호 조건에 대해 게이트 커패시턴스를 충전시키기 위해 각각의 데이타 비트를 그에 대응하는 스위칭 트랜지스터의 게이트에 연결시키도록 인에이블된다. 이로써, N 디지탈 데이타 비트 각각의 값에 대응하는 전압이 대응하는 스위칭 트랜지스터의 게이트에 설정된다.
절연 게이트 전계효과 트랜지스터(IGFET)는 본 발명을 실행하는데 적합한 능동소자이다. 이러한 이유로, 상기회로는 이러한 트랜지스터를 사용하는 것으로 도면에 예시되어 있고 하기에 기술할 것이다. 그러나, 이것은 다른 적절한 소자의 사용을 배제하려고 하는 것은 아니며 이것때문에 첨부된 청구범위에서 제한없이 사용된 용어 “트랜지스터”는 일반적인 의미로 사용된다.
도면에서, n 전도성형의 인헨스먼트형 IGFET은 특수기준문자로서 문자 N에 의해 식별된다. IGFET 의 특성은 잘알려겨 있으므로 상세히 기술할 필요는 없다. 그러나, 다음에 나오는 설명의 명확한 이해를 위해, 본 발명에 적절한 IGFET의 정의 및 특성을 아래에 설명한다.
IGFET은 전도경로의 단부를 형성하는 소오스 및 드레인으로 일컬어지는 제1 전극 및 제2전극을 갖고, 전도경로의 전도성을 판단하는 인가된 전압을 갖는 제어전극(게이트)을 갖는다. N형 IGFET에 있어서, 소오스 전극은 최하위 전위가 인가되는 제1전극 및 제2전극 중 제1전극으로 한정된다. 인에이블링 신호가 제어전극에 인가될 경우 전류가 제1 및 제2전극에 의해 형성된 전도경로에서 어느쪽 방향으로도 흐를수 있다는 점에서 상기소자는 양방향성을 갖는다. 발생될 전도성에 있어서, 인가된 게이트-소오스 전위(Vgs)는 소오스에 대하여 게이트를 순방향 바이어스 시키기 위해 한방향에 있어야만 하고 크기에 있어 임계전압(Vt)으로 정의되는 소정값보다 더 커야만 한다. 소오스 폴로워로서 사용될 경우, 소오스전극에서의 전압(Vs)은 게이트에 인가된 신호(Vg)를 “따른다”. 그러나, 그 전압은 임계전압(Vt)에 의해 오프셋된다. 본 발명의 실시예에 따른 회로 및 시스템은 저이동도, 저이득 및 고임계 전압(예컨대, VT=5V)을 갖는 비정질 실리콘으로 이루어진 트랜지스터를 사용하여 형성될 수 있다. 최후로, 비정질 실리콘으로 이루어진것과같은 IGFET은 게이트전극과 소오스 전극 사이에 그리고 게이트전극과 드레인 전극 사이에 몇몇 커패시턴스를 갖는다. 이 커패시턴스의 효과 및 사용은 다음에 기술한다.
제2도를 참조하면, 데이타 입력단자(3)에 직렬로 인가된 데이타비트(Di)를 출력단자(5)에서 대응하는 아날로그 전압으로 변환시키는 기능을 하는 회로(11)가 도시되어 있다. 제2도의 회로가 제6도 및 제7도에 도시한 형태의 DAC 시스템에 통합될 수 있음에 유의해야 한다. 제6도를 참조하면, 40개의 출력데이타 워드라인(DWL1∼DWL40)이 있는 직렬 데이타 발생기(112)가 도시되어 있는데, 그 발생기(112)는 직렬스트링의 디지탈 신호를 병렬로 40개의 데이타 워드라인에 발생시킨다. 데이타 로드 사이클 동안, 각 데이타 워드라인은 24개의 서브라인에 분배되는 144 비트의 직렬정보를 반송하는데, 그 서브라인 각각은 6 데이타 비트를 그에 대응하는 DAC(11)에 반송한다. 제6도에는 40 개의 워드라인과 워드라인당 24 개의 서브라인이 있으므로 총 960개의 서브라인이 존재한다. 제6도의 시스템에 있어서, 액정표시(LCD)패널(114)의 부분인 대응하는 컬럼컨덕터를 구동하는데 사용되는 대응하는 아날로그 전압으로 6 디지탈 데이타 비트를 변환하기 위해 각 서브라인은 DAC 에 결합된다.
제2도의 회로가 제6도 및 제7도에 도시한 형태의 DAC 시스템의 부분일 경우, 단자(3)에 인가된 데이타 신호는 제3도에서 데이타 입력으로 지정된 파형으로 나타낼 수 있다. 제3도의 데이타 입력 파형은 6개의 데이타 세그먼트에 의해 수반되는 선층전 주기를 포함한다. 선충전 주기동안 선층전 데이타 펄스(PDP)는 입력단자(3)에 인가된다. 도시된 PDP 펄스는 진폭이 +15V, 펄스폭이 4㎲ 이라고 가정한다. 선충전 주기 다음에는 데이타 비트가 입력단자(3)에 인가되는 동안의 데이타 로드 주기가 있다. 제6도 및 제7도의 시스템에 있어서, 데이타 로드 주기는 24 데이타 비트를 각각 포함하는 6개의 세그먼트로 나누어진다. 제1세그먼트(SEG1)동안 24개의 최상위 비트(MSB)는 단자(3)에 인가되고 동시에 각 비트는 제2도에 도시한 형태의 24개의 DAC 회로(11)중 상이한 회로에 분배된다. 데이타 로드 주기의 제2세그먼트(SEG2)동안 다음의 보다적은 상위 비트는 24개의 DAC 회로의 상이한 회로에 분배된다. 그 과정은 24 개의 최하위 비트(LSB)가 단자(3)에 인가되고 각각의 DAC 회로에 분배될때까지 반복된다.
데이타 비트는 “하이”,즉 논리 “1”을 나타내는 15 볼트의 진폭을 갖거나 “로우”, 즉 논리 “0”을 나타내는 0 볼트 또는 0 볼트에 근접한 진폭을 갖는 것으로 가정한다. 각 데이타 비트의 펄스폭은 160 ns로 가정한다. 따라서, 이예에서, 데이타 로드 주기에서는 최소한 144×160ns 동안 연장하는 주기 이상으로 144 펄스를 단자(3)에 인가할 수 있다.
데이타 로드 사이클 동안 단자(3)에 인가된 144 펄스는 24 개의 상이한 6 펄스의 세트를 발생시키기 위해 컬럼 선택 신호(CSj)및 디멀티 플렉싱 신호(Bi)를 매개로하여 디코드된다. 6 펄스의 세트 각각은 제6도에 도시한 바와같이 액정표시(LCD)패널(114)의 대응하는 컬럼 컨덕터를 구동시키기 위해 사용되는 아날로그 전압을 발생시키도록 제2도에 도시한 형태의 DAC 회로(11)를 통하여 변환된다.
제2도의 디지탈-아날로그(DAC)변환기는 이진가중 커패시터회로(50), 커패시터 스위칭 트랜지스터부(52) 및 데이타입력(3)과 부(54)사이에 결합된 컬럼선택(CS)부(56)를 포함한다. 이진가중 커패시터회로(50)는 6개의 이진가중 저장 커패시터, CO, C1, C2, C3, C4 및 C5로 이루어진다. 가장 낮은 번호의 커패시터(CO)에서 가장높은 번호의 커패시터(C5)로 진행하는 각각의 증가하는 번호로 매겨지는 커패시터(Ci)는 바로전의 감소된 번호로 매겨진 커패시터의 2배의 커패시턴스를 갖는다. 예를 들기 위해, 이 실시예에서는 CO, C1, C2, C3, C4 및 C5가 각각, 025pf,. 05pf,0.1pf,0.2pf,0.4pf 0.8pf의 값을 갖는 것으로 한다.
각 커패시터는 한단자(플레이트, 또는 측, X)에서 출력노드(5)에 접속된다.
비정질 실리콘으로 이루어질수있는 N 채널 IGFET(m2i)의 전도경로는 각 커패시터의 다른단자(플레이트, 또는 측, Y)와 접지전위사이에 접속된다.
스위칭 트랜지스터의 M2i 각각의 게이트 전극은 디멀티 플렉서 회로(54)의 대응단자 02i에 접속된다.
온-오프 스위치로서 기능하는 각 트랜지스터 M2i는 그와관련된 커패시터 Ci의 Y 단자와 접지전위사이에 접속되는 전도경로를 갖는다 특히, M2i 트랜지스터는 제2도에서 M2O,M21,M22,M23,M24 및 M25로서 식별된다. 커패시터 스위칭 트랜지스터 M2i가 턴온될 경우, 그것은 그와 관련된 커패시터 Ci의 Y측을 접지에 클램프 시킨다. 커패시터 스위칭 트랜지스터 M2i가 턴오프될 경우, 그와관련된 커패시터의 Y측은 개방 스위치에 접속되고 그 커패시터의 Y 측은 플로팅(floating)되는 것으로 가정할 수 있다.
다음에 논의되는 바와같이, 본 발명의 중요한 특징은 선충전 및 데이타 신호를 저장하기 위해 트랜지스터 M2i의 게이트 커패시턴스를 사용한다는 것이다. 스위칭 트랜지스터 M2i 각각의 턴온 및 턴오프는 비트 디멀티플렉서 회로(54)및 컬럼선택회로(56)내의 직렬접속된 두 트랜지스터 Mli 및 M3i에 의해 제어된다. 특히, M2i 트랜지스터 각각의 제어(게이트)전극은 비트 디멀티플렉싱 트랜지스터 Mli 및 컬럼선택 트랜지스터 M3i의 직렬 접속된 전도경로를 통하여 직렬데이타 입력단자(3)에 접속된다. 각 비트 디멀티플렉서 트랜지스터 Mli는 그 게이트 전극에 인가된 비트 디멀티플렉서 제어펄스신호(Bi)에 의해 턴온되거나 턴오프된다. 모든 컬럼 선택 트랜지스터 M3i는 그 모든 게이트 전극에 병렬로 인가된 컬럼 선택 신호 CSj에 의해 동시에 턴온되거나 턴오프된다.
단자(5)를 접지에 클램프 시키는 역할을 하는 선택적으로 인에이블되는 트랜지스터 M2는 출력단자(5)와 접지사이에 접속되고 제어신호 CZ이 단자(4)에서 게이트에 인가되는 전도경로를 갖는다. 충전 제어 신호 CHG 는 단자(6)에서 M3의 게이트 전극에 인가된다. 트랜지스터 M3의 기능은 단자(5) 및 선택된 저장 커패시터(Ci)를 단자(7)의 전압(예컨대, 15V)으로 선택적으로 충전시키는 것이다.
선택적으로 인에이블되는 전송트랜지스터 M4는 단자(5)와 단자(65)사이에 접속된 전도경로를 갖는다. M4 의 게이트에 인가된 전송(XFER)신호의 기능은 단자(5)에서의 아날로그 신호를 단자(65)에 결합된 연속단에 전송하는 것이다. 0.5pf 범위내일 수 있는 커패시턴스 CP가 출력(65)에 제공된다고 가정한다.
제2도의 회로의 전형적인 사이클을 제3도의 파형도를 참조하여 설명할 것이다. 사이클은 (1) 선충전(초기설정)주기, (2) 데이타신호가 스위칭 트랜지스터의 게이트 커패시턴스에 전송되는 동안의 데이타로드주기, (3) 커패시터 충전 주기, (4) 충전 재분배 및 출력 신호 주기를 포함하는 순서로 검사될 것이다. 본 발명의 실시예에 따른 회로에서, 이 후자주기는 또한 선충전 초기설정 주기로서 역할을 하고 그 선충전 초기설정 주기동안 발생함을 알 수 있을 것이다. 따라서, 본 발명의 실시예에 따른 회로에는 단지 3 주기(또는 단계)만이 필요하다.
제3도에 도시한 바와같이, 시간 tO 에서 시간 t1 까지 계속하는 선충전 주기는 (a) 컬럼선택(CSj)신호가 제3도에서 CS로 지정된 파형으로 도시한 바와같이 하이(20V)상태로 진행함으로써 모든 M3i 트랜지스터가 턴온되고; (b) 디멀티플렉서 신호(Bi)가 또한 제3도에서 파형 BO-B5로 도시한 바와같이 하이(20V)상태로 됨으로써 모든 디멀티플렉싱 트랜지스터 Mli는 턴온되며; (C)노드(3)에 인가된 선충전 데이타 펄스(PDP)가 제3도에서 데이타 입력 파형으로 도시한 바와같이 하이(15V)가 되어 15V의 전압을 노드(3)에 인가할 경우, 시간 tO에서 시작된다.
+20V의 전압이 모든 Mli 및 M3i 트랜지스터의 게이트 전극에 인가되므로, 그 트랜지스터들은 턴온되기 어렵고(과구동) +15V의 PDP 전압을 그 전도경로를 통하여 모든 스위칭 트랜지스터 M2i의 게이트 전극에 공급시킨다. 0.Ipf 정도일수 있는 M2i 트랜지스터 각각의 게이트 커패시턴스(Cgi)는 +15V 전압으로 충전된다.
선충전 주기는 Bi 신호가 로우 상태로 진행(즉, 20V 에서 OV 로) 할 경우 시간 t1에서 종결한다. 요컨대, 그후 선충전 데이타 펄스(PDP)가 로우상태로 진행한후, 컬럼선택신호(CS)는 로우상태로 진행한다. Bi 신호, CS 신호 및 선충전 데이타 펄스(PDP)가 로우상태로 진행하는 순서는 모든 M2i 트랜지스터의 게이트 커패시턴스가 하이전압으로 충전된 상태를 유지하도록 보장한다. 이것은 트랜지스터 M3i 및 Mli 의 게이트-드레인 및 게이트-소오스 커패시턴스를 나타내는 제4(a)도와 관련하여 잘 설명되어 있다. 즉, 트랜지스터 Mli는 게이트와 소오스간의 커패시턴스 C11 및 게이트와 드레인 간의 커패시턴스 C12를 갖고, 트랜지스터 M3i는 게이트와 소오스간의 커패시턴스 C21 및 게이트와 드레인간의 커패시턴스 C22를 갖는다.
상술한 바와같이, 선충전 동안, 입력노드(3)에 인가된 선충전 데이타 펄스(PDP)는 +15V(“하이”)와 같고 제4(b)도의 파형으로 도시한 바와같이 시간 tO에서 t3 까지 “하이”상태를 유지한다. 디멀티플렉서 트랜지스터 Mli의 게이트에 인가된 비트 제어신호(Bi)는 제4(b)도의 파형 Bi으로 도시한 바와같이 시간 tO 에서 t1까지 지속하는 20V의 진폭을 갖는다. 컬럼선택 트랜지스터 M3i의 게이트에 인가된 컬럼선택(CSj)신호는 20V의 진폭을 갖고 제4(b)도의 파형 CSj으로 도시한 바와같이 tO에서 t2까지 지속한다. +20V 진폭의 Bi 및 CSj 신호는 트랜지스터 Mli 및 M3i 각각을 과구동(overdrive)함으로써, M3i 및 Mli가 소오스 플로워 모드로 전도할 경우에도 데이타 입력신호의 풀진폭(+15V)은 스위칭 트랜지스터 M2i의 게이트에 공급되어 그 게이트 커패시턴스 Cgi를 15V의 값으로 충전시킨다. 또한, 선충전 펄스는 스위칭 트랜지스터의 게이트 커패시턴스가 제4(b)도의 파형(Vcgi)로 도시한 바와같이 +15V로 완전히 충전되게끔 충분히 긴 지속시간을 갖는다.
이미 상기에서 언급한 바와같이, Mli 트랜지스터는 스위칭 트랜지스터의 게이트 커패시턴스에 높은 선충전 전압을 유지하기 위해 M3i 트랜지스터 보다 전에 턴오프된다. 스위칭 트랜지스터(M2i)에 가장 밀접되어 있는 트랜지스터(Mli)가 맨먼저 턴오프된다. 이것은 Bi가 시간 t1에서 +20V로부터 OV로 진행할때 발생한다. 다음, 트랜지스터 M3i 는 CSj가 시간 t2 에서 +20V로부터 OV로 진행할 경우 턴오프된다. 그다음 PDP는 시간 t3에서 +15V로부터 OV로 진행한다. M3i 이전에 Mli를 턴오프 함으로써, M2i에 인가된 선충전 레벨은 하술되는 바와같이 Bi 및 CSj의 네가티브 종결단계에 의해 거의 영향을 받지 않는다. Bi 신호가 신호 t1에서 종결하여 20V로부터 OV로 진행할때, 급속한 네가티브 전이단계는 M2i의 게이트에 미리 인가되어 저장된 +15V 선충전 신호를 감소시키는 경향이 있는 M2i의 게이트에 C11을 통하여 전달된다. CSj가 시간 t2에서, 20V에서 OV로 진행할때, 동일한 네가티브 단계는 C21을 통하여 M2i와 게이트로부터 그 소오스에 전달된다. Bi가 로우상태로 진행함에 이어서 CSj가 로우상태로 진행한다면, M2i의 게이트는 두개의 큰 네가티브 진행단계에 영향을 받을 것이다. 먼저 Mli를 턴오프함으로써, 단지 Bi의 종결로 인한 네가티브 단계는 M2i의 게이트 전압에 상당한 영향을 미친다. 또한, 선충전 데이타 펄스는 Bi가 로우상태로 진행한후 로우상태로 진행하고 Mli는 M2i의 게이트가 하이레벨로 선충전되게끔 턴오프 되어진다. 상기 언급된 바와같이, 비정질 실리콘으로 이루어진 트랜지스터의 Vt는 5V 범위내일 수 있다. 그러므로, 상기 시스템은 스위칭 트랜지스터의 게이트가 턴온될 경우 그 게이트가 턴온되기 어렵게 하여 이진가중 커패시터의 y측을 접지에 클램핑할 수 있게끔 8 내지 15V 범위의 전압으로 충전될 수 있도록 설계된다.
선충전 주기에 이어서 데이타 로드 주기동안, 디지탈 값이 대응하는 아날로그 신호로 변환될 입력신호의 값을 나타내는 6디지탈 입력신호(DO-D5)는 제3도의 데이타 입력파형으로 도시한 바와같이 입력단자(3)에 직렬로 인가되고, 아래에 기술하는 바와같이 대응하는 M2i 트랜지스터의 게이트 커패시턴스상에 전송된다.
제2도 및 제3도를 재참조하면, 데이타 로드 주기동안, (1) CZ 신호는 트랜지스터 M2를 턴온하고 노드(5)를 접저전위로 클램핑하는 하이상태이고; (2) 제3도의 CHG 파형으로 도시한 바와같이, 충전신호(CHG)는 트랜지스터 M3의 게이트에 인가되고 그것에 의해 트랜지스터 M3은 턴오프되며: (c) 트랜지스터 M4의 게이트에 인가된 전송신호(XFER)는 로우상태로되어 M4는 턴오프된다.
제2도의 회로에서, 하기에 설명되는 바와같이, 데이타로드는 입력노드(3)에 직렬로 인가된 디지탈 데이타 신호를 샘플링하고 대응신호를 대응하는 선택된 M2i 트랜지스터의 게이트 커패시턴스에 인가함으로써 이루어진다.
디지탈 데이타 비트는 맨 먼저 인가되는 최상위 비트(MSB) 및 맨마지막의 최하위 비트(LSB)로 차례(또는 순서)대로 노드(3)에 인가된다. D5와 동일시되는 최상위비트(MSB)는 트랜지스터 M35 및 M15를 통하여 M25의 게이트에 연결된다. D4와 동일시되는 다음의 상위 비트[(M-1)SB]는 트랜지스터 M34 및 M14를 통하여 M24의 게이트에 연결된다. 그 과정은 DO와 동일시되는 최하위 비트가 트랜지스터 M3O 및 M1O을 통하여 M2O의 게이트에 연결될때까지 반복된다.
제3도에서 도시한 바와같은 시간 t2에서, 디멀티 플렉싱신호 B5는 하이(+20V)상태로 되고 시간 t4가 될때까지 시간 간격 T1 동안 하이상태를 유지한다. 시간간격 T1 동안, 트랜지스터 M15는 인에이블되고 이시간 간격동안 24MSB 디지탈 신호는 노드(3)에 인가된다. 이들 24MSB 중 하나는 시간간격 t1-t4 동안 MSB 선택또는 샘플펄스를 나타내기 위해 관련된 CSj 신호를 조절함으로써 각각의 DACj에 대해 선택된다. 이예에서, 컬럼선택펄스(CSj)는 시간 t3 에서 발생하고 거의 한 MSB 비트 시간간격동안 하이상태를 유지한다. CS가 하이상태일때, 트랜지스터 M35는 턴온되고 그에따라 M15 및 M35는 입력노드(3)와 M25의 게이트 사이에 전도경로 및 데이타 전송경로를 제공한다. M25의 게이트 커패시턴스가 +8 내지 +15V 범위내일 수 있는 “하이”레벨로 선충전되었음을 상기하자. 트랜지스터 M35 및 M15 는 그 게이트 전극에 인가된 20V 전압으로 과구동된다.
MSB 데이타 신호(D5)가 “하이” 상태라면, M35 및 M15는 풀 15V 전압을 M25의 게이트상에 재설정하기 위해 소오스 폴로워 모드로 전도하기 쉽다. 소오스 폴로워 모드에서 M35 및 M15의 응답은 느리고 그것들은 과구동됨에도 불구하고 디지탈 신호에 대해 비교적 높은 임피던스 경로로서 역할을 한다. 그러나, M25의 게이트 커패시턴스가 이미 “하이”값으로 선충됨으로써, M35 및 Ml5 는 M25의 게이트를 충전시킬 필요가 없다. 그러므로, 게이트가 M25의 최소임계 전압보다 실질적으로 더 큰 전압으로 선충전되는 M25는 턴온이 어려워 커패시턴스 C5의 Y측을 접지전위로 클램핑한 상태를 유지한다. MSB 데이타 신호(D5)가 “로우”상태라면, 트랜지스터 M35 및 M15는 공통 소오스 모드로 전도하고 그 직렬 접속된 전도경로는 M25의 게이트 커패시턴스를 접지에 신속히 방전할 수 있는 비교적 낮은 임피던스 경로를 제공한다. 따라서, 제2도의 회로에서, 트랜지스터 M35 및 M15가 턴온되고 MSB 데이타 신호가 로우상태일 경우, 그 트랜지스터들은 M25 트랜지스터의 게이트 커패시턴스를 접지로 비교적 신속히 방전할 수 있는 공통 소오스 모드로 전도한다. 제6도의 시스템에서 모든 MSB 데이타 신호(D5)를 모든 M25 트랜지스터들 각각의 게이트에 전송한 다음, 트랜지스터 M15는 신호 B4가 하이상태로 진행하기 바로전의 시간 t4 에서 턴오프된다.
유사한 방식으로, 모든 MSB가 M25 트랜지스터의 게이트상에 로드되어진후, 다음의 하위비트는 제3도의 파형 B4로 도시한 바와같이 시간간격 T2(즉, t4-t6)동안 M24 트랜지스터의 게이트상에 로드된다. 상술한 바와같이, B4는 시간 t4에서 “하이”상태로 되어 트랜지스터 M14를 턴온하고 CS는 시간 t5에서 “하이” 상태가 되어 트랜지스터 M34를 턴온한다. 트랜지스터 M34가 전도하는 시간 간격동안, (M-1)SB는 M24의 게이트에 연결된다.
그러므로, 데이타 로드 주기동안 직렬데이타 비트(Di)는 데이타 입력노드(3)에 인가 됨을 알 수 있다. 디지탈 데이타 비트(Di)는, 예컨대, 160ns 동안 유효하다. CSj 신호는 트랜지스터 M3i를 디지탈 데이타 Di가 유효한 시간주기 (예컨대, 150ns)동안 턴온한다. 따라서, csj 신호는 디멀티플렉서 트랜지스터 Mli가 턴온하는 동안 노드(3)에 직렬로 인가된 디지탈 데이타 입력 신호를 샘플링하는데 사용된다. Di가 하이상태이면, M2i의 게이트 커패시턴스(Cgi)는 하이레벨로 충전된 상태를 유지한다. Di가 “로우”상태이면, Cgi는 Mli 및 M3i를 통하여 접지에 방전된다.
스위칭 트랜지스터 M2i의 게이트 커패시턴스 Cgi가 비교적 적으므로(예컨대, 0.05pf 내지 0.1pf), 게이트 커패시턴스 Cgi는 매우 빠르게 충전될 수 있음을 알수 있다.
또한, 본 발명의 실시예에 따른 회로에서, 직렬데이타 입력 신호 Di는 캡쳐 (또는 샘플)되고 스위칭 트랜지스터 M2i의 게이트 커패시턴스 Cgi상에 저장됨을 알 수 있다. Mli 및 M3i의 조합 및 M2i의 게이트 커패시턴스는 본 발명을 실행하는데 사용되는 비정질 실리콘으로 이루어질 수 있는 트랜지스터가 저이동도, 저이득 및 고임계전압을 가짐에도 불구하고, 매우 신속히 응답할 수 있는 샘플 및 홀드회로로서 기능을 하고 상기 시스템의 타이밍 요구를 만족시킨다.
디지탈 데이타 입력신호를 샘플링하는 처리과정은 직렬데이타의 6 데이타 비트가 6개의 커패시터 제어스위칭 트랜지스터 M25-M2O의 게이트전극에 인가될 때 까지 반복된다.
본 발명의 실시예에 따른 회로에서, M2i 트랜지스터의 게이트는 설정하기 위해 가장 긴 시간을 취할 수 있는 조건(하이)으로 선충전된다. 따라서, 노드(3)로부터의 데이타전송은 단지 입력신호가 “로우”상태일 경우만 게이트 커패시턴스의 방전을 요구하기 때문에 비교적 빠르게 행해질수 있고, Mli 및 M3i는 게이트 커패시턴스 노드를 신속히 방전시키기 위하여 공통 소오스 노드로 동작할 수 있다.
MSB 데이타 비트는 MSB 스위칭 트랜지스터 최대시간동안 가장 큰 커패시터(C5)를 방전시키도록 더낮은 하위비트 이전에 모두 로드된다. 그 다음에, 다음의 하이데아타 비트는 대응하는 스위칭 트랜지스터가 다음의 가장 긴 시간간격동안 관련된 트랜지스터등을 방전시키도록 모두 로드된다. 이러한 동작모드는 DAC 각각의 데이타 비트에 모두 순차적으로 로딩하는 것이 바람직한것으로 판단되었다.
데이타 비트들이 커패시터 제어 스위칭 트랜지스터 M2i의 게이트에 로드(인가)되어진후, 트랜지스터 M2는 턴오프되고, 트랜지스터 M3은 턴온된다.
이것은 제3도에서 대응하는 파형으로 도시한 바와같이 시간 t8에서 하이상태인 신호 CHG 및 로우상태인 신호 CZ에 의해 달성된다. 트랜지스터 M3의 소오스는 노드(5)에 접속되고, 그 드레인은 +15V 전압이 인가되는 노드(7)에 접속되며 그 게이트는 20V의 제어 충전 전압(CHG)이 인가되는 노드(6)에 접속된다. M3이 턴온될 경우, +15V의 전위는 노드(5)에 공급된다.
M3이 턴온되고 +15V 전압이 노드(5)에 인가될 경우, 대응하는 스위칭 트랜지스터 M2i가 턴온되는 단지 이들 커패시터 Ci 들만이 충전될 것이다. 즉, 예컨대, M24의 게이트가 “하이”전위로 저장된다고 가정하면, M24의 전도경로는 커패시터 C4의 저임피던스 전도경로를 제공하고 커패시터 C4의 (Y)측을 접지에 클램프시킨다. 커패시터 C4는 상부 플레이트(X)(노드(5)에 접속됨)에 공급되는 +15V의 전압 및 하부 플레이트(Y)에 공급되는 OV의 전압을 가질 것이다. 역으로, M24의 게이트가 방전된다면, M24는 개방스위치로 되고 커패시터 C4를 충전시키기 위해 어떠한 전도경로도 존재하지 않는다.
커패시터 층전주기의 종결시에, “하이”상태인 직렬 디지탈 데이타 비트 Di에 대응하는 커패시터 Ci는 그 플레이트 양단에 +V(예컨대, 15)전압으로 충전되는 반면에, “로우”상태인 직렬데이타 비트 Di에 대응하는 커패시터 Ci는 충전되지 않을 것이다. 커패시터 충전주기는 CHG가 0(t9)으로 복귀될 경우 종결되고, M3는 턴오프된다.
충전단계 다음에, 모든 컬럼 선택신호(CS)는 하이상태가되고 동시에 모든 디멀티플렉서 신호(Bi)는 하이상태가 된다. 그다음 모든 트랜지스터 M3i가 턴온되고 또한 모든 트랜지스터 Mli가 턴온되며 노드(3)에서의 전압이 하이상태가 되어 +15V의 PDP를 모든 그 게이트를 하이레벨로 충전시키는 M2i 트랜지스터의 게이트에 인가하여 모든 M2i 트랜지스터를 턴온시킨다.
모든 M2i 트랜지스터가 턴온됨으로써 모든 Ci 커패시터는 모든 커패시터 CO 내지 C5에 병렬로 접속되고, 다음에 선택적으로 충전된 커패시터 Ci상에 저장된 전하의 재분배가 이루어진다. 따라서, 전하가 재분배된후, 미리 인가된 디지탈 데이타 직렬 입력워드; 즉, 이전의 데이타 로드동안 인가된 데이타신호의 이진(디지탈)값에 대응하는 진폭을 갖는 저장 커패시터 Ci 양단에 전압이 발생된다.
전하 재분배는 잘 알려져 있으므로 상세히 논의할 필요는 없다. 다음의 간략한 예는 상기 동작을 설명하기에 충분하다. 예컨대, 데이타 로드 동안, M24 및 M23 의 게이트가 하이상태로 충전되고 M25, M22, M21 및 M2O의 게이트가 방전된다고 가정한다. 그러면, 커패시터 충전(변환)주기동안, 단지 커패시터 C4 및 C3 만이 충전된다. C4 양단에 저장된 전하 Q4는 Q4=(C4)(V)로서 나타낼수 있고 C3 양단에 저장된 전하 Q3는 C3=(C3)(V)로서 나타낼수 있다. C4 및 C3이 병렬로 접속되므로, 저장된 총전하(QT)는 (C3+C4)V와 같다.
그후, 모든 커패시터가 병렬로 접속될 경우, C3 및 C4에 저장된 전하는 모든 커패시터 사이에 재분배되고 커패시터 양단의 전압(Vf)은 Vf=(C3+C4)(V)/CT로 나타낼 수 있다. 이특정한 예에서 커패시터가 이진가중된 C3=8C0, C4=16C0, CT=63CD라고 가정하면, Vf=(24/63)V 이다.
포지티브 상태의 전송(XFR) 펄스를 트랜지스터 M4의 게이트에 인가함으로써(즉, XFR 펄스가 시간 t10 에서 하이상태일 경우) 노드(5)에서 발생된 전압이 연속단에 전송될 수 있다. M4가 턴온됨으로써 연속단(CP)의 커패시턴스가 저장 커패시터 Ci와 병렬로 연결된다. 실제로, 노드(5)에서 아날로그 전압은 다음단에 전송될 경우 CP의 존재로 인해 감쇄될 것이다.
제2도에서 나타낸 바와같이, 디더신호(dither signal)는 DAC의 효과적인 분해를 향상시키기 위해 출력노드(5)에 부과될 수 있다. 상기 디더신호는 펄스화 신호 일 수 있는데, 그 펄스들은 XFR 펄스와 동시적으로 발생하고, 예컨대 LSB를 나타내는 출력전위의 1/2에 대응하는 진폭을 갖는다.
본 발명의 중요한 특징은 커패시터 제어 트랜지스터 M2i의 게이트의 선충전이 또한 전하를 재분배하고 M4를 통하여 증폭기(67)에 공급되는 노드(5)에 아날로그 전압을 발생시킨다는 것이다.
제2도의 회로는 제5도에 표시된 시스템에서 디지탈-아날로그 변환(DAC) 기능을 실행시키는데 사용될 수 있다. 직렬 디지탈 데이타 신호는 액정표시(LCD)패널의 컬럼에 인가된 출력을 갖는 데이타 스캐너(101)에 인가되는 아날로그 신호를 발생시키기 위해 제2도에 도시한 형태의 디지탈-아날로그 변환기(DAC)(100)에 인가된다.
본 발명의 실시예에 따른 회로를 통합하는 DAC 시스템의 블록도는 제6도에 도시되어 있고 상기에서 논의되었다. 직렬 비디오 입력 신호는 인입정보를 포맷시키고 40 출력 채널 또는 데이타 워드 라인, DWL1 내지 DWL40 상에 직렬 데이타를 발생시키는 기능을 하는 직렬 디지탈 데이타 발생기(112)에 인가된다. 각 데이타 워드 라인은 제2도에 도시한 형태의 24개의 상이한 DAC회로에 24 서브라인을 통하여 연결된다. 각 서브라인상에 직렬로 발생된 144 비트의 6 데이타 비트는 컬럼 선택 라인 및 디멀티플렉서 비트 선택 라인을 통하여 적정시간에 샘플되고 LCD 패널(114)의 대응하는 컬럼 컨덕터를 구동시키는데 사용되는 아날로그 전압을 발생시키기 위해 각 DAC 회로(11)에 인가된다. 제6도에서, 각 컬럼 선택 라인(CS)은 매 24번째 컬럼에 대응하는 전송신호를 제어한다. 제7도에서, 각 컬럼 선택 라인(CS)은 40개의 연속적인 컬럼의 세트에 대응하는 전송신호를 제어한다. 데이타 워드라인으로부터 몇몇 DAC 회로로의 데이타 비트의 분배가 제7도에 상세히 도시되어 있다. 요컨대, 그것들이 소오스 세부에 있어서 상이하지만, 제6도 및 제7도의 시스템은 직렬 비트들이 40 라인상에 병렬로 전송된다는 점에서 유사하다. 각 데이타 워드 라인상의 직렬 비트들은 24 서브라인에 전송되고, LCD 패널의 한 컬럼 컨덕터에 대응하는 각 서브라인 및 6 직렬 데이타 비트를 반송하는 각 서브라인은 그것의 대응하는 컬럼 전도를 구동하기 위한 아날로그 전압으로 변환될 것이다.
제2도에 도시한 이진가중 커패시터회로(50)는 이전 커패시터의 크기에 두배되는 각 연속하는 커패시터를 필요로 한다. 이것은 매우 큰 용량의 커패시터 또는 매우 적은 용량의 커패시터가 제조되는 넓은 범위의 커패시터 제조를 필요로 한다. 6이진 단계가 바람직한 경우 상기 문제는 더욱 악화된다. 매우 적은 용량의 커패시터는 정밀하게 제조하기 어렵고 부유 용량을 갖는 추가 문제가 있다. 대용량 커패시터는 너무 넓은 공간을 취한다. 이들 문제는 제8도에 도시한 서브레인지형 회로에 의해 다소 해결될 수 있다. 이진가중 커패시터 C3, C4 및 C5는, 예컨대, 0.05Pf 0.1pf 및 0.2pf 각각의 커패시턴스를 갖도록 제조될 수 있다. 커패시터 CO, C1 및 C2의 상부 플레이트는 노드(81)에 공동으로 접속되고 결합 커패시터 CC는 노드(81)와 C3, C4 및 C5의 한 측이 접속되는 출력노드(5) 사이에 접속된다. 커패시터 CC의 기능은 커패시터 CO, C1 및 C2의 값이하로 분할되고 제2도의 50과 같은 회로를 생성하는 것이다.
각 섹션이 N 레벨(단계 또는 단)을 갖는 2와 같은 비율섹션을 사용하여, 결합 커패시터는 CC는 다음과 같이 계산될 수 있다 :
N = 3에 대하여 CC=1/2 C3(2N/2N-1)는, CC =1/2 C3(8/7)
따라서, 커패시터 회로는 두 커패시터 회로 및 한 결합 커패시터로 형성될 수 있다. 한 세트의 커패시터는 다른 세트의 커패시터와 동일할 수 있고(반드시 동일할 필요는 없음), 예컨대, 단지 3개의 다른 커패시터만이 결합 커패시터에 부가하여 각 세트에 필요로된다. 노드(5) 및 노드(81)에 결합된 트랜지스터 M3A 및 M3B 각각은 제2도의 트랜지스터 M3과 같은 기능을 실행한다.
제2도의 회로에서, 트랜지스터 M3은 충전전압을 노드(5)에 선택적으로 인가하도록 사용되고 트랜지스터 M2는 노드(5)를 접지에 클램프하도록 사용된다. 또한, 단일 트랜지스터 M3K는 제9(a)도 및 제9(b)도에 도시한 바와같이 접속되고 동작될 경우 트랜지스터 M3 및 M2의 기능을 실행하도록 사용될 수 있다. 제9(a)도를 참조하면, 트랜지스터 M3K는 출력노드(5)에 접속되는 한 전극(소오스/드레인)(13) 및 전원단자(7)에 접속되는 다른 전극(드레인/소오스)(132)을 갖는 트랜지스터 M3 및 M2 대신에 접속될 수 있다.
트랜지스터 M3K의 게이트는 제9(b)도의 파형 6으로 도시한 형태의 CHG/ZERO 신호로 구동될 것이고 제9(b)도의 파형 7로 도시한 형태의 전위(출전 레벨)는 전원단자(7)에 인가될 것이다. 선충전, 데이타입력, 컬럼 선택 및 비트 선택 신호는 상기 논의된 제2도의 회로에 도시되고 사용되는 것들과 유사할 수 있다.
제2도의 회로는 6 비트 디지탈-아날로그 변환기일 수 있다. 그러나, 이것은 단지 예에 불과한 것이고, 다소 많고 적은 데이타 비트 및 대응하는 수의 커패시터 및 트랜지스터는 또한 본 발명을 실행하는데 사용될 수 있다.
특정 스위칭 순서는 도면에 예시되어져 있다. 그러나, 다른 스위칭 순서와 H3i 및 Mli 트랜지스터의 상이한 배치는 본 발명자의 사상을 벗어나지 않는 범위내에서 이용될 수 있다.
또한 상기 회로 및 시스템은 디스플레이 패널의 960 컬럼을 구동하는 960 아날로그 전압을 발생시키기 위해 24 서브 라인을 각각 제공하는 40 워드 라인을 갖도록 도시되어 있다. 출력의 총수는 다소 많거나 적을 수 있고 워드라인 대 서브라인의 비는 여러 상이한 값을 가질 수 있음이 명백하다.

Claims (2)

  1. N개의 데이타 비트의 각 비트에 대해 하나의 커패시터가 사용되고, 각 커패시터가 제1 및 제2플레이트를 갖는 N개의 커패시터(CO-C5)와, 각 커패시터의 제1플레이트를 출력 노드에 접속하는 수단을 포함하는 N개의 데이타 비트 세트를 아날로그 전압으로 변환하기 위한 디지탈-아날로그 변환기(DAC)에 있어서, 상기 N개의 데이타 비트의 각 비트에 대해 하나의 스위칭 트랜지스터가 사용되며, 각각의 상기 스위칭 트랜지스터가 전도 경로의 단말을 형성하는 제1및 제2전극과 게이트 전극을 가지며, 각 게이트 전극이 비교적 적은 커패시턴스를 갖는 N개의 스위칭 트랜지스터(M2O-M25)와; 각 스위칭 트랜지스터와 관련된 커패시터의 제2플레이트와 제1전원 단자(접지) 사이의 각 스위칭 트랜지스터의 전도 경로를 접속하는 수단과; 데이타 로드 구간 동안의 직렬로 공급된 디지탈 데이타 신호 및 선충전 구간 동안의 선충전 신호를 수신하는 입력 노드(3)와; 상기 N개의 스위칭 트랜지스터의 각 스위칭 트랜지스터에 대해 하나의 데이타 전송 경로가 사용되며, 각각의 데이타 전송 경로가 입력 노드와 관련 스위칭 트랜지스터의 게이트 전극 사이에 접속되는 N개의 선택적으로 인에이블된 데이타 전송 경로(M1O, M3O, M11, M31‥‥‥ M15, M35)와; 디지탈 데이타 신호를 선택적으로 샘플링하고 상기 디지탈 데이타 신호의 각각에 대응하는 전압을 상기 N개의 스위칭 트랜지스터중 대응하는 트랜지스터의 게이트에 인가하여 저장하기 위해 상기 데이타 로드 구간 동안 한번에 하나씩 상기 N개의 데이타 전송 경로를 선택적으로 턴온시키는 수단(CSj; BO-B5)과; 각각의 스위칭 트랜지스터의 게이트에 나타나는 데이타 응답 전압 레벨에 따라 상기 커패시터 양단에 전압을 선택적으로 인가하여 충전시키는 수단(M3)을 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기.
  2. 제1항에 있어서, 각 선충전 구간 동안, 상기 N개의 스위칭 트랜지스터의 각 트랜지스터의 게이트 커패시턴스는 턴온 레벨로 선충전되고, 상기 N개의 커패시터는 병렬로 접속되는 것을 특징으로 하는 디지탈-아날로그 변환기.
KR1019930023279A 1992-11-04 1993-11-04 스위치드 커패시터 디지탈-아날로그 변환기 KR100284959B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US97110492A 1992-11-04 1992-11-04
US07/971,104 1992-11-04
US7/971,104 1992-11-04

Publications (2)

Publication Number Publication Date
KR940012769A KR940012769A (ko) 1994-06-24
KR100284959B1 true KR100284959B1 (ko) 2001-03-15

Family

ID=25517933

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930023279A KR100284959B1 (ko) 1992-11-04 1993-11-04 스위치드 커패시터 디지탈-아날로그 변환기

Country Status (10)

Country Link
US (1) US5332997A (ko)
EP (1) EP0597315B1 (ko)
JP (1) JP3452956B2 (ko)
KR (1) KR100284959B1 (ko)
CN (1) CN1051885C (ko)
DE (1) DE69330512T2 (ko)
ES (1) ES2158855T3 (ko)
MY (1) MY109676A (ko)
SG (1) SG76451A1 (ko)
TW (1) TW237580B (ko)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739805A (en) * 1994-12-15 1998-04-14 David Sarnoff Research Center, Inc. Matrix addressed LCD display having LCD age indication, and autocalibrated amplification driver, and a cascaded column driver with capacitor-DAC operating on split groups of data bits
DE4445846A1 (de) * 1994-12-22 1996-06-27 Sel Alcatel Ag Verfahren und Schaltungsanordnung für den Abschluß einer zu einer integrierten CMOS-Schaltung führenden Leitung
DE69734491T2 (de) * 1996-02-09 2006-06-01 Seiko Epson Corp. Potentialerzeugungsvorrichtung
US5781139A (en) * 1996-03-19 1998-07-14 Thomson Multimedia S.A. Switched capacitor digital-to analog converter
JP4046811B2 (ja) * 1997-08-29 2008-02-13 ソニー株式会社 液晶表示装置
JP3613940B2 (ja) 1997-08-29 2005-01-26 ソニー株式会社 ソースフォロワ回路、液晶表示装置および液晶表示装置の出力回路
GB9724739D0 (en) 1997-11-25 1998-01-21 Philips Electronics Nv Digital to analogue converter and method of operating the same
GB2335320A (en) * 1998-03-14 1999-09-15 Sharp Kk Digital-to-analogue converters
US7170485B2 (en) * 2000-01-28 2007-01-30 Intel Corporation Optical display device having a memory to enhance refresh operations
GB2362277A (en) * 2000-05-09 2001-11-14 Sharp Kk Digital-to-analog converter and active matrix liquid crystal display
US6917321B1 (en) * 2000-05-21 2005-07-12 Analog Devices, Inc. Method and apparatus for use in switched capacitor systems
US7199740B1 (en) * 2000-05-21 2007-04-03 Analog Devices, Inc. Method and apparatus for use in switched capacitor systems
JP3514719B2 (ja) * 2000-09-14 2004-03-31 シャープ株式会社 Ｄ／ａ変換回路およびそれを用いた画像表示装置
TW531971B (en) * 2000-11-24 2003-05-11 Semiconductor Energy Lab D/A converter circuit and semiconductor device
JP3878480B2 (ja) * 2001-03-13 2007-02-07 株式会社東芝 デジタルアナログ変換回路、デジタルアナログ変換方法および表示装置
US6621439B1 (en) * 2001-04-30 2003-09-16 Engim, Inc. Method for implementing a segmented current-mode digital/analog converter with matched segment time constants
US7252964B2 (en) * 2001-06-12 2007-08-07 Institut De Recherche Pour Le Developpement (I.R.D.) Isolated carotenoid biosynthesis gene cluster involved in canthaxanthin production and applications thereof
US6744415B2 (en) * 2001-07-25 2004-06-01 Brillian Corporation System and method for providing voltages for a liquid crystal display
US6664909B1 (en) * 2001-08-13 2003-12-16 Impinj, Inc. Method and apparatus for trimming high-resolution digital-to-analog converter
TW594150B (en) * 2001-09-25 2004-06-21 Sanyo Electric Co Display device
KR100408301B1 (ko) * 2001-12-31 2003-12-01 삼성전자주식회사 화상 표시 소자 구동 장치 및 설계 방법
US20040206999A1 (en) * 2002-05-09 2004-10-21 Impinj, Inc., A Delaware Corporation Metal dielectric semiconductor floating gate variable capacitor
US6909389B1 (en) 2002-06-14 2005-06-21 Impinj, Inc. Method and apparatus for calibration of an array of scaled electronic circuit elements
US7049872B2 (en) * 2002-10-08 2006-05-23 Impinj, Inc. Use of analog-valued floating-gate transistors to match the electrical characteristics of interleaved and pipelined circuits
US7187237B1 (en) * 2002-10-08 2007-03-06 Impinj, Inc. Use of analog-valued floating-gate transistors for parallel and serial signal processing
US7109607B2 (en) * 2003-06-23 2006-09-19 Intel Corporation System to vary capacitance based on a control signal
US6954159B1 (en) 2003-07-01 2005-10-11 Impinj, Inc. Low distortion band-pass analog to digital converter with feed forward
CN100438343C (zh) * 2004-04-30 2008-11-26 中国科学院半导体研究所 单电子数字模拟信号转换装置
JP4397291B2 (ja) * 2004-06-29 2010-01-13 Ｏｋｉセミコンダクタ株式会社 表示装置の駆動回路、及び表示装置の駆動方法
KR100557195B1 (ko) * 2004-07-30 2006-03-03 매그나칩 반도체 유한회사 고속 동작을 갖는 디지털아날로그변환장치
GB2422258A (en) * 2005-01-12 2006-07-19 Sharp Kk Bufferless switched capacitor digital to analogue converter
GB2425006A (en) * 2005-04-05 2006-10-11 Sharp Kk Switched capacitor digital/analogue converter arrangement
JP4609233B2 (ja) * 2005-08-16 2011-01-12 エプソンイメージングデバイス株式会社 デジタルアナログ変換回路および表示装置
JP4876725B2 (ja) * 2006-06-15 2012-02-15 凸版印刷株式会社 多数決回路
GB2440769A (en) * 2006-08-11 2008-02-13 Sharp Kk A switched capacitor DAC
JP4371240B2 (ja) * 2006-09-29 2009-11-25 エプソンイメージングデバイス株式会社 Ｄａ変換器及び液晶表示装置
DE602007012253D1 (de) * 2006-12-04 2011-03-10 Panasonic Corp Analog-digital-wandler
CN100464504C (zh) * 2006-12-11 2009-02-25 北京中星微电子有限公司 一种模拟信号采样装置
US7960772B2 (en) 2007-04-26 2011-06-14 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
GB2452521B (en) * 2007-09-06 2010-06-16 Wolfson Microelectronics Plc Digital to analogue converter circuits and methods of operation thereof
JP5109692B2 (ja) * 2007-09-13 2012-12-26 ソニー株式会社 並列型アナログ／デジタル変換回路、サンプリング回路及び比較増幅回路
US7489261B1 (en) * 2007-11-16 2009-02-10 Infineon Technologies Ag Compensation of nonlinearity of single ended digital to analog converters
EP3958468B1 (en) 2008-02-28 2024-01-31 pSemi Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
US8013771B2 (en) * 2010-01-15 2011-09-06 Panasonic Corporation Method and apparatus for bandpass digital-to-analog conversion
JP5566211B2 (ja) * 2010-07-15 2014-08-06 ローム株式会社 スイッチドキャパシタ型ｄ／ａコンバータ
JP6223171B2 (ja) * 2012-12-28 2017-11-01 株式会社半導体エネルギー研究所 蓄電装置の制御システム、蓄電システム、及び電気機器
US9281802B2 (en) * 2013-05-14 2016-03-08 Infineon Technologies Ag System and method for a switchable capacitance
JP6421537B2 (ja) 2014-10-15 2018-11-14 セイコーエプソン株式会社 ドライバー及び電子機器
JP6421536B2 (ja) * 2014-10-15 2018-11-14 セイコーエプソン株式会社 ドライバー及び電子機器
JP6439393B2 (ja) 2014-11-07 2018-12-19 セイコーエプソン株式会社 ドライバー及び電子機器
JP6439419B2 (ja) * 2014-12-05 2018-12-19 セイコーエプソン株式会社 ドライバー及び電子機器
CN106936437A (zh) * 2015-12-31 2017-07-07 京微雅格（北京）科技有限公司 数模转换器、包括其的模数转换器及版图实现方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4412208A (en) * 1980-09-16 1983-10-25 Nippon Telegraph & Telephone Public Corporation Digital to analog converter
US4517551A (en) * 1983-01-03 1985-05-14 Motorola, Inc. Digital to analog converter circuit
JPH0652872B2 (ja) * 1983-12-21 1994-07-06 沖電気工業株式会社 ディジタルアナログ変換器
US4584568A (en) * 1984-06-25 1986-04-22 Xerox Corporation Two-step switched-capacitor digital to analog converter
JPH071870B2 (ja) * 1984-07-31 1995-01-11 日本電気株式会社 ディジタル／アナログ変換回路
US4667179A (en) * 1985-03-07 1987-05-19 Xerox Corporation Two reference voltage weighted capacitor digital to analog converter
JPS63224415A (ja) * 1987-03-13 1988-09-19 Toshiba Corp デイジタル−アナログ変換器
US4968989A (en) * 1987-04-20 1990-11-06 Olmstead John A Switched capacitor filter for use with a digital-to-analog (D/A) converter
NL8700983A (nl) * 1987-04-27 1988-11-16 Philips Nv Digitaal-analoog omzetter.
JP2534711B2 (ja) * 1987-06-29 1996-09-18 日本電気株式会社 オ−バ−サンプル型ａ・ｄ変換器
US4833473A (en) * 1987-10-05 1989-05-23 Harris Semiconductor Patents, Inc. Digital to analog converter with switch function compensation
JP2751186B2 (ja) * 1988-03-15 1998-05-18 日本電気株式会社 ディジタル・アナログ変換回路
GB8813162D0 (en) * 1988-06-03 1988-07-06 British Telecomm Digital-to-analogue conversion
US4958155A (en) * 1989-01-31 1990-09-18 Zdzislaw Gulczynski Ultra fast digital-to-analog converter with independent bit current source calibration
JP2597712B2 (ja) * 1989-05-22 1997-04-09 株式会社東芝 ディジタル・アナログ変換器
JP2576253B2 (ja) * 1990-02-09 1997-01-29 日本電気株式会社 Ｄ／ａ変換装置
US5103112A (en) * 1990-12-03 1992-04-07 Thomson, S.A. Apparatus for generating control pulses of variable width, as for driving display devices
JP2743683B2 (ja) * 1991-04-26 1998-04-22 松下電器産業株式会社 液晶駆動装置

Also Published As

Publication number Publication date
EP0597315B1 (en) 2001-08-01
CN1088032A (zh) 1994-06-15
DE69330512T2 (de) 2002-04-11
CN1051885C (zh) 2000-04-26
SG76451A1 (en) 2000-11-21
TW237580B (ko) 1995-01-01
ES2158855T3 (es) 2001-09-16
JPH06232753A (ja) 1994-08-19
EP0597315A3 (en) 1997-10-22
DE69330512D1 (de) 2001-09-06
MY109676A (en) 1997-04-30
EP0597315A2 (en) 1994-05-18
KR940012769A (ko) 1994-06-24
JP3452956B2 (ja) 2003-10-06
US5332997A (en) 1994-07-26

Similar Documents

Publication Publication Date Title
KR100284959B1 (ko) 스위치드 커패시터 디지탈-아날로그 변환기
EP0899712B1 (en) Column driver for an active matrix liquid crystal display
EP0930716B1 (en) Non-linear digital-to-analog converter and display
US20020054005A1 (en) Matrix display devices
US5852425A (en) Active matrix display devices for digital video signals and method for driving such
KR100545120B1 (ko) 디지털-아날로그 컨버터 및 그의 작동 방법
US8228317B2 (en) Active matrix array device
US7268717B2 (en) Display driver circuit, current sample/hold circuit and display driving method using the display driver circuit
KR100430451B1 (ko) 액정 디스플레이 장치의 구동 회로와 이 회로에 의해구동되는 액정 디스플레이 장치
US8077133B2 (en) Driving circuit
JPH04211521A (ja) ディジタル−アナログ変換器
KR100496573B1 (ko) 표시 장치
KR19990078102A (ko) 전압 레벨 컨버터
US4354175A (en) Analog/digital converter utilizing a single column of analog switches
US6255978B1 (en) Serial pipeline DAC with Gamma correction function
KR20020057802A (ko) 반사형 ｌｃｄ 용 샘플 및 홀드 컬럼 버퍼
KR100522014B1 (ko) 스위치된커패시터를갖는디지탈-아날로그컨버터
US20050024317A1 (en) Display device
JPH0895522A (ja) 液晶表示装置用駆動回路
KR20020073295A (ko) 디지털 아날로그 변환 회로, 표시 장치 및 디지털아날로그 변환 방법
EP0804784B1 (en) Digital driving of matrix display driver
JP4724785B2 (ja) 液晶表示装置および液晶表示装置の駆動装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091224

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee