KR20020073295A - 디지털 아날로그 변환 회로, 표시 장치 및 디지털아날로그 변환 방법 - Google Patents
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Abstract
본 발명은 디지털 아날로그 변환에 요하는 시간을 단축할 수 있는 디지털 아날로그 변환 회로를 제공한다.
본 발명은 디지털 신호에 따라서 온·오프하는 제1 스위치 회로 SW11∼SW16과, 제1 스위치 회로에 접속되는 제2 스위치 회로 SW2-1, SW2-2와, 제1∼제3 캐패시터 소자 C1∼C4와, 제3∼제7 스위치 회로 SW3∼SW7을 구비하고 있다. 디지털 화소 데이터의 값에 따른 전하를 제2 캐패시터 소자 C3에 축적해 두고, 전하의 축적이 끝난 단계에서, 스위치 회로 SW6을 온하여 이 전하를 제3 캐패시터 소자 C4로 전송하도록 하였기 때문에, 스위치 회로 SW6이 오프인 동안에는 캐패시터 소자 C4는 이전의 화소 데이터에 따른 전하를 계속 유지할 수 있다.
Description
본 발명은 디지털 신호를 아날로그 신호로 변환하는 디지털 아날로그 변환 회로, 표시 장치 및 디지털 아날로그 변환 방법에 관한 것이다.
액정 표시 장치는 신호선 및 주사선이 매트릭스 형상으로 배치된 화소 어레이부와, 신호선 및 주사선을 구동하는 구동 회로를 구비하고 있다. 종래는 화소 어레이부와 구동 회로를 별개의 기판에 형성하고 있었기 때문에, 액정 표시 장치 전체의 비용 절감이 도모되지 못하였다.
최근, 유리 기판 상에 폴리실리콘을 재료로 하여 TFT(Thin Film Transistor)를 형성하는 제조 기술이 진보해 왔기 때문에, 이 기술을 이용하여 화소 어레이부와 구동 회로를 동일 기판에 형성하는 것도 기술적으로 충분히 가능하게 되었다.
화소 어레이부의 신호선에는 아날로그의 화소 전압을 공급할 필요가 있는 것에 대하여, 구동 회로는 게이트 회로나 플립플롭 등의 디지털 부품으로 구성되어 있고, 디지털 신호의 상태에서 각종 신호 처리를 행하고 있다. 이 때문에, 구동 회로의 내부에 디지털 아날로그 변환 회로를 설치하여, 변환한 아날로그 신호를 화소 어레이부에 공급하는 것이 일반적이다.
그러나, 유리 기판 상에 균일하며 고성능의 특성을 갖는 폴리실리콘 TFT를 형성하는 것은 현재의 상황에서는 곤란하며, 임계치 전압이나 이동도 등의 트랜지스터 특성의 변동이 커지기 쉽고 동작 속도도 늦어진다.
도 9는 유리 기판 상에 폴리실리콘 TFT를 이용하여 구성된 종래의 디지털 아날로그 변환 회로의 회로도로, 3 비트의 디지털 화소 데이터를 아날로그 전압으로 변환하는 예를 나타내고 있다. 도 9의 디지털 아날로그 변환 회로는 디지털 화소 데이터의 각 비트에 대응하여 설치되는 3조의 스위치 회로(SW11, SW12), (SW13, SW14), (SW15, SW16)와, 이들 스위치 회로에 각각 접속되는 스위치 회로 SW17, SW18, SW19와, 이들 스위치 회로 SW17, SW18, SW19에 접속되는 캐패시터 소자 C11, C12, C13 및 스위치 회로 SW20, SW21, SW22와, 제1 및 제2 전압 V1, V2 중 어느 한쪽을 선택하는 스위치 회로 SW23과, 스위치 회로 SW23에 접속되는 캐패시터 소자 C14와, 캐패시터 소자 C14의 일단에 접속되는 증폭기(2)와, 증폭기(2)의 출력단에 접속되는 스위치 회로 SW7과, 스위치 회로 SW7을 통과한 증폭기(2)의 출력 전압에 따른 전하를 축적하는 캐패시터 소자 C15를 구비하고 있다.
도 10은 3 비트의 디지털 신호(1, 1, 1)가 입력된 경우의 도 9의 회로 내의 각부의 전압 파형을 나타내는 도면이다. 이하, 도 10을 참조하여 도 9의 회로의 동작을 설명한다. 또, 제1 전압 V1은 1볼트, 제2 전압 V2는 4볼트로 한다.
우선, 시각 T1-T2에서는 스위치 회로 SW17∼SW19를 온한다. 이에 따라, 캐패시터 소자 C11∼C13의 일단 a, b, c 점은 모두 4볼트가 된다. 다음에, 시각 T 2-T3에서는 스위치 회로 SW20을 온한다. 이에 따라, 캐패시터 소자 C11로부터 캐패시터 소자 C14로 전하가 이동하고, 캐패시터 소자 C11, C14의 일단 a, d점은 동 전압(2.5V)이 된다.
다음에, 시각 T3-T4에서는 스위치 회로 SW21을 온한다. 이에 따라, 캐패시터 소자 C12로부터 캐패시터 소자 C14로 전하가 이동하고, 캐패시터 소자 C12, C14의 일단 b, d점은 동 전압(3.25V)이 된다.
다음에, 시각 T4-T5에서는 스위치 회로 SW22를 온한다. 이에 따라, 캐패시터 소자 C13으로부터 캐패시터 소자 C14로 전하가 이동하고, 캐패시터 소자 C13, C14의 일단 c, d점은 동 전압(3.625V)이 된다. 또한, 이 때, 스위치 회로 SW7도 온하기 때문에, d점의 전압에 따른 전하가 증폭기(2)와 스위치 회로 SW7을 통해 캐패시터 C15에 축적된다. 시각 T5 이후에는 시각 T1∼T5와 마찬가지의 동작을 반복한다.
도 9의 d점의 전압은, 시각 T1∼T5의 동안에 서서히 변화하고, 시각 T4∼T5의 동안에 비로서 원하는 아날로그 전압이 된다. 즉, d점은 원하는 아날로그 전압이 되는 기간이 짧다. 이 때문에, 스위치 회로 SW7은, d점이 원하는 전압이 되는 기간(시각 T4∼T5)에서만 온할 수 있다. 따라서, 디지털 아날로그 변환 회로의 출력을 신호선에 공급하는 기간이 짧아지고, 신호선이 원하는 전압까지 상승하지 못하거나, 혹은 강하하지 못할 우려가 있고, 휘도 불균일 등이 생겨서 표시 품질이 나빠지게 된다.
본 발명은, 이러한 점에 감안하여 이루어진 것으로, 그 목적은 휘도 불균일을 제거하여 표시 품질을 향상시킬 수 있는 디지털 아날로그 변환 회로, 표시 장치 및 디지털 아날로그 변환 방법을 제공하는 것에 있다.
상기한 목적을 달성하기 위해서, 본 발명은 제1 전압과 제2 전압과의 사이의 전압으로서, n(n은 2 이상의 정수) 비트의 디지털 신호에 대응하는 전압을 출력하는 디지털 아날로그 변환 회로는,
상기 디지털 신호의 최상위 비트를 제외한 각 비트의 값에 따른 전하를 축적하는 복수의 제1 캐패시터 소자 C1, C2와,
상기 제1 전압에 따른 전하를 축적 가능한 제2 캐패시터 소자 C3과,
상기 디지털 신호의 최상위 비트의 값에 따른 전하를 축적 가능한 제3 캐패시터 소자 C4와,
상기 제2 및 제3 캐패시터 소자 사이의 전류 경로 상에 접속되는 전환 회로 SW6과,
상기 제1 캐패시터 소자 각각에 상기 디지털 신호의 최상위 비트를 제외한 각 비트의 값에 따른 전하를 축적한 후, 상기 제1 캐패시터 소자 각각에 축적된 전하를 상기 제2 캐패시터 소자로 전송함과 함께, 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적하고, 그 후에 상기 전환 회로를 온하여, 상기 제2 캐패시터 소자에 축적된 전하를 상기 제3 캐패시터 소자로 전송하는 전하 제어 회로를 구비한다.
또한, 본 발명은 제1 전압과 제2 전압과의 사이의 전압으로서, n(n은 2 이상의 정수) 비트의 디지털 신호에 대응하는 전압을 출력하는 디지털 아날로그 변환 회로는,
상기 디지털 신호의 각 비트마다 설치되고, 대응하는 비트의 값에 따라서 상기 제1 및 제2 전압 중 어느 하나를 선택하는 n개의 제1 전환 회로 SW11∼SW16과,
상기 디지털 신호의 최상위 비트를 제외한 각 비트에 대응하는 상기 제1 전환 회로에 각각 접속되는 제2 전환 회로 SW2-1, SW2-2와,
상기 디지털 신호의 최상위 비트를 제외한 각 비트의 값에 따른 전하를 대응하는 상기 제1 및 제2 전환 회로를 통해 축적하는 제1 캐패시터 소자 C1, C2와,
상기 제1 전압에 따른 전하를 축적 가능한 제2 캐패시터 소자 C3과,
상기 제1 전압에 따른 전하를 상기 제2 캐패시터 소자에 축적할지의 여부에 따라 전환되는 제3 전환 회로 SW3과,
상기 제1 캐패시터 소자 각각에 대응하여 설치되고, 상기 제1 캐패시터 소자에 축적된 전하를 상기 제2 캐패시터 소자에 전송할지의 여부에 따라 전환되는 제4 전환 회로 SW4-1, SW4-2와,
상기 디지털 신호의 최상위 비트의 값에 따른 전하를 축적 가능한 제3 캐패시터 소자 C4와,
상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적할지의 여부에 따라 전환되는 제5 전환 회로 SW5와,
상기 제2 캐패시터 소자에 축적된 전하를 상기 제3 캐패시터 소자로 전송할지의 여부에 따라 전환되는 제6 전환 회로 SW6과,
상기 제2 전환 회로를 온하여 상기 제1 캐패시터 소자 각각에 상기 디지털 신호의 최상위 비트를 제외한 각 비트의 값에 따른 전하를 축적함과 함께, 상기 제3 전환 회로를 온하여 상기 제2 캐패시터 소자에 상기 제1 전압에 따른 전하를 축적한 후, 상기 제4 전환 회로를 온하여 상기 제1 캐패시터 소자 각각에 축적된 전하를 상기 제2 캐패시터 소자로 전송함과 함께, 상기 제5 전환 회로를 온하여 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적하고, 그 후에 상기 제6 전환 회로를 온하여 상기 제2 캐패시터 소자에 축적된 전하를 상기 제3 캐패시터 소자로 전송하는 전하 제어 회로(1)를 구비한다.
도 1은 본 발명에 따른 디지털 아날로그 변환 회로의 일 실시예의 회로도.
도 2는 제1 실시예에서의 제1 스위치 회로의 온·오프, 제1 스위치 회로의 단부 전압, 및 제3 캐패시터 소자의 일단 전압의 관계를 나타내는 도면.
도 3은 도 1의 회로 내부의 각부의 전압 파형도.
도 4는 본 발명에 따른 디지털 아날로그 변환 회로의 제2 실시예의 회로도.
도 5는 제2 실시예에서의 제1 스위치 회로의 온·오프, 제1 스위치 회로의 단부 전압, 및 제3 캐패시터 소자의 일단 전압의 관계를 나타내는 도면.
도 6은 d점의 전압이 디지털 화소 데이터에 따라서 변화하는 모습을 나타내는 도면.
도 7은 b2, b1, b0점의 전압이 (V1, V1, V1)인 경우에서의 도 4의 회로 내부의 각부의 전압 파형도.
도 8은 b2, b1, b0점의 전압이 (V2, V2, V2)인 경우에서의 도 4의 회로 내부의 각부의 전압 파형도.
도 9는 유리 기판 상에 폴리실리콘 TFT를 이용하여 구성된 종래의 디지털 아날로그 변환 회로의 회로도.
도 10은 3 비트의 디지털 신호 (1, 1, 1)가 입력된 경우의 도 9의 회로 내의 각부의 전압 파형을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 전하 제어 회로
2 : 증폭기
SW11∼16 : 제1 스위치 회로(제1 전환 수단)
SW2-1∼2 : 제2 스위치 회로(제2 전환 수단)
SW3 : 제3 스위치 회로(제3 전환 수단)
SW4-1∼2 : 제4 스위치 회로(제4 전환 수단)
SW5 : 제5 스위치 회로(제5 전환 수단)
SW6 : 제6 스위치 회로(제6 전환 수단)
SW7 : 제7 스위치 회로(제7 전환 수단)
SW8 : 제8 스위치 회로(제8 전환 수단)
C1∼2 : 제1 캐패시터
C3 : 제2 캐패시터
C4 : 제3 캐패시터
C5 : 제4 캐패시터
T1∼5 : 시각
이하, 본 발명에 따른 디지털 아날로그 변환 회로에 대하여, 도면을 참조하면서 구체적으로 설명한다. 이하에서는, 본 발명에 따른 디지털 아날로그 변환 회로를 액정 표시 장치 내의 신호선 구동 회로에 적용하는 예에 대하여 설명한다.
(제1 실시예)
도 1은 본 발명에 따른 디지털 아날로그 변환 회로의 제1 실시예의 회로도이다. 도 1의 디지털 아날로그 변환 회로는, 3 비트의 디지털 신호(b2, b1, b0)를 제1 및 제2 전압 V1, V2 사이의 8 종류의 전압으로 변환하는 것이다.
도 1의 디지털 아날로그 변환 회로는 디지털 신호(b2, b1, b0)의 각 비트의 값에 따라서 제1 및 제2 전압 V1, V2 중 어느 하나를 선택하는 3조의 제1 스위치 회로(제1 전환 수단)(SW11, SW12), (SW13, SW14), (SW15, SW16)과, 디지털 신호(b2, b1, b0)의 최상위 비트를 제외한 각 비트에 대응하는 제1 스위치 회로에 각각 접속되는 복수의 제2 스위치 회로(제2 전환 수단) SW2-1, SW2-2와, 디지털 신호(b2, b1, b0)의 최상위 비트를 제외한 각 비트의 값에 따른 전하를 대응하는 제1 및 제2 스위치 회로를 통해 축적하는 복수의 제1 캐패시터 소자 C1, C2와, 제1 전압 V1에 따른 전하를 축적 가능한 제2 캐패시터 소자 C3과, 제1 전압 V1에 따른 전하를 제2 캐패시터 소자 C3에 축적할지의 여부에 따라 전환되는 제3 스위치 회로(제3 전환 수단) SW3과, 제1 캐패시터 소자 C1, C2에 축적된 전하를 제2 캐패시터 소자 C3으로 전송할지의 여부에 따라 전환되는 제4 스위치 회로(제4 전환 수단) SW4-1, SW4-2와, 디지털 신호(b2, b1, b0)의 최상위 비트의 값에 따른 전하를 축적 가능한 제3 캐패시터 소자 C4와, 디지털 신호(b2, b1, b0)의 최상위 비트의 값에 따른 전하를 제3 캐패시터 소자 C4에 축적할지의 여부에 따라 전환되는 제5 스위치 회로(제5 전환 수단) SW5와, 제2 캐패시터 소자 C3에 축적된 전하를 제3 캐패시터 소자 C4로 전송할지의 여부에 따라 전환되는 제6 스위치 회로(전환 수단, 제6 전환 수단) SW6과, 제1∼제6 스위치 회로 SW11∼SW6을 전환 제어하는 전하 제어 회로(1)와, 제3 캐패시터 소자 C4의 양단 전압을 증폭하는 증폭기(2)와, 증폭기(2)의 출력 단자에 접속된 제7 스위치 회로(제7 전환 수단) SW7을 구비하고 있다.
증폭기(2)의 출력은 제7 스위치 회로 SW7을 통해, 도시되지 않은 신호선에 공급된다. 신호선에는 화소 TFT가 접속되어 있고, 화소 TFT의 게이트 단자에 접속된 주사선이 하이 레벨이 되면 화소 TFT가 온하여, 신호선 상의 전압에 따른 전하가 액정 용량 및 보조 용량에 축적된다. 도 1에서는 이들 용량을 제4 캐패시터 소자 C5로 대표하고 있다.
도 1의 제1 스위치 회로(SW11, SW12), (SW13, SW14), (SW15, SW16)는 각각 일단에 제1 전압 V1이 인가되는 스위치 SW11, SW13, SW15와, 일단에 제2 전압 V2가 인가되는 스위치 SW12, SW14, SW16으로 이루어지고, 제1 스위치 회로 내의 2개의 스위치의 각 타단은 공통으로 접속되어 있다. 도 1에서는, 이들 공통 접속점을 각각 b2, b1, b0점으로 하고 있다.
제1 스위치 회로(SW11, SW12), (SW13, SW14), (SW15, SW16)는 디지털 신호(b2, b1, b0)의 각 비트에 대응하고 있고, 각 비트의 값에 따라서 대응하는 제1 스위치 회로가 온 오프한다. 예를 들면, 비트치가 「1」인 경우에는, 스위치 SW12, SW14, SW16 중 어느 하나가 온하고, 비트치가 「0」인 경우에는, 스위치 SW11, SW13, SW15 중 어느 하나가 온한다. 이들 스위치 SW11∼SW16의 전환에 의해, 제1 스위치 회로의 단부 b2, b1, b0점은 각각 제1 전압 V1이나 제2 전압 V2 중 어느 하나로 된다.
도 2는 제1 스위치 회로(SW11, SW12), (SW13, SW14), (SW15, SW16)의 온·오프, 제1 스위치 회로(SW11, SW12), (SW13, SW14), (SW15, SW16)의 단부 b2, b1, b0점의 전압, 및 제3 캐패시터 소자 C4의 일단 d점의 전압과의 관계를 나타내는 도면이다. 도시한 바와 같이, b2, b1, b0점의 전압이 (V2, V2, V2)일 때에는 d점은 최대 전압 {V1+7*(V2-V1)/8}이 되고, b2, b1, b0점의 전압이 (V1, V1, V1)일 때에는 d점은 최소 전압 V1이 된다.
전하 제어 회로(1)는 디지털 신호(b2, b1, b0)의 값에 따라 제1 스위치 회로 (SW11, SW12), (SW13, SW14), (SW15, SW16) 내의 각 스위치를 온·오프 제어한다. 또한, 도 1의 d점은 디지털 신호(b2, b1, b0)의 값에 따른 전압을 출력한다.
도 3은 도 1의 회로 내부의 각부의 전압 파형도이다. 도 3의 전압 파형도는 b2, b1, b0점의 전압이 (V2, V2, V2)인 경우의 예, 즉 디지털 화소 데이터가 (1, 1, 1)의 예를 나타내고 있다. 이하, 도 3의 전압 파형도에 기초하여 도 1의 디지털 아날로그 변환 회로의 동작을 설명한다. 또, 도 3에서는 제1 전압 V1을 1V,제2 전압 V2를 4V로 하고 있다.
우선, 시각 T1-T2일 때, 전하 제어 회로(1)는 제2 스위치 회로 SW2-1, SW3, SW2-2와 제7 스위치 회로 SW7을 온한다. 이에 따라, 캐패시터 소자 C1, C2의 일단 a점, c점은 전압 V2로, 캐패시터 소자 C3의 일단 b점은 전압 V1이 된다.
다음에, 시각 T2-T3일 때, 전하 제어 회로(1)는 제4 스위치 회로 SW4-1과 제7 스위치 회로 SW7을 온한다. 이에 따라, 캐패시터 소자 C1, C3의 각 일단 a, b점은 동 전압(2.5V)이 된다. 이 전압은 4V와 1V의 중간 전압이다.
다음에, 시각 T3-T4일 때, 전하 제어 회로(1)는 제5 스위치 회로 SW4-2, SW5를 온한다. 이에 따라, 캐패시터 소자 C4의 일단 d점은 전압 V2가 되고, 또한 캐패시터 소자 C2로부터 캐패시터 소자 C3으로 전하가 이동하여, 캐패시터 소자 C2, C3의 각 일단 b, c는 동 전압(3.25V)이 된다.
다음에, 시각 T4-T5일 때, 전하 제어 회로(1)는 제4 및 제7 스위치 회로 SW6, SW7을 온한다. 이에 따라, 캐패시터 소자 C3으로부터 캐패시터 소자 C4로 전하가 이동하여, 캐패시터 소자 C3, C4의 각 일단 b, d는 동 전압(3.625V)이 된다. 또한, 제7 스위치 회로 SW7의 일단 e점도 3.625V가 된다.
이하, 시각 T5 이후는 시각 T1∼T5와 마찬가지의 동작을 행한다.
이와 같이, 본 실시예에서는 디지털 화소 데이터의 값에 따른 전하를 캐패시터 소자 C3에 축적해 두고, 전하의 축적이 끝난 단계에서 스위치 회로 SW6을 온하여 이 전하를 캐패시터 소자 C4로 전송하도록 하였기 때문에, 스위치 회로 SW6이 오프인 동안에는 캐패시터 소자 C4는 이전의 화소 데이터에 따른 전하를 계속 유지할 수 있다. 따라서, 디지털 아날로그 변환 회로의 후단에 설치되는 신호선에 전압을 공급하는 시간이 길어져서, 신호선의 전압이 원하는 전압까지 상승하지 못하거나, 혹은 강하하지 못하는 문제가 없어져서 표시 품질이 향상된다.
(제2 실시예)
제1 실시예에서는, 제1 및 제2 전압 V1, V2를 등분한 선형으로 변화하는 아날로그 전압을 생성하고 있지만, 생성한 아날로그 전압을 액정 표시 장치의 신호선 구동용으로 이용하는 경우, 신호선 전압의 최대 전압이나 최소 전압 중 어느 한쪽은 비선형인 전압으로 설정할 필요가 있다. 그 이유는, 액정의 전압 투과율 특성이 선형이 아니기 때문이다. 그래서, 이하에 설명하는 제2 실시예는 디지털 화소 데이터를 아날로그 전압으로 변환할 때, 디지털 화소 데이터의 최대치나 최소치에 대응하는 아날로그 전압을 비선형의 전압치로 보정하는 것이다.
도 4는 본 발명에 따른 디지털 아날로그 변환 회로의 제2 실시예의 회로도이다. 도 4에서는 도 1과 공통되는 구성 부분에는 동일 부호를 붙이고 있고, 이하에서는 상위점을 중심으로 설명한다.
도 4의 디지털 아날로그 변환 회로는 도 1의 구성에 새롭게 제8 스위치 회로 SW8을 추가한 구성으로 되어 있다. 제8 스위치 회로 SW8의 일단에는 전원 전압 V0가 인가되고, 타단에는 제4 스위치 회로 SW4-1, SW4-2, 제5 스위치 회로 SW5 및 제6 스위치 회로 SW6이 접속되어 있다.
제8 스위치 회로 SW8이 온이 되는 것은 디지털 화소 데이터가 최소치일 때만이며 그 이외는 오프이다.
도 5는 제1 스위치 회로(SW11, SW12), (SW13, SW14), (SW15, SW16)의 온·오프, b2, b1, b0점의 전압 및 제3 캐패시터 소자 C4의 일단 d점의 전압의 관계를 나타내는 도면이다. b2, b1, b0점의 전압이 (V1, V1, V1)일 때, 즉 디지털 화소 데이터가 최소치일 때에 d점은 (V0+V1)/2가 된다. 이 이외일 때에는 도 2와 동일한 전압이 된다.
도 6은 d점의 전압이 디지털 화소 데이터에 따라 변화하는 모습을 나타내는 도면이다. 도 6에서는 디지털 화소 데이터가 최소치일 때의 아날로그 전압을 검은 동그라미로, 그 이외의 디지털 화소 데이터에 대응하는 아날로그 전압을 흰 동그라미로 표시하고 있다. 참고로, 제1 실시예에서의 최소치에 대응하는 아날로그 전압을 사선의 동그라미로 표시하고 있다.
도시한 바와 같이, 제1 실시예에서는 아날로그 전압이 항상 선형인 특성이 되는 데 대하여, 본 실시예에서는 디지털 화소 데이터가 최소치일 때에 비선형의 특성이 되는 것을 알 수 있다.
도 7은 도 4의 회로 내부의 각부의 전압 파형도이다. 도 7의 전압 파형도는, b2, b1, b0점의 전압이 (V1, V1, V1)인 경우의 예, 즉 디지털 화소 데이터가 (0, 0, 0)의 예를 나타내고 있다. 이 때, 제8 스위치 회로 SW8은 온이 되는 것으로 가정하고, 제1 전압 V1은 1V, 제2 전압 V2는 4V, 제3 전압 V0은 -0.6V로 하고 있다.
우선, 시각 T1-T2일 때, 전하 제어 회로(1)는 제2 스위치 회로 SW2-1, SW2-2와 제3 스위치 회로 SW3을 모두 온한다. 이에 따라, a, b, c 점은 모두 1V가 된다.
다음에, 시각 T2-T3일 때, 전하 제어 회로(1)는 제4 스위치 회로 SW4-1을 온한다. 이에 따라, 캐패시터 소자 C1, C3의 사이에서 전하의 재배분이 행해지지만, 원래 캐패시터 소자 C1, C3에 축적되어 있는 전하량은 같기 때문에, a, b점의 전위는 1V 그대로 변화하지 않는다.
다음에, 시각 T3-T4일 때, 전하 제어 회로(1)는 제4 스위치 회로 SW4-2, 제5 스위치 회로 SW5 및 제8 스위치 회로 SW8을 온한다. 이에 따라, 캐패시터 소자 C2, C3 사이에서 전하의 재배분이 행해지며, b, c점의 전압은, (1-0.6)/2=0.2V로 된다. 또한, 캐패시터 소자 C4에는 제1 전압 V1에 따른 전하가 축적되며 d점은 1V가 된다.
다음에, 시각 T4-T5일 때, 전하 제어 회로(1)는 제6 및 제7 스위치 회로 SW6, SW7을 온한다. 이에 따라, 캐패시터 소자 C3, C4 사이에서 전하의 재배분이 행해지며, d, e점은(1+0.2)/2=0.6V로 된다.
시각 T5 이후에는 시각 T1∼T5의 동작을 반복한다.
한편, 도 8의 전압 파형도는 b2, b1, b0점의 전압이 (V2, V2, V2)인 경우의 예, 즉 화소 데이터가 (1, 1, 1)인 예를 나타내고 있다. 이 때, 제8 스위치 회로 SW8은 오프가 되는 것으로 가정하고 있다.
이러한 경우, 제8 스위치 회로 SW8은 오프이기 때문에, 도 4의 회로는 도 1과 마찬가지로 동작하고, 시각 T4-T5일 때에, 캐패시터 소자 C3, C4의 각 일단 b, d와 제7 스위치 회로 SW7의 일단 e점은 모두 3.625V로 된다.
이와 같이, 본 실시예에서는 디지털 화소 데이터가 최소치일 때에 제8 스위치 회로 SW8이 온이 되도록 하기 위해서, 최소치에 대응하는 아날로그 전압을 비선형의 전압으로 보정할 수 있다. 따라서, 액정의 전압 투과율 특성이 선형이 아니더라도, 액정의 특성에 최적인 전압을 신호선에 공급할 수 있어 표시 품질의 향상을 도모할 수 있다.
또, 상술한 실시예에서는 디지털 화소 데이터가 최소치일 때에 제8 스위치 회로 SW8을 온하는 예를 설명하였지만, 디지털 화소 데이터가 최대치일 때에는 제8 스위치 회로 SW8을 온하여 아날로그 전압의 보정을 행해도 된다. 이와 같이, 본 실시예에 따르면 액정의 전압 투과율 특성에 맞추어서 보정 처리를 행할 수 있다.
도 1 및 도 4에서는, 3 비트의 디지털 화소 데이터를 아날로그 전압으로 변환하는 예를 설명하였지만, 디지털 화소 데이터의 비트수는 3 비트에 한정되지는 않는다. 예를 들면, n(n은 2 이상의 정수) 비트의 디지털 화소 데이터를 아날로그 전압으로 변환하고자 하는 경우에는, 제2 스위치 회로 SW2-1, SW2-2, 제1 캐패시터 소자 C1, C2 및 제4 스위치 회로 SW4-1, SW4-2를 각각(n-1)개씩 설치하면 된다.
또한, 도 1 및 도 4의 디지털 변환 회로는, 표시 장치 이외에도 이용할 수 있고, 본 발명에 따른 디지털 변환 회로는 반드시 폴리실리콘 TFT를 이용하여 구성하지 않아도 된다.
본 발명에 따르면, 디지털 아날로그 변환 회로의 후단에 설치되는 신호선에 전압을 공급하는 시간이 길어져서, 신호선의 전압이 원하는 전압까지 상승하지 못하거나, 강하하지 못하는 문제점이 해결되어 표시 품질을 향상시킬 수 있는 디지털 아날로그 변환 회로, 표시 장치 및 디지털 아날로그 변환 방법을 제공할 수 있는 효과가 있다.
Claims (20)
- 제1 전압과 제2 전압과의 사이의 전압으로서, n(n은 2 이상의 정수) 비트의 디지털 신호에 대응하는 전압을 출력하는 디지털 아날로그 변환 회로에 있어서,상기 디지털 신호의 최상위 비트를 제외한 각 비트의 값에 따른 전하를 축적하는 복수의 제1 캐패시터 소자 C1, C2와,상기 제1 전압에 따른 전하를 축적 가능한 제2 캐패시터 소자 C3과,상기 디지털 신호의 최상위 비트의 값에 따른 전하를 축적 가능한 제3 캐패시터 소자 C4와,상기 제2 및 제3 캐패시터 소자 사이의 전류 경로 상에 접속되는 전환 회로 SW6과,상기 제1 캐패시터 소자 각각에 상기 디지털 신호의 최상위 비트를 제외한 각 비트의 값에 따른 전하를 축적한 후, 상기 제1 캐패시터 소자 각각에 축적된 전하를 상기 제2 캐패시터 소자로 전송함과 함께, 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적하고, 그 후에 상기 전환 회로를 온하여 상기 제2 캐패시터 소자에 축적된 전하를 상기 제3 캐패시터 소자로 전송하는 전하 제어 회로를 포함하는 디지털 아날로그 변환 회로.
- 제1항에 있어서,상기 제3 캐패시터의 양단 전압을 증폭하는 증폭기와,상기 증폭기의 출력 단자와 상기 디지털 아날로그 변환 회로의 출력 단자 사이의 경로를 도통할지 차단할지를 전환하는 출력 전환 회로 SW7을 더 포함하고,상기 전하 제어 회로는 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적하는 기간 중에는 상기 출력 전환 회로를 오프하여 상기 경로를 차단하고, 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적하지 않은 기간 중에는 상기 출력 전환 회로를 온하여 상기 경로를 도통하는 디지털 아날로그 변환 회로.
- 제1항에 있어서,상기 전하 제어 회로는 상기 제1 캐패시터 소자 각각에 축적된 전하를 하나씩 순서대로 상기 제2 캐패시터 소자로 전송하고, 그 전송 기간 중 적어도 일부의 기간에, 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적하는 디지털 아날로그 변환 회로.
- 제1항에 있어서,상기 n 비트의 디지털 신호가 특정한 비트 열일 때에만, 상기 제2 캐패시터 소자에 축적되는 전하량을 조정하는 전하 조정 회로 V0, SW8을 더 포함하며,상기 전하 제어 회로는 상기 제1 캐패시터 소자 각각에 상기 디지털 신호의 최상위 비트를 제외한 각 비트의 값에 따른 전하를 축적한 후, 상기 제1 캐패시터 소자 각각에 축적된 전하를 상기 제2 캐패시터 소자로 전송하고, 또한 상기 전하조정 회로에 의한 전하 조정을 행하고, 또한 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적하고, 그 후에 상기 전환 회로를 온하여 상기 제2 캐패시터 소자에 축적된 전하를 상기 제3 캐패시터 소자로 전송하는 디지털 아날로그 변환 회로.
- 제4항에 있어서,상기 전하 조정 회로는 상기 디지털 신호의 최소치 또는 최대치일 때에만, 상기 제2 캐패시터 소자에 축적되는 전하량을 조정하는 디지털 아날로그 변환 회로.
- 제4항에 있어서,상기 전하 조정 회로는,기준 전압원과,상기 전환 회로 및 상기 제2 캐패시터 소자의 접속 경로와 상기 기준 전압원 사이에 접속되는 전압 전환 회로 SW8을 포함하며,상기 전압 전환 회로는 상기 제1 캐패시터 소자 각각에 축적된 전하를 상기 제2 캐패시터 소자로 전송하는 기간 중 적어도 일부 기간에서 온하여, 상기 제2 캐패시터 소자에 축적되는 전하량을 조정하는 디지털 아날로그 변환 회로.
- 제6항에 있어서,상기 전압 전환 회로는, 상기 디지털 신호의 최소치에 대응하는 상기 제1 캐패시터 소자에 축적된 전하를 상기 제2 캐패시터 소자로 전송하는 기간 중 적어도 일부 기간에서 온하여, 상기 제2 캐패시터 소자에 축적되는 전하량을 조정하는 디지털 아날로그 변환 회로.
- 제1항에 있어서,상기 제1 전압은 상기 제2 전압보다도 낮은 전압인 디지털 아날로그 변환 회로.
- 표시 장치에 있어서,신호선 및 주사선의 교점 부근에 배치된 복수의 스위칭 소자와,신호선을 구동하는 신호선 구동 회로와,주사선을 구동하는 주사선 구동 회로를 포함하며,상기 신호선 구동 회로는 화소 정보를 나타내는 디지털 신호를 아날로그 신호로 변환하는 제1항에 기재된 디지털 아날로그 변환 회로를 포함하고,상기 디지털 아날로그 변환 회로의 출력은 대응하는 신호선에 공급되는 표시 장치.
- 제1 전압과 제2 전압과의 사이의 전압으로서, n(n은 2 이상의 정수) 비트의 디지털 신호에 대응하는 전압을 출력하는 디지털 아날로그 변환 회로에 있어서,상기 디지털 신호의 각 비트마다 설치되고, 대응하는 비트의 값에 따라 상기 제1 및 제2 전압 중 어느 하나를 선택하는 n개의 제1 전환 회로 SW11∼SW16과,상기 디지털 신호의 최상위 비트를 제외한 각 비트에 대응하는 상기 제1 전환 회로에 각각 접속되는 제2 전환 회로 SW2-1, SW2-2와,상기 디지털 신호의 최상위 비트를 제외한 각 비트의 값에 따른 전하를, 대응하는 상기 제1 및 제2 전환 회로를 통해 축적하는 제1 캐패시터 소자 C1, C2와,상기 제1 전압에 따른 전하를 축적 가능한 제2 캐패시터 소자 C3과,상기 제1 전압에 따른 전하를 상기 제2 캐패시터 소자에 축적할지의 여부에 따라 전환되는 제3 전환 회로 SW3과,상기 제1 캐패시터 소자 각각에 대응하여 설치되고, 상기 제1 캐패시터 소자에 축적된 전하를 상기 제2 캐패시터 소자로 전송할지의 여부에 따라 전환되는 제4 전환 회로 SW4-1, SW4-2와,상기 디지털 신호의 최상위 비트 값에 따른 전하를 축적 가능한 제3 캐패시터 소자 C4와,상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적할지의 여부에 따라 전환되는 제5 전환 회로 SW5와,상기 제2 캐패시터 소자에 축적된 전하를 상기 제3 캐패시터 소자로 전송할지의 여부에 따라 전환되는 제6 전환 회로 SW6과,상기 제2 전환 회로를 온하여 상기 제1 캐패시터 소자 각각에 상기 디지털 신호의 최상위 비트를 제외한 각 비트의 값에 따른 전하를 축적함과 함께, 상기제3 전환 회로를 온하여 상기 제2 캐패시터 소자에 상기 제1 전압에 따른 전하를 축적한 후, 상기 제4 전환 회로를 온하여 상기 제1 캐패시터 소자 각각에 축적된 전하를 상기 제2 캐패시터 소자로 전송함과 함께, 상기 제5 전환 회로를 온하여 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적하고, 그 후에 상기 제6 전환 회로를 온하여 상기 제2 캐패시터 소자에 축적된 전하를 상기 제3 캐패시터 소자로 전송하는 전하 제어 회로를 포함하는 디지털 아날로그 변환 회로.
- 제10항에 있어서,상기 제3 캐패시터의 양단 전압을 증폭하는 증폭기와,상기 증폭기의 출력 단자에 접속된 제7 전환 회로를 더 포함하고,상기 전하 제어 회로는 상기 제5 전환 회로의 온 기간 중에 상기 제7 전환 회로를 오프하고, 그 이외에는 상기 제7 전환 회로를 온하는 디지털 아날로그 변환 회로.
- 제10항에 있어서,상기 전하 제어 회로는 상기 제2 전환 회로가 복수 있을 때에는 하나씩 순서대로 온하는 디지털 아날로그 변환 회로.
- 제10항에 있어서,상기 n 비트의 디지털 신호가 특정한 비트 열일 때에만, 상기 제2 캐패시터 소자에 축적되는 전하량을 조정하는 전하 조정 회로를 더 포함하며,상기 전하 제어 회로는 상기 제1 캐패시터 소자 각각에 상기 디지털 신호의 최상위 비트를 제외한 각 비트의 값에 따른 전하를 축적한 후, 상기 제1 캐패시터 소자 각각에 축적된 전하를 상기 제2 캐패시터 소자로 전송하고, 또한 상기 전하 조정 회로에 의한 전하 조정을 행하고, 또한 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적하고, 그 후에 상기 전환 회로를 온하여 상기 제2 캐패시터 소자에 축적된 전하를 상기 제3 캐패시터 소자에 전송하는 디지털 아날로그 변환 회로.
- 제13항에 있어서,상기 전하 조정 회로는, 상기 디지털 신호의 최소치 또는 최대치일 때만, 상기 제2 캐패시터 소자에 축적되는 전하량을 조정하는 디지털 아날로그 변환 회로.
- 제13항에 있어서,상기 전하 조정 회로는,기준 전압원과,상기 전환 회로 및 상기 제2 캐패시터 소자의 접속 경로와 상기 기준 전압원과의 사이에 접속되는 전압 전환 회로를 포함하며,상기 전압 전환 회로는 상기 제1 캐패시터 소자 각각에 축적된 전하를 상기제2 캐패시터 소자로 전송하는 기간 중 적어도 일부의 기간에서 온하여 상기 제2 캐패시터 소자에 축적되는 전하량을 조정하는 디지털 아날로그 변환 회로.
- 제15항에 있어서,상기 전압 전환 회로는 상기 디지털 신호의 최소치에 대응하는 상기 제1 캐패시터 소자에 축적된 전하를 상기 제2 캐패시터 소자로 전송하는 기간 중 적어도 일부 기간에서 온하여, 상기 제2 캐패시터 소자에 축적되는 전하량을 조정하는 디지털 아날로그 변환 회로.
- 제10항에 있어서,상기 제1 전압은 상기 제2 전압보다도 낮은 전압인 디지털 아날로그 변환 회로.
- 표시 장치에 있어서,신호선 및 주사선의 교점 부근에 배치된 복수의 스위칭 소자와,신호선을 구동하는 신호선 구동 회로와,주사선을 구동하는 주사선 구동 회로를 포함하며,상기 신호선 구동 회로는 화소 정보를 나타내는 디지털 신호를 아날로그 신호로 변환하는 제10항에 기재된 디지털 아날로그 변환 회로를 포함하고,상기 디지털 아날로그 변환 회로의 출력은 대응하는 신호선에 공급되는 표시장치.
- 제1 전압과 제2 전압과의 사이의 전압으로서, n(n은 2 이상의 정수) 비트의 디지털 신호에 대응하는 전압을 출력하는 디지털 아날로그 변환 방법에 있어서,복수의 제1 캐패시터 소자 각각에 상기 디지털 신호의 최상위 비트를 제외한 각 비트의 값에 따른 전하를 축적한 후, 상기 제1 캐패시터 소자의 각각에 축적된 전하를 제2 캐패시터 소자로 전송함과 함께, 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 제3 캐패시터 소자에 축적하고, 그 후에 상기 제2 및 제3 캐패시터 소자 사이의 전류 경로 상에 접속되는 전환 회로를 온하여, 상기 제2 캐패시터 소자에 축적된 전하를 상기 제3 캐패시터 소자로 전송하는 디지털 아날로그 변환 방법.
- 제1 전압과 제2 전압과의 사이의 전압으로서, n(n은 2 이상의 정수) 비트의 디지털 신호에 대응하는 전압을 출력하는 디지털 아날로그 변환 방법에 있어서,복수의 제1 캐패시터 소자 각각에 상기 디지털 신호의 최상위 비트를 제외한 각 비트의 값에 따른 전하를 축적한 후, 상기 제1 캐패시터 소자 각각에 축적된 전하를 제2 캐패시터 소자로 전송하고, 또한 상기 n 비트의 디지털 신호가 특정한 비트 열일 때에만 상기 제2 캐패시터 소자에 축적되는 전하량을 조정하고, 또한 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 제3 캐패시터 소자에 축적하고, 그 후에 상기 제2 및 제3 캐패시터 소자 사이의 전류 경로 상에 접속되는 전환 회로를온하여, 상기 제2 캐패시터 소자에 축적된 전하를 상기 제3 캐패시터 소자로 전송하는 것을 특징으로 하는 디지털 아날로그 변환 방법.
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