JP2002344319A - デジタルアナログ変換回路、デジタルアナログ変換方法および表示装置 - Google Patents
デジタルアナログ変換回路、デジタルアナログ変換方法および表示装置Info
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Abstract
(57)【要約】
【課題】 デジタルアナログ変換に要する時間を短縮で
きるデジタルアナログ変換回路を提供する。 【解決手段】 本発明は、デジタル信号に応じてオン・
オフする第１スイッチ回路SW11〜SW16と、第１スイッチ
回路に接続される第２スイッチ回路SW2-1,SW2-2と、第
１〜第３キャパシタ素子Ｃ１〜Ｃ４と、第３〜第７スイ
ッチ回路ＳＷ３〜ＳＷ７とを備えている。デジタル画素
データの値に応じた電荷を第２のキャパシタ素子Ｃ３に
蓄積しておき、電荷の蓄積が終わった段階で、スイッチ
回路ＳＷ６をオンしてこの電荷を第３のキャパシタ素子
Ｃ４に転送するようにしたため、スイッチ回路ＳＷ６が
オフの間は、キャパシタ素子Ｃ４は前の画素データに応
じた電荷を保持し続けることができる。
きるデジタルアナログ変換回路を提供する。 【解決手段】 本発明は、デジタル信号に応じてオン・
オフする第１スイッチ回路SW11〜SW16と、第１スイッチ
回路に接続される第２スイッチ回路SW2-1,SW2-2と、第
１〜第３キャパシタ素子Ｃ１〜Ｃ４と、第３〜第７スイ
ッチ回路ＳＷ３〜ＳＷ７とを備えている。デジタル画素
データの値に応じた電荷を第２のキャパシタ素子Ｃ３に
蓄積しておき、電荷の蓄積が終わった段階で、スイッチ
回路ＳＷ６をオンしてこの電荷を第３のキャパシタ素子
Ｃ４に転送するようにしたため、スイッチ回路ＳＷ６が
オフの間は、キャパシタ素子Ｃ４は前の画素データに応
じた電荷を保持し続けることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号をア
ナログ信号に変換するデジタルアナログ変換回路、表示
装置およびデジタルアナログ変換方法に関する。
ナログ信号に変換するデジタルアナログ変換回路、表示
装置およびデジタルアナログ変換方法に関する。
【０００２】
【従来の技術】液晶表示装置は、信号線および走査線が
マトリクス状に配設された画素アレイ部と、信号線およ
び走査線を駆動する駆動回路とを備えている。従来は、
画素アレイ部と駆動回路とを別個の基板に形成していた
ため、液晶表示装置全体のコストダウンが図れなかっ
た。
マトリクス状に配設された画素アレイ部と、信号線およ
び走査線を駆動する駆動回路とを備えている。従来は、
画素アレイ部と駆動回路とを別個の基板に形成していた
ため、液晶表示装置全体のコストダウンが図れなかっ
た。
【０００３】
【発明が解決しようとする課題】最近、ガラス基板上に
ポリシリコンを材料としてＴＦＴ(Thin Film Transisto
r)を形成する製造技術が進歩してきたため、この技術を
利用して、画素アレイ部と駆動回路とを同一基板に形成
することも技術的に十分に可能になってきた。
ポリシリコンを材料としてＴＦＴ(Thin Film Transisto
r)を形成する製造技術が進歩してきたため、この技術を
利用して、画素アレイ部と駆動回路とを同一基板に形成
することも技術的に十分に可能になってきた。
【０００４】画素アレイ部の信号線には、アナログの画
素電圧を供給する必要があるのに対し、駆動回路はゲー
ト回路やフリップフロップ等のデジタル部品で構成され
ており、デジタル信号の状態で各種の信号処理を行って
いる。このため、駆動回路の内部にデジタルアナログ変
換回路を設けて、変換したアナログ信号を画素アレイ部
に供給するのが一般的である。
素電圧を供給する必要があるのに対し、駆動回路はゲー
ト回路やフリップフロップ等のデジタル部品で構成され
ており、デジタル信号の状態で各種の信号処理を行って
いる。このため、駆動回路の内部にデジタルアナログ変
換回路を設けて、変換したアナログ信号を画素アレイ部
に供給するのが一般的である。
【０００５】しかしながら、ガラス基板上に、均一で高
性能な特性をもつポリシリコンＴＦＴを形成するのは現
状では困難であり、しきい値電圧や移動度などのトラン
ジスタ特性のばらつきが大きくなりやすく、動作速度も
遅くなる。
性能な特性をもつポリシリコンＴＦＴを形成するのは現
状では困難であり、しきい値電圧や移動度などのトラン
ジスタ特性のばらつきが大きくなりやすく、動作速度も
遅くなる。
【０００６】図９はガラス基板上にポリシリコンＴＦＴ
を用いて構成された従来のデジタルアナログ変換回路の
回路図であり、３ビットのデジタル画素データをアナロ
グ電圧に変換する例を示している。図９のデジタルアナ
ログ変換回路は、デジタル画素データの各ビットに対応
して設けられる３組のスイッチ回路（SW11,SW12）、（S
W13,SW14）、（SW15,SW16）と、これらスイッチ回路に
それぞれ接続されるスイッチ回路SW17,SW18,SW19と、こ
れらスイッチ回路SW17,SW18,SW19に接続されるキャパシ
タ素子Ｃ11，Ｃ12，Ｃ13およびスイッチ回路SW20，SW2
1，SW22と、第１および第２の電圧Ｖ１，Ｖ２のいずれ
か一方を選択するスイッチ回路SW23と、スイッチ回路SW
23に接続されるキャパシタ素子Ｃ14と、キャパシタ素子
Ｃ14の一端に接続される増幅器２と、増幅器２の出力端
に接続されるスイッチ回路ＳＷ７と、スイッチ回路ＳＷ
７を通過した増幅器２の出力電圧に応じた電荷を蓄積す
るキャパシタ素子Ｃ15と、を備えている。
を用いて構成された従来のデジタルアナログ変換回路の
回路図であり、３ビットのデジタル画素データをアナロ
グ電圧に変換する例を示している。図９のデジタルアナ
ログ変換回路は、デジタル画素データの各ビットに対応
して設けられる３組のスイッチ回路（SW11,SW12）、（S
W13,SW14）、（SW15,SW16）と、これらスイッチ回路に
それぞれ接続されるスイッチ回路SW17,SW18,SW19と、こ
れらスイッチ回路SW17,SW18,SW19に接続されるキャパシ
タ素子Ｃ11，Ｃ12，Ｃ13およびスイッチ回路SW20，SW2
1，SW22と、第１および第２の電圧Ｖ１，Ｖ２のいずれ
か一方を選択するスイッチ回路SW23と、スイッチ回路SW
23に接続されるキャパシタ素子Ｃ14と、キャパシタ素子
Ｃ14の一端に接続される増幅器２と、増幅器２の出力端
に接続されるスイッチ回路ＳＷ７と、スイッチ回路ＳＷ
７を通過した増幅器２の出力電圧に応じた電荷を蓄積す
るキャパシタ素子Ｃ15と、を備えている。
【０００７】図１０は３ビットのデジタル信号(1,1,1)
が入力された場合の図９の回路内の各部の電圧波形を示
す図である。以下、図１０を参照して図９の回路の動作
を説明する。なお、第１の電圧Ｖ１は１ボルト、第２の
電圧Ｖ２は４ボルトとする。
が入力された場合の図９の回路内の各部の電圧波形を示
す図である。以下、図１０を参照して図９の回路の動作
を説明する。なお、第１の電圧Ｖ１は１ボルト、第２の
電圧Ｖ２は４ボルトとする。
【０００８】まず、時刻Ｔ１−Ｔ２では、スイッチ回路
SW17〜SW19をオンする。これにより、キャパシタ素子Ｃ
11〜Ｃ13の一端ａ，ｂ，ｃ点はいずれも４ボルトにな
る。次に、時刻Ｔ２−Ｔ３では、スイッチ回路SW20をオ
ンする。これにより、キャパシタ素子Ｃ11からキャパシ
タ素子Ｃ14に電荷が移動し、キャパシタ素子Ｃ11，Ｃ14
の一端ａ，ｄ点は同電圧（2.5Ｖ）になる。
SW17〜SW19をオンする。これにより、キャパシタ素子Ｃ
11〜Ｃ13の一端ａ，ｂ，ｃ点はいずれも４ボルトにな
る。次に、時刻Ｔ２−Ｔ３では、スイッチ回路SW20をオ
ンする。これにより、キャパシタ素子Ｃ11からキャパシ
タ素子Ｃ14に電荷が移動し、キャパシタ素子Ｃ11，Ｃ14
の一端ａ，ｄ点は同電圧（2.5Ｖ）になる。
【０００９】次に、時刻Ｔ３−Ｔ４では、スイッチ回路
SW21をオンする。これにより、キャパシタ素子Ｃ12から
キャパシタ素子Ｃ14に電荷が移動し、キャパシタ素子Ｃ
12，Ｃ14の一端ｂ，ｄ点は同電圧（3.25Ｖ）になる。
SW21をオンする。これにより、キャパシタ素子Ｃ12から
キャパシタ素子Ｃ14に電荷が移動し、キャパシタ素子Ｃ
12，Ｃ14の一端ｂ，ｄ点は同電圧（3.25Ｖ）になる。
【００１０】次に、時刻Ｔ４−Ｔ５では、スイッチ回路
SW22をオンする。これにより、キャパシタ素子Ｃ13から
キャパシタ素子Ｃ14に電荷が移動し、キャパシタ素子Ｃ
13，Ｃ14の一端ｃ，ｄ点は同電圧（3.625Ｖ）になる。
また、このとき、スイッチ回路SW７もオンするため、ｄ
点の電圧に応じた電荷が増幅器２とスイッチ回路ＳＷ７
を介してキャパシタＣ15に蓄積される。時刻Ｔ５以降
は、時刻Ｔ１〜Ｔ５と同様の動作を繰り返す。
SW22をオンする。これにより、キャパシタ素子Ｃ13から
キャパシタ素子Ｃ14に電荷が移動し、キャパシタ素子Ｃ
13，Ｃ14の一端ｃ，ｄ点は同電圧（3.625Ｖ）になる。
また、このとき、スイッチ回路SW７もオンするため、ｄ
点の電圧に応じた電荷が増幅器２とスイッチ回路ＳＷ７
を介してキャパシタＣ15に蓄積される。時刻Ｔ５以降
は、時刻Ｔ１〜Ｔ５と同様の動作を繰り返す。
【００１１】図９のｄ点の電圧は、時刻Ｔ１〜Ｔ５の間
に徐々に変化し、時刻Ｔ４〜Ｔ５の間にようやく所望の
アナログ電圧になる。すなわち、ｄ点は、所望のアナロ
グ電圧になる期間が短い。このため、スイッチ回路ＳＷ
７は、ｄ点が所望の電圧になる期間（時刻Ｔ４〜Ｔ５）
しかオンすることができない。したがって、デジタルア
ナログ変換回路の出力を信号線に供給する期間が短くな
り、信号線が所望の電圧にまで上がりきれない、あるい
は下がりきれないおそれがあり、輝度むら等がおきて表
示品質が悪くなってしまう。
に徐々に変化し、時刻Ｔ４〜Ｔ５の間にようやく所望の
アナログ電圧になる。すなわち、ｄ点は、所望のアナロ
グ電圧になる期間が短い。このため、スイッチ回路ＳＷ
７は、ｄ点が所望の電圧になる期間（時刻Ｔ４〜Ｔ５）
しかオンすることができない。したがって、デジタルア
ナログ変換回路の出力を信号線に供給する期間が短くな
り、信号線が所望の電圧にまで上がりきれない、あるい
は下がりきれないおそれがあり、輝度むら等がおきて表
示品質が悪くなってしまう。
【００１２】本発明は、このような点に鑑みてなされた
ものであり、その目的は、デジタルアナログ変換に要す
る時間を短縮できるデジタルアナログ変換回路、表示装
置およびデジタルアナログ変換方法を提供することにあ
る。
ものであり、その目的は、デジタルアナログ変換に要す
る時間を短縮できるデジタルアナログ変換回路、表示装
置およびデジタルアナログ変換方法を提供することにあ
る。
【００１３】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、第１の電圧と第２の電圧との間の電
圧であって、ｎ（ｎは２以上の整数）ビットのデジタル
信号に対応する電圧を出力するデジタルアナログ変換回
路において、前記デジタル信号の最上位ビットを除く各
ビットの値に応じた電荷を蓄積する複数の第１キャパシ
タ素子と、前記第１の電圧に応じた電荷を蓄積可能な第
２キャパシタ素子と、前記デジタル信号の最上位ビット
の値に応じた電荷を蓄積可能な第３キャパシタ素子と、
前記第２および第３キャパシタ素子の間の電流経路上に
接続される切替手段と、を備え、前記第１キャパシタ素
子のそれぞれに前記デジタル信号の最上位ビットを除く
各ビットの値に応じた電荷を蓄積した後、前記第１キャ
パシタ素子のそれぞれに蓄積された電荷を前記第２キャ
パシタ素子に転送するとともに、前記デジタル信号の最
上位ビットの値に応じた電荷を前記第３キャパシタ素子
に蓄積し、その後に、前記切替手段をオンして、前記第
２キャパシタ素子に蓄積された電荷を前記第３キャパシ
タ素子に転送する電荷制御回路と、を備える。
ために、本発明は、第１の電圧と第２の電圧との間の電
圧であって、ｎ（ｎは２以上の整数）ビットのデジタル
信号に対応する電圧を出力するデジタルアナログ変換回
路において、前記デジタル信号の最上位ビットを除く各
ビットの値に応じた電荷を蓄積する複数の第１キャパシ
タ素子と、前記第１の電圧に応じた電荷を蓄積可能な第
２キャパシタ素子と、前記デジタル信号の最上位ビット
の値に応じた電荷を蓄積可能な第３キャパシタ素子と、
前記第２および第３キャパシタ素子の間の電流経路上に
接続される切替手段と、を備え、前記第１キャパシタ素
子のそれぞれに前記デジタル信号の最上位ビットを除く
各ビットの値に応じた電荷を蓄積した後、前記第１キャ
パシタ素子のそれぞれに蓄積された電荷を前記第２キャ
パシタ素子に転送するとともに、前記デジタル信号の最
上位ビットの値に応じた電荷を前記第３キャパシタ素子
に蓄積し、その後に、前記切替手段をオンして、前記第
２キャパシタ素子に蓄積された電荷を前記第３キャパシ
タ素子に転送する電荷制御回路と、を備える。
【００１４】また、第１の電圧と第２の電圧との間の電
圧であって、ｎ（ｎは２以上の整数）ビットのデジタル
信号に対応する電圧を出力するデジタルアナログ変換回
路において、前記デジタル信号の各ビットごとに設けら
れ、対応するビットの値に応じて、前記第１および第２
の電圧のいずれかを選択するｎ個の第１切替手段と、前
記デジタル信号の最上位ビットを除く各ビットに対応す
る前記第１切替手段にそれぞれ接続される第２切替手段
と、前記デジタル信号の最上位ビットを除く各ビットの
値に応じた電荷を、対応する前記第１および第２の切替
手段を介して蓄積する第１キャパシタ素子と、前記第１
の電圧に応じた電荷を蓄積可能な第２キャパシタ素子
と、前記第１の電圧に応じた電荷を前記第２キャパシタ
素子に蓄積するか否かを切り替える第３切替手段と、前
記第１キャパシタ素子のそれぞれに対応して設けられ、
前記第１キャパシタ素子に蓄積された電荷を前記第２キ
ャパシタ素子に転送するか否かを切り替える第４切替手
段と、前記デジタル信号の最上位ビットの値に応じた電
荷を蓄積可能な第３キャパシタ素子と、前記デジタル信
号の最上位ビットの値に応じた電荷を前記第３キャパシ
タ素子に蓄積するか否かを切り替える第５切替手段と、
前記第２キャパシタ素子に蓄積された電荷を前記第３キ
ャパシタ素子に転送するか否かを切り替える第６切替手
段と、前記第２切替手段をオンして前記第１キャパシタ
素子のそれぞれに前記デジタル信号の最上位ビットを除
く各ビットの値に応じた電荷を蓄積するとともに、前記
第３切替手段をオンして前記第２キャパシタ素子に前記
第１の電圧に応じた電荷を蓄積した後、前記第４切替手
段をオンして前記第１キャパシタ素子のそれぞれに蓄積
された電荷を前記第２キャパシタ素子に転送するととも
に、前記第５切替手段をオンして前記デジタル信号の最
上位ビットの値に応じた電荷を前記第３キャパシタ素子
に蓄積し、その後に、前記第６切替手段をオンして前記
第２キャパシタ素子に蓄積された電荷を前記第３キャパ
シタ素子に転送する電荷制御回路と、を備える。
圧であって、ｎ（ｎは２以上の整数）ビットのデジタル
信号に対応する電圧を出力するデジタルアナログ変換回
路において、前記デジタル信号の各ビットごとに設けら
れ、対応するビットの値に応じて、前記第１および第２
の電圧のいずれかを選択するｎ個の第１切替手段と、前
記デジタル信号の最上位ビットを除く各ビットに対応す
る前記第１切替手段にそれぞれ接続される第２切替手段
と、前記デジタル信号の最上位ビットを除く各ビットの
値に応じた電荷を、対応する前記第１および第２の切替
手段を介して蓄積する第１キャパシタ素子と、前記第１
の電圧に応じた電荷を蓄積可能な第２キャパシタ素子
と、前記第１の電圧に応じた電荷を前記第２キャパシタ
素子に蓄積するか否かを切り替える第３切替手段と、前
記第１キャパシタ素子のそれぞれに対応して設けられ、
前記第１キャパシタ素子に蓄積された電荷を前記第２キ
ャパシタ素子に転送するか否かを切り替える第４切替手
段と、前記デジタル信号の最上位ビットの値に応じた電
荷を蓄積可能な第３キャパシタ素子と、前記デジタル信
号の最上位ビットの値に応じた電荷を前記第３キャパシ
タ素子に蓄積するか否かを切り替える第５切替手段と、
前記第２キャパシタ素子に蓄積された電荷を前記第３キ
ャパシタ素子に転送するか否かを切り替える第６切替手
段と、前記第２切替手段をオンして前記第１キャパシタ
素子のそれぞれに前記デジタル信号の最上位ビットを除
く各ビットの値に応じた電荷を蓄積するとともに、前記
第３切替手段をオンして前記第２キャパシタ素子に前記
第１の電圧に応じた電荷を蓄積した後、前記第４切替手
段をオンして前記第１キャパシタ素子のそれぞれに蓄積
された電荷を前記第２キャパシタ素子に転送するととも
に、前記第５切替手段をオンして前記デジタル信号の最
上位ビットの値に応じた電荷を前記第３キャパシタ素子
に蓄積し、その後に、前記第６切替手段をオンして前記
第２キャパシタ素子に蓄積された電荷を前記第３キャパ
シタ素子に転送する電荷制御回路と、を備える。
【００１５】本発明では、デジタル信号の各ビットの値
に応じた電荷を第２キャパシタ素子に蓄積しておき、そ
の後に、切替手段をオンして、この電荷を第３キャパシ
タ素子に転送するため、切替手段がオフの間は、第３キ
ャパシタ素子は直前の画素データを保持し続ける。した
がって、信号線に画素電圧を供給する期間を長くでき、
表示品質の向上が図れる。
に応じた電荷を第２キャパシタ素子に蓄積しておき、そ
の後に、切替手段をオンして、この電荷を第３キャパシ
タ素子に転送するため、切替手段がオフの間は、第３キ
ャパシタ素子は直前の画素データを保持し続ける。した
がって、信号線に画素電圧を供給する期間を長くでき、
表示品質の向上が図れる。
【００１６】
【発明の実施の形態】以下、本発明に係るデジタルアナ
ログ変換回路について、図面を参照しながら具体的に説
明する。以下では、本発明に係るデジタルアナログ変換
回路を液晶表示装置内の信号線駆動回路に適用する例に
ついて説明する。
ログ変換回路について、図面を参照しながら具体的に説
明する。以下では、本発明に係るデジタルアナログ変換
回路を液晶表示装置内の信号線駆動回路に適用する例に
ついて説明する。
【００１７】（第１の実施形態）図１は本発明に係るデ
ジタルアナログ変換回路の第１の実施形態の回路図であ
る。図１のデジタルアナログ変換回路は、３ビットのデ
ジタル信号(b2,b1,b0)を第１および第２の電圧Ｖ１，Ｖ
２間の８種類の電圧に変換するものである。
ジタルアナログ変換回路の第１の実施形態の回路図であ
る。図１のデジタルアナログ変換回路は、３ビットのデ
ジタル信号(b2,b1,b0)を第１および第２の電圧Ｖ１，Ｖ
２間の８種類の電圧に変換するものである。
【００１８】図１のデジタルアナログ変換回路は、デジ
タル信号(b2,b1,b0)の各ビットの値に応じて第１および
第２の電圧Ｖ１，Ｖ２のいずれかを選択する３組の第１
スイッチ回路（第１切替手段）（SW11,SW12）、（SW13,
SW14）、（SW15,SW16）と、デジタル信号(b2,b1,b0)の
最上位ビットを除く各ビットに対応する第１スイッチ回
路にそれぞれ接続される複数の第２スイッチ回路（第２
切替手段）SW2-1，SW2-2と、デジタル信号(b2,b1,b0)の
最上位ビットを除く各ビットの値に応じた電荷を対応す
る第１および第２のスイッチ回路を介して蓄積する複数
の第１キャパシタ素子Ｃ１，Ｃ２と、第１の電圧Ｖ１に
応じた電荷を蓄積可能な第２キャパシタ素子Ｃ３と、第
１の電圧Ｖ１に応じた電荷を第２キャパシタ素子Ｃ３に
蓄積するか否かを切り替える第３スイッチ回路（第３切
替手段）ＳＷ３と、第１キャパシタ素子Ｃ１，Ｃ２に蓄
積された電荷を第２キャパシタ素子Ｃ３に転送するか否
かを切り替える第４スイッチ回路（第４切替手段）SW4-
1,SW4-2と、デジタル信号(b2,b1,b0)の最上位ビットの
値に応じた電荷を蓄積可能な第３キャパシタ素子Ｃ４
と、デジタル信号(b2,b1,b0)の最上位ビットの値に応じ
た電荷を第３キャパシタ素子Ｃ４に蓄積するか否かを切
り替える第５スイッチ回路（第５切替手段）ＳＷ５と、
第２キャパシタ素子Ｃ３に蓄積された電荷を第３キャパ
シタ素子Ｃ４に転送するか否かを切り替える第６スイッ
チ回路（切替手段、第６切替手段）ＳＷ６と、第１〜第
６スイッチ回路SW11〜ＳＷ６を切替制御する電荷制御回
路１と、第３キャパシタ素子Ｃ４の両端電圧を増幅する
増幅器２と、増幅器２の出力端子に接続された第７スイ
ッチ回路（第７切替手段）ＳＷ７とを備えている。
タル信号(b2,b1,b0)の各ビットの値に応じて第１および
第２の電圧Ｖ１，Ｖ２のいずれかを選択する３組の第１
スイッチ回路（第１切替手段）（SW11,SW12）、（SW13,
SW14）、（SW15,SW16）と、デジタル信号(b2,b1,b0)の
最上位ビットを除く各ビットに対応する第１スイッチ回
路にそれぞれ接続される複数の第２スイッチ回路（第２
切替手段）SW2-1，SW2-2と、デジタル信号(b2,b1,b0)の
最上位ビットを除く各ビットの値に応じた電荷を対応す
る第１および第２のスイッチ回路を介して蓄積する複数
の第１キャパシタ素子Ｃ１，Ｃ２と、第１の電圧Ｖ１に
応じた電荷を蓄積可能な第２キャパシタ素子Ｃ３と、第
１の電圧Ｖ１に応じた電荷を第２キャパシタ素子Ｃ３に
蓄積するか否かを切り替える第３スイッチ回路（第３切
替手段）ＳＷ３と、第１キャパシタ素子Ｃ１，Ｃ２に蓄
積された電荷を第２キャパシタ素子Ｃ３に転送するか否
かを切り替える第４スイッチ回路（第４切替手段）SW4-
1,SW4-2と、デジタル信号(b2,b1,b0)の最上位ビットの
値に応じた電荷を蓄積可能な第３キャパシタ素子Ｃ４
と、デジタル信号(b2,b1,b0)の最上位ビットの値に応じ
た電荷を第３キャパシタ素子Ｃ４に蓄積するか否かを切
り替える第５スイッチ回路（第５切替手段）ＳＷ５と、
第２キャパシタ素子Ｃ３に蓄積された電荷を第３キャパ
シタ素子Ｃ４に転送するか否かを切り替える第６スイッ
チ回路（切替手段、第６切替手段）ＳＷ６と、第１〜第
６スイッチ回路SW11〜ＳＷ６を切替制御する電荷制御回
路１と、第３キャパシタ素子Ｃ４の両端電圧を増幅する
増幅器２と、増幅器２の出力端子に接続された第７スイ
ッチ回路（第７切替手段）ＳＷ７とを備えている。
【００１９】増幅器２の出力は、第７スイッチ回路ＳＷ
７を介して、不図示の信号線に供給される。信号線に
は、画素ＴＦＴが接続されており、画素ＴＦＴのゲート
端子に接続された走査線がハイレベルになると、画素Ｔ
ＦＴがオンして、信号線上の電圧に応じた電荷が液晶容
量および補助容量に蓄積される。図１では、これら容量
を第４キャパシタ素子Ｃ５で代表している。
７を介して、不図示の信号線に供給される。信号線に
は、画素ＴＦＴが接続されており、画素ＴＦＴのゲート
端子に接続された走査線がハイレベルになると、画素Ｔ
ＦＴがオンして、信号線上の電圧に応じた電荷が液晶容
量および補助容量に蓄積される。図１では、これら容量
を第４キャパシタ素子Ｃ５で代表している。
【００２０】図１の第１スイッチ回路（SW11,SW12）、
（SW13,SW14）、（SW15,SW16）はそれぞれ、一端に第１
の電圧Ｖ１が印加されるスイッチSW11,SW13,SW15と、一
端に第２の電圧Ｖ２が印加されるスイッチSW12,SW14,SW
16とからなり、第１スイッチ回路内の２つのスイッチの
各他端は共通に接続されている。図１では、これら共通
接続点をそれぞれb2,b1,b0点としている。
（SW13,SW14）、（SW15,SW16）はそれぞれ、一端に第１
の電圧Ｖ１が印加されるスイッチSW11,SW13,SW15と、一
端に第２の電圧Ｖ２が印加されるスイッチSW12,SW14,SW
16とからなり、第１スイッチ回路内の２つのスイッチの
各他端は共通に接続されている。図１では、これら共通
接続点をそれぞれb2,b1,b0点としている。
【００２１】第１スイッチ回路（SW11,SW12）、（SW13,
SW14）、（SW15,SW16）は、デジタル信号(b2,b1,b0)の
各ビットに対応しており、各ビットの値に応じて対応す
る第１スイッチ回路がオンオフする。例えば、ビット値
が「１」の場合には、スイッチSW12,SW14,SW16のいずれ
かがオンし、ビット値が「０」の場合には、スイッチSW
11,SW13,SW15のいずれかがオンする。これらスイッチSW
11〜SW16の切り替えにより、第１スイッチ回路の端部b
2,b1,b0点は、それぞれ第１の電圧Ｖ１か第２の電圧Ｖ
２のいずれかになる。
SW14）、（SW15,SW16）は、デジタル信号(b2,b1,b0)の
各ビットに対応しており、各ビットの値に応じて対応す
る第１スイッチ回路がオンオフする。例えば、ビット値
が「１」の場合には、スイッチSW12,SW14,SW16のいずれ
かがオンし、ビット値が「０」の場合には、スイッチSW
11,SW13,SW15のいずれかがオンする。これらスイッチSW
11〜SW16の切り替えにより、第１スイッチ回路の端部b
2,b1,b0点は、それぞれ第１の電圧Ｖ１か第２の電圧Ｖ
２のいずれかになる。
【００２２】図２は、第１スイッチ回路（SW11,SW1
2）、（SW13,SW14）、（SW15,SW16）のオン・オフ、第
１スイッチ回路（SW11,SW12）、（SW13,SW14）、（SW1
5,SW16）の端部b2,b1,b0点の電圧、および第３キャパシ
タ素子Ｃ４の一端ｄ点の電圧との関係を示す図である。
図示のように、b2,b1,b0点の電圧が(V2,V2,V2)のとき
は、ｄ点は最大電圧{V1+7*(V2-V1)/8}になり、b2,b1,b0
点の電圧が(V1,V1,V1)のときは、ｄ点は最小電圧Ｖ１に
なる。
2）、（SW13,SW14）、（SW15,SW16）のオン・オフ、第
１スイッチ回路（SW11,SW12）、（SW13,SW14）、（SW1
5,SW16）の端部b2,b1,b0点の電圧、および第３キャパシ
タ素子Ｃ４の一端ｄ点の電圧との関係を示す図である。
図示のように、b2,b1,b0点の電圧が(V2,V2,V2)のとき
は、ｄ点は最大電圧{V1+7*(V2-V1)/8}になり、b2,b1,b0
点の電圧が(V1,V1,V1)のときは、ｄ点は最小電圧Ｖ１に
なる。
【００２３】電荷制御回路１は、デジタル信号(b2,b1,b
0)の値に応じて第１スイッチ回路（SW11,SW12）、（SW1
3,SW14）、（SW15,SW16）内の各スイッチをオン・オフ
制御する。また、図１のｄ点は、デジタル信号(b2,b1,b
0)の値に応じた電圧を出力する。
0)の値に応じて第１スイッチ回路（SW11,SW12）、（SW1
3,SW14）、（SW15,SW16）内の各スイッチをオン・オフ
制御する。また、図１のｄ点は、デジタル信号(b2,b1,b
0)の値に応じた電圧を出力する。
【００２４】図３は図１の回路内部の各部の電圧波形図
である。図３の電圧波形図は、b2,b1,b0点の電圧が(V2,
V2,V2)の場合の例、すなわちデジタル画素データが(1,
1,1)の例を示している。以下、図３の電圧波形図に基づ
いて図１のデジタルアナログ変換回路の動作を説明す
る。なお、図３では、第１の電圧Ｖ１を１Ｖ、第２の電
圧Ｖ２を４Ｖとしている。
である。図３の電圧波形図は、b2,b1,b0点の電圧が(V2,
V2,V2)の場合の例、すなわちデジタル画素データが(1,
1,1)の例を示している。以下、図３の電圧波形図に基づ
いて図１のデジタルアナログ変換回路の動作を説明す
る。なお、図３では、第１の電圧Ｖ１を１Ｖ、第２の電
圧Ｖ２を４Ｖとしている。
【００２５】まず、時刻Ｔ１−Ｔ２のとき、電荷制御回
路１は、第２スイッチ回路SW2-1，SW３，SW2-2と第７ス
イッチ回路ＳＷ７をオンする。これにより、キャパシタ
素子Ｃ１，Ｃ２の一端ａ点，ｃ点は電圧Ｖ２に、キャパ
シタ素子Ｃ３の一端ｂ点は電圧Ｖ１になる。
路１は、第２スイッチ回路SW2-1，SW３，SW2-2と第７ス
イッチ回路ＳＷ７をオンする。これにより、キャパシタ
素子Ｃ１，Ｃ２の一端ａ点，ｃ点は電圧Ｖ２に、キャパ
シタ素子Ｃ３の一端ｂ点は電圧Ｖ１になる。
【００２６】次に、時刻Ｔ２−Ｔ３のとき、電荷制御回
路１は、第４スイッチ回路SW4-1と第７スイッチ回路Ｓ
Ｗ７をオンする。これにより、キャパシタ素子Ｃ１，Ｃ
３の各一端ａ，ｂ点は同電圧（２．５Ｖ）になる。この
電圧は、４Ｖと１Ｖの中間の電圧である。
路１は、第４スイッチ回路SW4-1と第７スイッチ回路Ｓ
Ｗ７をオンする。これにより、キャパシタ素子Ｃ１，Ｃ
３の各一端ａ，ｂ点は同電圧（２．５Ｖ）になる。この
電圧は、４Ｖと１Ｖの中間の電圧である。
【００２７】次に、時刻Ｔ３−Ｔ４のとき、電荷制御回
路１は、第５スイッチ回路SW4-2，ＳＷ５をオンする。
これにより、キャパシタ素子Ｃ４の一端ｄ点は電圧Ｖ２
になり、また、キャパシタ素子Ｃ２からキャパシタ素子
Ｃ３に電荷が移動して、キャパシタ素子Ｃ２，Ｃ３の各
一端ｂ，ｃは同電圧（3.25Ｖ）になる。
路１は、第５スイッチ回路SW4-2，ＳＷ５をオンする。
これにより、キャパシタ素子Ｃ４の一端ｄ点は電圧Ｖ２
になり、また、キャパシタ素子Ｃ２からキャパシタ素子
Ｃ３に電荷が移動して、キャパシタ素子Ｃ２，Ｃ３の各
一端ｂ，ｃは同電圧（3.25Ｖ）になる。
【００２８】次に、時刻Ｔ４−Ｔ５のとき、電荷制御回
路１は、第４および第７スイッチ回路ＳＷ６，ＳＷ７を
オンする。これにより、キャパシタ素子Ｃ３からキャパ
シタ素子Ｃ４に電荷が移動して、キャパシタ素子Ｃ３，
Ｃ４の各一端ｂ，ｄは同電圧（3.625Ｖ）になる。ま
た、第７スイッチ回路ＳＷ７の一端ｅ点も3.625Ｖにな
る。
路１は、第４および第７スイッチ回路ＳＷ６，ＳＷ７を
オンする。これにより、キャパシタ素子Ｃ３からキャパ
シタ素子Ｃ４に電荷が移動して、キャパシタ素子Ｃ３，
Ｃ４の各一端ｂ，ｄは同電圧（3.625Ｖ）になる。ま
た、第７スイッチ回路ＳＷ７の一端ｅ点も3.625Ｖにな
る。
【００２９】以下、時刻Ｔ５以降は、時刻Ｔ１〜Ｔ５と
同様の動作を行う。
同様の動作を行う。
【００３０】このように、本実施形態では、デジタル画
素データの値に応じた電荷をキャパシタ素子Ｃ３に蓄積
しておき、電荷の蓄積が終わった段階で、スイッチ回路
ＳＷ６をオンしてこの電荷をキャパシタ素子Ｃ４に転送
するようにしたため、スイッチ回路ＳＷ６がオフの間
は、キャパシタ素子Ｃ４は前の画素データに応じた電荷
を保持し続けることができる。したがって、デジタルア
ナログ変換回路の後段に設けられる信号線に電圧を供給
する時間が長くなり、信号線の電圧が上がりきれない、
あるいは下がりきれないといった問題がなくなり、表示
品質がよくなる。
素データの値に応じた電荷をキャパシタ素子Ｃ３に蓄積
しておき、電荷の蓄積が終わった段階で、スイッチ回路
ＳＷ６をオンしてこの電荷をキャパシタ素子Ｃ４に転送
するようにしたため、スイッチ回路ＳＷ６がオフの間
は、キャパシタ素子Ｃ４は前の画素データに応じた電荷
を保持し続けることができる。したがって、デジタルア
ナログ変換回路の後段に設けられる信号線に電圧を供給
する時間が長くなり、信号線の電圧が上がりきれない、
あるいは下がりきれないといった問題がなくなり、表示
品質がよくなる。
【００３１】（第２の実施形態）第１の実施形態では、
第１および第２の電圧Ｖ１，Ｖ２を等分した線形に変化
するアナログ電圧を生成しているが、生成したアナログ
電圧を液晶表示装置の信号線駆動用に用いる場合、信号
線電圧の最大電圧か最小電圧のいずれか一方は、非線形
な電圧に設定する必要がある。その理由は、液晶の電圧
透過率特性が線形でないためである。そこで、以下に説
明する第２の実施形態は、デジタル画素データをアナロ
グ電圧に変換する際、デジタル画素データの最大値か最
小値に対応するアナログ電圧を非線形な電圧値に補正す
るものである。
第１および第２の電圧Ｖ１，Ｖ２を等分した線形に変化
するアナログ電圧を生成しているが、生成したアナログ
電圧を液晶表示装置の信号線駆動用に用いる場合、信号
線電圧の最大電圧か最小電圧のいずれか一方は、非線形
な電圧に設定する必要がある。その理由は、液晶の電圧
透過率特性が線形でないためである。そこで、以下に説
明する第２の実施形態は、デジタル画素データをアナロ
グ電圧に変換する際、デジタル画素データの最大値か最
小値に対応するアナログ電圧を非線形な電圧値に補正す
るものである。
【００３２】図４は本発明に係るデジタルアナログ変換
回路の第２の実施形態の回路図である。図４では、図１
と共通する構成部分には同一符号を付しており、以下で
は相違点を中心に説明する。
回路の第２の実施形態の回路図である。図４では、図１
と共通する構成部分には同一符号を付しており、以下で
は相違点を中心に説明する。
【００３３】図４のデジタルアナログ変換回路は、図１
の構成に新たに第８スイッチ回路ＳＷ８を追加した構成
になっている。第８スイッチ回路ＳＷ８の一端には電源
電圧Ｖ０が印加され、他端には第４スイッチ回路SW4-1,
SW4-2、第５スイッチ回路ＳＷ５および第６スイッチ回
路ＳＷ６が接続されている。
の構成に新たに第８スイッチ回路ＳＷ８を追加した構成
になっている。第８スイッチ回路ＳＷ８の一端には電源
電圧Ｖ０が印加され、他端には第４スイッチ回路SW4-1,
SW4-2、第５スイッチ回路ＳＷ５および第６スイッチ回
路ＳＷ６が接続されている。
【００３４】第８スイッチ回路ＳＷ８がオンになるの
は、デジタル画素データが最小値のときのみであり、そ
れ以外はオフである。
は、デジタル画素データが最小値のときのみであり、そ
れ以外はオフである。
【００３５】図５は、第１スイッチ回路（SW11,SW1
2）、（SW13,SW14）、（SW15,SW16）のオン・オフ、b2,
b1,b0点の電圧、および第３キャパシタ素子Ｃ４の一端
ｄ点の電圧の関係を示す図である。b2,b1,b0点の電圧が
(V1,V1,V1)のとき、すなわちデジタル画素データが最小
値のときにｄ点は(V0+V1)/2になる。これ以外のときは
図２と同じ電圧になる。
2）、（SW13,SW14）、（SW15,SW16）のオン・オフ、b2,
b1,b0点の電圧、および第３キャパシタ素子Ｃ４の一端
ｄ点の電圧の関係を示す図である。b2,b1,b0点の電圧が
(V1,V1,V1)のとき、すなわちデジタル画素データが最小
値のときにｄ点は(V0+V1)/2になる。これ以外のときは
図２と同じ電圧になる。
【００３６】図６はｄ点の電圧がデジタル画素データに
応じて変化する様子を示す図である。図６ではデジタル
画素データが最小値のときのアナログ電圧を黒丸で、そ
れ以外のデジタル画素データに対応するアナログ電圧を
白丸で表している。参考のために、第１の実施形態にお
ける最小値に対応するアナログ電圧を斜線の丸で表して
いる。
応じて変化する様子を示す図である。図６ではデジタル
画素データが最小値のときのアナログ電圧を黒丸で、そ
れ以外のデジタル画素データに対応するアナログ電圧を
白丸で表している。参考のために、第１の実施形態にお
ける最小値に対応するアナログ電圧を斜線の丸で表して
いる。
【００３７】図示のように、第１の実施形態では、アナ
ログ電圧が常に線形な特性になるのに対して、本実施形
態では、デジタル画素データが最小値のときに非線形な
特性になることがわかる。
ログ電圧が常に線形な特性になるのに対して、本実施形
態では、デジタル画素データが最小値のときに非線形な
特性になることがわかる。
【００３８】図７は図４の回路内部の各部の電圧波形図
である。図７の電圧波形図は、b2,b1,b0点の電圧が(V1,
V1,V1)の場合の例、すなわち、デジタル画素データが
(0,0,0)の例を示している。このとき、第８スイッチ回
路ＳＷ８はオンになるものと仮定し、第１の電圧Ｖ１は
１Ｖ、第２の電圧Ｖ２は４Ｖ、第３の電圧Ｖ３は-0.6Ｖ
としている。
である。図７の電圧波形図は、b2,b1,b0点の電圧が(V1,
V1,V1)の場合の例、すなわち、デジタル画素データが
(0,0,0)の例を示している。このとき、第８スイッチ回
路ＳＷ８はオンになるものと仮定し、第１の電圧Ｖ１は
１Ｖ、第２の電圧Ｖ２は４Ｖ、第３の電圧Ｖ３は-0.6Ｖ
としている。
【００３９】まず、時刻Ｔ１−Ｔ２のとき、電荷制御回
路１は、第２スイッチ回路SW2-1,SW2-2と第３スイッチ
回路ＳＷ３をともにオンする。これにより、a,b,c点は
いずれも１Ｖになる。
路１は、第２スイッチ回路SW2-1,SW2-2と第３スイッチ
回路ＳＷ３をともにオンする。これにより、a,b,c点は
いずれも１Ｖになる。
【００４０】次に、時刻Ｔ２−Ｔ３のとき、電荷制御回
路１は、第４スイッチ回路SW4-1をオンする。これによ
り、キャパシタ素子Ｃ１，Ｃ３の間で電荷の再配分が行
われるが、もともとキャパシタ素子Ｃ１，Ｃ３に蓄積さ
れている電荷量は等しいため、ａ，ｂ点の電位は１Ｖの
ままで変化しない。
路１は、第４スイッチ回路SW4-1をオンする。これによ
り、キャパシタ素子Ｃ１，Ｃ３の間で電荷の再配分が行
われるが、もともとキャパシタ素子Ｃ１，Ｃ３に蓄積さ
れている電荷量は等しいため、ａ，ｂ点の電位は１Ｖの
ままで変化しない。
【００４１】次に、時刻Ｔ３−Ｔ４のとき、電荷制御回
路１は、第４スイッチ回路SW4-2、第５スイッチ回路Ｓ
Ｗ５および第８スイッチ回路ＳＷ８をオンする。これに
より、キャパシタ素子Ｃ２，Ｃ３の間で電荷の再配分が
行われ、ｂ，ｃ点の電圧は、(1-0.6)/2=0.2Vになる。ま
た、キャパシタ素子Ｃ４には第１の電圧Ｖ１に応じた電
荷が蓄積され、ｄ点は１Ｖになる。
路１は、第４スイッチ回路SW4-2、第５スイッチ回路Ｓ
Ｗ５および第８スイッチ回路ＳＷ８をオンする。これに
より、キャパシタ素子Ｃ２，Ｃ３の間で電荷の再配分が
行われ、ｂ，ｃ点の電圧は、(1-0.6)/2=0.2Vになる。ま
た、キャパシタ素子Ｃ４には第１の電圧Ｖ１に応じた電
荷が蓄積され、ｄ点は１Ｖになる。
【００４２】次に、時刻Ｔ４−Ｔ５のとき、電荷制御回
路１は、第６および第７スイッチ回路SW6,SW7をオンす
る。これにより、キャパシタ素子Ｃ３，Ｃ４の間で電荷
の再配分が行われ、ｄ，ｅ点は(1+0.2)/2=0.6Vになる。
路１は、第６および第７スイッチ回路SW6,SW7をオンす
る。これにより、キャパシタ素子Ｃ３，Ｃ４の間で電荷
の再配分が行われ、ｄ，ｅ点は(1+0.2)/2=0.6Vになる。
【００４３】時刻Ｔ５以降は、時刻Ｔ１〜Ｔ５の動作を
繰り返す。
繰り返す。
【００４４】一方、図８の電圧波形図は、b2,b1,b0点の
電圧が(V2,V2,V2)の場合の例、すなわち画素データが
(1,1,1)の例を示している。このとき、第８スイッチ回
路ＳＷ８はオフになるものと仮定している。
電圧が(V2,V2,V2)の場合の例、すなわち画素データが
(1,1,1)の例を示している。このとき、第８スイッチ回
路ＳＷ８はオフになるものと仮定している。
【００４５】この場合、第８スイッチ回路ＳＷ８はオフ
であるため、図４の回路は図１と全く同様に動作し、時
刻Ｔ４−Ｔ５のときに、キャパシタ素子Ｃ３，Ｃ４の各
一端ｂ，ｄと第７スイッチ回路ＳＷ７の一端ｅ点はとも
に3.625Ｖになる。
であるため、図４の回路は図１と全く同様に動作し、時
刻Ｔ４−Ｔ５のときに、キャパシタ素子Ｃ３，Ｃ４の各
一端ｂ，ｄと第７スイッチ回路ＳＷ７の一端ｅ点はとも
に3.625Ｖになる。
【００４６】このように、本実施形態では、デジタル画
素データが最小値のときに第８スイッチ回路ＳＷ８がオ
ンになるようにするため、最小値に対応するアナログ電
圧を非線形な電圧に補正できる。したがって、液晶の電
圧透過率特性が線形でなくても、液晶の特性に最適な電
圧を信号線に供給でき、表示品質の向上が図れる。
素データが最小値のときに第８スイッチ回路ＳＷ８がオ
ンになるようにするため、最小値に対応するアナログ電
圧を非線形な電圧に補正できる。したがって、液晶の電
圧透過率特性が線形でなくても、液晶の特性に最適な電
圧を信号線に供給でき、表示品質の向上が図れる。
【００４７】なお、上述した実施形態では、デジタル画
素データが最小値のときに第８スイッチ回路ＳＷ８をオ
ンする例を説明したが、デジタル画素データが最大値の
ときに第８スイッチ回路ＳＷ８をオンしてアナログ電圧
の補正を行ってもよい。このように、本実施形態によれ
ば、液晶の電圧透過率特性に合わせて補正処理を行うこ
とができる。
素データが最小値のときに第８スイッチ回路ＳＷ８をオ
ンする例を説明したが、デジタル画素データが最大値の
ときに第８スイッチ回路ＳＷ８をオンしてアナログ電圧
の補正を行ってもよい。このように、本実施形態によれ
ば、液晶の電圧透過率特性に合わせて補正処理を行うこ
とができる。
【００４８】図１および図４では、３ビットのデジタル
画素データをアナログ電圧に変換する例を説明したが、
デジタル画素データのビット数は３ビットに限定されな
い。例えば、ｎ（ｎは２以上の整数）ビットのデジタル
画素データをアナログ電圧に変換したい場合は、第２ス
イッチ回路SW2-1,SW2-2、第１キャパシタ素子C1,C2およ
び第４スイッチ回路SW4-1,SW4-2をそれぞれ(n-1)個ずつ
設ければよい。
画素データをアナログ電圧に変換する例を説明したが、
デジタル画素データのビット数は３ビットに限定されな
い。例えば、ｎ（ｎは２以上の整数）ビットのデジタル
画素データをアナログ電圧に変換したい場合は、第２ス
イッチ回路SW2-1,SW2-2、第１キャパシタ素子C1,C2およ
び第４スイッチ回路SW4-1,SW4-2をそれぞれ(n-1)個ずつ
設ければよい。
【００４９】また、図１および図４のデジタル変換回路
は、表示装置以外でも用いることができ、本発明に係る
デジタル変換回路は、必ずしもポリシリコンＴＦＴを用
いて構成しなくてもよい。
は、表示装置以外でも用いることができ、本発明に係る
デジタル変換回路は、必ずしもポリシリコンＴＦＴを用
いて構成しなくてもよい。
【００５０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、デジタル信号に応じた電荷を第２キャパシタ素子
に蓄積した後、その電荷を切替手段をオンして第３キャ
パシタ素子に転送するため、切替手段がオフの間は、第
３キャパシタは直前のデジタル信号に応じた電荷を保持
し続けることができる。したがって、本発明のデジタル
アナログ変換回路を液晶表示装置の信号線駆動用に適用
すると、信号線に電圧を供給する時間を長くすることが
でき、輝度むら等が起きにくくなって表示品質が向上す
る。
れば、デジタル信号に応じた電荷を第２キャパシタ素子
に蓄積した後、その電荷を切替手段をオンして第３キャ
パシタ素子に転送するため、切替手段がオフの間は、第
３キャパシタは直前のデジタル信号に応じた電荷を保持
し続けることができる。したがって、本発明のデジタル
アナログ変換回路を液晶表示装置の信号線駆動用に適用
すると、信号線に電圧を供給する時間を長くすることが
でき、輝度むら等が起きにくくなって表示品質が向上す
る。
【図１】本発明に係るデジタルアナログ変換回路の一実
施形態の回路図。
施形態の回路図。
【図２】第１の実施形態における第１スイッチ回路のオ
ン・オフ、第１スイッチ回路の端部電圧、および第３キ
ャパシタ素子の一端電圧の関係を示す図。
ン・オフ、第１スイッチ回路の端部電圧、および第３キ
ャパシタ素子の一端電圧の関係を示す図。
【図３】図１の回路内部の各部の電圧波形図。
【図４】本発明に係るデジタルアナログ変換回路の第２
の実施形態の回路図
の実施形態の回路図
【図５】第２の実施形態における第１スイッチ回路のオ
ン・オフ、第１スイッチ回路の端部電圧、および第３キ
ャパシタ素子の一端電圧の関係を示す図。
ン・オフ、第１スイッチ回路の端部電圧、および第３キ
ャパシタ素子の一端電圧の関係を示す図。
【図６】ｄ点の電圧がデジタル画素データに応じて変化
する様子を示す図。
する様子を示す図。
【図７】b2,b1,b0点の電圧が(V1,V1,V1)の場合における
図４の回路内部の各部の電圧波形図。
図４の回路内部の各部の電圧波形図。
【図８】b2,b1,b0点の電圧が(V2,V2,V2)の場合における
図４の回路内部の各部の電圧波形図。
図４の回路内部の各部の電圧波形図。
【図９】ガラス基板上にポリシリコンＴＦＴを用いて構
成された従来のデジタルアナログ変換回路の回路図。
成された従来のデジタルアナログ変換回路の回路図。
【図１０】３ビットのデジタル信号(1,1,1)が入力され
た場合の図９の回路内の各部の電圧波形を示す図。
た場合の図９の回路内の各部の電圧波形を示す図。
１ 電荷制御回路 ２ 増幅器 SW11〜SW16 第１スイッチ回路 SW2-1,SW2-2 第２スイッチ回路 ＳＷ３ 第３スイッチ回路 SW4-1,SW4-2 第４スイッチ回路 ＳＷ５ 第５スイッチ回路 ＳＷ６ 第６スイッチ回路 ＳＷ７ 第７スイッチ回路 Ｃ１，Ｃ２ 第１キャパシタ素子 Ｃ３ 第２キャパシタ素子 Ｃ４ 第３キャパシタ素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２１Ｍ ６２３ ６２３Ｆ ６８０ ６８０Ｇ 3/36 3/36 Ｆターム(参考） 2H093 NA16 NC11 NC21 NC34 ND60 5C006 AA16 AF83 BB16 BC02 BC12 BC20 BF25 BF34 BF37 BF43 EB05 FA14 FA22 FA41 5C080 AA10 BB05 DD05 DD08 DD25 DD27 DD28 EE29 FF11 JJ03 JJ04 JJ05 5J022 AB07 BA05 CE02 CF02 CF07
Claims (9)
- 【請求項１】第１の電圧と第２の電圧との間の電圧であ
って、ｎ（ｎは２以上の整数）ビットのデジタル信号に
対応する電圧を出力するデジタルアナログ変換回路にお
いて、 前記デジタル信号の最上位ビットを除く各ビットの値に
応じた電荷を蓄積する複数の第１キャパシタ素子と、 前記第１の電圧に応じた電荷を蓄積可能な第２キャパシ
タ素子と、 前記デジタル信号の最上位ビットの値に応じた電荷を蓄
積可能な第３キャパシタ素子と、 前記第２および第３キャパシタ素子の間の電流経路上に
接続される切替手段と、を備え、 前記第１キャパシタ素子のそれぞれに前記デジタル信号
の最上位ビットを除く各ビットの値に応じた電荷を蓄積
した後、前記第１キャパシタ素子のそれぞれに蓄積され
た電荷を前記第２キャパシタ素子に転送するとともに、
前記デジタル信号の最上位ビットの値に応じた電荷を前
記第３キャパシタ素子に蓄積し、その後に、前記切替手
段をオンして、前記第２キャパシタ素子に蓄積された電
荷を前記第３キャパシタ素子に転送する電荷制御回路
と、を備えることを特徴とするデジタルアナログ変換回
路。 - 【請求項２】第１の電圧と第２の電圧との間の電圧であ
って、ｎ（ｎは２以上の整数）ビットのデジタル信号に
対応する電圧を出力するデジタルアナログ変換回路にお
いて、 前記デジタル信号の各ビットごとに設けられ、対応する
ビットの値に応じて、前記第１および第２の電圧のいず
れかを選択するｎ個の第１切替手段と、 前記デジタル信号の最上位ビットを除く各ビットに対応
する前記第１切替手段にそれぞれ接続される第２切替手
段と、 前記デジタル信号の最上位ビットを除く各ビットの値に
応じた電荷を、対応する前記第１および第２の切替手段
を介して蓄積する第１キャパシタ素子と、 前記第１の電圧に応じた電荷を蓄積可能な第２キャパシ
タ素子と、 前記第１の電圧に応じた電荷を前記第２キャパシタ素子
に蓄積するか否かを切り替える第３切替手段と、 前記第１キャパシタ素子のそれぞれに対応して設けら
れ、前記第１キャパシタ素子に蓄積された電荷を前記第
２キャパシタ素子に転送するか否かを切り替える第４切
替手段と、 前記デジタル信号の最上位ビットの値に応じた電荷を蓄
積可能な第３キャパシタ素子と、 前記デジタル信号の最上位ビットの値に応じた電荷を前
記第３キャパシタ素子に蓄積するか否かを切り替える第
５切替手段と、 前記第２キャパシタ素子に蓄積された電荷を前記第３キ
ャパシタ素子に転送するか否かを切り替える第６切替手
段と、 前記第２切替手段をオンして前記第１キャパシタ素子の
それぞれに前記デジタル信号の最上位ビットを除く各ビ
ットの値に応じた電荷を蓄積するとともに、前記第３切
替手段をオンして前記第２キャパシタ素子に前記第１の
電圧に応じた電荷を蓄積した後、前記第４切替手段をオ
ンして前記第１キャパシタ素子のそれぞれに蓄積された
電荷を前記第２キャパシタ素子に転送するとともに、前
記第５切替手段をオンして前記デジタル信号の最上位ビ
ットの値に応じた電荷を前記第３キャパシタ素子に蓄積
し、その後に、前記第６切替手段をオンして前記第２キ
ャパシタ素子に蓄積された電荷を前記第３キャパシタ素
子に転送する電荷制御回路と、を備えることを特徴とす
るデジタルアナログ変換回路。 - 【請求項３】前記第３キャパシタの両端電圧を増幅する
増幅器と、 前記増幅器の出力端子に接続された第７切替手段と、を
備え、 前記電荷制御回路は、前記第５切替手段のオン期間中に
前記第７切替手段をオフし、それ以外は前記第７切替手
段をオンすることを特徴とする請求項２に記載のデジタ
ルアナログ変換回路。 - 【請求項４】前記電荷制御回路は、前記第２切替手段が
複数あるときは、一つずつ順にオンすることを特徴とす
る請求項２または３に記載のデジタルアナログ変換回
路。 - 【請求項５】前記ｎビットのデジタル信号が特定のビッ
ト列のときのみ、前記第２キャパシタ素子に蓄積される
電荷量を調整する電荷調整手段を備え、 前記電荷制御回路は、前記第１キャパシタ素子のそれぞ
れに前記デジタル信号の最上位ビットを除く各ビットの
値に応じた電荷を蓄積した後、前記第１キャパシタ素子
のそれぞれに蓄積された電荷を前記第２キャパシタ素子
に転送し、かつ前記電荷調整手段による電荷調整を行
い、かつ前記デジタル信号の最上位ビットの値に応じた
電荷を前記第３キャパシタ素子に蓄積し、その後に、前
記切替手段をオンして、前記第２キャパシタ素子に蓄積
された電荷を前記第３キャパシタ素子に転送することを
特徴とする請求項１〜４のいずれかに記載のデジタルア
ナログ変換回路。 - 【請求項６】前記電荷調整手段は、前記デジタル信号の
最小値または最大値のときのみ、前記第２キャパシタ素
子に蓄積される電荷量を調整することを特徴とする請求
項５に記載のデジタルアナログ変換回路。 - 【請求項７】信号線および走査線の交点付近に配設され
た複数のスイッチング素子と、 信号線を駆動する信号線駆動回路と、 走査線を駆動する走査線駆動回路と、を備える表示装置
であって、 前記信号線駆動回路は、画素情報を表すデジタル信号を
アナログ信号に変換する請求項１〜６のいずれかに記載
のデジタルアナログ変換回路を有し、 前記デジタルアナログ変換回路の出力は、対応する信号
線に供給されることを特徴とする表示装置。 - 【請求項８】第１の電圧と第２の電圧との間の電圧であ
って、ｎ（ｎは２以上の整数）ビットのデジタル信号に
対応する電圧を出力するデジタルアナログ変換方法にお
いて、 複数の第１キャパシタ素子のそれぞれに前記デジタル信
号の最上位ビットを除く各ビットの値に応じた電荷を蓄
積した後、前記第１キャパシタ素子のそれぞれに蓄積さ
れた電荷を第２キャパシタ素子に転送するとともに、前
記デジタル信号の最上位ビットの値に応じた電荷を第３
キャパシタ素子に蓄積し、その後に、前記第２および第
３キャパシタ素子間の電流経路上に接続される切替手段
をオンして、前記第２キャパシタ素子に蓄積された電荷
を前記第３キャパシタ素子に転送することを特徴とする
デジタルアナログ変換方法。 - 【請求項９】第１の電圧と第２の電圧との間の電圧であ
って、ｎ（ｎは２以上の整数）ビットのデジタル信号に
対応する電圧を出力するデジタルアナログ変換方法にお
いて、 複数の第１キャパシタ素子のそれぞれに前記デジタル信
号の最上位ビットを除く各ビットの値に応じた電荷を蓄
積した後、前記第１キャパシタ素子のそれぞれに蓄積さ
れた電荷を第２キャパシタ素子に転送し、かつ前記ｎビ
ットのデジタル信号が特定のビット列のときのみ前記第
２キャパシタ素子に蓄積される電荷量を調整し、かつ前
記デジタル信号の最上位ビットの値に応じた電荷を第３
キャパシタ素子に蓄積し、その後に、前記第２および第
３キャパシタ素子間の電流経路上に接続される切替手段
をオンして、前記第２キャパシタ素子に蓄積された電荷
を前記第３キャパシタ素子に転送することを特徴とする
デジタルアナログ変換方法。
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