KR100378274B1 - 표시 장치의 구동 회로 및 표시 장치 - Google Patents

표시 장치의 구동 회로 및 표시 장치 Download PDF

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Abstract

본 발명은 회로 규모가 작고, 양질의 화상을 표시하고, 표시 계조를 자유롭게 변경할 수 있는 표시 장치의 구동 회로 및 액정 표시 장치를 제공하는 것을 목적으로 한다.
1차측과 2차측의 용량 사이에서 전하의 재배분을 실행하는 것에 의해, 디지털 아날로그 변환을 실행하도록 하고, 또한 1차측과 2차측의 적어도 어느 하나에 복수의 용량을 마련하는 것에 의해 고속 변환과 신호선으로의 확실한 전위 출력을 가능하게 한다. 또한, 출력 회로에 있어서도 입력 용량을 높게 하고, TFT나 인버터의 특성 변동에 좌우되지 않는 신호 전위의 출력을 실현할 수 있다.

Description

표시 장치의 구동 회로 및 표시 장치{CIRCUIT FOR DRIVING A DISPLAY DEVICE, AND DISPLAY DEVICE}
본 발명은 표시 장치의 구동 회로 및 액정 표시 장치에 관한 것으로, 특히 구성이 간단하고 양질의 화상 표시를 제공하고 또한 표시 계조의 변경도 매우 용이한 표시 장치의 구동 회로 및 액정 표시 장치에 관한 것이다.
퍼스널 컴퓨터나 박형 텔레비전 수상기 또는 정보 기기 단말(PDA) 등에 사용되는 평면형 표시 장치 중에서, 용량성 부하를 갖는 복수의 화소로 이루어진 것이 있다. 그의 일례로서는 액정 표시 장치를 들 수 있다.
예를 들면, 표시 화소마다 박막 트랜지스터(Thin Film Transistor : TFT) 또는 박막 다이오드(Thin Film Diode : TFD) 등의 화소 스위칭 소자가 마련된 소위 「액티브 매트릭스형 액정 표시 장치」는 화질이 선명하고 CRT만큼 또는 그 이상의 고밀도 표시 성능을 갖추고 있다. 특히, 화소 스위칭 소자로서 TFT를 이용한 박막 트랜지스터 방식의 액정 표시 장치(TFT-LCD) 실용화가 왕성하게 진행되고 있다.
통상, TFT의 반도체 활성층(채널, 소스 및 드레인의 각 영역)에는 비정질 실리콘 또는 다결정 실리콘이 사용된다. 그리고, 근년에는 주사선 구동 회로나 영상 신호선 구동 회로를 화소 TFT와 동시에 투명 절연 기판 상에 일체 형성한 「구동회로내장형」 TFT-LCD의 개발이 왕성하다. 이 구성에 의하면, 액정 표시 장치의 투명 절연 기판의 유효 화면 영역을 넓히고 또한 제조 코스트의 저감을 도모할 수 있다.
그러나, 이와 같은 구동 회로 내장형 TFT-LCD에 있어서는 영상 신호로서 외부에서 입력되는 디지털 신호를 아날로그 신호로 변환하기 위한 디지털·아날로그 변환 회로(이하, 「DAC」라 함)가 화소 기판 상에 마련되어 있다.
그러나, 종래 구동 회로 내장형 TFT-LCD에 있어서는 표시 화상을 매우 세밀하게 하기 위해 디지털 입력 신호의 비트 수를 증가시키면, DAC의 규모가 크게 되어 버리고, 화면의 유효 표시 영역을 좁혀 버린다고 하는 문제가 있었다. 이하, 이 문제에 대하여 도면을 참조하면서 설명한다.
도 53은 종래 표시 장치에 있어서 사용되고 있던 용량 어레이형 DAC의 구성을 도시한 개념도이다. 동도에 예시한 DAC는 소위 파라렐(parallel) 입력형의 것으로, 스위치 제어 회로(41), 기준 전압원(42), 스위치 어레이(43), 용량 어레이(44), 리셋 스위치(45) 및 버퍼 앰프(46)로 이루어진다.
동도에 도시한 예에 있어서는 영상 신호로서 (B6, B5 …B1)로 되는 6비트의 디지털 데이터가 파라렐로 입력된다.
용량 어레이(44)에는 디지털 데이터의 비트 수보다도 하나 많은 수의 콘덴서가 마련되어 있다. 이들 콘덴서의 용량값은 바이너리에 대응하여, C∼C/32까지의 6종류로 가중이 주어져 있다. 또한, 이들 콘덴서의 일단(一端)은 공통으로 접속되고, 증폭기(46)를 거쳐 영상 신호선에 접속되어 있다. 또한, 각 콘덴서의 타단(他端)은 스위치 어레이(43)의 각 MOS 스위치에 의해 기준 전압 Vs나 접지 전위에 선택 접속된다.
스위치 어레이(43)의 각 스위치는 각 콘덴서의 용량 가중의 순서에 일치한 입력의 바이너리 데이터에 의해 직접 제어된다.
도 53에 도시한 예에 있어서는 6비트의 변환이 가능하다. 즉, (B6, B5, …B1)로 이루어진 파라렐 데이터가 입력된 경우에, 출력 전압 Vout는 다음의 식에 의해 나타내어진다.
그러나, 이 DAC에서는 n비트의 디지털 데이터를 변환하기 위해 (n+1)개의 용량이 필요하게 된다. 따라서, 비트 수를 늘려서 표시 계조가 높은 매우 상세한 화상 표시를 실행하기 위해서는 필연적으로 회로 규모가 증대한다고 하는 문제가 생긴다. 구동 회로 내장형 액정 표시 장치에 있어서는 DAC의 회로 규모가 증대하면, 유효 화소 면적의 확보가 곤란하게 되고, 표시 장치가 대형화하고, 중량도 무겁게 된다고 하는 문제가 생긴다.
한편, 도 53의 DAC에 있어서는 용량 어레이(44)에 있어서의 각 콘덴서의 용량을 바이너리로 가중할 필요가 있으므로, 비트 수의 증대와 함께 용량값의 정도를 보다 정밀하게 보증해야 한다. 따라서, 설계·제조상의 마진이 엄격하고, 수율도 저하하기 쉽다.
또한, 도 53에 도시한 바와 같은 종래 DAC는 변환할 수 있는 디지털 데이터의 비트 수가 고정되어 버린다고 하는 문제도 갖는다. 즉, 취급할 수 있는 영상 신호의 계조가 DAC의 회로 구성에 의해 일정값으로 고정되고, 사후적으로 변경할 수 없다. 그러면, 예를 들어, 퍼스널 컴퓨터에 있어서, 표시 내용에 따라 표시 모드를 전환하는 조작이 곤란하게 된다고 하는 문제가 생긴다.
이와 같은 것에서, 예를 들면 특개평7-72822호 공보에는 2개의 용량 소자로 구성되는 시리얼 DAC를 사용하는 것이 기재되어 있다. 그러나, 이 구성에서는 디지털 아날로그 변환과 용량 소자로의 아날로그 신호의 입력 또는 용량 소자로부터의 디지털 신호의 출력을 다른 기간에 실행해야 하므로, 데이터 처리의 고속화라고 하는 점에서는 한계가 있었다.
본 발명의 목적은 상기 사정을 고려하여 이루어진 것으로, 회로 규모가 작고, 양질의 화상을 표시하고 게다가 표시 계조를 자유롭게 변경할 수 있는 표시 장치의 구동 회로 및 액정 표시 장치를 제공하는 것이다.
도 1은 본 발명에 이르는 과정에서 시작(試作)한 영상 신호 구동 회로에 있어서 사용되는 디지털 아날로그 변환 회로(DAC)를 나타낸 개념도.
도 2는 도 1의 DAC의 동작 파형을 도시한 타이밍도.
도 3은 DAC를 탑재한 액정 표시 장치의 주요부 개략 구성을 예시한 개념도.
도 4는 도 1에 예시한 시리얼 DAC의 구성을 개념적으로 도시한 구성도.
도 5는 본 발명에 관한 제1 시리얼 DAC의 기본 구성을 도시한 개념도.
도 6은 도 5의 시리얼 DAC의 동작을 설명하는 타이밍도.
도 7은 본 발명에 관한 제2 DAC의 기본 구성을 도시한 개념도.
도 8은 도 7의 DAC의 동작을 설명하는 타이밍도.
도 9는 본 발명에 관한 제2 DAC의 기본 구성을 도시한 개념도.
도 10은 도 9의 DAC의 동작을 설명하는 타이밍도.
도 11은 도 1 내지 도 9에 예시한 시리얼형 DAC를 더 간략화하여 변형한 개략 회로도.
도 12는 본 발명의 구동 회로에 사용하여 바람직한 DAC의 제2 변형예를 도시한 개략 회로도.
도 13은 본 발명의 구동 회로에 사용하여 바람직한 DAC의 제2 변형예를 도시한 개략 회로도.
도 14는 「오차 확산」의 효과를 설명하기 위한 개념도.
도 15는 본 발명의 제1 실시형태에 관한 영상 신호선 구동 회로의 주요부를 도시한 개략도.
도 16은 도 15의 회로에 있어서의 동작 파형을 도시한 타이밍도.
도 17은 본 발명에 있어서 사용하여 바람직한 영상 신호 출력 회로(50B)의 개념 구성을 도시한 회로도.
도 18은 출력 회로(50B)의 동작을 설명하기 위한 타이밍도.
도 19는 출력 회로(50B)의 변형예를 도시한 개략 회로도.
도 20은 입력 비교 회로 ID의 입력 전위 IN-와 출력 nd의 관계를 도시한 그래프.
도 21은 출력 회로(50B)의 제2 변형예를 도시한 개략 회로도.
도 22는 출력 회로(50D)의 입력 비교 회로 ID의 입력과 출력의 관계를 도시한 그래프.
도 23은 출력 회로(50B)의 제2 변형예를 도시한 개략 회로도.
도 24는 출력 회로(50E)∼(50G)의 입력 비교 회로 ID의 입력과 출력의 관계를 도시한 그래프.
도 25는 출력 회로(50B)의 제4변형예를 도시한 개략 회로도.
도 26은 출력 회로(50B)의 제5변형예를 도시한 개략 회로도.
도 27은 본 발명에 있어서 사용할 수 있는 부극성용 출력 회로(50J)를 도시한 회로도.
도 28은 도 27의 출력 회로(50J)의 각부의 타이밍도.
도 29는 정극성용 출력 회로(50K)의 상세 구성을 도시한 회로도.
도 30은 출력 회로(50L)의 회로도.
도 31은 출력 회로(50L) 내의 각부의 타이밍도.
도 32는 도 30에 도시한 출력 회로(50L)의 변형예를 도시한 개략 회로도.
도 33은 도 1 내지 도 14에 관하여 앞서 기술한 시리얼형 DAC와 도 27 내지 도 32에 관하여 앞서 기술한 출력 회로(50J)∼(50M)의 접속 부분을 도시한 개략 회로도.
도 34는 도 33에 있어서의 각부의 동작을 도시한 타이밍도.
도 35는 시리얼형 DAC와 출력 회로(50J)∼(50M)의 접속 부분의 또 하나의 구체예를 도시한 개략 회로도.
도 36은 도 35에 있어서의 각부의 동작을 도시한 타이밍도.
도 37은 본 발명의 실시 형태에 관한 다계조 표시 장치의 회로 블록도.
도 38은 도 37에 도시한 다계조 표시 장치의 영상 신호 구동 회로를 도시한 회로 블록도.
도 39는 도 38의 영상 신호 구동 회로의 동작을 도시한 타이밍도.
도 40은 게이트 어레이 GA로부터의 디지털 영상 데이터의 출력 순서를 설명하기 위한 개념도.
도 41은 본 발명에 의한 영상 신호선 구동 회로의 변형예를 설명하기 위한 개념도로서, (a)는 도 38에 도시한 기본형에 대응하고, (b)는 변형예에 대응하는 도면.
도 42는 본 발명에 의한 영상 신호 구동 회로의 변형예에 대응하는 개념도.
도 43의 (a)는 배속 동작 시프트 레지스터의 블록 구성을 도시한 도면.
도 43의 (b)는 그의 개략 회로를 도시한 도면.
도 44의 (a)는 배속 동작 시프트 레지스터의 블록 구성을 도시한 도면.
도 44의 (b)는 그의 개략 회로를 도시한 도면.
도 45는 본 발명에 의한 영상 신호선 구동 회로의 실시예를 도시한 블록도.
도 46은 본 실시예의 표시 장치의 동작 구체예를 도시한 타이밍도.
도 47은 시프트 레지스터(21)의 변형예를 도시한 개념도.
도 48은 도 47에 도시한 시프트 레지스터의 동작을 설명하는 타이밍도.
도 49는 감마 보정 회로를 부가한 액정 표시 장치의 구동 회로를 설명하기 위한 개념도로서, (a)는 6신호선 선택 구성의 구동 회로에 신호를 공급하는 게이트 어레이의 타이밍도, (b)는 6신호선 선택 구성의 구동 회로의 개념도, (c)는 8신호선 선택 구성의 구동 회로에 신호를 공급하는 게이트 어레이의 타이밍도, (d)는 8신호선 선택 구성의 구동 회로의 개념도.
도 50은 6신호선 선택 구성의 구동 회로의 더욱 상세한 구체예를 도시한 구성도.
도 51은 「블록 순차 주사형」의 샘플 홀드형(이하, S/H형이라 함) 액정 표시 장치의 구동 회로를 도시한 개략도.
도 52는 도 51의 영상 신호 구동 회로 VD의 동작 원리를 설명하기 위한 타이밍도.
도 53은 종래 액정 표시 장치에 있어서 사용되고 있던 용량 어레이형 DAC의 구성을 도시한 개념도.
<도면의 주요 부분에 대한 부호의 설명>
10, 10A∼10C : DAC
11 : 스위치 선택 회로
19 : 버퍼 앰프
20 : 화상 표시부
21, 31 : 시프트 레지스터
24, 34 : 샘플링 스위치
27 : 영상 신호선
28 : 주사선
29 : 화소 TFT
32 : 비디오 신호선
33 : 샘플링 스위치 제어선
50A∼50M : 출력 회로(앰프 회로)
80 : 감마 보정 회로
VD : 영상 신호 구동 회로
SD : 주사선 구동 회로
Clc : 액정 용량
Cs : 보조 용량
상기 목적을 달성하기 위해, 시 계열로 입력되는 복수 비트 시리얼(serial) 데이터의 각 비트 신호에 따라 복수의 기준 전압 중 하나를 배타적으로 선택하여 출력하는 기준 전압 선택 회로, 상기 기준 전압 선택 회로에 접속되어, 이 기준 전압 선택 회로에서 출력되는 기준 전압을 유지하는 제1 용량 소자, 상기 제1 용량 소자에 접속 회로를 거쳐 접속되어, 상기 접속 회로가 상기 기준 전압 선택 회로에 각 비트 신호가 입력되기 전의 타이밍에서 단락하는 것에 의해 상기 제1 용량 소자에서 분배되는 전하를 유지하는 제2 용량 소자, 상기 제2 용량 소자에 유지된 전압을 표시 신호로서 출력하는 출력선을 구비한 것을 기본 구성으로 한다.
즉, 본 발명의 표시 장치의 구동 회로는 디지털 데이터를 입력하여 아날로그 영상 신호로 변환하여 출력하는 표시 장치의 구동 회로에 있어서, 제1 용량과, 상기 디지털 데이터 중 어느 하나의 비트를 입력하고, 상기 비트의 값이 「1」인 경우에는 상기 제1 용량의 충전 전압을 제1 전압으로 하고, 상기 비트의 값이 「0」인 경우에는 상기 제1 용량의 충전 전압을 상기 제1 전압과는 다른 제2 전압으로 하는 선택 회로, 제2 용량, 상기 제1 용량과 상기 제2 용량을 접속하여 양자의 충전 전하를 재배분하여 양자의 충전 전압을 동전압으로 하는 접속 회로를 구비하고, 디지털 데이터의 최하위 비트에서 최상위 비트까지의 각 비트마다 상기 선택 회로와 상기 접속 회로를 이 순서로 동작시키는 것에 의해 얻어진 상기 제1 용량 또는 제2 용량의 충전 전압을 상기 아날로그 영상 신호로서 출력한다.
상기 기본 구성을 전제로 하면서, 본 발명의 제1 표시 장치의 구동 회로는 디지털 데이터를 입력하여 아날로그 영상 신호를 출력하는 디지털 아날로그 변환 회로를 구비한 표시 장치의 구동 회로에 있어서, 상기 디지털 아날로그 변환 회로는 시 계열로 입력되는 복수 비트 데이터의 각 비트 신호에 따라 복수의 기준 전압 중 하나를 배타적으로 선택하여 출력하는 기준 전압 선택 회로, 상기 기준 전압 선택 회로에 접속되어, 상기 기준 전압 선택 회로에서 출력되는 기준 전압을 유지하는 복수 개의 용량 소자로 이루어진 입력측 용량 소자군, 및 상기 입력측 용량 소자군의 각 용량 소자에 접속 회로를 거쳐 접속되어, 상기 접속 회로를 소정의 타이밍에서 단락하는 것에 의해, 상기 입력측 용량 소자군 중의 각 용량 소자를 순차 선택적으로 접속하여 상기 입력측 용량 소자군 중의 각 용량 소자에서 분배되는 전하를 유지하는 출력측 용량 소자를 갖는 입력 용량 병렬형의 구성을 갖고, 상기 출력측 용량 소자에 유지된 전압을 아날로그 영상 신호로서 출력하는 것을 특징으로 한다.
또한, 본 발명의 제2 표시 장치의 구동 회로는 디지털 데이터를 입력하여 아날로그 영상 신호를 출력하는 디지털 아날로그 변환 회로를 구비한 표시 장치의 구동 회로에 있어서, 상기 디지털 아날로그 변환 회로는 시 계열로 입력되는 복수 비트 데이터의 각 비트 신호에 따라 복수의 기준 전압 중 하나를 배타적으로 선택하여 출력하는 기준 전압 선택 회로, 상기 기준 전압 선택 회로에 접속되어, 상기 기준 전압 선택 회로에서 출력되는 기준 전압을 유지하는 입력측 용량 소자 및 상기 입력측 용량 소자에 접속 회로를 거쳐 접속되어, 상기 접속 회로를 소정의 타이밍에서 단락하는 것에 의해, 상기 입력측 용량 소자를 접속하여 상기 입력측 용량 소자에서 분배되는 전하를 유지하는 복수 개의 용량 소자로 이루어진 출력측 용량 소자군을 갖는 출력 용량 병렬형 구성을 갖고, 상기 출력측 용량 소자군 중의 각 용량 소자에 유지된 전압을 선택적으로 아날로그 영상 신호로서 출력하는 것을 특징으로 한다.
또한, 본 발명의 제2 표시 장치의 구동 회로는 디지털 데이터를 입력하여 아날로그 영상 신호를 출력하는 디지털 아날로그 변환 회로를 구비한 표시 장치의 구동 회로에 있어서, 상기 디지털 아날로그 변환 회로는 시 계열로 입력되는 복수 비트 데이터의 각 비트 신호에 따라 복수의 기준 전압 중 하나를 배타적으로 선택하여 출력하는 기준 전압 선택 회로, 상기 기준 전압 선택 회로에 접속되어, 이 기준 전압 선택 회로에서 출력되는 기준 전압을 유지하는 복수 개의 용량 소자로 이루어진 입력측 용량 소자군 및 상기 입력측 용량 소자군의 각 용량 소자에 접속 회로를 거쳐 접속되어, 상기 접속 회로를 소정의 타이밍에서 단락하는 것에 의해, 상기 입력측 용량 소자군 중의 각 용량 소자를 순차 선택적으로 접속하여 상기 입력측 용량 소자군 중의 각 용량 소자를 순차 선택적으로 접속하여 상기 입력측 용량 소자군 중의 각 용량 소자에서 분배되는 전하를 유지하는 복수 개의 용량 소자로 이루어진 출력측 용량 소자군을 갖는 입출력 병렬형 구성을 갖고, 상기 출력측 용량 소자군 중의 각 용량 소자에 유지된 전압을 선택적으로 아날로그 영상 신호로서 출력하는 것을 특징으로 한다.
상술한 제1 내지 제2 구동 회로에 있어서, 상기 기준 전압 회로와 상기 입력측 용량 소자 사이에 접속된 차폐 회로를 더 포함하며, 상기 접속 회로에 의해 상기 입력측 용량 소자와 상기 출력측 용량 소자가 단락되기 전에 상기 차폐 회로에 의해 상기 기준 전압 선택 회로와 상기 입력측 용량 소자를 차단하는 것에 의해 상기 입력측 용량 소자에서 상기 기준 전압 선택 회로로의 전하의 역류를 방지할 수 있게 할 수 있다.
또한, 상기 입력측 용량 소자와 상기 출력측 용량 소자는 대략 동일한 용량값을 갖는 것으로 하면, 전하의 재배분을 균등하게 실행할 수 있다.
한편, 본 발명의 제4 표시 장치의 구동 회로는 서로 직교 배치된 복수의 신호선 및 주사선, 상기 신호선과 주사선의 교점에 각각 마련된 화소 스위칭 소자를 갖고, m비트 데이터(m은 복수)에 따라 2의 m승의 계조 표시를 실행하는 표시 장치의 구동 회로에 있어서, 상기 m비트 데이터가 공급되는 데이터 분배 회로, 상기 m비트 데이터를 순차 저장하고, 소정의 타이밍에서 출력하는 데이터 래치 회로, 상기 데이터 래치 회로에서의 출력을 저장하고, 소정의 타이밍에서 출력하는 감마 보정 회로, 상기 감마 보정 회로에서의 출력을 저장하고, 소정의 타이밍에서 출력하는 제1 내지 제2 표시 장치의 구동 회로에 있어서 사용하는 디지털 아날로그 변환 회로 및 상기 디지털 아날로그 변환 회로에서의 출력을 증폭하는 앰프 회로를 구비한 것을 특징으로 한다.
한편, 본 발명의 액정 표시 장치는 상술한 어느 하나의 표시 장치의 구동 회로와 상기 화소 스위칭 소자에 의해 제어되는 액정을 구비하고, 상기 액정의 동작 스레쉬홀드 전압이 약 2. 5 V인 것을 특징으로 한다.
또는 본 발명의 액정 표시 장치는 상술한 어느 하나의 표시 장치의 구동 회로와 상기 화소 스위칭 소자에 의해 제어되는 액정을 구비하고, 상기 액정의 동작 스레쉬홀드 전압이 약 1. 5 V인 것을 특징으로 한다.
또는 본 발명의 액정 표시 장치는 상술한 어느 하나의 표시 장치의 구동 회로와 화상 관찰면에서 봐서 배면측에 마련된 광원을 구비한 투과형 액정 표시 장치인 것을 특징으로 한다.
또는 본 발명의 액정 표시 장치는 상술한 어느 하나의 표시 장치의 구동 회로와 화상 관찰면에서 봐서 배면측에 마련된 반사체를 구비하고, 상기 화상 관찰면측에서 입사하는 외광을 상기 반사체에 의해 반사시켜 화상을 표시하는 반사형 액정 표시 장치인 것을 특징으로 한다.
또는 본 발명의 액정 표시 장치는 상술한 어느 하나의 표시 장치의 구동 회로와 화상 관찰면에서 봐서 배면측에 마련된 광원과 화상 관찰면에서 봐서 배면측에 마련된 반사체를 구비하고, 상기 광원에서 방출한 광을 투과시키거나 또는 상기 화상 관찰면에서 입사하는 외광을 상기 반사체에 의해 반사시켜 화상을 표시하는 것을 특징으로 한다.
또는 본 발명의 액정 표시 장치는 상술한 어느 하나의 표시 장치의 구동 회로와 표시 화소마다 마련된 화소 스위칭 소자를 구비하고, 상기 구동 회로와 상기 화소 스위칭 소자는 동일 기판 상에 마련되고 또한 상기 기판 상에 퇴적된 동층의 반도체층을 포함하는 것을 특징으로 한다.
본 발명에 의하면, 3개 또는 그 이상의 용량 중 일부의 용량을 디지털 데이터의 비트값에 대응한 전위로 충전한 후에 나머지 용량 사이에서 충전 전하의 재배분을 실행하는 조작을 반복하는 것에 의해, 디지털 데이터에 대응한 아날로그 전압을 형성할 수 있다.
이하, 도면을 참조하면서 본 발명의 실시 형태에 대하여 설명한다.
도 1은 본 발명에 이르는 과정에서 시작한 영상 신호 구동 회로에 있어서 사용되는 디지털 아날로그 변환 회로(DAC)를 도시한 개략도이다.
또한, 도 2는 그의 동작 파형을 도시한 타이밍도이다.
또한, 도 3은 이와 같은 DAC를 탑재한 액정 표시 장치의 주요부 개략 구성을예시한 개념도이다.
먼저, 도 3을 참조하면, 본 발명의 액정 표시 장치의 구성에 대하여 설명한다. 동도에 예시한 액정 표시 장치는 「선순차(線順次) 방식」으로 부르는 형식의 것으로, 모든 영상 신호선에 대하여 동시에 영상 신호를 기록하도록 동작한다. 즉, 화상 표시부(20)에 인접하여 영상 신호 구동 회로 VD와 주사선 구동 회로 SD가 동일 기판 상에 마련되어 있다. 또한, 이들을 구성하는 스위칭 소자는 동일 퇴적 공정에 의해 형성된 폴리실리콘 등의 동층 반도체층으로 구성된다.
화상 표시부(20)에는 복수줄의 영상 신호선(27)과 이것에 직교하는 복수줄의 주사선(28)이 배선되고, 이들의 교점에 화소 TFT(29)가 마련되어 있다. TFT(29)의 드레인 전극에는 액정 용량 Clc와 보조 용량 Cs가 각각 접속되고, 표시 화소를 형성하고 있다.
주사선 구동 회로 SD는 예를 들면, 도시하지 않은 시프트 레지스터와 주사선 구동 버퍼에 의해 구성되고, 각각의 버퍼 출력이 각 주사선(28)에 공급된다. 이와 같이 하여, 각 주사선(28)에 공급된 주사선 신호에 따라, 대응하는 화소의 TFT(29)가 온, 오프 제어된다.
영상 신호 구동 회로 VD는 시프트 레지스터(21)와 샘플링 스위치(24)와 DAC(10)와 버퍼 앰프(앰프 회로)(50)에 의해 구성되어 있다. 시프트 레지스터(21)에는 클럭 신호(CLK-A)와 트리거 신호가 입력된다. 그리고, 시프트 레지스터(21)로부터의 출력과 시리얼 데이터의 샘플링용 클럭에 의해, 샘플링 스위치(24)가 제어된다. 샘플링 스위치(24)로부터는 샘플 신호(Sample)와 그의 반전 신호(/Sample)와 컨트롤 신호(Control)가 출력된다.
DAC(10)는 이들 신호에 따라, 시리얼 입력되는 디지털 영상 신호를 아날로그 신호로 변환하여 출력한다. 출력된 아날로그 영상 신호는 기록 제어 스위치 AS와 버퍼 앰프(50)를 거쳐 각 영상 신호선(27)에 공급되고, 대응하는 화소 TFT(29)를 거쳐 액정 용량 Clc와 보조 용량 Cs에 축적되고, 소정의 화상를 표시한다.
이어서, 본 발명에 이르는 과정에서 시작한 시리얼 DAC의 구성에 대하여 도 1을 참조하면서 설명한다.
먼저, 그의 입력단에는 스위치 선택 회로(11)가 마련되어 있다. 스위치 선택 회로(11)는 NOR1, NOR2, NOT1, NOT2에 의해 구성된다.
스위치 선택 회로(11)의 후단(後段)에는 N채널 트랜지스터 M1, P 채널 트랜지스터 M2, 용량 C1, N채널 트랜지스터 M4, P 채널 트랜지스터 M5, 용량 C2 및 N 채널 트랜지스터 M3이 마련되어 있다.
스위치 선택 회로(11)는 입력되는 데이터 신호(Data)와 컨트롤 신호(Control)에 따라, 트랜지스터 M1과 트랜지스터 M2 중 어느 하나를 선택한다. 또한, 상세히 설명하면, 컨트롤 신호가 "L"(로우)인 경우에는 트랜지스터 M1과 M2가 데이터 신호에 의해 배타적으로 선택가능하게 되고, 데이터 신호가 "0"에서는 트랜지스터 M1이 선택되고, 데이터 신호 "1"에서는 트랜지스터 M2가 선택된다.
한편, 컨트롤 신호가 "H"(하이)에서는 트랜지스터 M1, M2 모두 선택되지 않는다.
트랜지스터 M1은 접지 전위에 접속되고, 선택 회로(11)로부터의 신호에 따라 용량 C1의 전하를 방전한다. 또한, 트랜지스터 M2는 기준 전위 Vs에 접속되고, 선택 회로(11)로부터의 신호에 따라 용량 C1을 충전한다.
트랜지스터 M4와 트랜지스터 M5는 샘플 신호(Sample, /Sample)를 입력하여, 용량 C1과 용량 C2의 전기적 접속 상태를 제어하는 트랜스퍼 게이트를 구성한다. 즉, 샘플 신호(Sample)가 "L"일 때는 트랜스퍼 게이트가 비도통으로 되고, "H"일 때에 도통으로 된다.
한편, 트랜지스터 M3은 리셋 신호(Reset)에 의해 제어되고, 용량 C2의 전하를 방전한다.
이어서, 도 1의 DAC의 동작에 대하여 도 2를 참조하면서 설명한다.
여기서는 시리얼 입력되는 디지털 영상 신호로서 4비트의 디지털 데이터인 (1001)이 입력되는 경우를 일례로 하여 도시하였다. 즉, 데이터 신호(Data)로서, 「1」, 「0」, 「0」, 「1」에 대응하는 디지털 신호가 순차 입력되는 경우에 대하여 설명한다. 또한, 여기서는 도 1의 용량 C1과 C2의 용량값은 같은 것으로 가정한다.
먼저, 데이터 신호를 입력하기 전, 시각 t0∼t2에 있어서는 컨트롤 신호(Control)는 "H"로 설정되고, 트랜지스터 M1과 M2는 모두 비도통 상태로 된다. 동시에, 샘플 신호(Sample)는 "L"로 설정되고, 트랜스퍼 게이트를 구성하는 트랜지스터 M4와 M5는 비도통 상태로 된다. 이것에 의해, 용량 C1의 일단인 B점은 개방 상태로 된다.
또한, 시각 t1∼t2에 있어서, 리셋 신호(Reset)는 "H"로 설정되고, 트랜지스터 M3을 도통 상태로 하는 것에 의해, 용량 C2의 일단인 A점이 접지되고, A점의 전위 Va는 0(볼트)으로 된다.
이상의 동작이 시리얼 영상 신호를 입력하기 전의 리셋 동작에 대응한다.
이어서, 시각 t2부터 시리얼 영상 신호를 순차 입력하여 DA 변환 동작을 개시한다.
먼저, 시각 t2∼t4에 있어서, 최하위 비트(LSB)인 「1」이 입력된다. 이것에 대응하여, 먼저 시각 t2∼t3에 있어서, 컨트롤 신호가 "L"로 되어 트랜지스터 M1과 M2를 선택가능하게 함과 동시에 샘플 신호가 "L"로 되어 트랜스퍼 게이트 M4, M5를 비도통으로하여, A점과 B점이 전기적으로 차단된다. 여기서, 입력된 데이터 신호는 「1」이므로, 트랜지스터 M1이 비도통, M2가 도통 상태로 되고, B점의 전위 Vb는 Vs(볼트)로 설정된다. 즉, 용량 C1은 Vs(볼트)의 전압까지 충전된다. 이때, A점의 전위 Va는 그대로 0(볼트)로 유지된다.
이어서, 시각 t3∼t4에 있어서, 컨트롤 신호가 "H"로 되어 트랜지스터 M1과 M2를 모두 비도통으로 하고, 샘플 신호는 "H"로 되어 트랜스퍼 게이트 M4, M5를 도통 상태로 하고, A점과 B점이 전기적으로 접속되고, 또한 B점의 전위가 입력 데이터에 의해 변동을 받지 않게 된다. 그러면, 용량 C1과 용량 C2사이에서 축적 전하의 재배분이 일어난다.
즉, 시각 t3에 있어서는 B점의 전위 Vb가 Vs(볼트)로, A점의 전위 Va는 0 (볼트)로 설정되어 있으므로, 용량 C1과 C2의 용량값이 같다고 하면, 시각 t4에 있어서는
로 된다. 즉, 용량 C1과 용량 C2의 충전 전압은 모두 Vs/2 (볼트)로 된다.
이어서, 시각 t4∼t6에 있어서, 영상 신호의 다음 비트인 「0」이 입력된다. 이것에 대응하여, 먼저 시각 t4∼t5에 있어서는 시각 t2∼t3과 같은 상태의 제어 신호(컨트롤 신호와 샘플 신호와 리셋 신호)가 입력된다. 즉, 트랜지스터 M1과 M2를 선택가능으로 하고, 용량 C1과 C2를 전기적으로 차단한다. 여기서, 데이터 신호로서, 제2 비트의 「0」이 입력되어 있으므로, 트랜지스터 M1이 도통, 트랜지스터 M2는 비도통 상태로 되고, B점의 전위 Vb = 0 (볼트)으로, A점의 전위 Va는 시각 t4에서의 전위 Vs/2 (볼트)로 유지된다. 즉, 용량 C1의 충전 전압은 0 (볼트)으로 되고, 용량 C2의 충전 전압은 Vs/2 (볼트)로 유지된다.
시각 t5∼t6에서는 시각 t3∼t4와 같은 상태의 제어 신호가 입력되는 것에 의해, 용량 C1과 용량 C2 사이에서, 축적 전하의 재배분이 일어난다. 그 결과로서, 시각 t6에 있어서,
로 된다.
이후, 시각 t6∼t8에 있어서 영상 신호의 제2 비트인 「0」이 입력되고, 시각 t8∼t10에 있어서 최상위 비트(MSB)인 「1」이 입력된다. 그리고, 이들 비트 데이터의 입력에 대응하여, 상술한 일련의 동작이 반복된다. 그 결과로서, 시각 t10에 있어서, A점의 전위 Va와 B점의 전위 Vb는
로 되고, 입력 디지털 데이터(1001)에 대응하는 아날로그 전위가 얻어진다.
시각 t10이후는 컨트롤 신호(Control)는 "H"로, 샘플 신호(Sample)와 리셋 신호(Reset)는 "L"로 설정된다. 이것에 의해, 용량 C1과 C2가 전기적으로 차단되고, 또한 입력 디지털 데이터에 의해 트랜지스터 M1과 M2가 선택되지 않도록 하여, Va를 유지할 수 있다. 이와 같이 하여, 입력 디지털 데이터에 대응한 아날로그 전위 Va가 얻어지고, 대응하는 영상 신호선(27)에 인가된다.
이상 설명한 바와 같이, 도 1에 예시한 시리얼 DAC에 의하면, 시리얼 입력되는 디지털 영상 신호를 확실하고 또한 용이하게 아날로그 신호로 변환할 수 있다. 또한, DAC의 회로 구성은 매우 간단하고, 회로 면적을 종래보다도 대폭적으로 축소할 수 있다. 즉, 동일 기판 상에 퇴적한 동층의 폴리실리콘 등의 반도체층을 사용하여 화소 TFT와 구동 회로의 스위칭 소자를 형성할 때에, 구동 회로의 면적을 축소할 수 있다.
이와 같은 회로 규모의 축소 효과는 디지털 데이터의 비트 수에 따라 높게 되고, 표시 화상을 고품질화하는 만큼, 그의 효과를 보다 현저히 얻을 수 있다. 예를 들면, 도 53에 예시한 종래 6비트의 파라렐 입력형 DAC와 비교하면, 도 1의 시리얼 DAC의 회로 규모는 약 1/6정도로 매우 작게 할 수 있다. 즉, 회로가 점유하는 면적을 종래의 약 1/6로 축소할 수 있다.
일반적인 n비트의 파라렐 입력형 DAC와 비교하면, 도 1의 시리얼 DAC의 회로 규모는 대략 1/n이고, 비트 수가 증가하는 만큼, 회로 규모의 축소 효과를 얻을 수 있다. 이것은 구동 회로를 패널에 집적시킨 폴리실리콘 TFT의 액정 표시 장치에 있어서는 특히 유리하게 작용한다. 표시 화상의 고품질화하기 위해서는 표시 계조, 즉 영상 신호의 비트 수가 증가할 필요가 있지만, 도 1의 시리얼 DAC에 의하면, 회로 규모를 증대시키지 않고, 패널의 소형화와 고화질화를 양립시킬 수 있다.
또한, 도 1의 시리얼 DAC에 의하면, 회로를 변경하지 않고, 다른 비트 수의 디지털 데이터를 아날로그 영상 신호로 변경할 수 있다고 하는 효과도 얻어진다. 즉, 시리얼로 입력되는 디지털 데이터의 각 비트에 대하여, 상술한 바와 같은 동작을 반복하는 것에 의해, 비트 수에 의존하지 않고 디지털 데이터를 아날로그 변환할 수 있다.
도 1의 시리얼 DAC가 발휘하는 이들 효과는 특히 컴퓨터의 표시 장치 등에 이용할 때에 유리하게 된다. 즉, 컴퓨터에 있어서는 그의 용도나 소프트웨어 등에 따라 화상 표시 모드를 전환할 필요가 있는 경우가 많다. 이때에, 표시 분해능과 함께 표시 계조, 즉 계조 비트 수도 전환하도록 하는 것이 바람직하다. 도 1의 시리얼 DAC에 의하면, 이와 같은 경우에 있어서도, 동일 DAC를 사용하여 아날로그 변환할 수 있다.
예를 들면, 입력하는 디지털 데이터의 비트 수에 따라, 도 2에 예시한 바와 같은 DA 변환을 실행하는 기간 ts∼te를 더 세밀하게 분할하는 것에 의해, 또 비트 수가 큰 디지털 데이터를 아날로그 전위로 변환할 수 있다. n비트의 디지털 데이터(Bn, Bn-1, …B1)(여기서, 각 비트 Bk는 0 또는 1임.)를 도 1의 DAC로 변환하였을 때에 얻어지는 아날로그 전위 Va는 다음 식으로 나타내어진다.
이와 같이, 도 1의 시리얼 DAC에 의하면, 종래 DAC와 비교하여 적은 소자수로 DA 변환이 가능하다. 또한, 회로를 변경하지 않고 변환 기간 중의 제어 신호의 주파수를 바꾸는 것만으로 임의 길이의 디지털 데이터를 아날로그 전위로 변환할 수 있다. 그 결과로서, 매우 상세한 표시가 가능하고 또한 소자수가 적은 영상 신호 구동 회로를 실현할 수 있다.
이상 설명한 시리얼 DAC를 또 개념적으로 설명하면 이하와 같다.
도 4는 도 1에 예시한 시리얼 DAC의 구성을 개념적으로 도시한 구성도이다. 즉, 도 1에 예시한 시리얼 DAC는 2개의 용량 C1과 C2를 기본 구성으로서 갖는다. 그리고, 데이터 신호(data, /data) 및 컨트롤 신호(/control)에 따라, 용량 C1에 대하여 디지털 신호에 대응하는 전압을 시리얼적으로 입력한다. 한편, 이것과 병행하여 샘플 신호(sample)에 따라 용량 C1과 C2 사이에서 전하의 재배분을 실행하는 것에 의해, 디지털 신호를 아날로그 전압으로 변환한다. 또한, 도 4에 도시한 입력 전압 V+와 V-는 각각 도 1에 있어서의 Vs와 접지 전위에 대응한다.
본 발명자는 이와 같은 시리얼 DAC에 대하여 더 개량하고, 표시 장치의 구동 회로에 탑재하여 더 좋은 시리얼 DAC를 발명하였다.
도 5는 본 발명에 관한 제1 시리얼 DAC의 기본 구성을 도시한 개념도이다.
또한, 도 6은 도 5의 시리얼 DAC의 동작을 설명하는 타이밍도이다.
도 5에 도시한 시리얼 DAC(10A)는 1차측에 하나의 용량 C1이 마련되고, 2차측에는 2개의 용량 C21 및 C22가 마련된 「출력 용량 병렬형」 DAC이다. 이들 2개의 용량 C21, C22를 교대로 나누어 사용하는 것에 의해, DA(디지털 아날로그)변환 처리와 신호선으로의 기록을 연속해서 실시할 수 있다.
도 6의 타이밍도를 참조하면서 그의 동작에 대하여 설명하면, 다음과 같다.
먼저, 리셋 신호(RST)를 온하는 것에 의해, 용량 C21, C22를 초기화한다.
이어서, 컨트롤 신호(/control)와 샘플 신호(sample1)를 교대로 온하는 것에 의해, 용량 C1에 디지털 신호의 각 비트에 대응하는 전압을 시리얼적으로 인가하고, 동시에 용량 C21과의 사이에서 전하의 재배분을 실행한다. 이 동작에 의해, 디지털 데이터에 대응하는 아날로그 전위가 용량 C21로 충전된다.
이어서, 컨트롤 신호(/control)와 샘플 신호(sample2)를 교대로 온하는 것에 의해, 용량 C1에 디지털 신호의 각 비트에 대응하는 전압을 시리얼적으로 인가하고, 동시에 C22와의 사이에서 재배분을 실행한다. 이 동작에 의해, 디지털 데이터에 대응하는 아날로그 전위가 용량 C22로 충전된다.
이때에, 용량 C22를 사용한 DA 변환 처리와 병행하여 용량 C21에서 도시하지 않은 신호선에 대하여 아날로그 전위의 기록을 실행할 수 있다. 즉, 도 5에 도시한 시리얼 DAC에 의하면, 용량 C21과 C22 중 한쪽 용량을 사용하여 DA 변환 처리를 실행하면서, 다른쪽 용량에서 신호선으로의 전위 기록을 병행하여 실시할 수 있으므로, 구동 회로의 신호 처리 시간을 대폭적으로 단축할 수 있다.
일반적으로, 액정 표시 장치를 비롯하여 각종 표시 장치는 대용량화와 고 정밀화되는 추세에 있고, 신호선 자신의 기생 용량도 증가하는 추세에 있다. 즉, 아날로그 전위를 신호선에 정확히 기록하기 위한 시간도 길게 할 필요가 있다.
이와 같은 요구에 대하여, 도 5의 구성에 의하면, DA 변환 처리와 신호선으로의 전위 기록 처리를 병행하여 실시할 수 있으므로, 신호 처리 시간을 단축하면서, 신호선에 대하여 정확히 아날로그 전위를 기록할 수 있고, 매우 상세하고 계조수가 높은 고품위의 화상을 신속, 정확하게 표시하는 것이 가능하게 된다.
또한, 도 6의 타이밍도에 있어서는 3비트의 디지털 데이터를 DA 변환하는 경우를 예시하였지만, 본 발명은 이것에 한정되지 않고, 임의의 비트 수의 디지털 데이터에 대하여 마찬가지 처리를 실행할 수 있다.
또한, 후에 상세히 설명하는 바와 같이, 시리얼 DAC의 2차측 용량 C21 및 C22 각각은 반드시 특정 신호선에 고정될 필요는 없고, 전환 스위치를 거쳐, 복수의 선호선 중 어느 하나에 수시 전환 접속가능하게 할 수 있다. 본 발명자의 시작 검토 결과에 의하면, 예를 들면, 용량 C21과 C22 각각에 대하여 6줄 내지 30줄 정도의 신호선을 전환 스위치를 거쳐 적절하게 접속하는 것이 가능한 것으로 판명되었다. 이와 같이 하면, 구동 회로에 탑재하는 DAC의 수를 대폭 줄여서, 구성을 소형화·간략화할 수 있다.
이어서, 본 발명에 관한 제2 DAC에 대하여 설명한다.
도 7은 본 발명에 관한 제2 DAC의 기본 구성을 도시한 개념도이다.
또한, 도 8은 도 7의 DAC의 동작을 설명하는 타이밍도이다.
도 7에 도시한 DAC(10B)는 1차측에 3개의 용량 C11∼C13이 마련되고, 2차측에는 하나의 용량 C2가 마련된 「입력 용량 병렬형」 DAC이다. 이와 같이 1차측에 복수의 용량을 마련하는 것에 의해, 디지털 신호를 파라렐적으로 입력하고, 이것을 DAC내에서 시리얼적으로 아날로그 변환할 수 있다.
도 8의 타이밍도를 참조하면서 동작에 대하여 설명하면 다음과 같다.
먼저, 리셋 신호(RST)를 온하는 것에 의해, 용량 C2를 초기화한다.
이어서, 3개의 컨트롤 신호(/control1∼/control3)를 동시에 온하는 것에 의해, 용량 C11∼C13에 디지털 신호의 각 비트에 대응하는 전압을 파라렐적으로 인가한다. 입력되는 디지털 데이터가 3비트 데이터인 경우에는 예를 들면, 용량 C11에 3비트째(최하위 비트) 데이터(data1), 용량 C12에 2비트째 데이터(data2), 용량 C13에 1비트째(최상위 비트) 데이터(data3)에 상당하는 전압이 각각 인가된다.
이어서, 샘플 신호(sample1∼sample3)를 순차 온하는 것에 의해, 용량 C11∼C13에 각각 축적된 전하를 용량 C2와의 사이에서 재배분한다. 즉, 시리얼적으로 아날로그 변환을 실행한다. 이 동작에 의해, 용량 C11∼C13에 입력된 디지털 데이터에 대응하는 아날로그 전위가 용량 C2에 충전된다.
이 후에, 도시하지 않은 아날로그 스위치나 출력 회로를 거쳐 용량 C2로 충전된 아날로그 전위를 소정의 신호선에 기록한다.
이상 설명한 바와 같이, 도 7에 도시한 DAC에 의하면, 1차측에 복수의 용량 C11∼C13을 마련하고, 이들에 대하여 디지털 데이터를 파라렐적으로 입력할 수 있으므로, 디지털 데이터를 고속으로 입력할 수 있다고 하는 효과가 얻어진다.
또한, 도 7에 예시한 구성에 있어서, 1차측의 용량 수는 반드시 입력되는 디지털 데이터와 동일할 필요는 없다. 예를 들면, 도 7에 예시한 바와 같이 3개의 용량 C11∼C13을 갖는 DAC를 사용하여, 6비트의 디지털 데이터 DA 변환을 실행하는 것도 가능하다. 구체적으로, 먼저 1사이클째로서 6비트째(최하위 비트)∼4비트째까지의 데이터를 각각 용량 C11∼C13에 입력하여 시리얼적으로 아날로그 변환을 실행한다. 이어서, 2사이클째로서 3비트째∼1비트째(최상위 비트)까지의 데이터를 각각 용량 C11∼C13에 입력하여 시리얼적으로 아날로그 변환을 실행하면 된다.
이 구체예에서도 알 수 있는 바와 같이, 1차측 용량의 수는 반드시 입력 디지털 데이터의 비트 수와 같을 필요는 없지만, 1차측 용량의 수를 입력 비트 수의 정수분의 1로 하면, 효율이 좋다.
한편, 1차측 용량의 수보다도 적은 비트 수의 디지털 데이터도 마찬가지로 취급할 수 있다. 즉, 이와 같은 경우에는 비트 수에 따른 수의 용량을 선택하여 사용하면 좋다.
한편, 도 7에 도시한 DAC에 있어서도, 2차측 용량 C2는 특정 신호선에 고정될 필요는 없고, 전환 스위치를 거쳐 복수의 신호선 중 어느 하나에 수시 전환 접속 가능하게 할 수 있다. 이 점에 대해서는 도 5에 관하여 앞서 기술한 바와 같다.
이어서, 본 발명에 관한 제2 DAC에 대하여 설명한다.
도 9는 본 발명에 관한 제2 DAC의 기본 구성을 도시한 개념도이다.
또한, 도 10은 도 9의 DAC의 동작을 설명하는 타이밍도이다.
도 9에 도시한 DAC(10C)는 1차측에 3개의 용량 C11∼C13이 마련되고, 2차측에는 2개의 용량 C21, C22가 마련되어 있다. 즉, 1차측과 2차측 양자 모두에 복수의 용량이 마련된 「입출력 용량 병렬형」 DAC이다.
1차측에 복수의 용량 C11∼C13을 마련하는 것에 의해, 도 7에 관하여 앞서 기술한 바와 같이 디지털 신호를 파라렐적으로 고속 입력할 수 있다. 한편, 2차측에 복수의 용량 C21, C22를 마련하는 것에 의해, 도 5에 관하여 앞서 기술한 바와 같이, DA 변환 처리와 신호선으로의 기록을 병행하여 처리할 수 있다.
도 10의 타이밍도를 참조하면서 그의 동작에 대하여 설명하면 다음과 같다.
먼저, 리셋 신호(RST)를 온하는 것에 의해, 용량 C21, C22를 초기화한다.
이어서, 3개의 컨트롤 신호(/control1∼/control3)를 동시에 온하는 것에 의해, 용량 C11∼C13에 디지털 신호의 각 비트에 대응하는 전압을 파라렐적으로 인가한다. 입력되는 디지털 데이터가 3비트 데이터인 경우에는 예를 들면, 용량 C11에 3비트째(최하위 비트) 데이터(data1), 용량 C12에 2비트째 데이터(data2), 용량 C13에 1비트째(최상위 비트) 데이터(data3)에 상당하는 전압이 각각 인가된다.
이어서, 샘플 신호(sample)를 온하는 것에 의해 2차측 용량 C21을 선택한다. 그리고, 샘플 신호(sample1∼sample3)를 순차 온하는 것에 의해, 용량 C11∼C13에 각각 축적된 전하를 용량 C21과의 사이에서 재배분한다. 즉, 시리얼적인 아날로그 변환을 실행한다. 이 동작에 의해, 용량 C11∼C13에 입력된 디지털 데이터에 대응하는 아날로그 전위가 용량 C21에 충전된다.
이어서, 2차측 용량 C22를 선택하여 다음 DA변환 처리를 실행한다.
즉, 3개의 컨트롤 신호(/contorl1∼/control3)를 동시에 온하는 것에 의해, 용량 C11∼C13에 디지털 신호의 각 비트 데이터(data1∼data3)에 대응하는 전압을 파라렐적으로 인가한다.
이어서, 샘플 신호(sample2)를 온하는 것에 의해 2차측 용량 C22를 선택한다. 그리고, 샘플 신호(sample11∼sample13)를 순차 온하는 것에 의해, 용량 C11∼C13에 각각 축적된 전하를 용량 C22와의 사이에서 재배분한다. 이 동작에 의해, 용량 C11∼C13에 입력된 디지털 데이터에 대응하는 아날로그 전위가 용량 C22에 충전된다.
이 DA 변환 처리 동안에 도시하지 않은 아날로그 스위치나 출력 회로를 거쳐 용량 C21에 충전된 아날로그 전위를 소정의 신호선에 기록할 수 있다.
이상 설명한 바와 같이, 도 9에 도시한 DAC에 의하면, 1차측에 복수의 용량 C11∼C13을 마련하고, 이들에 대하여 디지털 데이터를 파라렐적으로 입력할 수 있으므로, 디지털 데이터를 고속으로 입력할 수 있다고 하는 효과가 얻어진다.
또한, 2차측의 복수의 용량 C21, C22를 마련하는 것에 의해, DA 변환 처리와 신호선으로의 기록을 동시에 처리할 수 있다.
따라서, 도 9에 예시한 DAC에 의하면, 도 5 내지 도 8에 관하여 앞서 기술한 효과를 동시에 얻을 수 있다.
이상, 본 발명의 구동 회로에 있어서 사용하는 디지털 아날로그 변환 회로(DAC)에 대하여 구체예를 참조하면서 설명하였지만, 본 발명의 DAC는 이들 구체예에 한정되는 것은 아니다. 예를 들면, 도 1 내지 도 9에 관해서는 1차측 용량 C1(또는 C11 등)과 2차측 용량 C2(또는 C21 등)의 용량값이 동일한 경우를 예로 들어 설명하였지만, 이들 용량은 동일하지 않아도 좋다. 1차측 용량값과 2차측 용량값이 다른 경우에는 소정의 「게인」이 얻어진다. 구체적으로는 예를 들면, 1차측 용량 C1의 용량값을 C1, 2차측 용량 C2의 용량값을 C2로 한 경우에는 식 2∼식 5에 있어서 우변의 계수 「1/2」대신에 계수「C1/(C1+C2)」를 적용하면 좋다. 예를 들면, 용량 C2가 용량 C1의 3배의 용량값을 갖는 경우에는 이 계수는 「1/4」로 된다. 또한, 용량 C1이 용량 C2의 3배의 용량값을 갖는 경우에는 이 계수는 「3/4」로 된다.
따라서, 용량 C1과 용량 C2의 용량값을 적절하게 선택하여, 소정의 게인이 얻어지도록 하면, 기준 전위 Vs에 대하여, 영상 신호 전압의 범위를 최적의 범위로 조절할 수도 있다.
그러나, 도 1 또는 도 5에 도시한 구체예에 있어서는 DAC에 대하여 시리얼 데이터가 입력되는 경우에 대하여 설명하였다. 그러나, 본 발명은 이것에 한정되지 않고, 파라렐 입력되는 디지털 데이터를 변환하는 것도 가능하다. 이를 위해서는 예를 들면, 파라렐 입력되는 디지털 데이터를 축적하고, 그의 최하위 비트부터 순차 각 비트의 데이터를 인출하여 공급하는 수단을 별도로 마련하면 좋다. 이와 같이 하여, 파라렐 입력되는 디지털 데이터에 대해서도, 도 2에 관하여 앞서 기술한 바와 같은 동작을 반복하는 것에 의해, 마찬가지로 아날로그 변환을 행할 수 있다. 이 경우에는 회로 규모는 약간 크게 되지만, 임의의 길이의 디지털 데이터에 대응할 수 있다고 하는 본 발명의 효과는 마찬가지로 얻을 수 있다.
또한, 용량 C1, C2를 방전시키기 위한 접지 전위를 바꾸어, 제2 기준 전위를 마련하여도 좋다. 이 경우에는 얻어지는 아날로그 영상 신호의 하한 전압이 제2 기준 전위와 같은 전압으로 된다.
또한, 도1 내지 도 9에 예시한 구체예에 있어서는 제2 용량 C2의 충전 전압을 아날로그 영상 신호로서 출력하는 구성을 도시하였지만, 본 발명은 이것에 한정되는 것은 아니다. 즉, 도 1 또는 도 5의 구성에 있어서, 최상위 비트까지의 일련의 충전 전하 재배분의 동작이 종료한 시점에 있어서는 제1 용량 C1과 제2 용량 C2의 충전 전압은 동일한 값이므로, 제2 용량 C2 대신에 제1 용량 C1의 충전 전압을 아날로그 영상 신호로서 외부로 출력하도록 선택 회로를 마련하여도 좋다.
또한, 제1 용량 C1과 제2 용량 C2를 단락한 상태에서, 이를테면 출력 용량 C1+C2의 충전 전압을 아날로그 영상 신호로서 외부로 출력하여도 좋다. 이렇게 하면, 외부 회로의 기생 용량에 의한 DAC 출력 전압의 변동을 반감할 수 있다고 하는 효과가 얻어진다.
이어서, 본 발명의 구동 회로에 있어서 사용하는 바람직한 시리얼형 DAC의 변형예에 대하여 설명한다.
도 11은 도 1 내지 도 9에 예시한 시리얼형 DAC를 더욱 갼략화하여 변형한 개략 회로도이다. 즉, 시리얼형 DAC는 2개의 레벨의 전압 Vref와 Vcom을 상보적으로 전환하는 스위치 data(도 1의 트랜지스터 M2에 대응함) 및 /data(도 1의 트랜지스터 M1에 대응함), 차단 스위치 /SW1, 용량 C1 및 C2, 이들 사이에 마련된 연결 스위치(16) 및 리셋 스위치(18)를 갖는다.
도 11의 변형예에 있어서는 차단 스위치 /SW1을 마련하는 것에 의해, 용량 C1로부터의 축적 전하의 역류를 확실히 방지할 수 있다.
또한, 도 1 내지 도 11의 DAC 회로에 있어서는 리셋 스위치(18)의 온시 누설(leak)량이 다른 스위치에 비하여 작게 되도록 형성하는 것이 바람직하다. 이것은 용량 C2의 축적 전하의 누설을 방지하기 때문이다. 이를 위해서는 리셋 스위치(18)를 구성하는 트랜지스터의 게이트 길이 L을 길게, 게이트 폭 W를 짧게 형성하여, 더블 게이트 구조로 하는 것이 유리하다.
또한, 마찬가지로 용량 C1의 축적 전하의 변동을 방지하기 위해서는 차단 스위치 /SW1도 오프시 누설량이 적은 것이 바람직하다. 이를 위해서는 차단 스위치 /SW1을 구성하는 트랜지스터의 게이트 길이 L을 길게, 게이트 폭 W를 짧게 형성하여, 더블 게이트 구조로 하는 것이 유리하다.
또한 이것과 관련하여, 차단 스위치 /SW1의 온 기간을 연결 스위치(16)의 온 기간보다도 길게 설정하는 것이 바람직하다. 이것은 차단 스위치 /SW1을 누설량이 적은 트랜지스터에 의해 구성한 경우에, 전압 기록 시간을 길게 할 필요가 있기 때문이다.
한편, 도 3에 예시한 바와 같은 표시 장치에 있어서 화소의 스위칭 소자를 구성하는 TFT(29)는 -2 볼트 및 12 볼트 전원을 사용하는 경우가 많다. 따라서,도 1 내지 도 11에 예시한 DAC의 각 스위치도 -2 볼트 및 12 볼트 전원을 사용하여 오프 조건을 화소 TFT와 동등하게 하면, 전원 구성을 간략화할 수 있다.
도 12는 본 발명의 구동 회로에 사용하여 바람직한 DAC의 제2 변형예를 도시한 개략 회로도이다. 즉, 동도의 회로에 있어서는 차단 스위치 /SW1과 직렬로 스위치 SA가 마련되어 있다. 스위치 SA는 차단 스위치 /SW1과 연결 스위치(16)의 NAND 논리에 따라 동작시킨다. 즉, 차단 스위치 /SW1과 연결 스위치(16)가 모두 반열림과 같은 상태에 있어서는 스위치 SA가 오프하도록 동작시킨다. 이와 같은 스위치 SA를 마련하는 것에 의해, 스위치 /SW1과 스위치(16)의 동작 타이밍의 「어긋남」에 의한 용량 C1으로의 잘못된 전압 기록을 확실히 방지하고, DAC의 변환 동작을 고 정밀도화할 수 있다.
도 13은 본 발명의 구동 회로에 사용하여 바람직한 DAC의 제2 변형예를 도시한 개략 회로도이다. 즉, 동도의 회로에 있어서는 2차측 용량으로서 용량 C2A와 용량 C2B의 2개의 용량이 병렬로 마련되어 있다. 이들 2개의 용량 각각은 연결 스위치(16A, 16B)를 거쳐 1차측 용량 C1과 상보적으로 접속된다. 즉, 하나의 DA 변환 처리를 용량 C1과 용량 C2 사이에서 실행하고, 다음 DA 변환 처리는 용량 C1과 용량 C2B 사이에서 실행하도록 한다. 또한, 도 13에 있어서는 생략하였지만, 2차측 용량 C2A와 C2B에는 각각 리셋 스위치를 마련하는 것이 바람직하다.
이와 같이, 2차측 용량으로서 용량 C2A와 C2B의 2개를 마련하고, DA 변환 처리마다 전환하여 사용하는 것에 의해, 2차측 용량의 한쪽에서 신호 출력 회로(50)로 아날로그 데이터를 출력하는 동안에도 2차측 용량의 또 한쪽을 사용하여 다음DA 변환 처리를 개시할 수 있어, 데이터 처리를 고속화할 수 있다.
또 하나의 메리트(merit)로서는 인접하는 DAC 사이에서 1차측 용량과 2차측 용량의 용량비 C2/C1에 「변동」이 있는 경우에 「오차 확산」의 효과가 얻어진다.
도 14는 「오차 확산」의 효과를 설명하기 위한 개념도이다. 즉, 동도 (a)에 도시한 예에 있어서는 신호선 N에 대응하는 DAC는 2차측 용량 C2를 갖고, 인접하는 신호선(N+1)에 대응하는 DAC는 2차측 용량 C2'를 갖는다. 또한 이들 DAC는 2개째 2차측 용량으로서 C2B를 공유하고 있다. 그리고, 동도의 우측에 도시한 바와 같이, 신호선 N의 DAC는 제1, 3, 4 프레임에 있어서 용량 C2를 사용하고, 제2 프레임에 있어서는 용량 C2B를 사용한다. 한편, 신호선(N+1)의 DAC는 제1, 2, 4프레임에 있어서는 용량 C2'를 사용하고, 제2 프레임에 있어서는 용량 C2B를 사용한다.
이와 같이 하면, 용량 C2와 C2'사이에 용량의 「오차」가 있는 경우에도 용량 C2B를 공용하는 것에 의해, 이 「오차」를 시간적으로 확산시켜 두드러지게 하기 어렵게 할 수 있다.
또한, 본 발명에 있어서는 도 14의 (b)에 예시한 바와 같이, 2차측 용량을 새로 추가하지 않고, 인접한 DAC 사이에서 이용하는 것도 가능하다. 즉, 동도에 도시한 구체예에 있어서는 신호선 N에 대응하는 DAC는 2차측 용량 C2를 갖고, 인접하는 신호선 (N+1)에 대응하는 DAC는 2차측 용량 C2'를 갖는다. 그리고, 각각의 DAC는 프레임마다 2차측 용량을 서로 교환하여 DA 변환 처리를 실행한다. 이와 같이 하여도, 용량 C2와 C2'사이의 용량의 「오차」를 시간적으로 확산시켜, 두드러지게 하기 어렵게 할 수 있다.
이상, 본 발명의 구동 회로에 사용하여 바람직한 시리얼형 DAC에 대하여 상세히 설명하였다.
이어서, 본 발명의 구동 회로에 있어서 DAC에서 출력된 영상 신호를 영상 신호선으로 출력하는 신호 출력 회로(앰프 회로)에 대하여 상세히 설명한다.
도 3에 관하여 앞서 설명한 바와 같이, 본 발명에 의한 영상 신호선 구동 회로는 영상 신호선(27)마다 DAC(10A)∼(10C), 아날로그 스위치 AS, 영상 신호 출력 회로(50)가 직렬로 접속된 구성을 갖는다.
도 15는 본 발명의 제1 실시 형태에 관한 영상 신호선 구동 회로의 주요부를 도시한 개략도이다. 즉, 동도는 영상 신호선(27)의 1줄에 대하여, DAC와 아날로그 스위치 AS와 영상 신호 출력 회로(50A)가 접속된 상태를 도시한 회로도이고, 도 1 내지 도 14에 관하여 앞서 기술한 것과 동등의 요소에는 동일 부호르 붙여서 상세한 설명은 생략한다.
신호 출력 회로(50A)는 스위치 S1∼S4, 용량 C3, NOT3, NOT4 및 NOT5와 트랜지스터 M4 및 M5로 구성된다. 트랜지스터 M4와 M5는 NOT3∼5에 의해 선택적으로 선택된다. 이와 같은 출력 회로(50)를 사용하는 것에 의해, 스위칭 동작을 제어하는 반전 증폭기 동작점 전압을 검출하여 TFT 특성의 변동 영향을 경감할 수 있고, 양호한 화상을 제공할 수 있다.
도 16은 도 15의 회로에 있어서의 동작 파형을 도시한 타이밍도이다. 도 16을 참조하면서 신호 출력 회로(50A)의 동작에 대하여 설명하면 다음과 같다.
먼저, 시간 t1∼t10까지의 기간은 DAC(10A)∼(10C)에 의한 시리얼적인 디지털 아날로그(DA) 변환이 실행된다. 이 변환 동작에 대해서는 도 1 내지 도 10에 관하여 상세히 앞서 기술한 바와 같으므로, 상세한 설명은 생략한다. 그리고, t10에 있어서 DA 변환이 종료하면, 신호선 출력 회로의 동작이 개시된다.
먼저, 시간 t11에 있어서, 제어 신호 ENABLE이 "H"로 되는 것에 의해, 아날로그 스위치 AS가 온한다. 그러면, A점과 C점이 전기적으로 접속된다. 여기서, 시간 t11∼t12에 있어서는 제어 신호 CLK가 "L"이므로, 스위치 S2와 스위치 S3이 도통 상태로 되고, 스위치 S1과 S4는 비도통 상태로 된다. 그 결과로서, 정전 용량 C3의 일단인 D점의 전위 Vd는 영상 신호선 전위 Vsig로 되고, 또다른 일단인 E점의 전위 Ve는 S3에 의해 인버터 NOT3의 입출력이 단락되므로, NOT3의 동작점 전위 Vop로 된다. 여기서, NOT3의 동작점 전압은 회로를 구성하는 TFT 특성에 의해 다르므로, 영상 신호선 구동 회로에 따라 다르다.
이어서, 시간 t12∼t13에 있어서 CLK가 "H"로 되면, 스위치 S1과 S4가 도통 상태로 되고, 스위치 S2와 S3은 비도통 상태로 된다. 이 때문에, D점의 전위 Vd = Vc = Va로 되고, DAC(10A)∼(10C)의 출력 전위와 같게 된다. 한편, E점의 전위 Ve는 CLK가 "L" 상태의 전위를 C3이 유지하므로, Ve = (Va - Vsig) + Vop로 된다. 따라서, F점의 전압 Vf는
(1) Va > Vsig의 경우는 Vf = 0
(2) Va < Vsig의 경우는 Vf = VDD
로 된다.
본 구체예의 경우는 시간 t11에 있어서 Va > Vsig이므로, F점의 전위 Vf는제로로 된다. 그 결과로서, P채널 트랜지스터 M5가 도통 상태로 되고, 전류 Ip가 영상 신호선(27)에 공급된다. 이때, 시간 T 사이에 있어서의 영상 신호선(27)의 전압 상승분 △Vp는 신호선 용량을 Csig로 하면, △Vp = Ip × T/Csig로 나타내어진다.
상기 동작이 복수회 실행되어 시간 t26으로 되면, Va < Vsig로 되므로, N 채널 트랜지스터 M4가 도통 상태로 되고, 전류 In이 영상 신호선(27)에서 GND로 흐른다. 이때, 기간 T 동안에 변화하는 전위 △Vn은 △Vn = In × T/Csig로 나타내어진다.
시각 t26이후는 영상 출력 기간 중에 Vsig는 Va 근방에 있어서 △Vp와 △Vn의 폭으로 계속 변화한다. 그리고, 최종적으로 형성되는 영상 신호선 전위 Vsig의 오차 전압 Verr은로 된다. 여기서 △Vp는 트랜지스터 M5의 특성에 의존하고, △Vn은 트랜지스터 M4의 특성에 의존하지만, CLK의 주파수를 충분히 높게 설정하는 것에 의해, Verr을 무시하는 레벨까지 작게 할 수 있다.
이상 설명한 바와 같이, 본 발명의 영상 신호선 구동 회로의 신호 출력부는 DAC(10A)∼(10C)의 출력 전압과 영상 신호선(27)의 전압의 비교에 사용하는 인버터의 동작점 전압 변동을 정전 용량 C3에 의해 캔슬할 수 있다. 또한, 제어 신호 CLK의 주파수를 충분히 높게 설정하는 것에 의해, 영상 신호선(27)에 전류를 직접 공급하는 TFT의 특성 변동도 저감할 수 있다. 그 결과로서, 표시 불균일이 적은 균일하고 양호한 화상을 제공할 수 있다.
또한, 도 16에 있어서는 DA 변환 동작에 있어서의 시간 스텝 t1∼t10과 신호출력 동작에 있어서의 시간 스텝 t11∼t27이 대략 동일한 경우를 예시하였지만, 본 발명은 이것에 한정되는 것이 아니고, DA 변환 동작에 있어서의 시간 스텝과 신호 출력 동작에 있어서의 시간 스텝은 서로 다른 것이라도 좋다.
이어서, 본 발명의 영상 신호 구동 회로에 사용하는 더욱 바람직한 영상 신호 출력 회로(50)에 대하여 설명한다.
도 17은 본 발명에 있어서 사용하는 바람직한 영상 신호 출력 회로(50B)의 개념 구성을 도시한 회로도이다.
본 변형예의 출력 회로(앰프 회로)(50B)에 의해서도, TFT 특성 변동에 영향을 받기 어려운 소규모의 고 정밀도 출력 앰프를 제공할 수 있다.
즉, 출력 회로(50B)는 트랜지스터 M6∼M10에 의해 구성되는 입력 비교 회로 ID, 용량 C3, NOT3, 스위치 S6∼S8, 트랜지스터 M11 및 M12로 구성되는 반전 증폭 출력 회로 IO를 갖는다. DAC(10A)∼(10C)로부터의 출력은 아날로그 스위치를 거쳐 Vin에 입력된다. 또한, 출력 회로(50B)로부터의 출력은 출력단 Vout에서 신호선(27)으로 출력된다.
이 출력 회로(50B)에 있어서는 스위치 S5를 거쳐 DAC(10A)∼(10C)를 신호선(27)에 접속하고, 신호선(27)의 전위와 DAC에서 샘플링된 아날로그 영상 전위를 입력 비교 회로 ID에 의해 비교하고, 양 전위가 일치하면 상기 스위치 S6이 오프로 된다.
도 18은 출력 회로(50B)의 동작을 설명하기 위한 타이밍도이다.
동 도면에 있어서 T1 기간은 스위치 S5, S6, S8이 온이고, 스위치 S7이 오프로 된다. 이 상태에 있어서, nd점에는 입력 비교 회로 ID에 대한 2입력, 즉 IN-와 IN+가 같은 상태에서의 전위 Veven가 유지된다. 한편, n1점에는 반전 증폭 회로의 회로 스레쉬홀드 전압 Vinv가 유지된다.
한편, T2 기간에는 스위치 S7이 온이고, 스위치 S5, S6, S8이 오프로 된다. 이 상태에 있어서는 2입력, 즉 IN-와 IN+ 사이에 전위차가 생긴다. 그 결과로서, nd점의 전위는 (Veven + △V)까지 상승한다. 또한, n1점의 전위도 (Vinv + △V)로 상승한다. 그 결과로서, n2점이 L 출력으로 되고, 영상 신호선이 Vdd에 의해 충전되어 전위가 상승한다.
그러면, IN+가 상승하고, IN+ = IN-(= Vin)로 되면, 다시 nd점은 Veven으로 된다. 이것과 함께, n1점의 전위는 Vinv로 돌아가고, n2점은 H 레벨로 상승하고, 영상 신호선(27)의 충전이 종료한다.
이상의 설명에서도 명확한 바와 같이, 일련의 동작에 대해서는 회로를 구성하는 TFT의 스레쉬홀드 전압 변동에 기인하는 제약은 전혀 없다. 예를 들면, T1 기간에 있어서 입력 비교 회로 ID의 2입력(IN-와 IN+)이 같을 때, nd점의 전위는 스레쉬홀드 전압 변동 정도가 다른 값을 취하지만, 회로 동작 상 문제는 없게 된다.
또한, 본 변형예에 있어서는 DAC(10A)∼(10C)로부터의 입력 IN-는 입력 비교 회로 ID의 TFT 게이트에 입력된다. TFT의 게이트 용량은 일반적으로 펨토 패럿(fF)의 오더(order)이다. 한편, DAC(10A)∼(10C)의 축적 용량 C2는 일반적으로 피코 패럿(pF)의 오더이다.
일반적으로, 출력 회로의 입력 용량이 DAC의 출력 용량의 10 %정도 이하이면, 제조 프로세스의 변동 등에 의해 출력 회로의 입력 용량이 예를 들면, 10 %정도 변동하였다고 하여도, 그 변동은 DAC의 출력 용량에 대하여 10 % ×0. 1 = 1 %정도로 되고, 사실상 허용되는 레벨로 된다.
이것에 대하여, 본 변형예에 의하면, DAC(10A)∼(10C)의 출력 용량에 대하여 출력 회로(50)의 입력 게이트 용량은 3 자릿수에 가깝게작으므로, 출력 회로(50)를 접속한 것에 의한 DAC의 축적 용량 재배분을 방지하고, 아날로그 출력의 「어긋남」을 해소할 수 있다.
또, 본 변형예에 있어서의 용량 C3의 용량은 0. 2 pF정도이고, 출력 회로(50B) 전체의 면적은 디자인 룰을 5 ㎛로 한 경우에도 70 × 300 μ㎡정도로 충분히 소형화할 수 있다.
또한, 출력의 전류원은 앰프의 동작 범위에 의해서는 Vdd만 또는 Vss만으로 할 수 있어, 구성을 간략화할 수 있다.
또한, 전류원을 정전류원으로 하면, 입력 전압에 대한 출력 변동을 대략 일정한 작은 레벨(= 지연 시간 × 정전류/Csig)로 억제할 수 있다.
또한, 도 17에 예시한 회로에 있어서, NOT3의 출력 n2의 반전 신호를 생성하여 n3으로 하고, n3과 Vout 사이에 저항과 용량을 직렬로 삽입하면 발진을 방지할 수 있다.
또한, 입력 비교 회로의 2입력(IN-, IN+)의 미소한 어긋남에 대하여, 용량 C3의 입력(도 17에 있어서는 nd)이 크게 진동하도록 하면, 출력 회로(50B)를 더 고 정밀도로 고출력화할 수 있다. 이를 위해, nd와 C3 사이에 도시하지 않은 증폭 회로를 더 마련하여도 좋다.
또한, 도 17에 있어서, NI-와 IN+를 바꾸어, 용량 C3을 ne에 접속하여도 좋다.
그러나, 도 17에 예시한 출력 회로(50B)의 일 특징은
(1) 입력 비교 회로 ID에 있어서 입력 신호(IN-와 IN+)를 TFT의 게이트에 입력하는 점과
(2) 입력 비교 회로 ID로부터의 출력 신호가 입력 신호에 대하여 일의적인 관계를 갖는, 즉 어떤 입력 신호에 대응하여 하나의 출력 신호만이 존재하는 점에 있다.
이들 특징을 갖는 입력 비교 회로 ID는 도 17에 예시한 것에 한정되지 않는다.
도 19는 출력 회로(50B)의 변형예를 도시한 개략 회로도이다. 동도에 대해서도, 도 1 내지 도 18에 관하여 앞서 기술한 부분과 동등 요소에는 동일 부호를 붙이고 상세한 설명은 생략한다.
도 19의 출력 회로(앰프 회로)(50C)에 있어서는 입력 비교 회로 ID가 도 17에 예시한 것과 마찬가지이고, 소위 「이미터(소스) 결합형」 증폭기 구성을 갖는다. 단, 입력 신호가 다르다. 그리고, 그의 동작에 즈음해서는 부호 ψ로 총칭한 스위치군과 부호 /ψ로 총칭한 스위치군이 교대로 온, 오프한다.
먼저, 부호 ψ로 총칭한 스위치군이 온 상태에 있어서, 도시하지 않은 DAC로부터의 신호 Vin이 IN-에 입력되고, 동시에 NOT3을 구성하는 인버터의 동작 스레쉬홀드 전압의 전위가 용량 C3의 양단에 유지된다.
이어서, 부호/ψ로 총칭한 스위치군이 온으로 된다. 이때에, 가령 Vout < Vin으로 하면, nd는 저하한다. 그리고, 노드 S는 L 레벨로 되고, 신호선(27), 즉 등가 용량 Csig에 전류 기록이 실행된다. 그리고, 신호선 용량 Csig의 전위가 Vout = Vin에 이르고 또는 그 이상으로 하면, 노드 S는 H 레벨로 되고, Csig의 전위 상승은 정지한다.
도 19에 예시한 출력 회로(50C)에 있어서도 입력 신호를 입력 비교 회로 ID의 TFT 게이트에 입력하므로, 도 17에 관하여 앞서 기술한 바와 같이 DAC의 2차측 용량의 재배분을 방지할 수 있다.
또한, 출력 회로(50C)의 입력 비교 회로 ID는 입력 전위 IN-에 대하여 출력 nd가 일의적인 관계를 갖는다.
도 20은 입력 비교 회로 ID의 입력 전위 IN-와 출력 nd의 관계를 나타낸 그래프이다. 동도에 도시한 바와 같이, 입력과 출력이 일의적인 관계를 가지므로, NOT3이나 Vbi를 적절하게 설정하는 것에 의해, 출력 회로(50C)의 출력 특성을 확실하고 또한 용이하게 제어하는 것이 가능하게 된다.
도 21은 출력 회로(50B)의 제2 변형예를 도시한 개략 회로도이다. 동도에 대해서도, 도 1 내지 도 20에 관하여 앞서 기술한 부분과 동등 요소에는 동일 부호를 붙이고 상세한 설명은 생략한다.
도 21의 출력 회로(앰프 회로)(50D)에 있어서는 입력 비교 회로 ID가 소위「상보형」 증폭 회로의 구성을 갖는다. 즉, 상보 트랜지스터로서 n채널 트랜지스터 M20과 p 채널 트랜지스터 M22의 게이트가 공통 접속되어 입력단으로 되어 있다. 따라서, 도 17에 관하여 앞서 기술한 바와 같이, DAC의 2차측 용량의 재배분을 방지할 수 있다.
또한, 이 출력 회로(50D)에 있어서도 부호 ψ로 나타낸 스위치와 부호 /ψ로 나타낸 스위치를 교대로 온시키는 것에 의해, 신호선(27)에 DAC로부터의 영상 전위를 기록할 수 있다.
도 22는 출력 회로(50D)의 입력 비교 회로 ID의 입력과 출력과의 관계를 나타낸 그래프이다. 동도에 나타낸 바와 같이, 「상보형」 증폭기로서의 입력 비교 회로 ID에 있어서도 입력에 대하여 출력이 일의적인 관계를 갖는다.
따라서, Vdd나 Vss 또는 n 채널 트랜지스터 M20이나 p 채널 트랜지스터 M22의 사이즈, 즉 게이트 폭이나 게이트 길이 등을 조절하는 것에 의해, 출력 회로(50D)의 출력 특성을 정밀하게 제어하는 것이 가능하게 된다.
도 23은 출력 회로(50B)의 제2 변형예를 도시한 개략 회로도이다. 동도에 대해서도 도 1 내지 도 21에 관하여 앞서 기술한 부분과 동등 요소에는 동일 부호를 붙이고 상세한 설명은 생략한다.
도 23에 도시한 출력 회로(앰프 회로)(50E)∼(50G)에 있어서는 입력 비교 회로 ID로서, 부하와 구동용 트랜지스터를 직렬로 접속한 일반적인 증폭 회로의 구성을 갖는다. 즉, 게이트에 전압 Vbi 또는 nd가 입력된 트랜지스터(도 23의 (a)에서는 부호 M24를 붙임)가 부하로서 작용하고, 게이트에 Vin 또는 Vout가 입력되는 트랜지스터가 구동용 트랜지스터로서 작용한다.
이들 회로에 있어서도, 트랜지스터의 저용량 게이트에 신호가 입력되므로, 도 17에 관하여 앞서 기술한 바와 같이, DAC의 2차측 용량의 재배분을 방지할 수 있다. 또한, 부호 ψ로 나타낸 스위치와 부호 /ψ로 나타낸 스위치를 교대로 온시키는 것에 의해, 신호선(27)에 DAC로부터의 영상 전위를 기록할 수 있다.
도 24는 출력 회로(50E)∼(50G)의 입력 비교 회로 ID의 입력과 출력 관계를 나타낸 그래프이다. 동도에 나타낸 바와 같이, 이들 입력 비교 회로 ID에 있어서도, 입력에 대하여 출력이 일의적인 관계를 가지므로, Vbi나 트랜지스터의 사이즈 등을 조절하는 것에 의해, 출력 회로(50E)∼(50G)의 출력 특성을 정밀하게 제어하는 것이 가능하게 된다.
도 25는 출력 회로(50B)의 제 4변형예를 나타낸 개략 회로도이다. 동도에 대해서도 도 1 내지 도 23에 관하여 앞서 기술한 부분과 동등 요소에는 동일 부호를 붙이고 상세한 설명은 생략한다.
도 25의 출력 회로(앰프 회로)(50H)에 있어서는 입력 비교 회로 ID는 도 17이나 도 19와 마찬가지인 「이미터(소스) 결합형」 증폭기 구성을 갖는다. 단, 본 변형예에 있어서는 반전 증폭 회로가 2계통 마련되어 있다.
출력 회로(50H)의 동작에 대하여 설명하면, 다음과 같다.
먼저, 샘플링 기간에 있어서는 부호 ψ로 총칭한 스위치군이 온으로 되고, 다른 스위치는 오프로 된다. 이 상태에 있어서, nd에는 입력 비교 회로 ID의 입력이 각각 IN- = Vcom, IN+ = Vin(즉, DAC의 출력)으로 되어 있을 때의 전위 Vinit가유지된다. 또한, n1A와 n1B에는 각각 반전 증폭 회로를 구성하는 인버터 NOT3A, NOT3B의 회로 스레쉬홀드 전압 Vinv가 유지된다.
이어서, 신호선에 대한 기록 기간에 있어서는 부호 /ψ로 총칭한 스위치군이 온으로 되고, 다른 스위치는 오프로 된다. 이 상태에 있어서, Vout < Vin인 경우에 대하여 설명하면, 먼저 IN+ = Vout(=신호선 전위)로 되어 있으므로, nd는 (Vinit + △V)로 되고, n1도 (Vinv + △V)로 된다. 그러면, n2A는 저하하고, n3A는 L 레벨로 되고, 트랜지스터 MP가 온한다. 이것에 의해, 신호선(27)은 Vdd에 의해 충전되고, Csig 전위(즉, Vout)는 Vdd에 가까워지고, △V는 순차적으로 제로로 된다.
△V = 0으로 되면, n1A는 Vinv로 복귀하고, n3A는 H 레벨로 되고, 트랜지스터 MP는 오프로 되어 신호선 전위는 유지된다.
한편, Vout > Vin의 경우에는 C1B, n1B, n3B가 마찬가지 동작을 하는 것에 의해, Vss를 향하여 Vsig가 방전되어 소망 전위에 도달한 후, 신호선 전위가 유지된다.
본 변형예에 있어서는 출력 회로(50H)가 DAC 출력을 참조하는 것은 샘플링 기간뿐이다. 신호선 기록 기간에는 DAC가 다음 행의 신호 전위의 DA 변환을 병행하여 실행할 수 있다. 또한, 본 변형예에 있어서도, 출력 회로의 입력 용량이 작고, TFT의 특성에 영향을 받지 않는 안정한 샘플링 출력이 가능하게 된다.
도 26은 출력 회로(50B)의 제5 변형예를 나타낸 개략 회로도이다. 동도에 대해서도, 도 1 내지 도 25에 관하여 앞서 기술한 부분과 동등 요소에는 동일 부호를 붙이고 상세한 설명은 생략한다.
도 26의 출력 회로(앰프 회로)(50I)에 있어서도 입력 비교 회로 ID는 도 17이나 도 19 또는 도 25와 마찬가지로 「이미터(소스) 결합형」 증폭기의 구성을 갖는다. 단, 본 변형예에 있어서는 반전 증폭 회로가 1계통이고, 출력 트랜지스터 MP에 스위치 /ψ1이 접속되고, 출력 트랜지스터 MN에는 스위치 /ψ2가 접속되어 있다.
출력 회로(50I)의 동작에 대하여 설명하면, 다음과 같다.
먼저, 샘플링 기간에 있어서는 부호 ψ로 총칭한 스위치군이 온으로 되고, 다른 스위치는 오프로 된다. 이 상태에 있어서, nd에는 입력 비교 회로 ID의 입력이 각각 IN- = Vcom, IN+ = Vin(즉, DAC의 출력)으로 되어 있을 때의 전위 Vinit가 유지된다. 또한, n1은 반전 증폭 회로를 구성하는 인버터 NOT3의 회로 스레쉬홀드 전압 Vinv가 유지된다.
이어서, 제1 신호선에 대한 기록 기간에 있어서는 부호 /ψ로 총칭한 스위치군과 스위치 /ψ1이 온으로 되고, 스위치 ψ, /ψ2는 오프로 된다. 이 상태에 있어서, Vout < Vin의 경우에 대해서만 신호선 용량 Csig가 Vss에 의해 Vout = Vin으로 될 때까지 충전된다. Vout > Vin의 경우는 충전은 실행되지 않는다.
또한, 제2 신호선에 대한 기록 기간에 있어서는 부호 /ψ로 총칭한 스위치군과 스위치 /ψ2가 온으로 되고, 스위치, ψ, /ψ1은 오프로 된다. 이 상태에 있어서, Vout > Vin의 경우에 대해서만 신호선 용량 Csig가 Vss에 의해 Vout = Vin으로 될 때까지 충전된다. Vout < Vin의 경우는 충전은 실행되지 않는다.
본 변형예에 있어서도, 출력 회로(50I)가 DAC 출력을 참조하는 것은 샘플링 기간뿐이다. 신호선 기록 기간에는 DAC가 다음 행의 신호 전위의 DA 변환을 병행하여 실행할 수 있다. 또한, 본 변형예에 있어서도, 출력 회로의 입력 용량이 작고, TFT의 특성에 영향을 받지 않는 안정한 샘플링 출력이 가능하게 된다. 즉, 샘플링 래치나 디지털 래치의 수가 적고, 또한 DAC 출력을 고 정밀도로 증폭하여 신호선에 기록하는 신호선 구동 회로를 실현할 수 있다.
또한, 도 25 및 도 26에 예시한 구체예에 있어서는 소위 N-TOP형 차동 증폭단을 채용하고 있지만, 출력 전압 레인지(range)에 따라 P-TOP형 차동 증폭단을 사용하여도 좋다.
이상, 설명한 출력 회로(50A)∼(50I)는 신호선의 전위와 DAC의 전위를 샘플링 비교하고, 신호선에 충전을 실행하는 것이었다.
그러나, 본 발명의 구동 회로는 이와 같은 출력 회로에 한정되지 않고, 아날로그적으로 신호선의 충전을 실행하는 출력 회로도 사용할 수 있다.
도 27은 본 발명에 있어서 사용할 수 있는 부극성용 출력 회로(50J)를 도시한 회로도이다. 출력 회로(앰프 회로)(50J)는 스위치 SW1∼SW8, 인버터 INV1, INV2, 트랜지스터 Q1을 갖는다. 또한, 용량 C2는 다음에 기술하는 바와 같이, DAC의 2차측 용량과 공용하는 것이 가능하다.
스위치 SW6의 일단은 용량 C2의 타단에 접속되고, 스위치 SW6의 타단은 전압 Vdd(예를 들면, 10 V)에 접속되어 있다. 스위치 SW5의 일단은 전단(前段) 인버터INV1의 입력 단자에 접속되고, 스위치 SW5의 타단은 전단 인버터 INV1의 출력 단자에 접속되어 있다. 스위치 SW7의 일단은 전단 인버터 INV1의 출력 단자에 접속되고, 스위치 SW7의 타단은 후단 인버터 INV2의 입력 단자에 접속되어 있다. 스위치 SW8의 일단은 후단 인버터 INV2의 입력 단자에 접속되고, 스위치 SW8의 타단은 전압 VSS(예를 들면, 0 V)에 접속되어 있다.
그리고, 용량 C2는 차분 전압 유지 회로를 구성하고, 전압 VDD의 전압원과 정전류 회로 I1이 신호선(27)의 전압을 일정 비율로 변화시키는 전압 변경 회로를 구성하고, 스위치 SW3이 입력 전압 설정 회로를 구성하고, 스위치 S5의 귀환 루프가 스레쉬홀드 전압 설정 회로를 구성하고 있다.
도 28은 도 27의 출력 회로(50J)의 각부의 타이밍도이다. 이하, 이 타이밍도를 이용하여 출력 회로(50J)의 동작을 설명한다.
먼저, 시각 T21∼T22 기간(리셋 기간) 내에 스위치 SW4, SW6, SW8을 온으로 하고, 스위치 SW1∼SW3, SW5, SW7을 오프로 한다. 이것에 의해, 신호선(27)의 전압(도 26의 d점)은 전압 VSS와 같은 전압(예를 들면, 0 V)로 된다. 또한, 전단 인버터 INV1의 입력 단자의 전압은 전압 VDD와 같은 전압(예를 들면, 10 V)으로 되고, 후단 인버터 INV2의 입력 단자의 전압은 전압 VSS와 같은 전압(예를 들면, 0 V)으로 된다. 여기서, 전단 인버터 INV1의 입력 단자의 전압을 전압 VDD로 하고, 후단 인버터 INV2의 입력 단자의 전압을 전압 VSS로 하는 것은 전단 인버터나 후단 인버터를 구성하는 CMOS 트랜지스터에 관통 전류가 흐르지 않도록 하기 위함이다. 즉, CMOS 트랜지스터를 구성하는 p형 MOS 트랜지스터와 n형 MOS 트랜지스터 중 한쪽 MOS 트랜지스터를 충분한 오프 상태로 하는 것에 의해, 관통 전류가 흐르지 않도록 하고 있다. 이것에 의해, 이 출력 회로(50J)에 있어서의 전류 소비 저감을 도모한다. 따라서, 전단 인버터 INV1의 입력 단자와 후단 인버터 INV2의 입력 단자에 인가하는 전압은 전압 VDD(예를 들면, 10 V)와 전압 VSS(예를 들면, 0 V) 중 어느 것이라도 좋다.
이어서, 시각 T22∼T23 기간(2차측 용량 C2로의 기록 기간) 내에 스위치 SW3, SW5를 온으로 하여, 스위치 SW1, SW2, SW4, SW6∼SW8을 오프로 한다. 이것에 의해, a점의 전압은 DAC로부터의 입력 영상 신호 Vin의 전압과 대략 같게 된다. 도 27에서는 입력 영상 신호 Vin의 전압이 3 V인 예를 나타내고 있다. 단, 스위치 SW1이 오프이므로, 신호선(27)의 전압은 0V를 유지한다.
또한, 스위치 SW5가 온이므로, b점의 전압은 전단 인버터 INV1의 스레쉬홀드 전압(여기서는 5 V로 함)과 대략 같은 전압으로 설정된다. 즉, 전단 인버터 INV1의 출력을 입력으로 피드백하는 것에 의해, 전단 인버터 INV1의 입력 단자 및 출력 단자의 전압은 전단 인버터 INV1의 스레쉬홀드 전압과 대략 같은 전압으로 설정된다. 따라서, 용량 C2에는 입력 영상 신호 Vin의 전압(예를 들면, 3 V)과 전단 인버터 INV1의 스레쉬홀드 전압(예를 들면, 5 V)의 차분 전압(예를 들면, 2 V)이 유지된다.
이어서, 시각 T23이후(기록 기간, 안정 기간)는 스위치 SW1, SW2, SW7을 온하여, 스위치 SW3∼SW6, SW8을 오프로 한다. 시각 T3의 시점에서는 a점이 3 V인 것에 대하여, d점은 0 V이다. 이 때문에, 스위치 SW1이 온하면, a점의 전압이 d점으로 끌어당겨져서 저하한다. 용량 C2는 상술한 차분 전압(2 V)을 유지하고 있으므로, 이 용량 C2의 타단측인 b점의 전압도 a점의 전압에 따라 저하하고, 논리 회로 LC의 출력이 반전하여 로우 레벨(예를 들면, 0 V)로 된다. 이것에 의해, 트랜지스터 Q1이 온하고, 일정 전류가 정전류 회로 I1에서 트래지스터 Q1과 스위치 SW2를 거쳐 신호선(27)에 공급된다. 이 때문에, 신호선(27)(d점)의 전압은 일정 기울기 dt로 상승한다.
신호선(27)의 전압이 일정 기울기 dt로 상승하면, 그것에 따라 a점, b점의 전압도 일정 기울기 dt로 상승한다. 즉, 시각 T4로 되면, 신호선(27)의 전압이 입력 영상 신호 Vin의 전압인 3 V로 같게 되고, a점의 전압도 3 V로 같게 된다. 용량 C2는 상술한 차분 전압(2 V)을 유지하고 있으므로, 도 26의 b점의 전압은 전단 인버터 INV1의 스레쉬홀드 전압인 5 V로 된다. 이 때문에, 논리 회로 LC의 출력이 다시 반전하여 하이 레벨(예를 들면, 10 V)로 된다. 이것에 의해, 트랜지스터 Q1이 오프로 되고, 정전류 회로 I1에서 신호선(27)으로의 전류 공급, 즉 전압의 공급은 차단된다. 이와 같은 동작에 의해, 신호선(27)은 입력 영상 신호 Vin의 전압과 대략 같은 3 V로 설정된다.
이어서, 출력 회로(50J)를 정극성용으로 변형한 구체예에 대하여 설명한다.
도 29는 정극성용 출력 회로(50K)의 상세 구성을 도시한 회로도이다. 동도에 도시한 바와 같이, 정극성용 출력 회로(앰프 회로)(50K)는 트랜지스터 Q1이 n형인 점과 정전류 회로 I1이 전압 VSS에 접속되어 있는 점이 도 27의 부극성용 출력 회로(50J)와 다르다. 이들 이외의 점은 상술한 부극성용 출력 회로(50J)와 마찬가지이므로, 그에 대한 상세한 설명은 생략한다.
이상과 같이, 도 27 내지 도 29에 관하여 설명한 출력 회로(50J), (50K)에 의해서도, 신호선(27)을 입력 영상 신호 Vin의 전압과 대략 같게 설정할 수 있다.
또한, 전단 인버터 INV1의 스레쉬홀드 전압과 입력 영상 신호 Vin의 전압의 차분 전압을 용량 C2에 유지시킨 후에, 신호선(27)에 입력 영상 신호 Vin을 공급하므로, 전단 인버터 INV1의 스레쉬홀드 전압에 변동이 있어도, 신호선(27)의 전압은 그에 대한 영향을 받지 않도록 할 수 있다.
또한, 출력 회로(50J), (50K)에 의하면, 신호선(27)에 전압 VDD를 공급할 때에 정전류 회로 I1을 거쳐 공급하도록 하였으므로, 입력 영상 신호 Vin의 전압이나 신호선(27)의 전압이 관계없이, 일정 기울기 dt로 신호선 S의 전압을 인상할 수 있다. 이 때문에, 출력 회로(50J), (50K)의 선형성을 확보할 수 있고, 소위 기록 에러를 생기지 않게 할 수 있다.
또한, 출력 회로(50J), (50K)에 의하면, 용량 C2가 유지해야 할 차분 전압을 용량 C2에 설정할 때에, 전단 인버터 INV1의 스레쉬홀드 전압과 입력 영상 신호 Vin의 전압을 동일 사이클로 샘플링하는 것으로 하였으므로, 이들 2개의 전압의 설정을 개별 사이클로 실행하는 경우와 비교하여, 정확한 차분 전압의 설정을 할 수 있다.
또한, 상기 구체예에 도시한 각종 스위치는 트랜스퍼 게이트나 아날로그 스위치를 사용하여 구성할 수 있다. 또한, 상기 구체예에서는 입력된 신호를 반전 증폭하는 인버터를 2단 직렬적으로 접속하여 논리 회로 LC를 구성하는 예를 설명하였지만, 트랜지스터를 조합하여 구성되는 것이면, 논리 회로 LC의 내부 구성에 특히 제한은 없다.
이어서, 본 발명의 구동 회로에 있어서 사용할 수 있는 또 다른 출력 회로에 대하여 설명한다.
도 30은 출력 회로(50L)의 회로도이다. 출력 회로(앰프 회로)(50L)는 신호선의 전압을 제어하는 반전 증폭 회로의 각 인버터의 입력 단자 전압을 각 인버터의 스레쉬홀드 전압과 대략 같게 설정하여 두는 것에 의해, 각 인버터의 스레쉬홀드 전압에 변동이 생겨도, 신호선의 전압을 소망 전압으로 제어할 수 있도록 한 것이다.
즉, 출력 회로(50L) 각각은 도 30에 도시한 바와 같이, 스위치 SW1∼SW3, 전단 인버터 INV1과 중단(中段) 인버터 INV2와 후단 인버터 INV3으로 이루어진 반전 증폭 회로 IA 및 용량 C2를 구비하고 있다. 이 출력 회로(50L)에 의해 구동되는 신호선(27)에는 화소 표시용 TFT, 액정 용량 및 보조 용량 등이 접속되어 있고, 동도에서는 간략화를 위해, 신호선(27)의 부하를 등가적으로 저항 R과 커패시터 Csig로 나타내고 있다.
스위치 SW1의 일단은 신호선(27)에 접속되고, 스위치 SW1의 타단은 스위치 SW3의 일단과 용량 C2의 일단에 접속되어 있다. 스위치 SW3의 타단은 DAC에서 출력되는 입력 영상 신호 Vin의 입력 단자에 접속되어 있다. 용량 C2의 타단은 반전 증폭 회로 IA의 입력 단자에 접속되어 잇다. 반전 증폭 회로 IA의 출력 단자는 스위치 SW2의 일단에 접속되어 있다. 스위치 SW2의 타단은 상술한 신호선(27)에 접속되어 있다.
반전 증폭 회로 IA는 전단 인버터 INV1과 중단 인버터 INV2와 후단 인버터 INV3을 직렬적으로 접속하는 것에 의해 구성되어 있다. 스위치 SW1∼SW3은 도시하지 않은 스위치 전환 제어 회로에 의해 전환 제어된다.
또한, 반전 증폭 회로 IA가 신호선 전압 제어 회로를 구성하고, 용량 C2가 제1 차분 전압 유지 회로를 구성하고, 스위치 SW3이 제1 차분 전압 설정 회로를 구성한다.
도 31은 출력 회로(50L) 내의 각부의 타이밍도이다. 이하, 이 타이밍도를 사용하여 출력 회로(50L)의 동작을 설명한다.
먼저, 시각 T11∼T12의 기간(샘플링 기간) 내에 스위치 SW3을 온으로 하여, 그 이외의 스위치인 스위치 SW1, SW2를 오프로 한다. 이것에 의해, a점의 전압은 입력 영상 신호 Vin의 전압과 대략 같게 된다. 도 31에서는 입력 영상 신호 Vin의 전압이 3 V인 예를 나타내고 있다. 단, 스위치 SW1이 오프이므로, 신호선(27)(d점)의 전압은 시각 T11이전에 공급된 전압을 유지한다. 도 31의 예에서는 7 V를 유지한다.
여기서, 상술한 바와 같이, 전단 인버터 INV1의 스레쉬홀드 전압이 5. 5 V이고, 중단 인버터 IVN2의 스레쉬홀드 전압이 4. 5 V이고, 후단 인버터 INV3의 스레쉬홀드 전압이 5 V라고 가정하면, 어떤 수단에 의해, 이 전단 인버터 INV1의 입력 단자의 전압을 5. 5 V로 설정하고, 중단 인버터 INV2의 입력 단자의 전압을 4. 5 V로 설정하고, 후단 인버터 INV3의 입력 단자의 전압을 5 V로 설정한다. 즉, 인버터 INV1∼INV3의 입력 단자 전압을 인버터 INV1∼INV3 각각의 스레쉬홀드 전압과대략 같게 설정한다. 이와 같이, 인버터 INV1∼INV3의 입력 단자의 전압을 스레쉬홀드 전압으로 설정하는 수법에 대해서는 다음에 기술한다.
이와 같이, 인버터 INV1∼INV3의 입력 단자를 각각의 스레쉬홀드 전압과 대략 같게 설정하는 것에 의해, 반전 증폭 회로 IA의 증폭도를 최대값 근방으로 할 수 있다. 반전 증폭 회로 IA의 증폭도라 함은 반전 증폭 회로 IA의 입력 전압의 변화량에 대한 출력 전압의 변화량의 비를 말한다. 즉, 이 설정에 의해, 반전 증폭 회로 IA의 입력 단자의 전압이 조금 변화했을 뿐이라도 반전 증폭 회로 IA의 출력 단자의 전압은 반전하여 크게 변화하게 된다.
또한, 상술한 바와 같이, 도 30의 a점 전압은 입력 영상 신호 Vin의 전압인 3 V로 되어 있고, b점의 전압은 상술한 e점의 전압과 마찬가지로 5. 5 V로 되어 있다. 이 때문에, 시각 T11∼시각 T12의 기간(샘플링 기간)에서는 용량 C2에 이 용량 C2가 후술하는 시각 T12이후에 유지해야할 입력 영상 신호 Vin의 전압(예를 들면, 3 V)과 전단 인버터 INV1의 스레쉬홀드 전압(예를 들면, 5. 5 V)의 차분 전압(예를 들면, 2. 5 V)이 설정된다.
이어서, 시각 T12이후의 기간(기록 기간, 안정 기간)에서는 스위치 SW1, SW2를 온으로 하여, 그 이외의 스위치인 스위치 SW3을 오프로 한다. 시각 T12의 시점에서는 도 29의 a점이 3 V인 것에 대하여, d점은 7 V이다. 이 때문에, 스위치 SW1이 온하면, a점의 전압이 d점으로 끌어올려져 상승한다. 용량 C2는 상술한 차분 전압(2. 5 V)을 유지하고 있으므로, 이 용량 C2의 타단측인 b점의 전압도 a점의 전압에 따라 상승한다.
b점의 전압이 상승하면, 전단 인버터 INV1의 논리 출력이 로우 레벨(예를 들면, 0 V)로 되려고 하고, 중단 인버터 INV2의 논리 출력이 하이 레벨(예를 들면, 10 V)로 되려고 하고, 후단 인버터 INV3의 논리 출력이 로우 레벨(예를 들면, 0 V)로 되려고 한다. 즉, b점의 전압이 상승하면, 반전 증폭 회로 IA의 논리 출력이 반전하여 로우 레벨(예를 들면, 0 V)로 된다. 이것에 의해, 신호선(27)의 전압도 하강한다. 신호선의 전압이 하강하면, 그것에 따라, a점, b점의 전압도 하강한다.
그대로 신호선(27)(d점)의 전압이 하강하면, 곧이어 신호선의 전압이 입력 영상 신호 Vin의 전압인 3 V와 같게 되고, a점의 전압도 3 V와 같게 된다. 용량 C2는 상술한 차분 전압(2. 5 V)을 유지하고 있으므로, b점의 전압은 전단 인버터 INV1의 스레쉬홀드 전압인 5. 5 V로 된다. 이 때문에, 전단 인버터 INV1의 논리 출력이 반전하여 하이 레벨(예를 들면, 10 V)로 되려고 하고, 중단 인버터 INV2의 논리 출력이 반전하여 로우 레벨(에를 들면, 0 V)로 되려고 하고, 후단 인버터 INV3의 논리 출력이 반전하여 하이 레벨(예를 들면, 10 V)로 되려고 한다. 즉, b점의 전압이 3 V를 밑돌면, 반전 증폭 회로 IA의 논리 출력이 반전하여 하이 레벨(예를 들면, 10 V)로 된다. 이것에 의해, 신호선(27)의 전압도 상승한다. 신호선의 전압이 상승하면, 그것에 따라, 도 30의 a점, b점의 전압도 상승한다. 이와 같은 현상을 반복하여, 시각 T13이후에 있어서는 신호선(27)의 전압은 입력 영상 신호 Vin의 전압인 3 V와 대략 같게 모아지고 안정된다.
단, 실제로는 a점과 d점과 f점의 전압은 완전한 3 V로 안정된 것은 아니고, 오프셋 전압 △Va1만큼 어긋나서, 3 V + △Va1로 된다. 또한, b점의 전압도 오프셋 전압 △Va1만큼 어긋나서, 5. 5 V + △Va1로 된다. 이 때문에, e점의 전압은 오프셋 전압 △Vb1만큼 어긋나서, 5. 5 V -△Vb1로 된다. 또한, c점의 전압은 오프셋 전압 △Vc1만큼 어긋나서, 4. 5 V + △Vc1로 된다.
그러나, 상술한 바와 같이 시각 T11∼시각 T12의 기간에 인버터 INV1∼INV3의 입력 단자의 전압을 각각의 스레쉬홀드 전압과 대략 같게 설정하고 있으므로, 반전 증폭 회로 IA의 증폭도는 매우 크게 되어 있다. 이 때문에, 오프셋 전압 △Va1을 매우 작게 하는 것이 가능하게 된다. 즉, 오프셋 전압 △Va1은 실제적으로 거의 0 V로 고려할 수 있고, d점과 a점과 f점의 전압은 실제적으로 3 V와 대략 같게 된다고 말할 수 있다.
이상과 같이, 출력 회로(50L)에 의하면, 반전 증폭 회로 IA를 구성하는 전단 인버터 INV1과 중단 인버터 INV2와 후단 인버터 INV3의 입력 단자의 전압을 각각의 스레쉬홀드 전압과 대략 같게 설정하고, 또한 입력 영상 신호 Vin의 전압과 전단 인버터 INV1의 스레쉬홀드 전압의 차분 전압을 커패시터 C1에 유지한 상태에서, 스위치 SW1, SW2와 반전 증폭 회로 IA로 귀환 루프를 구성하는 것으로 하였으므로, 신호선(27)의 전압을 입력 영상 신호 Vin의 전압과 대략 같게 설정할 수 있다.
도 32는 도 30에 도시한 출력 회로(50L)의 변형예를 도시한 개략 회로도이다. 도 32에 도시한 바와 같이, 출력 회로(50M)에 있어서는 인버터 INV1∼INV3 각각이 스위치 SW4∼SW6에 의해 단락 접속되고 또한 이들 사이에 용량 C3, C4가 마련되어 있다.
가장 입력측에 위치하는 스레쉬홀드 전압 설정 기능이 있는 인버터 회로(70)에는 커패시터 C2는 마련되어 있지 않고, 전단 인버터 INV1의 입력 단자는 직접적으로 커패시터 C2의 타단에 접속되어 있다. 따라서, 커패시터 C2에는 입력 영상 신호 Vin의 전압과 전단 인버터 INV1의 스레쉬홀드 전압의 차분 전압이 유지된다.
그리고, 반전 증폭 회로 IA가 본 실시 형태에 있어서의 신호선 전압 제어 회로를 구성하고, 용량 C2가 제1 차분 전압 유지 회로를 구성하고, 스위치 SW3, SW4가 제1 차분 전압 설정 회로를 구성하고, 용량 C3, C4 각각이 제2 차분 전압 유지 회로를 구성하고, 스위치 SW5, SW6 각각이 제2 차분 전압 설정 회로를 구성한다.
본 변형예에 관한 출력 회로(50M)의 동작은 상술한 출력 회로(50L)와 마찬가지이므로, 그의 상세한 설명은 생략한다.
이상, 도 27∼도 32를 참조하면서 본 발명의 영상 신호선 구동 회로에 있어서 사용할 수 있는 출력 회로(50J)∼(50M)에 대하여 상세히 설명하였다.
이어서, 이들 출력 회로(50J)∼(50M)와 상술한 시리얼형 DAC(10A)∼(10C)를 접속하는 바람직한 인터페이스에 대하여 설명한다.
도 33은 도 1∼도 14에 관하여 앞서 기술한 시리얼형 DAC와 도 27∼도 32에 관하여 앞서 기술한 출력 회로(50J)∼(50M)의 접속 부분을 도시한 개략 회로도이다.
즉, 동도에 있어서는 DAC(10A)∼(10C)의 개략 구성과 출력 회로(50J)∼(50M)의 입력부 만이 도시되어 있다. 동도에서 명확한 바와 같이, DAC의 2차측 용량 C2는 그대로 출력 회로(50J)∼(50M)의 입력 용량 C2로서 공용되어 있다. 또한, 동도에 있어서, 용량 C1과 C2의 사이즈는 각각 약 1 pF정도이고, 또 계조 전압값은 예를 들면, 정극성의 경우에는 Vref = 9 V, Vcom = 6 V이고, 부극성의 경우에는 Vref = 1 V, Vcom = 4 V로 할 수 있다.
도 34는 도 33에 있어서의 각부의 동작을 도시한 타이밍도이다. 1수평 기간의 전반은 스위치 SW1을 온으로 한 상태에서 스위치 S1을 온, 오프시키는 것에 의해, 용량 C1과 용량 C2 사이에서 전하의 재배분을 실행하여, 시리얼 DA 변환을 실행한다. 즉, DA 변환과 출력 회로로의 샘플링을 동시에 실행한다.
이어서, 1수평 기간의 후반에 있어서, 스위치 SW1을 오프로 한 상태에서 스위치 SW2를 온으로 하여 용량 C2에 축적된 아날로그 신호로서의 영상 신호 전하를 출력 회로(50J)∼(50M)에 의해 신호선(27)에 기록한다.
이와 같이 DAC와 출력 회로 사이에서 용량 C2를 공용하는 것에 의해, 회로를 간략화하여 회로 면적을 소형화할 수 있다. 단, 도 34의 타이밍도에서 명확한 바와 같이, 출력 회로로의 샘플링과 시리얼 DA 변환을 병렬로 처리하므로, 버퍼 출력 기간이 짧다.
도 35는 시리얼형 DAC와 출력 회로(50J)∼(50M)의 접속 부분의 또 하나의 구체예를 도시한 개략 회로도이다. 즉, 동도에 있어서는 도 1∼도 14에 관하여 앞서 기술한 DAC(10A)∼(10C)의 개략 구성과 도 27∼도 32에 관하여 앞서 기술한 출력 회로(50J)∼(50M)의 입력부 만이 도시되어 있다. 동도에서 명확한 바와 같이, 본 구체예에 있어서는 DAC의 2차측 용량 C2와 출력 회로의 입력 용량 C3이 별개로 마련되어 있다. 또한, 동도에 있어서, 용량 C1, C2 및 C3의 사이즈는 각각 약 1 pF정도이고, 또 계조 전압값은 예를 들면, 정극성의 경우에 Vref = 9 V, Vcom = 1 V이고, 부극성의 경우에는 Vref = 1 V, Vcom = 9 V로 할 수 있다. 또한, 도면 중 노드 N에 있어서의 전위는 정극성의 경우에 5∼9 V정도이고, 부극성의 경우에는 1∼5 V정도로 할 수 있다.
도 36은 도 35에 있어서의 각부의 동작을 도시한 타이밍도이다.
1수평 기간의 전반은 스위치 SW0을 오프로 하여 출력 회로를 분리한 상태에서 스위치 S1을 온, 오프시키는 것에 의해, 용량 C1과 C2사이에서 전하의 재배분을 실행하여, 시리얼 DA 변환을 실행한다. 즉, 출력 회로로의 샘플링은 실행하지 않고 시리얼 DA 변환 처리만을 실행한다.
이어서, 스위치 SW0을 소정의 기간만 온하여 출력 회로로의 샘플링을 실행한다. 이러한 후에 스위치 SW2를 온하여 주력 회로에서 신호선으로의 기록을 실행한다. 이 기록 기간은 다음 1수평 기간의 전반까지 이어지고, DAC의 DA 변환 처리와 중복하여 실행된다.
또한, 신호선으로의 기록이 종료하면, 그 다음 샘플링 전에 스위치 SW3이 먼저 온으로 되어 용량 C3을 방전하는 리셋 기간이 마련된다.
본 구체예에 의하면, 출력 회로에서 신호선으로의 데이터 기록 D 처리와 시리얼 DA 변환 처리를 동시에 동작시킬 수 있다.
또한, 본 구체예에 있어서, DA 변환의 기준 전압인 Vref와 Vcom을 9 V∼1 V 범위로 설정하는 이유는 DAC의 용량 C2와 출력 회로의 용량 C3을 접속시키면, 축적 전하가 반감하기 때문이다. 즉, 최초에 DAC에 있어서 용량 C2에 배의 양의 전하를 축적하고 있으면, 출력 회로의 용량 C3과 전하를 분배한 후에 소정의 충전량이 얻어지기 때문이다.
이상, 본 발명의 영상 신호선 구동 회로에 있어서의 시리얼형 DAC, 영상 신호 출력 회로 및 이들의 접속 인터페이스에 대하여 상세히 설명하였다.
이어서, 이들 각 요소를 포함한 영상 신호 구동 회로의 전체적인 구성에 대하여 개략적으로 설명한다.
도 37은 본 발명의 실시 형태에 관한 다계조 표시 장치의 회로 블록도이다. 본 구체예는 예를 들면, 6비트(64 계조) 대각 10인치의 XGA 표시 장치로서 실현할 수 있다.
또한, 도 38은 도 37에 도시한 다계조 표시 장치의 영상 신호 구동 회로를 도시한 회로 블록도이다.
또한, 도 39는 도 38의 영상 신호 구동 회로의 동작을 나타낸 타이밍도이다.
도 37의 회로에 있어서는 화상 표시부(20)에 복수줄의 영상 신호선(27)과 이것에 직교하는 복수줄의 주사선(28)이 배선되고, 이들의 교점에 화소 TFT(29)가 마련되어 있다. TFT(29)의 드레인 전극에는 액정 용량 Clc와 보조 용량 Cs가 각각 접속되어 표시 화소를 형성하고 있다.
주사선 구동 회로는 예를 들면, 시프트 레지스터와 주사선 구동 버퍼에 의해 구성되고, 각각의 버퍼 출력이 각 주사선(28)에 공급된다. 각 주사선(28)에 공급된 주사선 신호에 따라, 대응하는 행의 TFT(29)가 온, 오프 제어된다.
도 38에 예시한 영상 신호선 구동 회로는 디지털 영상 데이터선(디지털 버스) DB, 시프트 레지스터(21), 샘플링 래치(24), 로드 래치(23), DAC(10A)∼(10C), 출력 회로(50)에 의해 구성되어 있다. 그리고, 상술한 바와 같이, DAC(10A)∼(10C)는 1수평 기간 중에 아날로그 전위를 일회 출력하고, 출력 회로(50)를 거쳐 1줄의 신호선(27)에 영상 신호가 기록된다.
디지털 버스 DB에는 외부에 마련된 게이트 어레이 GA에서 출력되는 디지털 영상 신호가 순차 기록된다. 여기서, 본 발명의 영상 신호선 구동 회로 SD는 도 1∼도 14에 관하여 상세히 기술한 바와 같이 시리얼형 DAC(10A)∼(10C)를 구비한다. 이 때문에, 게이트 어레이 GA에 저장되어 있는 디지털 영상 데이터의 출력시에, 데이터 출력의 순번을 연구할 필요가 있다.
도 40은 게이트 어레이 GA로부터의 디지털 영상 데이터의 출력 순서를 설명하기 위한 개념도이다. 도 53에 도시한 바와 같은 종래 파라렐형 DAC에 대하여 디지털 영상 데이터를 출력할 때에는 도 40의 (a)에 도시한 바와 같이, 게이트 어레이 GA에 저장되어 있는 최하위 비트(LSB)부터 최상위 비트(MSB)까지 6비트의 데이터의 배수를 그대로 파라렐로 출력하면 좋다.
이것에 대하여, 본 발명의 시리얼 DAC에 대하여 데이터 출력할 때에는 도 40의 (b)에 도시한 바와 같이, 표시 장치의 신호선(27)의 줄수에 따라, 이 줄수의 공약수씩 하위 비트부터 순서대로 데이터를 출력할 필요가 있다. 이를 위해서는 게이트 어레이 GA의 내부 또는 게이트 어레이 GA의 외부에 데이터의 배열 바꿈을 실행하는 수단을 마련하면 좋다.
한편, 도 37에 예시한 구체예를 폴리실리콘 TFT에 의해 실현하면 TFT 특성 변동이 비교적 크게 되는 경우가 있으므로, 영상 신호선 구동 회로에 입력하는 신호의 게이트 어레이 출력은 5 V이상의 진폭으로 하는 것이 바람직하다.
예를 들면, 도 37에 예시한 바와 같이, 3. 3 V 전원의 게이트 어레이 GA에 레벨 스프트 회로 LS를 접속하고, 3. 3 V 진폭의 디지털 데이터, 클럭 및 제어 신호를 모두 5 V 진폭으로 레벨 시프트하고 나서 영상 신호선 구동 회로 SD에 공급하면 좋다.
만일 영상 신호선 구동 회로 SD에 공급하기 전에 레벨 시프트하지 않는 경우에는 (1) 게이트 어레이 자체의 전원 전압을 5 V로 하든가, (2) 영상 신호선 구동 회로와 동일 기판 상에 폴리실리콘 TFT 등을 사용하여 레벨 시프트 회로를 만들어 넣을 필요가 있다. 단, (1)의 경우에는 소비 전력에 높게 되고, (2)의 경우에는 레벨 시프트 회로의 지연 변동이 큰 경우에 소기의 디지털 영상 데이터를 소망 타이밍에서 시프트 레지스터로 공급할 수 없어, 「데이터 어긋남」이 생길 우려가 있다.
시프트 레지스터(21)에는 클럭 신호(CLK, /CLK)와 트리거 신호(XST)가 입력된다. 그리고, 시프트 레지스터(21)로부터의 출력에 의해, 샘플링 래치(24)가 제어되고, 디지털 영상 데이터가 샘플링 래치(24)에 순차 저장된다.
이어서, 데이터 로드용 제어 신호(LR, /LR)에 의해 샘플링 래치(24)에 저장된 디지털 데이터가 동시에 로드 래치(23)에 래치되고, 이어서 DAC(10A)∼(10C)로 출력된다. 여기서, 도시한 바와 같이, 필요에 따라 로드 래치(23)와 DAC(10A)∼(10C) 사이에 레벨 시프트 회로 LS를 마련하여도 좋다.
DAC가 각 신호선(27)마다 마련되어 있는 경우에는 상술한 샘플링, 로드, DAC로의 출력은 6비트분, 즉 6회 반복된다. 그의 일련의 동작에 대해서는 도 1∼도 14에 관하여 앞서 기술한 바와 같고, 또한 도 39의 타이밍도에 도시한 바와 같다. 1회마다 디지털 데이터는 전압 변환되어 DAC 내의 용량에 유지된다.
출력 회로(50)는 샘플링 기간 중에 DAC로부터의 출력을 받고, 이어서 기록 기간 중에 신호선(27)에 전압을 기록한다. 그의 상세에 대해서는 도 15∼도 36에 관하여 앞서 기술한 바와 같다. DAC와 출력 회로(50)는 기록 기간 중은 접속되지 않는다.
이어서, 본 발명에 의한 영상 신호선 구동 회로의 변형예에 대하여 설명한다.
도 41 및 도 42는 본 발명에 의한 영상 신호선 구동 회로의 변형예를 설명하기 위한 개념도이다. 여기서, 도 41의 (a)는 도 38에 도시한 기본형에 대응하고, 도 41의 (b), 도 42의 (a) 및 도 42 (b)는 각각 변형예에 대응한다.
이들 변형예에 있어서는 선택 스위치 SSW 또는 아날로그 스위치 ASW를 마련하여 복수의 신호선 중 어느 하나를 선택할 수 있게 하는 것에 의해, 래치(24A), (24B), 레벨 시프터 LS, DAC(10A)∼(10C) 및 출력 회로(50)의 일부를 공용하여 회로를 간략화할 수 있다.
이하의 설명에 있어서는 편의상 2줄의 신호선(27) 중 어느 하나를 선택할 수 있게 한 경우에 대하여 설명한다. 그리고 모든 신호선을 기수줄째(2N-1)와 우수줄째(2N)로 나누어 설명한다. 단, 본 발명에 있어서 선택 줄수 및 선택 방법은 그 밖에 여러 가지로 변경가능한 것은 물론이다.
먼저, 도 41의 (b)에 예시한 변형예에 있어서는 선택 스위치 SSW를 마련하는 것에 의해, 래치(24A) 및 (24B)를 2줄의 신호선 사이에서 전환하여 사용할 수 있게 하고 있다. 이 구성에 의하면, 래치의 수를 반감할 수 있다. 구체적인 동작 방법으로서는 1수평 기간을 12분할하고, 기수줄째의 신호선용 DAC와 우수줄째의 신호선용 DAC를 12회 전환하여 접속한다. 출력 회로(AMP)에 의한 신호선으로의 기록은 모든 DAC의 아날로그 출력이 확정하고 나서 일제히 실행하는 것이 가능하다. 신호선으로의 기록을 대략 1수평 기간에 걸쳐 실행할 수 있으므로, 평균 전류량이 작다고 하는 이점이 있다.
이어서, 도 42의 (a)에 예시한 변형예에 있어서는 아날로그 스위치 ASW를 마련하는 것에 의해, 2줄의 신호선 사이에서 래치(24A), (24B)와 DAC를 공용할 수 있게 하고 있다. 즉, 래치와 DAC의 수를 반감할 수 있다.
그의 동작 방법으로서는 1수평 기간을 2분할하고, 전반 기간에는 기수줄째의 신호선을 DAC에 접속하고, 후반 기간에는 우수줄째의 신호선을 각각 DAC(10)에 접속한다. 출력 회로(50)에 의한 신호선으로의 기록은 기수줄째의 DAC 출력이 확정하고 나서 바로 실행한다. 기록 시간은 대략 1수평 기간의 1/2이다. 이어서, 우수줄째의 DAC 출력이 확정하고 나서 나머지 신호선으로의 기록을 실행한다. 본 변형예의 경우에는 도 41의 (b)에 예시한 것과 비교하여 DAC의 점유 면적을 반감할 수 있다.
또한, 본 변형예에 있어서는 1개의 DAC가 복수줄의 신호선에 순차 아날로그 전위를 출력하는 것으로 되지만, 그때 신호선의 선택 순서는 1수평 기간마다 또는1프레임마다 다르도록 하는 것이 좋다. 앞서 전압 기록된 신호선과 뒤부터 전압 기록된 신호선 사이에 조금이라도 생기는 오차 전압을 시간적으로 평균화할 수 있기 때문이다.
이어서, 도 42의 (b)에 예시한 변형예에 있어서는 래치, DAC 및 출력 회로의 수를 반감할 수 있다. 즉, 변형예에 있어서는 출력 회로(50)와 신호선(27) 사이에 아날로그 스위치 ASW를 마련하여, 1수평 기간의 1/2정도의 기간에 기록을 실행하게 한다. 단, 이를 위해서는 아날로그 스위치 ASW를 비교적 크게 형성하여 전류 용량을 확보하는 것이 바람직하다.
이상 설명한 구체예에 있어서는 1줄의 신호선에 대하여 1개의 DAC를 사용하지만, 이것과는 다른 발상으로서, 1줄의 신호선에 대하여 2개의 출력 회로(50)를 병렬하고, 그의 한쪽을 샘플링용, 다른쪽을 신호선 기록용으로서 사용하는 「아날로그 버퍼 방식」도 실현가능하다. 이 구성을 상술한 도 42의 (a)의 변형예에 적용하면, 신호선의 기록을 1수평 기간 동안 계속하는 것이 가능하게 된다. 따라서, 평균 전류량을 반감할 수 있다고 하는 이점이 있다.
또한, 이상 설명한 구성에 있어서는 「공통(common) 반전 구동 방식」을 사용하는 것이 특히 유리하다. 즉, 1수평 기간마다 공통 전위를 2. 5 V ± 2. 5 V 범위에서 변동시킨다. 이것에 대응하여, 신호선 전위를 2. 5 V ± 2. 5 V로 출력한다. 이와 같이 하면, DAC 및 출력 회로(50)의 전압 출력 가능 레인지를 대략 5 V정도까지 작게 할 수 있다. 폴리실리콘 TFT와 같이 결정 실리콘 TFT보다도 특성 변동이 큰 TFT에 의해 구성되는 회로에 있어서는 예를 들면, 스레쉬홀드 전압 변동의 폭이 출력 회로(50)의 출력 레인지를 좁힌다. 화면 대각 사이즈가 13 인치 이상의 대형 표시 장치에 있어서는 공통 전위를 1 수평 기간마다 변동시키는 것은 현실적이지 않으므로, 공통 전위를 예를 들면, 5 V정도로 고정하고, 신호선 전위를 1∼9 V 범위에서 제어하는 것이 바람직하다. 도 25나 도 26에 예시한 출력 회로의 경우에는 Vdd, Vss 및 Vbi를 조절하는 것에 의해 이것을 실현할 수 있다.
이상 설명한 구체예에 있어서는 시프트 레지스터(21)를 고속 동작시킬 필요가 있다. 디지털 버스 DB의 줄수는 10. 4 인치 XGA의 경우에 화면을 4분할하고 8상×3색(RGB) = 24줄 정도로 된다. 이 경우에, 1개의 비트 데이터는 60 나노초 정도(즉, 약 16 MHz) 사이에 래치해야 한다. 시프트 레지스터가 16 MHz의 클럭에 따를 수 있으면 문제없지만, TFT 특성이 크게 변동한 경우에는 시프트 레지스터의 16 MHz 동작이 불확실하게 될 우려도 있다. 이와 같은 문제를 해결하기 위해, 8 MHz 클럭으로 시프트 레지스터(21)를 16 MHz 상당 동작시키는 방법이 있다.
도 43 및 도 44는 이와 같은 배속 동작 시프트 레지스터의 구성을 도시한 개념도이다. 즉, 동도 (a)는 그의 블록 구성을 도시하고, 동도 (b)는 그의 개략 회로를 도시한다. 도 43의 구성에 있어서는 CLK와 /CLK 각각에 따라 동작하는 하프 클럭형 시프트 레지스터(21)가 마련되고, 클럭 CLK의 배의 주기로 샘플링 래치(24)에 제어 신호가 공급된다.
또한, 도 44의 구성에 있어서는 2개의 1클럭 시프트형 시프트 레지스터(21A), (21B)를 마련하고, 각각에 클럭과 그의 반전 신호를 공급하는 것에 의해, 배주기로 데이터를 샘플링하고, 로드 래치(23)에 공급한다.
또한, 도시한 구체예와는 따로, 단순히 시프트 레지스터를 2개 병렬로 마련하여, 한쪽을 다른쪽에 대하여 반클럭분만큼 시프트시켜 동작시킬 뿐이라도 좋다.
도 1∼도 14에 관하여 앞서 기술한 바와 같은 시리얼형 DAC를 채용하면, 종래 파라렐형 DAC를 사용하는 경우보다도 회로 점유 면적을 대폭적으로 축소할 수 있으므로, 도 43이나 도 44에 예시한 바와 같은 매우 복잡한 시프트 레지스터를 형성하는 것도 용이하게 된다.
본 발명을 액정 표시 장치에 적용하는 경우에 대하여 설명하면, 액정 재료의 스레쉬홀드 전압이 2. 5 V정도인 경우에는 4 V형 액정의 경우와 비교하여 DAC(10A)∼(10C) 및 출력 회로(50)의 출력 레인지를 작게 할 수 있다고 하는 이점이 있다. 또한, 액정의 스레쉬홀드 전압을 1. 5 V정도로 하면, 수직 라인(V 라인) 반전 구동 또는 수평/수직(H/V) 반전 구동을 실행하는 경우(특히, 대각 사이즈가 13 인치 이상의 대화면 액정 표시 장치의 경우에 많음)에도, DAC(10A)∼(10C) 및 출력 회로(50)의 출력 레인지를 10 V로 할 필요가 없게 되어, 전원을 삭감할 수 있는 점에서 유리하게된다.
본 발명에 의한 영상 신호선 구동 회로를 글라스 기판 상에 화소 구동용 TFT와 동시에 형성하여 된다. 투과형 표시 장치, 반사형 표시 장치, 반투과형 표시 장치, 발광형 표시 장치는 모듈(module) 강도가 크고, 윤곽 테두리 부분을 작게 할 수 있는 점에서, 휴대 단말용 표시 장치로서 매우 유리하다.
최후에, 본 발명의 실시예로서의 10. 4 인치 XGA 액정 표시 장치에 대하여 설명한다.
도 45는 본 발명에 의한 영상 신호선 구동 회로의 실시예를 도시한 블록도이다. 즉, 동도에 도시한 구체예는 대각 10. 4인치의 XGA 액정 표시 장치에 대응한다. 동도에 대해서는 도 1 내지 도 43에 관하여 앞서 기술한 요소와 동등의 요소에는 동일 부호를 붙이고 상세한 설명은 생략한다.
또한, 도 46은 본 실시예의 표시 장치의 동작의 구체예를 도시한 타이밍도이다. 본 실시예에 있어서는 영상 신호가 8상 4분할로 공급된다. 즉, 게이트 어레이 GA로부터는 8상×3(RGB)×4(분할) = 96의 디지털 화상 데이터가 출력된다. 또한, 클럭 CLK와 제어 신호 CTRL로서는 15종류의 신호가 공급되고, 이들은 구동 회로가 형성되어 있는 글라스 기판에 5 V 레벨로 입력된다.
한편, 전원은 12, 5, -2 및 0 V의 4종류이고, 종래 필요로 하였던 10 V 전원이 필요없게 되는 점에서 유리하게 된다. 또한 YGVdd와 XVdd가 공통화되어 있다.
신호선(27)은 768줄 마련되고, 각각에 시프트 레지스터(21), 샘플링 래치(24), 레벨 시프터 LS, DAC 및 출력 회로(50)가 접속되어 있다. 각 요소에 대한 전원은 도 44에 도시한 바와 같다.
시프트 레지스터(21)는 게이트 어레이 GA에서 제어 신호 및 클럭 신호를 수취하고, 배속으로 동작하는 반클럭 시프트 출력의 시프트 레지스터이다. 이 구체적인 구성은 예를 들면, 도 42에 예시한 바와 같다.
본 실시예에 의하면, 시리얼형 DAC를 마련하는 것에 의해, 종래보다도 조금 작은 회로 면적이고, 소형 경량의 표시 장치를 형성할 수 있다. 또한, 출력 회로(50)의 구성을 연구한 것에 의해, 폴리실리콘 TFT의 특성 변동에 대해서도, 안정한 동작을 확보하고, 제조 수율을 현저히 개선할 뿐만 아니라, 표시 장치의 초기 특성 및 신뢰성도 개선할 수 있다.
도 47은 상술한 구체예에 있어서 채용할 수 있는 시프트 레지스터(21)의 변형예를 도시한 개념도이다.
또한, 도 48은 그의 동작을 설명하는 타이밍도이다.
통상은 시프트 레지스터가 클럭 신호의 상승을 기준으로 하여 다음 단에 펄스를 보내지만, 본 변형예의 시프트 레지스터는 반클럭 시프트 레지스터와 유사한 동작을 실행한다.
즉, 먼저 시프트 레지스터 S/RI의 출력 a*에 의해 샘플링 래치의 출력 A에는 데이터(Data)①이 출력된다. 시프트 레지스터 S/RII도 마찬가지로 동작하지만, 반클럭 동작과 유사한 동작을 실행하므로, 그의 출력 B에는 데이터 ②가 아니고, 먼저 처음에 데이터 ①이 래치되고, 이어서 데이터 ②가 래치된다. 시프트 레지스터 S/RIII도 마찬가지로, 먼저 하나 전의 데이터 ②를 래치하지만, 최종적으로는 소망 데이터 ③을 래치한다.
본 변형예의 특징은 디지털 데이터를 취급하고, 또 샘플링 래치단 다음에 로드 래치를 거쳐 DAC로 데이터를 전송하는 구성이므로, 소망 데이터가 얻어지기 전의 동작에는 의존하지 않는다고 하는 점에 있다. 반클럭 시프트 레지스터와 같은 구성에 있어서는 전단과 자단(自段)의 논리 연산에 의해 시프트 레지스터 출력이 겹치지 않도록 하는 것은 가능하지만, 펄스폭이 절반으로 되므로, 고속 동작이 용이하지 않을 수 있다. 또한, 논리 연산을 위한 소자의 증가나 또 그것에 따른 지연 등의 영향에서 펄스폭의 「가늘어짐」등이 생기고, 샘플링 래치가 동작하지 않는 일이 있다.
이것에 대하여, 본 변형예에 의하면, 한번에 전단의 데이터를 래치한 후에 소망 데이터를 래치하는 방식이지만, 펄스폭을 확실히 확보할 수 있으므로, 반클럭 시프트 레지스터에 비하여 동작 마진이 넓고, 소자수도 작다고 하는 이점이 있다.
이어서, 본 발명의 구동 회로의 구체예로서, 감마 보정 회로를 부가한 구성에 대하여 설명한다.
도 49는 감마 보정 회로를 부가한 액정 표시 장치의 구동 회로를 설명하기 위한 개략도이다. 즉, 동도 (a)는 6신호선 선택 구성의 구동 회로에 신호를 공급하는 게이트 어레이의 타이밍도, 동도 (b)는 6신호선 선택 구성의 구동 회로의 개념도, 동도 (c)는 8신호선 선택 구성의 구동 회로에 신호를 공급하는 게이트 어레이의 타이밍도, 동도 (d)는 8신호선 선택 구성의 구동 회로의 개념도이다.
먼저, 도 49(a) 및 (b)를 참조하면서 6신호선 선택 구성의 경우에 대하여 설명하면, 6줄의 신호선에 대하여, 구동 회로는 6개의 래치(24), 1개의 감마(γ)보정 회로(80), DAC(10C) 및 6개의 출력 회로(앰프 회로)(50)를 구비한다. 즉, DAC(10C)는 6줄의 신호선 중 어느 것을 순차 선택하여 아날로그 전위를 기록한다. 여기서 DAC(10C)는 도 9에 예시한 구성의 것을 사용한다. 또한, 감마 보정 회로(80)는 액정의 광학적인 응답 특성을 보정하여 인간 육안의 시감도 특성에 맞는 화상을 표시하는 역할을 갖는다.
도 49(a)에 도시한 바와 같이, 1수평 기간 22. 75 마이크로초를 2마이크로초씩 구분하고, 최초 2 마이크로초에서는 (6N+1)번째(여기서 N은 자연수로 함) 신호선의 비트 데이터(d1∼d6)가 래치(24)에 의해 래치된다. 데이터의 래치가 완료하면, 감마 보정 회로(80)가 상위 3비트(d1∼d3) 래치 데이터를 참조하여 기준 전위 V+ 및 V-를 선택한다. 한편, DAC(10C)는 하위 3비트(d4∼d6)의 데이터를 참조하고, DAC 내에 마련된 입력 용량 C11, C12 및 C13에 기준 전위 V+, V-를 각각 동시에 충전한다.
1차측 용량에 대하여 충전이 완료하면, 하위 비트부터 순서대로 대응하는 충전 전위를 2차측 용량, 즉 출력 용량 C21 사이에서 재배분을 반복해서 실행하고, 소망 아날로그 전위 Vi를 얻는다. 이와 같이 하여 형성된 아날로그 전위 Vi는 출력 회로(50)에 의해 참조되고, 신호선(27)에 기록된다.
다음 2 마이크로초 이후에는 (6N+2)번째···(6N+6)번째 신호선까지 마찬가지 동작이 반복되어 모든 신호선에 아날로그 전위가 기록된다. 그리고, 1수평 기간의 후반에는 10. 125 마이크로초의 블랭크 기간이 마련된다.
여기서, 각 신호선에 대한 신호 처리 시에는 도 9에 관하여 앞서 기술한 바와 같이, DAC(10C)는 2차측 용량 C21과 C22를 교대로 나누어 사용하고, 다음 신호선을 위한 DA 변환을 실행하는 동안에 병행하여 전 신호선에 대한 아날로그 전위의 기록을 실행할 수 있다. 따라서, 고속 동작을 유지하면서, 전위의 기록을 충분히 실행할 수 있으며, 고품위의 화상을 표시시킬 수 있다.
또한, 본 구체예에 있어서는 감마 보정 회로(80)가 전원 선택형이므로, 상위 3비트분의 전압 변환은 매우 고속으로 실행되고, 전혀 시간을 요하지 않는다. 또한, DAC(10C)의 동작도 하위 3비트분만 DA 변환하므로, 고속으로 동작시킬 수 있다.
도 49(c) 및 (d)에 도시한 8신호선 선택 구성의 경우도, 기본적으로는 마찬가지 동작을 시킬 수 있다. 즉, 도 49(c)에 도시한 바와 같이, 1수평 기간 22. 75 마이크로초를 2마이크로초씩 구분하고, 최초 2마이크로초에서는 (8N+1)번째(여기서 N은 자연수로 함) 신호선의 비트 데이터를 래치하고, 감마 보정, DA 변환, 출력한다. 이후, 0. 125 마이크로초마다 블랭크를 거쳐 (8N+8)번째 신호선까지 상술한 경우와 마찬가지 동작을 시킬 수 있다. 1수평 기간의 후반에는 5. 875 마이크로초의 블랭크 기간이 마련된다.
도 50은 6신호선 선택 구성의 구동 회로의 더욱 상세한 구체예를 도시한 구성도이다.
즉, 로드 래치(24) 각각에는 각 비트의 데이터(d1∼d6)가 입력되고, 래치된다. 이들 중 상위 3비트의 데이터(d1∼d3)는 감마 보정 회로(80)에 입력되고, 그 데이터에 따라 복수의 기준 전위 중 어느 하나가 선택되고, V+, V-로서 DAC(10C)에 공급된다.
감마 보정 회로(80)는 예를 들면, 도시한 바와 같이 인버터(80A), AND 게이트(80B), OR 게이트(80C), 스위치(80D)를 조합하여 구성된다. 또한, 도시한 구체예에 있어서는 기준 전위로서 V1∼V9의 9종류 전위가 준비되어 있다.
논리 게이트(80A)∼(80C)는 래치(24)에서 입력되는 상위 3비트의 데이터에 따른 논리 연산을 실행하고, 그 결과에 따라 스위치(80D) 중 어느 하나를 온하는 것에 의해, 기준 전위 V1∼V9 중 어느 하나를 선택하여 V+, V-로서 출력한다.
기준 전위 V1∼V9는 예를 들면 액정으로의 실효 전압이 4∼5 V로 되는 것과 같은 4∼5 V 레인지의 전원 전압 범위를 8분할하여 얻어지는 합계 9레벨의 전압 노드로 할 수 있다. 단, 시감도 특성에 따라 보정하기 위해, 전원 전위를 같지 않은 간격으로 분할하는 것에 의해 V1∼V9를 형성한다. 그리고, 기준 전위 V1∼V9 중 연속하는 임의의 어느 2개의 전위 Vi와 V(i+1)을 선택하여, DAC측에 V+와 V-로서 넘기는 것에 의해, 상위 3비트의 디지털 데이터가 실질적으로 아날로그 변환된 것으로 된다. 이어서, DAC에 의해, Vi와 V(i+1) 사이를 더 가늘게 분할하여 고차의 계조 전위를 이하의 설명과 같이 형성한다.
한편, 로드 래치(24)에 래치된 하위 3비트의 데이터(d4∼d6)는 그대로 DAC(10C)로 보내진다.
도시한 구체예에 있어서, DAC(10C)는 3개의 1차측 용량 C11∼C13과 6개 2차측 용량 C21∼C26을 갖는다. DAC(10C)는 입력 데이터(d4∼d6)에 따라, 감마 보정 회로(80)에 의해 선택된 기준 전위 V+, V-를 사용하여, 각각 1차측 용량 C11∼C13을 충전한다. 그리고, 1차측 용량 C11∼C13은 2차측 용량 C21∼C26 중 어느 하나와의 사이에서 전하의 재배분을 실행하는 것에 의해 아날로그 변환이 완료한다.
전하의 재배분을 받은 2차측 용량은 대응하는 출력 회로(앰프 회로)(50M)를 거쳐, 대응하는 신호선(27)에 아날로그 전위를 기록한다. 그리고, 이 기록 동작과 병행하여 다음 신호선을 위한 DA 변환을 실행할 수 있다.
이상 설명한 바와 같이, 도 50에 도시한 구동 회로는 입력된 디지털 신호를 감마 보정하고, DA 변환을 실행하고, 형성한 아날로그 전위를 신호선(27)에 기록한다. 이때에, 다음 신호선을 위한 감마 보정이나 DA 변환 처리와 전 신호선에 대한 기록 처리를 병행하여 실행시킬 수 있고, 고속으로 확실한 아날로그 신호의 공급을 실현할 수 있다.
도 51은 본 발명의 변형예를 도시한 개념도이다. 즉, 동도에 예시한 것은 「블록 순차 주사형」 샘플 홀드형(이하, S/H형이라 함) 액정 표시 장치이다. 이 방식의 액정 표시 장치에 있어서는 소정 수의 영상 신호선으로 이루어진 블록마다 영상 신호가 기록된다.
즉, 시프트 레지스터 등으로 구성되는 타이밍 회로에 의해 샘플링 스위치를 제어하고, 비디오 신호선을 거쳐 공급되는 영상 신호를 영상 신호선 용량에 유지한 후에 화소 용량에 기록하는 방식이다.
본 변형예에 있어서도, 화상 표시부(20)에 인접하여, 영상 신호선 구동 회로 VD와 주사선 구동 회로 SD가 마련되어 있다.
화상 표시부(20)에는 복수줄의 영상 신호선(27)과 그것에 직교하는 복수줄의 주사선(28)이 배선되고, 이들의 교점에 TFT(29)가 마련되어 있다. TFT(29)의 드레인 전극에는 액정 용량 Clc와 보조 용량 Cs가 각각 접속되고, 표시 화소를 형성하고 있다.
주사선 구동 회로 SD는 시프트 레지스터(25)와 주사선 구동 버퍼(26)에 의해 구성되고, 각각의 버퍼 출력이 각 주사선에 공급된다. 이들의 입력으로서는 기본 클럭 CLK2와 트리거 신호 IN2가 필요하게 된다.
영상 신호선 구동 회로 VD는 DAC(10A)∼(10C), 시프트 레지스터(31), 비디오 신호선(32), 샘플링 스위치 제어선(33), 샘플링 스위치(34)에 의해 구성되어 있다. DAC(10A)∼(10C)의 구성은 도 1 내지 도 14에 관하여 앞서 기술한 것과 마찬가지로 할 수 있다. 또한, DAC의 전단에는 도 3에 예시한 바와 같은 도시하지 않은 시프트 래지스터(21)나 샘플링 스위치(24)가 마련되어 있어도 좋다.
본 변형예에 있어서도 외부에서 DAC에 시리얼로 입력된 디지털 영상 신호는 도 1 내지 도 14에 관하여 앞서 기술한 바와 같은 프로세스를 거쳐 아날로그 신호로 변환되고, 각각의 비디오 신호선(32)에 공급된다.
그리고, 시프트 레지스터(31)에 의해 샘플링 스위치(34)를 제어하는 것에 의해 아날로그 영상 신호가 영상 신호선에 기록된다. 동도에 예시한 구성에서는 수평 방향으로 인접하는 m개의 표시 화소마다 블록화되고, 이 블록마다 영상 신호가 공급된다.
도 52는 영상 신호 구동 회로 VD의 동작 원리를 설명하기 위한 타이밍도이다. 도 51도 함께 참조하면서 그의 동작에 대하여 설명하면, 먼저 기본 클럭 CLK1과 그것에 동기한 m상의 비디오 신호(Video1∼Videom)가 비디오 신호선(32)에 입력된다.
여기서, 제n 블록의 화소에 정극성의 영상 신호를 기록하는 경우에는 n블록째에 상당하는 타이밍에서 도 51 중의 b점에서의 샘플링 스위치(34)의 제어 신호가 오프(OFF) 상태에서 온(ON) 상태로 천이한다. 그러면, 샘플링 스위치(34)가 비도통 상태에서 도통 상태로 되고, a점에 입력된 영상 신호가 비디오 신호선(32)을 거쳐 영상 신호선(27)에 공급된다. 이때, 영상 신호선(27)의 전위는 초기 전위 Vm에서 소정의 전위 Vs로의 상승을 개시한다. 또한, 화소 TFT(29)를 온 상태로 하여 두면, 도 51의 c점에 있어서의 전위도 영상 신호선(27)의 전위에 추종한다.
이어서, 샘플링 기간 Tw후에 샘플링 스위치(34)가 오프 상태로 되면, 영상 신호선(27)과 화소 용량 Clc 및 보조 용량 Cs에 영상 신호가 홀드되고, 1수평 기간 동안 화소 전위는 Vs로 유지된다.
이 동작을 기본 클럭 CLK1에 동기하면서 m화소마다 수평 방향으로 주사를 실행하는 것에 의해, 1프레임 기간내에 전화소에 영상 신호를 기록하고, 화상을 표시한다.
본 변형예에 있어서도, 도 1∼도 14에 관하여 앞서 기술한 것과 마찬가지로, 매우 간략한 DAC를 사용하는 것에 의해, 회로 규모를 축소하고, 또한 다른 비트 수의 디지털 데이터를 처리할 수 있다고 하는 효과를 얻을 수 있다.
또한, 도 52에 있어서 「△Vw」로 나타낸 전압은 「기록 부족 전압」으로 부르고, 비디오 신호선(32)의 종단(終端)측에 있어서의 영상 신호선(27)의 전위가 소망 전위에 이르기 전에 전위가 기록되는 것에 기인하여 발생한다. 그의 원인은 유지되는 액정 표시 장치의 대화면화에 따른 비디오 신호선이나 영상 신호선의 저항 및 용량의 증대나 영상 신호 전송계의 지연 증대 또한 고 정밀화에 따른 영상 신호 주파수의 증가에 의해 샘플링 시간이 단축되는 것 등에 의한다. 이와 같은 「기록 부족 전압」은 표시 콘트라스트의 저하 등의 화질 열화를 초래하는 것이다.
본 변형예의 S/H형 구동 회로는 「기록 부족 전압」이 생기기 쉬운 점에서상술한 선순차 방식보다도 나쁘지만, 한편에서 m개의 화소 블록마다 순차 주사를 실행하므로, 선순차 주사형의 구동 회로와 비교하면 회로 규모가 작고, 또한 동작에 필요한 신호가 기본 클럭 CLK1과 트리거 신호 IN1과 m상의 영상 신호만으로 좋다고 하는 이점을 갖는다.
이상, 구체예를 참조하면서 본 발명의 실시 형태에 대하여 설명하였다. 그러나, 본 발명은 이들 구체예에 한정되는 것은 아니다.
예를 들면, 도 5 내지 도 9에 예시한 DAC에 있어서, 1차측 또는 2차측에 마련하는 용량의 수는 입력 데이터의 비트 수나 신호선의 줄수 등에 따라 적절하게 변경할 수 있다.
또한, 본 발명의 구동 회로의 용도는 액정 표시 장치의 경우에 한정되는 것은 아니고, 일렉트로 루미네슨스 표시 장치나 형광 발광형 표시 장치 등의 각종 표시 장치에 대해서도 마찬가지로 적용이 가능하다. 즉, 화소를 매트릭스 형상으로 배치하여 각각에 아날로그 영상 신호 전압을 순차 공급하는 방식의 모든 표시 장치에 대하여, 본 발명을 마찬가지로 적용하여 마찬가지 효과를 얻을 수 있다.
본 발명은 이상 설명한 형태로 실시되고, 이하에 설명하는 효과를 발휘한다.
먼저, 본 발명에 의하면, 시리얼 입력되는 디지털 영상 신호를 확실하고 또한 용이하게 아날로그 신호로 변환할 수 있다. 게다가 본 발명에 의하면, DAC의 회로 구성은 매우 간단하고, 회로 면적을 종래보다도 대폭적으로 축소할 수 있다. 이와 같은 회로 규모의 축소 효과는 디지털 데이터의 비트 수에 따라 높게 되고, 표시 화상을 고화질화하는 만큼 그의 효과를 보다 현저히 얻을 수 있다.
즉, 일반적인 n비트의 파라렐 입력형 DAC와 비교하면, 본 발명의 DAC의 회로 규모는 대략 1/n이고, 비트 수가 증가하는 만큼 회로 규모의 축소 효과를 얻을 수 있다. 이것은 구동 회로를 패널에 집적시킨 폴리실리콘 TFT의 액정 표시 장치에 있어서는 특히 유리하게 작용한다. 표시 화상의 고화질화를 위해서는 표시 계조, 즉 영상 신호의 비트 수를 증가시킬 필요가 있지만, 본 발명에 의하면, 회로 규모를 증대시키지 않고, 패널의 소형화와 고품질화를 양립시킬 수 있다.
또한, 본 발명에 의하면, 회로를 변경하지 않고, 다른 비트 수의 디지털 데이터를 아날로그 영상 신호로 변환할 수 있다고 하는 효과도 얻을 수 있다. 즉, 본 발명에 의하면, 시리얼로 입력되는 디지털 데이터의 각 비트에 대하여, 상술한 바와 같은 동작을 반복하는 것에 의해, 비트 수에 의존하지 않고 디지털 데이터를 아날로그 변환할 수 있다.
본 발명의 효과는 특히 컴퓨터의 표시 장치 등에 응용할 때에 유리하게 된다. 즉, 컴퓨터에 있어서는 그의 용도나 소프트웨어 등에 따라 화상 표시 모드를 전환할 필요가 있는 경우가 많다. 그때에, 표시 분해능과 함께 표시 계조, 즉 계조 비트 수도 전환하도록 하는 것이 바람직하다. 본 발명에 의하면, 이와 같은 경우에 있어서도, 동일 DAC를 사용하여 아날로그 변환할 수 있다.
또한, 본 발명에 의하면, DAC의 1차측 용량을 복수 마련하는 것에 의해, 디지털 데이터를 파라렐적으로 고속으로 입력할 수 있다. 또한, DAC의 2차측 용량을 복수 마련하는 것에 의해, 다음 신호선을 위한 DA 변환과 전 신호선에 대한 아날로그 전위의 기록을 병행으로 실행시킬 수 있다. 그 결과, 고속 동작이 가능하게 되고, 또한 고 정밀한 표시 장치 등에 있어서 신호선의 기생 용량이 큰 경우에도 소정의 아날로그 전위를 확실히 기록할 수 있다.
또한, 본 발명에 의하면, DAC로부터의 아날로그 전위를 신호선에 기록하기 위한 출력 회로(앰프 회로)로서, TFT의 게이트에 입력하는 구성을 채용하는 것에 의해, 입력 용량이 작고, TFT의 특성에 영향을 받지 않는 안정한 샘플링 출력을 확보할 수 있다.
또한, 본 발명에 의하면, 출력 회로로서, 입력 신호의 전압에 비하여 신호선의 전압이 낮은 경우에는 신호선의 전압을 상승시키도록 제어하고, 입력 신호의 전압에 비하여 신호선의 전압이 높은 경우에는 신호선의 전압을 강하시키도록 제어하도록 하였으므로, 신호선의 전압을 입력 신호의 전압과 같게 할 수 있다.
또한, 이와 같은 출력 회로에 있어서, 신호선의 전압 제어를 실행하기 전에 출력 회로를 구성하는 각 인버터의 입력 단자의 전압을 각각 스레쉬홀드 전압으로 설정하는 것에 의해, 이들 인버터의 스레쉬홀드 전압에 변동이 있어도, 그의 영향을 신호선의 전압에 미치지 않도록 할 수 있다.
이상 상술한 바와 같이, 본 발명에 의하면, 종래보다도 대폭적으로 간략한 회로 구성이고, 다른 비트 수의 디지털 데이터를 아날로그 영상 신호로 변환하여 신호선에 확실히 기록할 수 있어, 산업상의 매리트는 매우 많다.

Claims (67)

  1. 디지털 데이터를 입력하여 아날로그 영상 신호를 출력하는 디지털 아날로그 변환 회로를 구비한 표시 장치의 구동 회로에 있어서,
    상기 디지털 아날로그 변환 회로는
    시 계열로 입력되는 복수 비트 데이터의 각 비트 신호에 따라 복수의 기준 전압 중 하나를 배타적으로 선택하여 출력하는 기준 전압 선택 회로;
    상기 기준 전압 선택 회로에 접속되어, 상기 기준 전압 선택 회로에서 출력되는 기준 전압을 유지하는 복수 개의 용량 소자로 이루어진 입력측 용량 소자군; 및
    상기 입력측 용량 소자군의 각 용량 소자에 접속 회로를 거쳐 접속되어, 상기 접속 회로를 소정의 타이밍에서 단락하는 것에 의해, 상기 입력측 용량 소자군 중의 각 용량 소자를 순차 선택적으로 접속하여 상기 입력측 용량 소자군 중의 각 용량 소자에서 분배되는 전하를 유지하는 출력측 용량 소자
    를 포함하고,
    상기 출력측 용량 소자에 유지된 전압을 아날로그 영상 신호로서 출력하는 것을 특징으로 하는 표시 장치의 구동 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 입력측 용량 소자군 중의 각 용량 소자와 상기 출력측 용량 소자는 대략 동일한 용량값을 갖는 것을 특징으로 하는 표시 장치의 구동 회로.
  4. 디지털 데이터를 입력하여 아날로그 영상 신호를 출력하는 디지털 아날로그 변환 회로를 구비한 표시 장치의 구동 회로에 있어서,
    상기 디지털 아날로그 변환 회로는,
    시 계열로 입력되는 복수 비트 데이터의 각 비트 신호에 따라 복수의 기준 전압 중 하나를 배타적으로 선택하여 출력하는 기준 전압 선택 회로;
    상기 기준 전압 선택 회로에 접속되어, 상기 기준 전압 선택 회로에서 출력되는 기준 전압을 유지하는 입력측 용량 소자; 및
    상기 입력측 용량 소자에 접속 회로를 거쳐 접속되어, 상기 접속 회로를 소정의 타이밍에서 단락하는 것에 의해, 상기 입력측 용량 소자를 접속하여 상기 입력측 용량 소자에서 분배되는 전하를 유지하는 복수 개의 용량 소자로 이루어진 출력측 용량 소자군
    을 포함하고,
    상기 출력측 용량 소자군 중의 각 용량 소자에 유지된 전압을 선택적으로 아날로그 영상 신호로서 출력하는 것을 특징으로 하는 표시 장치의 구동 회로.
  5. 삭제
  6. 제4항에 있어서,
    상기 입력측 용량 소자와 상기 출력측 용량 소자군 중의 각 용량 소자는 대략 동일한 용량값을 갖는 것을 특징으로 하는 표시 장치의 구동 회로.
  7. 디지털 데이터를 입력하여 아날로그 영상 신호를 출력하는 디지털 아날로그 변환 회로를 구비한 표시 장치의 구동 회로에 있어서,
    상기 디지털 아날로그 변환 회로는
    시 계열로 입력되는 복수 비트 데이터의 각 비트 신호에 따라 복수의 기준 전압 중 하나를 배타적으로 선택하여 출력하는 기준 전압 선택 회로;
    상기 기준 전압 선택 회로에 접속되어, 상기 기준 전압 선택 회로에서 출력되는 기준 전압을 유지하는 복수 개의 용량 소자로 이루어진 입력측 용량 소자군; 및
    상기 입력측 용량 소자군의 각 용량 소자에 접속 회로를 거쳐 접속되어, 상기 접속 회로를 소정의 타이밍에서 단락하는 것에 의해, 상기 입력측 용량 소자군 중의 각 용량 소자를 순차 선택적으로 접속하여 상기 입력측 용량 소자군 중의 각 용량 소자에서 분배되는 전하를 유지하는 복수 개의 용량 소자로 이루어진 출력측 용량 소자군
    을 포함하고,
    상기 출력측 용량 소자군 중의 각 용량 소자에 유지된 전압을 선택적으로 아날로그 영상 신호로서 출력하는 것을 특징으로 하는 표시 장치의 구동 회로.
  8. 삭제
  9. 제7항에 있어서,
    상기 입력측 용량 소자군 중의 각 용량 소자와 상기 출력측 용량 소자군 중의 각 용량 소자는 대략 동일한 용량값을 갖는 것을 특징으로 하는 표시 장치의 구동 회로.
  10. 서로 직교 배치된 복수의 신호선 및 주사선, 상기 신호선과 상기 주사선의 교점에 각각 마련된 화소 스위칭 소자를 포함하고, m비트 데이터 (m은 복수)에 따라 2의 m승의 계조 표시를 실행하는 표시 장치의 구동 회로에 있어서,
    상기 m비트 데이터가 공급되는 데이터 분배 회로;
    상기 m비트 데이터를 순차 저장하고, 소정의 타이밍에서 출력하는 데이터 래치 회로;
    상기 데이터 래치 회로에서의 출력을 저장하고, 소정의 타이밍에서 출력하는 감마 보정 회로;
    상기 감마 보정 회로에서의 출력을 저장하고, 소정의 타이밍에서 출력하는 청구항 1, 3, 4, 6, 7 또는 9 중의 어느 하나에 기재된 상기 디지털 아날로그 변환 회로; 및
    상기 디지털 아날로그 변환 회로에서의 출력을 증폭하는 앰프 회로
    를 포함하는 것을 특징으로 하는 표시 장치의 구동 회로.
  11. 제10항에 있어서,
    N신호선 (N은 복수)마다 m개의 상기 데이터 래치 회로를 포함하는 것을 특징으로 하는 표시 장치의 구동 회로.
  12. 제10항에 있어서,
    N신호선 (N은 복수)마다 1개의 상기 감마 보정 회로를 포함하는 것을 특징으로 하는 표시 장치의 구동 회로.
  13. 제10항에 있어서,
    N신호선 (N은 복수)마다 1개의 상기 디지털 아날로그 변환 회로를 포함하는 것을 특징으로 하는 표시 장치의 구동 회로.
  14. 제10항에 있어서,
    N신호선 (N은 복수)마다 1개의 상기 앰프 회로를 포함하는 것을 특징으로 하는 표시 장치의 구동 회로.
  15. 제10항에 있어서,
    N신호선 (N은 복수)마다 m개의 상기 데이터 래치 회로, 1개의 상기 감마 보정 회로, 1개의 상기 디지털 아날로그 변환 회로 및 1개의 상기 앰프 회로를 포함하는 것을 특징으로 하는 표시 장치의 구동 회로.
  16. 제15항에 있어서,
    상기 N과 상기 m은 N≥m으로 되는 관계를 만족하는 것을 특징으로 하는 표시 장치의 구동 회로.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제10항에 있어서,
    상기 앰프 회로는,
    상기 신호선의 전압을 일정 비율로 변화시키는 전압 변경 회로;
    상기 전압 변경 회로와 상기 신호선 사이의 도통을 상기 신호선의 전압이 상기 아날로그 영상 신호의 전압과 대략 같게 된 시점에서 오프하는 제1 스위치;
    적어도 2단 이상 직렬적으로 접속된 반전 증폭 회로를 포함하고, 전단(前段) 반전 증폭 회로의 입력 전압이 소정의 스레쉬홀드 전압으로 되면 후단(後段) 반전 증폭 회로의 출력 논리가 반전하여, 상기 제1스위치의 온/오프를 제어하는 논리 회로;
    상기 전단 반전 증폭 회로의 스레쉬홀드 전압과 상기 아날로그 영상 신호의 전압의 차분 전압을 유지하는 차분 전압 유지 회로;
    상기 차분 전압 유지 회로가 유지해야 할 상기 차분 전압을 상기 차분 전압 유지 회로에 설정할 때에, 상기 차분 전압 유지 회로의 일단(一端)을 상기 전단 반전 증폭 회로의 스레쉬홀드 전압으로 설정하는 스레쉬홀드 전압 설정 회로; 및
    상기 차분 전압 유지 회로가 유지해야 할 상기 차분 전압을 상기 차분 전압 유지 회로에 설정할 때에, 상기 차분 전압 유지 회로의 타단(他端)을 상기 아날로그 영상 신호의 전압으로 설정하는 입력 전압 설정 회로
    를 포함하는 것을 특징으로 하는 표시 장치의 구동 회로.
  22. 제10항에 있어서,
    상기 앰프 회로는,
    제1 단자가 상기 신호선에 접속되고, 상기 신호선의 전압이 상기 아날로그 영상 신호의 전압보다도 낮은 경우에는 상기 신호선의 전압을 상승시키도록 제어하고, 상기 신호선의 전압이 상기 아날로그 영상 신호의 전압보다도 높은 경우에는 상기 신호선의 전압을 강하시키도록 제어하는 신호선 전압 회로로서, 직렬적으로 접속된 기수 개의 인버터를 포함하고, 상기 신호선의 전압의 제어를 실행하기 전에, 상기 각 인버터의 입력 단자의 전압을 상기 각 인버터의 스레쉬홀드 전압으로 설정하는 신호선 전압 제어 회로;
    제1 단자가 상기 신호선 전압 제어 회로의 제2 단자에 접속되고, 제2 단자가 상기 아날로그 영상 신호가 입력될 때에는 상기 아날로그 영상 신호의 입력 단자에 접속되고, 상기 신호선 전압 제어 회로가 상기 신호선의 전압의 제어를 실행할 때에는 상기 신호선에 접속되는 제1 차분 전압 유지 회로로서, 상기 신호선 전압 제어 회로가 상기 신호선의 전압을 제어할 때에, 상기 신호선 전압 회로의 상기 각 인버터 중 가장 입력측에 위치하는 인버터의 스레쉬홀드 전압과 상기 아날로그 영상 신호의 전압의 차분 전압을 유지하는 제1 차분 전압 유지 회로; 및
    상기 신호선 전압 제어 회로가 상기 신호선의 전압의 제어를 실행하기 전에 상기 제1 차분 전압 유지 회로가 유지해야 할 차분 전압을 상기 제1 차분 전압 유지 회로에 설정하는 제1 차분 전압 설정 회로
    를 포함하는 것을 특징으로 하는 표시 장치의 구동 회로.
  23. 서로 직교 배치된 복수의 신호선 및 주사선, 상기 신호선과 상기 주사선의 교점에 각각 마련된 화소 스위칭 소자를 포함하고, m비트 데이터 (m은 복수)에 따라 2의 m승의 계조 표시를 실행하는 표시 장치의 구동 회로에 있어서,
    상기 m비트 데이터가 공급되는 데이터 분배 회로;
    상기 m비트 데이터를 순차 저장하고, 소정의 타이밍에서 출력하는 데이터 래치 회로;
    상기 데이터 래치 회로에서의 출력을 저장하고, 소정의 타이밍에서 출력하는 감마 보정 회로;
    상기 감마 보정 회로에서의 출력을 저장하고, 소정의 타이밍에서 출력하는 디지털 아날로그 변환 회로; 및
    상기 디지털 아날로그 변환 회로에서의 출력을 증폭하는 앰프 회로
    를 포함하고,
    상기 앰프 회로는 상기 디지털 아날로그 변환 회로에서 공급되는 아날로그 영상 신호를 입력하여 영상 표시 신호를 출력선으로 출력하는 앰프 회로로서,
    상기 아날로그 영상 신호와 상기 영상 표시 신호를 입력하고 이들의 전압차에 따라 일의적으로 출력 전압을 결정하는 입력 비교 회로, 상기 출력 전압을 입력하고, 상기 출력 전압에 따른 로직 레벨을 갖는 논리 출력을 결정하는 제1 증폭 회로, 및 상기 제1 논리 출력을 입력하고, 상기 논리 출력에 따라 전류를 상기 표시 신호로서 상기 출력선에 출력하는 전류원
    을 포함하는 출력 회로를 구비한 것을 특징으로 하는 표시 장치의 구동 회로.
  24. 제23항에 있어서,
    상기 입력 비교 회로는 트랜지스터를 포함하고,
    상기 아날로그 영상 신호는 상기 트랜지스터의 게이트에 입력되는 것을 특징으로 하는 표시 장치의 구동 회로.
  25. 제23항 또는 제24항에 있어서,
    상기 입력 비교 회로는 제1 P형 트랜지스터와 제1 N형 트랜지스터를 직렬로 접속한 제1 전류 회로와 제2 P형 트랜지스터와 제2 N형 트랜지스터를 직렬로 접속한 제2 전류 회로가 제1 전원과 제2 전원 사이에 병렬로 접속되어 이루어지고,
    상기 아날로그 영상 신호와 상기 영상 표시 신호는 각각 상기 제1 N형 트랜지스터 또는 상기 제2 N형 트랜지스터 중 어느 하나의 게이트에 입력되고,
    상기 제2 P형 트랜지스터와 상기 제2 N형 트랜지스터의 접속점에서 상기 출력 전압을 출력하는 것을 특징으로 하는 표시 장치의 구동 회로.
  26. 제23항 또는 제24항에 있어서,
    상기 입력 비교 회로는 제1 전원과 제2 전원 사이에서 직렬로 접속된 P형 트랜지스터와 N형 트랜지스터로 이루어지는 전류 회로를 포함하고,
    상기 아날로그 영상 신호와 상기 영상 표시 신호의 어느 하나가 선택적으로 상기 P형 트랜지스터 및 상기 N형 트랜지스터의 게이트에 공통 입력되고,
    상기 P형 트랜지스터와 상기 N형 트랜지스터의 접속점에서 상기 출력 전압을 출력하는 것을 특징으로 하는 표시 장치의 구동 회로.
  27. 제23항 또는 제24항에 있어서,
    상기 입력 비교 회로는 제1 전원과 제2 전원 사이에서 직렬로 접속된 제1 트랜지스터와 제2 트랜지스터로 이루어지는 전류 회로를 포함하고,
    상기 아날로그 영상 신호와 상기 영상 표시 신호의 어느 하나가 상기 제1 또는 상기 제2 트랜지스터의 어느 하나의 게이트에 선택적으로 입력되고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터의 접속점에서 상기 출력 전압을 출력하는 것을 특징으로 하는 표시 장치의 구동 회로.
  28. 제23항 또는 제24항에 있어서,
    상기 출력 전압을 입력하고, 상기 출력 전압에 따른 로직 레벨을 갖는 논리 출력을 결정하는 제2 증폭 회로를 더 포함하며,
    상기 전류원은 상기 제1 증폭 회로에서의 상기 논리 출력에 따라 상기 출력선에 전류를 출력하고, 상기 제2 증폭 회로에서의 상기 논리 출력에 따라 상기 출력선을 방전하는 것을 특징으로 하는 표시 장치의 구동 회로.
  29. 삭제
  30. 제24항에 있어서,
    상기 앰프 회로의 입력 용량은 상기 디지털 아날로그 변환 회로의 출력 용량의 10 % 이하인 것을 특징으로 하는 표시 장치의 구동 회로.
  31. 제22항에 있어서,
    상기 앰프 회로의 상기 제1 차분 전압 유지 회로는 정전 용량인 것을 특징으로 하는 표시 장치의 구동 회로.
  32. 제31항에 있어서,
    상기 앰프 회로의 상기 정전 용량은 상기 디지털 아날로그 변환 회로의 상기 출력측 용량 소자와 공용(共用)되고 있는 것을 특징으로 하는 표시 장치의 구동 회로.
  33. 제31항에 있어서,
    상기 앰프 회로의 상기 정전 용량은 상기 디지털 아날로그 변환 회로의 상기 출력측 용량 소자군 중의 적어도 1개의 용량 소자와 공용되고 있는 것을 특징으로 하는 표시 장치의 구동 회로.
  34. 청구항 10 기재의 표시 장치의 구동 회로; 및
    상기 화소 스위칭 소자에 의해 제어되는 액정
    을 포함하고,
    상기 액정의 동작 스레쉬홀드 값이 약 2.5 V인 것을 특징으로 하는 표시 장치.
  35. 삭제
  36. 삭제
  37. 삭제
  38. 청구항 10항 기재의 표시 장치의 구동 회로; 및
    상기 화소 스위칭 소자에 의해 제어되는 액정
    을 포함하고,
    상기 액정의 동작 스레쉬홀드 값이 약 1.5 V인 것을 특징으로 하는 표시 장치.
  39. 제34항에 있어서,
    화상 관찰면에서 봐서 배면측에 마련된 광원을 더 포함하고 투과형인 것을 특징으로 하는 표시 장치.
  40. 제34항에 있어서,
    화상 관찰면에서 봐서 배면측에 마련된 반사체를 포함하고,
    상기 화상 관찰면측에서 입사하는 외광을 상기 반사체에 의해 반사시켜 화상을 표시하는 반사형인 것을 특징으로 하는 표시 장치.
  41. 제34항에 있어서,
    화상 관찰면에서 봐서 배면측에 마련된 광원; 및
    화상 관찰면에서 봐서 배면측에 마련된 반사체
    를 포함하고,
    상기 광원에서 방출한 광을 투과시키거나 또는 상기 화상 관찰면에서 입사하는 외광을 상기 반사체에 의해 반사시켜 화상을 표시하는 것을 특징으로 하는 표시 장치.
  42. 제34항에 있어서,
    표시 화소 마다 마련된 화소 스위칭 소자를 포함하고,
    상기 구동 회로와 상기 화소 스위칭 소자는 동일 기판 상에 마련되고 또한 상기 기판 상에 퇴적된 동층의 반도체층을 포함하는 것을 특징으로 하는 표시 장치.
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 제34항에 있어서,
    표시 화소 마다 마련된 화소 스위칭 소자를 포함하고,
    상기 구동 회로와 상기 화소 스위칭 소자는 동일 기판 상에 마련되고 또한 상기 기판 상에 퇴적된 동층의 반도체층을 포함하고, 화소에 기록된 아날로그 전압에 따라 발광 휘도를 변화시켜 표시를 행하는 것을 특징으로 하는 표시 장치.
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 제14항에 있어서,
    공통 전극 전위가 소정 기간마다 다른 것을 특징으로 하는 표시 장치의 구동 회로.
  54. 제10항에 있어서,
    상기 앰프 회로는 청구항 32에 기재된 앰프 회로 2개씩을 1조로하여 마련되어 있는 것을 특징으로 하는 표시 장치의 구동 회로.
  55. 제54항에 있어서,
    상기 2개씩 마련된 상기 앰프 회로의 한쪽은 상기 디지털 아날로그 변환 회로에서의 출력을 참조하기 위한 샘플링 버퍼로서 동작하고, 다른쪽은 상기 신호선의 전위를 조절하는 기록 버퍼로서 동작하는 것을 특징으로 하는 표시 장치의 구동 회로.
  56. 제47항에 있어서,
    기록 전압 오차 확산 수단을 더 포함하는 것을 특징으로 하는 표시 장치.
  57. 제38항에 있어서,
    화상 관찰면에서 봐서 배면측에 마련된 광원을 더 포함하고 투과형인 것을 특징으로 하는 표시 장치.
  58. 제38항에 있어서,
    화상 관찰면에서 봐서 배면측에 마련된 반사체를 포함하고,
    상기 화상 관찰면측에서 입사하는 외광을 상기 반사체에 의해 반사시켜 화상을 표시하는 반사형인 것을 특징으로 하는 표시 장치.
  59. 제38항에 있어서,
    화상 관찰면에서 봐서 배면측에 마련된 광원; 및
    화상 관찰면에서 봐서 배면측에 마련된 반사체
    를 포함하고,
    상기 광원에서 방출한 광을 투과시키거나 또는 상기 화상 관찰면에서 입사하는 외광을 상기 반사체에 의해 반사시켜 화상을 표시하는 것을 특징으로 하는 표시 장치.
  60. 제38항에 있어서,
    표시 화소 마다 마련된 화소 스위칭 소자를 포함하고,
    상기 구동 회로와 상기 화소 스위칭 소자는 동일 기판 상에 마련되고 또한 상기 기판 상에 퇴적된 동층의 반도체층을 포함하는 것을 특징으로 하는 표시 장치.
  61. 제38항에 있어서,
    표시 화소 마다 마련된 화소 스위칭 소자를 포함하고,
    상기 구동 회로와 상기 화소 스위칭 소자는 동일 기판 상에 마련되고 또한 상기 기판 상에 퇴적된 동층의 반도체층을 포함하고, 화소에 기록된 아날로그 전압에 따라 발광 휘도를 변화시켜 표시를 행하는 것을 특징으로 하는 표시 장치.
  62. 제15항에 있어서,
    공통 전극 전위가 소정 기간마다 다른 것을 특징으로 하는 표시 장치의 구동 회로.
  63. 제32항에 있어서,
    공통 전극 전위가 소정 기간마다 다른 것을 특징으로 하는 표시 장치의 구동 회로.
  64. 제33항에 있어서,
    공통 전극 전위가 소정 기간마다 다른 것을 특징으로 하는 표시 장치의 구동 회로.
  65. 제10항에 있어서,
    상기 앰프 회로는 청구항 33에 기재된 앰프 회로 2개씩을 1조로하여 마련되어 있는 것을 특징으로 하는 표시 장치의 구동 회로.
  66. 제65항에 있어서,
    상기 2개씩 마련된 상기 앰프 회로의 한쪽은 상기 디지털 아날로그 변환 회로에서의 출력을 참조하기 위한 샘플링 버퍼로서 동작하고, 다른쪽은 상기 신호선의 전위를 조절하는 기록 버퍼로서 동작하는 것을 특징으로 하는 표시 장치의 구동 회로.
  67. 제61항에 있어서,
    기록 전압 오차 확산 수단을 더 포함하는 것을 특징으로 하는 표시 장치.
KR10-2000-0008009A 1999-02-19 2000-02-19 표시 장치의 구동 회로 및 표시 장치 KR100378274B1 (ko)

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