JP2002324845A - 表示装置用駆動回路 - Google Patents
表示装置用駆動回路Info
- Publication number
- JP2002324845A JP2002324845A JP2001129430A JP2001129430A JP2002324845A JP 2002324845 A JP2002324845 A JP 2002324845A JP 2001129430 A JP2001129430 A JP 2001129430A JP 2001129430 A JP2001129430 A JP 2001129430A JP 2002324845 A JP2002324845 A JP 2002324845A
- Authority
- JP
- Japan
- Prior art keywords
- control
- circuit
- capacitor
- line
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 表示装置用駆動回路において、スイッチ動作
時のカップリング容量による電位変動の影響を打ち消
し、高精度な信号出力を得る。 【解決手段】 容量素子２１０の入出力とを結ぶ基準線
Ａ−Ａに対して、制御線ＣＬ１とＣＬ２とが線対称とな
るようにレイアウト構成することにより、制御線ＣＬ１
と容量素子２１０との間のカップリング容量と、制御線
ＣＬ２と容量素子２１０との間のカップリング容量をほ
ぼ等しくし、制御素子２２０がスイッチング動作したと
きに各信号線ＣＬと容量素子２１０との間に生じる電位
変動の影響を相互に打ち消して、容量素子２１０に保持
されているアナログ電位に電位変動が生じないようにし
た。
時のカップリング容量による電位変動の影響を打ち消
し、高精度な信号出力を得る。 【解決手段】 容量素子２１０の入出力とを結ぶ基準線
Ａ−Ａに対して、制御線ＣＬ１とＣＬ２とが線対称とな
るようにレイアウト構成することにより、制御線ＣＬ１
と容量素子２１０との間のカップリング容量と、制御線
ＣＬ２と容量素子２１０との間のカップリング容量をほ
ぼ等しくし、制御素子２２０がスイッチング動作したと
きに各信号線ＣＬと容量素子２１０との間に生じる電位
変動の影響を相互に打ち消して、容量素子２１０に保持
されているアナログ電位に電位変動が生じないようにし
た。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置など
の表示装置用駆動回路に関し、詳しくは、前記駆動回路
に含まれるデジタル・アナログ変換回路や負荷駆動回路
の基板上でのレイアウト構成に関する。
の表示装置用駆動回路に関し、詳しくは、前記駆動回路
に含まれるデジタル・アナログ変換回路や負荷駆動回路
の基板上でのレイアウト構成に関する。
【０００２】
【従来の技術】近年、平面型の表示装置では、ＴＦＴ
（薄膜トランジスタ）で構成されたスイッチ素子を画素
毎に配置したアクティブマトリクス型の液晶表示装置が
主流になりつつある。さらに、信号線及び走査線がマト
リクス状に配設された画素部と、前記信号線及び走査線
を駆動する駆動回路とを同一基板上に形成した駆動回路
内蔵型の液晶表示装置も開発されている。
（薄膜トランジスタ）で構成されたスイッチ素子を画素
毎に配置したアクティブマトリクス型の液晶表示装置が
主流になりつつある。さらに、信号線及び走査線がマト
リクス状に配設された画素部と、前記信号線及び走査線
を駆動する駆動回路とを同一基板上に形成した駆動回路
内蔵型の液晶表示装置も開発されている。
【０００３】画素部を駆動する駆動回路のうち、信号線
駆動回路は、映像信号をデジタルからアナログに変換す
るデジタル・アナログ変換回路（以下、ＤＡＣ変換回
路）や、前記アナログの映像信号を負荷が接続されてい
る信号線に供給する負荷駆動回路などを備えている。こ
れらの回路には、容量素子に一時的に保持された信号電
位を制御素子を介して出力するように構成された回路
（以下、回路部）が使用されている。図６は、一般的な
信号線駆動回路に含まれる回路部のレイアウト構成図で
ある。
駆動回路は、映像信号をデジタルからアナログに変換す
るデジタル・アナログ変換回路（以下、ＤＡＣ変換回
路）や、前記アナログの映像信号を負荷が接続されてい
る信号線に供給する負荷駆動回路などを備えている。こ
れらの回路には、容量素子に一時的に保持された信号電
位を制御素子を介して出力するように構成された回路
（以下、回路部）が使用されている。図６は、一般的な
信号線駆動回路に含まれる回路部のレイアウト構成図で
ある。
【０００４】図６に示すように、回路部１００は、容量
素子１１０と制御素子１２０とで構成されている。容量
素子１１０は、入力したアナログの信号電位を一時的に
保持するキャパシタである。制御素子１２０は、Ｐ型の
電界制御トランジスタ（以下、Ｐ型トランジスタ）１２
１とＮ型の電界制御トランジスタ（以下、Ｎ型トランジ
スタ）１２２とを備えた相補型スイッチである。
素子１１０と制御素子１２０とで構成されている。容量
素子１１０は、入力したアナログの信号電位を一時的に
保持するキャパシタである。制御素子１２０は、Ｐ型の
電界制御トランジスタ（以下、Ｐ型トランジスタ）１２
１とＮ型の電界制御トランジスタ（以下、Ｎ型トランジ
スタ）１２２とを備えた相補型スイッチである。
【０００５】制御素子１２０において、Ｐ型トランジス
タ１２１のソースＳ１２１とＮ型トランジスタ１２２の
ソースＳ１２２は配線１０１により接続され、容量素子
１１０と接続する入力部を形成している。またＰ型トラ
ンジスタ１２１のドレインＤ１２１とＮ型トランジスタ
１２２のドレインＤ１２２は配線１０２により接続さ
れ、出力部を形成している。さらに、Ｐ型トランジスタ
１２１のゲートＧ１２１は配線１０３を通じて制御線Ｃ
Ｌ１に接続され、Ｎ型トランジスタ１２２のゲートＧ１
２２は配線１０４を通じて制御線ＣＬ２に接続されてい
る。制御線ＣＬ１及びＣＬ２には、制御素子１２０の導
通を制御するための制御信号１、制御信号２がそれぞれ
供給される。この制御信号１と制御信号２は相補な関係
にある。すなわち、制御素子１２０を導通状態とすると
きは、Ｐ型トランジスタ１２１にＬＯＷレベルの制御信
号１が、Ｎ型トランジスタ１２２にはＨＩＧＨレベルの
制御信号２が同時に供給される。また各配線のうち、配
線１０３及び１０４は第１金属配線で形成され、配線１
０１及び１０２は第２金属配線で形成されている。
タ１２１のソースＳ１２１とＮ型トランジスタ１２２の
ソースＳ１２２は配線１０１により接続され、容量素子
１１０と接続する入力部を形成している。またＰ型トラ
ンジスタ１２１のドレインＤ１２１とＮ型トランジスタ
１２２のドレインＤ１２２は配線１０２により接続さ
れ、出力部を形成している。さらに、Ｐ型トランジスタ
１２１のゲートＧ１２１は配線１０３を通じて制御線Ｃ
Ｌ１に接続され、Ｎ型トランジスタ１２２のゲートＧ１
２２は配線１０４を通じて制御線ＣＬ２に接続されてい
る。制御線ＣＬ１及びＣＬ２には、制御素子１２０の導
通を制御するための制御信号１、制御信号２がそれぞれ
供給される。この制御信号１と制御信号２は相補な関係
にある。すなわち、制御素子１２０を導通状態とすると
きは、Ｐ型トランジスタ１２１にＬＯＷレベルの制御信
号１が、Ｎ型トランジスタ１２２にはＨＩＧＨレベルの
制御信号２が同時に供給される。また各配線のうち、配
線１０３及び１０４は第１金属配線で形成され、配線１
０１及び１０２は第２金属配線で形成されている。
【０００６】上記のように構成された回路部１００にお
いて、制御素子１２０に対しＬＯＷレベルの制御信号１
とＨＩＧＨレベルの制御信号２を同時に与えると、Ｐ型
トランジスタ１２１とＮ型トランジスタ１２２がそれぞ
れ導通して、容量素子１１０に保持されているアナログ
電位は配線１０１から制御素子１２０、配線１０２を通
じて出力される。
いて、制御素子１２０に対しＬＯＷレベルの制御信号１
とＨＩＧＨレベルの制御信号２を同時に与えると、Ｐ型
トランジスタ１２１とＮ型トランジスタ１２２がそれぞ
れ導通して、容量素子１１０に保持されているアナログ
電位は配線１０１から制御素子１２０、配線１０２を通
じて出力される。
【０００７】
【発明が解決しようとする課題】ところで、制御素子１
２０が上記のようなスイッチング動作したときには、各
制御線ＣＬと容量素子１１０との間のカップリング容量
の影響により、容量素子１１０に保持されているアナロ
グ電位に電位変動を生じる。図６に示すような従来のレ
イアウト構成では、容量素子１１０の入出力とを結ぶ基
準線Ａ−Ａ（駆動回路の入出力を結ぶ線に相当する）に
対して、制御線ＣＬ１とＣＬ２とが非対称な位置に配置
されている。すなわち、制御線ＣＬ１と基準線Ａ−Ａと
の距離ａと、制御線ＣＬ２と基準線Ａ−Ａとの距離ｂ
は、ｂ＞ａとなるように形成されている。このため、容
量素子１１０に保持されているアナログ電位は一方のカ
ップリング容量による電位変動の影響（図６の例では制
御線ＣＬ１との間のカップリング容量の影響）を強く受
け、このときの電位変動が誤差電圧となって、出力電圧
が変動するという問題点があった。このため、図６のよ
うな回路部を、表示装置のＤＡＣ変換回路や負荷駆動回
路に使用した場合は、設計値通りの信号出力が得られな
いこともあり、これが表示不良などの不具合を生じる原
因となっていた。
２０が上記のようなスイッチング動作したときには、各
制御線ＣＬと容量素子１１０との間のカップリング容量
の影響により、容量素子１１０に保持されているアナロ
グ電位に電位変動を生じる。図６に示すような従来のレ
イアウト構成では、容量素子１１０の入出力とを結ぶ基
準線Ａ−Ａ（駆動回路の入出力を結ぶ線に相当する）に
対して、制御線ＣＬ１とＣＬ２とが非対称な位置に配置
されている。すなわち、制御線ＣＬ１と基準線Ａ−Ａと
の距離ａと、制御線ＣＬ２と基準線Ａ−Ａとの距離ｂ
は、ｂ＞ａとなるように形成されている。このため、容
量素子１１０に保持されているアナログ電位は一方のカ
ップリング容量による電位変動の影響（図６の例では制
御線ＣＬ１との間のカップリング容量の影響）を強く受
け、このときの電位変動が誤差電圧となって、出力電圧
が変動するという問題点があった。このため、図６のよ
うな回路部を、表示装置のＤＡＣ変換回路や負荷駆動回
路に使用した場合は、設計値通りの信号出力が得られな
いこともあり、これが表示不良などの不具合を生じる原
因となっていた。
【０００８】本発明の目的は、カップリング容量の偏り
による電位変動をなくし、高精度な信号出力を得ること
ができる表示装置用駆動回路を提供することにある。
による電位変動をなくし、高精度な信号出力を得ること
ができる表示装置用駆動回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、少なくとも、一つの容量素子と
一つの制御素子からなる回路部を含む表示装置用駆動回
路において、前記制御素子の導通を制御する２つの制御
線が、前記容量素子の入力と出力を結ぶ基準線に対して
線対称に配置されることを特徴とする。
め、請求項１の発明は、少なくとも、一つの容量素子と
一つの制御素子からなる回路部を含む表示装置用駆動回
路において、前記制御素子の導通を制御する２つの制御
線が、前記容量素子の入力と出力を結ぶ基準線に対して
線対称に配置されることを特徴とする。
【００１０】好ましい態様として、前記制御素子の電源
配線を前記容量素子の入力と出力を結ぶ基準線に対して
線対称に配置する。
配線を前記容量素子の入力と出力を結ぶ基準線に対して
線対称に配置する。
【００１１】請求項２の発明は、請求項１において、前
記２つの制御線に供給される制御信号の信号電位は互い
に相補な関係にあることを特徴とする。
記２つの制御線に供給される制御信号の信号電位は互い
に相補な関係にあることを特徴とする。
【００１２】ここで、相補な関係にあるとは、互いに反
対の信号レベルを持つことをいう。例えば、一方の制御
信号の信号電位がＨＩＧＨレベルであれば、他方の制御
信号の信号電位はＬＯＷレベルであり、一方の制御信号
の信号電位がＬＯＷレベルであれば、他方の制御信号の
信号電位はＨＩＧＨレベルである。
対の信号レベルを持つことをいう。例えば、一方の制御
信号の信号電位がＨＩＧＨレベルであれば、他方の制御
信号の信号電位はＬＯＷレベルであり、一方の制御信号
の信号電位がＬＯＷレベルであれば、他方の制御信号の
信号電位はＨＩＧＨレベルである。
【００１３】請求項３の発明は、請求項１又は２におい
て、前記制御素子はＰ型の電界制御トランジスタとＮ型
の電界制御トランジスタで構成され、前記基準線に対し
て線対称に配置されることを特徴とする。
て、前記制御素子はＰ型の電界制御トランジスタとＮ型
の電界制御トランジスタで構成され、前記基準線に対し
て線対称に配置されることを特徴とする。
【００１４】請求項４の発明は、請求項１乃至３におい
て、前記容量素子は、前記基準線に対して線対称となる
ように配置されることを特徴とする。
て、前記容量素子は、前記基準線に対して線対称となる
ように配置されることを特徴とする。
【００１５】請求項５の発明は、請求項３において、前
記Ｐ型の電界制御トランジスタ及びＮ型の電界制御トラ
ンジスタは、多結晶珪素薄膜又は非晶質珪素薄膜により
形成されることを特徴とする。
記Ｐ型の電界制御トランジスタ及びＮ型の電界制御トラ
ンジスタは、多結晶珪素薄膜又は非晶質珪素薄膜により
形成されることを特徴とする。
【００１６】
【発明の実施の形態】以下、本発明に係わる表示装置用
駆動回路の一実施形態を図面を参照しながら説明する。
駆動回路の一実施形態を図面を参照しながら説明する。
【００１７】図１は、本実施形態に係わる表示装置用駆
動回路に含まれる回路部２００のレイアウト構成図であ
る。
動回路に含まれる回路部２００のレイアウト構成図であ
る。
【００１８】図１に示す回路部２００において、容量素
子２１０は図６の容量素子１１０と同じく、入力したア
ナログの信号電位を一時的に保持するキャパシタであ
り、基準線Ａ−Ａに対して平面的に線対称となるように
配置されている。
子２１０は図６の容量素子１１０と同じく、入力したア
ナログの信号電位を一時的に保持するキャパシタであ
り、基準線Ａ−Ａに対して平面的に線対称となるように
配置されている。
【００１９】制御素子２２０は、図６の制御素子１２０
と同じように、Ｐ型トランジスタ２２１とＮ型トランジ
スタ２２２とを備えた相補型スイッチである。本実施形
態の制御素子２２０は、Ｐ型トランジスタ２２１とＮ型
トランジスタ２２２が基準線Ａ−Ａに対して線対称に配
置されている。このＰ型トランジスタ２２１とＮ型トラ
ンジスタ２２２は、多結晶珪素薄膜（ｐ−Ｓｉ）又は非
晶質珪素薄膜（ａ−Ｓｉ）により形成されている。
と同じように、Ｐ型トランジスタ２２１とＮ型トランジ
スタ２２２とを備えた相補型スイッチである。本実施形
態の制御素子２２０は、Ｐ型トランジスタ２２１とＮ型
トランジスタ２２２が基準線Ａ−Ａに対して線対称に配
置されている。このＰ型トランジスタ２２１とＮ型トラ
ンジスタ２２２は、多結晶珪素薄膜（ｐ−Ｓｉ）又は非
晶質珪素薄膜（ａ−Ｓｉ）により形成されている。
【００２０】制御素子２２０において、Ｐ型トランジス
タ２２１のソースＳ２２１とＮ型トランジスタ２２２の
ソースＳ２２２は配線２０１により接続され、容量素子
２１０と接続する入力部を形成している。またＰ型トラ
ンジスタ２２１のドレインＤ２２１とＮ型トランジスタ
２２２のドレインＤ２２２は配線２０２により接続さ
れ、出力部を形成している。本実施形態では、配線２０
１及び２０２についても、基準線Ａ−Ａに対してそれぞ
れ線対称となるように形成されている。
タ２２１のソースＳ２２１とＮ型トランジスタ２２２の
ソースＳ２２２は配線２０１により接続され、容量素子
２１０と接続する入力部を形成している。またＰ型トラ
ンジスタ２２１のドレインＤ２２１とＮ型トランジスタ
２２２のドレインＤ２２２は配線２０２により接続さ
れ、出力部を形成している。本実施形態では、配線２０
１及び２０２についても、基準線Ａ−Ａに対してそれぞ
れ線対称となるように形成されている。
【００２１】さらに、Ｐ型トランジスタ２２１のゲート
Ｇ２２１は配線２０３を通じて制御線ＣＬ１１に接続さ
れ、Ｎ型トランジスタ２２２のゲートＧ２２２は配線２
０４を通じて制御線ＣＬ１２に接続されている。本実施
形態では、配線２０３と２０４が基準線Ａ−Ａに対して
線対称となるように配置されている。すなわち、制御線
ＣＬ１１と基準線Ａ−Ａとの距離ａ、及び制御線ＣＬ１
２と基準線Ａ−Ａとの距離ｂは等しくなるように形成さ
れている。また、制御線ＣＬ１１と容量素子２１０まで
の距離ａ′と、制御線ＣＬ１２と容量素子２１０までの
距離ｂ′も等しくなっている。なお、配線２０３及び２
０４は第１金属配線で形成され、配線２０１及び２０２
は第２金属配線で形成されている。
Ｇ２２１は配線２０３を通じて制御線ＣＬ１１に接続さ
れ、Ｎ型トランジスタ２２２のゲートＧ２２２は配線２
０４を通じて制御線ＣＬ１２に接続されている。本実施
形態では、配線２０３と２０４が基準線Ａ−Ａに対して
線対称となるように配置されている。すなわち、制御線
ＣＬ１１と基準線Ａ−Ａとの距離ａ、及び制御線ＣＬ１
２と基準線Ａ−Ａとの距離ｂは等しくなるように形成さ
れている。また、制御線ＣＬ１１と容量素子２１０まで
の距離ａ′と、制御線ＣＬ１２と容量素子２１０までの
距離ｂ′も等しくなっている。なお、配線２０３及び２
０４は第１金属配線で形成され、配線２０１及び２０２
は第２金属配線で形成されている。
【００２２】さらに、制御線ＣＬ１１及びＣＬ１２にそ
れぞれ供給される制御信号１及び制御信号２の信号電位
についても、先に説明したように相補な関係にある。す
なわち、制御素子２２０を導通状態とするときは、Ｐ型
トランジスタ２２１にＬＯＷレベルの制御信号１が、Ｎ
型トランジスタ２２２にはＨＩＧＨレベルの制御信号２
が同時に供給される。
れぞれ供給される制御信号１及び制御信号２の信号電位
についても、先に説明したように相補な関係にある。す
なわち、制御素子２２０を導通状態とするときは、Ｐ型
トランジスタ２２１にＬＯＷレベルの制御信号１が、Ｎ
型トランジスタ２２２にはＨＩＧＨレベルの制御信号２
が同時に供給される。
【００２３】上記実施形態の構成において、制御素子２
２０に対し相補な関係にあるＬＯＷレベルの制御信号１
とＨＩＧＨレベルの制御信号２を同時に与えると、Ｐ型
トランジスタ２２１とＮ型トランジスタ２２２がそれぞ
れ導通して、容量素子２１０に保持されているアナログ
電位は配線２０１から制御素子２２０、配線２０２を通
じて出力される。このとき、各制御線ＣＬと容量素子２
１０との間のカップリング容量の影響により、容量素子
２１０に保持されているアナログ電位に電位変動を生じ
るが、図１に示すようなレイアウト構成では、容量素子
２１０の入出力とを結ぶ基準線Ａ−Ａに対して、制御線
ＣＬ１１とＣＬ１２とが線対称な位置関係にあるため、
制御線ＣＬ１１と容量素子２１０との間のカップリング
容量と、制御線ＣＬ１２と容量素子２１０との間のカッ
プリング容量はほぼ等しい状態となっている。したがっ
て、制御素子２２０がスイッチング動作したときに各信
号線ＣＬと容量素子２１０との間に生じる電位変動の影
響は相互に打ち消され、容量素子２１０に保持されてい
るアナログ電位には、誤差電圧となるような電位変動が
ほとんど生じなくなる。すなわち、本実施形態のレイア
ウト構成においては、図６のようなレイアウト構成とし
た場合のように、カップリング容量の偏りがないため、
誤差電圧による出力電圧の変動を生じることがなく、高
精度な出力電圧を得ることができる。
２０に対し相補な関係にあるＬＯＷレベルの制御信号１
とＨＩＧＨレベルの制御信号２を同時に与えると、Ｐ型
トランジスタ２２１とＮ型トランジスタ２２２がそれぞ
れ導通して、容量素子２１０に保持されているアナログ
電位は配線２０１から制御素子２２０、配線２０２を通
じて出力される。このとき、各制御線ＣＬと容量素子２
１０との間のカップリング容量の影響により、容量素子
２１０に保持されているアナログ電位に電位変動を生じ
るが、図１に示すようなレイアウト構成では、容量素子
２１０の入出力とを結ぶ基準線Ａ−Ａに対して、制御線
ＣＬ１１とＣＬ１２とが線対称な位置関係にあるため、
制御線ＣＬ１１と容量素子２１０との間のカップリング
容量と、制御線ＣＬ１２と容量素子２１０との間のカッ
プリング容量はほぼ等しい状態となっている。したがっ
て、制御素子２２０がスイッチング動作したときに各信
号線ＣＬと容量素子２１０との間に生じる電位変動の影
響は相互に打ち消され、容量素子２１０に保持されてい
るアナログ電位には、誤差電圧となるような電位変動が
ほとんど生じなくなる。すなわち、本実施形態のレイア
ウト構成においては、図６のようなレイアウト構成とし
た場合のように、カップリング容量の偏りがないため、
誤差電圧による出力電圧の変動を生じることがなく、高
精度な出力電圧を得ることができる。
【００２４】次に、上記実施形態の回路部２００を使用
した表示装置用駆動回路の構成例について説明する。
した表示装置用駆動回路の構成例について説明する。
【００２５】図２は、本実施形態に係わる信号線駆動回
路の概略構成を示すブロック図である。信号線駆動回路
３は、信号線Ｓのそれぞれに対応して設けられた容量型
ＤＡＣ回路１３及び負荷駆動回路１１と、各負荷駆動回
路１１内の各種スイッチの導通切り替えを制御するスイ
ッチ切替制御回路１２とを備えている。
路の概略構成を示すブロック図である。信号線駆動回路
３は、信号線Ｓのそれぞれに対応して設けられた容量型
ＤＡＣ回路１３及び負荷駆動回路１１と、各負荷駆動回
路１１内の各種スイッチの導通切り替えを制御するスイ
ッチ切替制御回路１２とを備えている。
【００２６】さらに図３は、上記実施形態の回路部２０
０を適用した負荷駆動回路１１の回路図である。図３に
示す負荷駆動回路１１は、スイッチＳＷ１〜ＳＷ３と、
前段インバータＩＮＶ１、中段インバータＩＮＶ２及び
後段インバータＩＮＶ３から成る反転増幅回路１０と、
キャパシタＣ１とを備えて構成されている。
０を適用した負荷駆動回路１１の回路図である。図３に
示す負荷駆動回路１１は、スイッチＳＷ１〜ＳＷ３と、
前段インバータＩＮＶ１、中段インバータＩＮＶ２及び
後段インバータＩＮＶ３から成る反転増幅回路１０と、
キャパシタＣ１とを備えて構成されている。
【００２７】負荷駆動回路１１により駆動される信号線
Ｓには、図示しない画素表示用のＴＦＴ、液晶容量及び
補助容量などが接続されている。図３では簡略化のため
に、信号線Ｓの負荷を等価的に抵抗ＲとキャパシタＣ０
とで表している。
Ｓには、図示しない画素表示用のＴＦＴ、液晶容量及び
補助容量などが接続されている。図３では簡略化のため
に、信号線Ｓの負荷を等価的に抵抗ＲとキャパシタＣ０
とで表している。
【００２８】スイッチＳＷ１の一端は信号線Ｓに接続さ
れ、スイッチＳＷ１の他端はスイッチＳＷ３の一端とキ
ャパシタＣ１の一端に接続されている。スイッチＳＷ３
の他端は、入力映像信号Ｖｉｎの入力端子に接続されて
いる。キャパシタＣ１の他端は、反転増幅回路１０の入
力端子に接続されている。反転増幅回路１０の出力端子
は、スイッチＳＷ２の一端に接続されている。スイッチ
ＳＷ２の他端は、上述した信号線Ｓに接続されている。
れ、スイッチＳＷ１の他端はスイッチＳＷ３の一端とキ
ャパシタＣ１の一端に接続されている。スイッチＳＷ３
の他端は、入力映像信号Ｖｉｎの入力端子に接続されて
いる。キャパシタＣ１の他端は、反転増幅回路１０の入
力端子に接続されている。反転増幅回路１０の出力端子
は、スイッチＳＷ２の一端に接続されている。スイッチ
ＳＷ２の他端は、上述した信号線Ｓに接続されている。
【００２９】反転増幅回路１０は、前段インバータＩＮ
Ｖ１と中段インバータＩＮＶ２と後段インバータＩＮＶ
３とを直列に接続することにより構成されている。ま
た、インバータＩＮＶ１〜３と、キャパシタＣ２〜Ｃ４
と、スイッチＳＷ４〜ＳＷ６は、それぞれしきい値電圧
設定機能付きインバータ回路７，８，９を構成してい
る。スイッチＳＷ１〜ＳＷ３及びＳＷ４〜ＳＷ６は、図
２に示したスイッチ切替制御回路１２により切り替え制
御される。
Ｖ１と中段インバータＩＮＶ２と後段インバータＩＮＶ
３とを直列に接続することにより構成されている。ま
た、インバータＩＮＶ１〜３と、キャパシタＣ２〜Ｃ４
と、スイッチＳＷ４〜ＳＷ６は、それぞれしきい値電圧
設定機能付きインバータ回路７，８，９を構成してい
る。スイッチＳＷ１〜ＳＷ３及びＳＷ４〜ＳＷ６は、図
２に示したスイッチ切替制御回路１２により切り替え制
御される。
【００３０】上記のように構成された負荷駆動回路１１
では、入力映像信号Ｖｉｎのサンプリング期間、書き込
み期間、安定期間において、それぞれスイッチＳＷ１〜
ＳＷ６の切り替え制御（ＯＮ／ＯＦＦ制御）が行われて
いる。図３の各インバータＩＮＶ回路において、キャパ
シタＣとスイッチＳＷの配置を上記実施形態の回路部２
００のようなレイアウト構成とした場合には、上述した
ようにスイッチング動作時のカップリング容量の偏りに
よる電位変動の影響が打ち消されるため、反転増幅回路
１０での増幅度をほぼ設計値通りとすることが可能とな
り、信号出力として高精度な出力電圧を得ることができ
る。
では、入力映像信号Ｖｉｎのサンプリング期間、書き込
み期間、安定期間において、それぞれスイッチＳＷ１〜
ＳＷ６の切り替え制御（ＯＮ／ＯＦＦ制御）が行われて
いる。図３の各インバータＩＮＶ回路において、キャパ
シタＣとスイッチＳＷの配置を上記実施形態の回路部２
００のようなレイアウト構成とした場合には、上述した
ようにスイッチング動作時のカップリング容量の偏りに
よる電位変動の影響が打ち消されるため、反転増幅回路
１０での増幅度をほぼ設計値通りとすることが可能とな
り、信号出力として高精度な出力電圧を得ることができ
る。
【００３１】図４は、図３のように前段インバータＩＮ
Ｖ１、中段インバータＩＮＶ２及び後段インバータＩＮ
Ｖ３とを直列に接続した場合のレイアウト構成を示す概
略平面図である。図４のレイアウト構成においては、キ
ャパシタＣ２〜Ｃ４、制御線ＣＬ１１，ＣＬ１２及び電
源配線ＶＣＣ１，ＶＣＣ２がそれぞれ基準線Ａ−Ａに対
して平面的に線対称となるように配置されている。なお
図４では、各しきい値電圧設定機能付きインバータ回路
７〜９ごとに配線された制御線ＣＬ１１とＣＬ１２を、
便宜上、同一配線として図示している。またその他の配
線については説明を省略する。
Ｖ１、中段インバータＩＮＶ２及び後段インバータＩＮ
Ｖ３とを直列に接続した場合のレイアウト構成を示す概
略平面図である。図４のレイアウト構成においては、キ
ャパシタＣ２〜Ｃ４、制御線ＣＬ１１，ＣＬ１２及び電
源配線ＶＣＣ１，ＶＣＣ２がそれぞれ基準線Ａ−Ａに対
して平面的に線対称となるように配置されている。なお
図４では、各しきい値電圧設定機能付きインバータ回路
７〜９ごとに配線された制御線ＣＬ１１とＣＬ１２を、
便宜上、同一配線として図示している。またその他の配
線については説明を省略する。
【００３２】図５は、上記実施形態の回路部２００を適
用した容量型ＤＡＣ回路１３の回路図である。図５に示
す容量型ＤＡＣ回路１３は、デジタル信号（ｂ２，ｂ
１，ｂ０）の各ビットの値に応じて第１及び第２の電圧
Ｖ１，Ｖ２のいずれかを選択する３組のスイッチ回路
（ＳＷ１１，ＳＷ１２）、（ＳＷ１３，ＳＷ１４）、
（ＳＷ１５，ＳＷ１６）と、デジタル信号（ｂ２，ｂ
１，ｂ０）の最上位ビットを除く各ビットに対応する第
１スイッチ回路にそれぞれ接続される複数の第２スイッ
チ回路ＳＷ２−１，ＳＷ２−２と、デジタル信号（ｂ
２，ｂ１，ｂ０）の最上位ビットを除く各ビットの値に
応じた電荷を対応する第１及び第２スイッチ回路を介し
て蓄積する複数の第１キャパシタ素子Ｃ１，Ｃ２と、第
１の電圧Ｖ１に応じた電荷を蓄積可能な第２キャパシタ
素子Ｃ３と、第１の電圧Ｖ１に応じた電荷を第２キャパ
シタ素子Ｃ３に蓄積するか否かを切り替える第３スイッ
チ回路ＳＷ３と、第１キャパシタ素子Ｃ１，Ｃ２に蓄積
された第２キャパシタ素子Ｃ３に転送するか否かを切り
替える第４スイッチ回路ＳＷ４−１，ＳＷ４−２と、デ
ジタル信号（ｂ２，ｂ１，ｂ０）の最上位ビットの値に
応じた電荷を蓄積可能な第３キャパシタ素子Ｃ４と、デ
ジタル信号（ｂ２，ｂ１，ｂ０）の最上位ビットの値に
応じた電荷を第３キャパシタ素子Ｃ４に蓄積するか否か
を切り替える第５スイッチ回路ＳＷ５と、第２キャパシ
タ素子Ｃ３に蓄積された電荷を第３キャパシタ素子Ｃ４
に転送するか否かを切り替える第６スイッチ回路ＳＷ６
と、第１〜第６スイッチ回路ＳＷ１１〜ＳＷ６を切り替
え制御する電荷制御回路１と、第３キャパシタ素子Ｃ４
の両端電圧を増幅する増幅器２と、増幅器２の出力端子
に接続された第７スイッチ回路ＳＷ７とを備えている。
増幅器２の出力は、第７スイッチ回路ＳＷ７を介して、
図示しない信号線に供給される。
用した容量型ＤＡＣ回路１３の回路図である。図５に示
す容量型ＤＡＣ回路１３は、デジタル信号（ｂ２，ｂ
１，ｂ０）の各ビットの値に応じて第１及び第２の電圧
Ｖ１，Ｖ２のいずれかを選択する３組のスイッチ回路
（ＳＷ１１，ＳＷ１２）、（ＳＷ１３，ＳＷ１４）、
（ＳＷ１５，ＳＷ１６）と、デジタル信号（ｂ２，ｂ
１，ｂ０）の最上位ビットを除く各ビットに対応する第
１スイッチ回路にそれぞれ接続される複数の第２スイッ
チ回路ＳＷ２−１，ＳＷ２−２と、デジタル信号（ｂ
２，ｂ１，ｂ０）の最上位ビットを除く各ビットの値に
応じた電荷を対応する第１及び第２スイッチ回路を介し
て蓄積する複数の第１キャパシタ素子Ｃ１，Ｃ２と、第
１の電圧Ｖ１に応じた電荷を蓄積可能な第２キャパシタ
素子Ｃ３と、第１の電圧Ｖ１に応じた電荷を第２キャパ
シタ素子Ｃ３に蓄積するか否かを切り替える第３スイッ
チ回路ＳＷ３と、第１キャパシタ素子Ｃ１，Ｃ２に蓄積
された第２キャパシタ素子Ｃ３に転送するか否かを切り
替える第４スイッチ回路ＳＷ４−１，ＳＷ４−２と、デ
ジタル信号（ｂ２，ｂ１，ｂ０）の最上位ビットの値に
応じた電荷を蓄積可能な第３キャパシタ素子Ｃ４と、デ
ジタル信号（ｂ２，ｂ１，ｂ０）の最上位ビットの値に
応じた電荷を第３キャパシタ素子Ｃ４に蓄積するか否か
を切り替える第５スイッチ回路ＳＷ５と、第２キャパシ
タ素子Ｃ３に蓄積された電荷を第３キャパシタ素子Ｃ４
に転送するか否かを切り替える第６スイッチ回路ＳＷ６
と、第１〜第６スイッチ回路ＳＷ１１〜ＳＷ６を切り替
え制御する電荷制御回路１と、第３キャパシタ素子Ｃ４
の両端電圧を増幅する増幅器２と、増幅器２の出力端子
に接続された第７スイッチ回路ＳＷ７とを備えている。
増幅器２の出力は、第７スイッチ回路ＳＷ７を介して、
図示しない信号線に供給される。
【００３３】上記のように構成された容量型ＤＡＣ回路
１３では、入力したデジタル信号（ｂ２，ｂ１，ｂ０）
のビット値に応じて各スイッチＳＷの切り替え制御（Ｏ
Ｎ／ＯＦＦ制御）が行われている。この中で、第２スイ
ッチ回路ＳＷ２−１と第１キャパシタ素子Ｃ１、第２ス
イッチ回路ＳＷ２−２と第２キャパシタ素子Ｃ２及び第
３スイッチ回路ＳＷ３と第２キャパシタ素子Ｃ３の配置
を上記実施形態の回路部２００のようなレイアウト構成
とした場合には、上述したようにスイッチング動作時の
カップリング容量の偏りによる電位変動の影響が打ち消
されるため、容量型ＤＡＣ回路１３では、入力したデジ
タル信号（ｂ２，ｂ１，ｂ０）の値に対応した設計値通
りのアナログ電圧に変換することが可能となり、信号出
力として高精度な出力電圧を得ることができる。
１３では、入力したデジタル信号（ｂ２，ｂ１，ｂ０）
のビット値に応じて各スイッチＳＷの切り替え制御（Ｏ
Ｎ／ＯＦＦ制御）が行われている。この中で、第２スイ
ッチ回路ＳＷ２−１と第１キャパシタ素子Ｃ１、第２ス
イッチ回路ＳＷ２−２と第２キャパシタ素子Ｃ２及び第
３スイッチ回路ＳＷ３と第２キャパシタ素子Ｃ３の配置
を上記実施形態の回路部２００のようなレイアウト構成
とした場合には、上述したようにスイッチング動作時の
カップリング容量の偏りによる電位変動の影響が打ち消
されるため、容量型ＤＡＣ回路１３では、入力したデジ
タル信号（ｂ２，ｂ１，ｂ０）の値に対応した設計値通
りのアナログ電圧に変換することが可能となり、信号出
力として高精度な出力電圧を得ることができる。
【００３４】したがって、表示装置のＤＡＣ変換回路や
負荷駆動回路に、上記実施形態の回路部２００を使用し
た場合は、設計値通りの信号出力を得ることが可能とな
り、表示不良などの不具合を生じることなく、高品位な
表示画質を得ることができる。
負荷駆動回路に、上記実施形態の回路部２００を使用し
た場合は、設計値通りの信号出力を得ることが可能とな
り、表示不良などの不具合を生じることなく、高品位な
表示画質を得ることができる。
【００３５】なお、図３に示す負荷駆動回路１１は、特
願２０００−３１５５７３号に提案された負荷駆動回路
の一実施形態である。また図５に示す容量型ＤＡＣ回路
１３は、特願２００１−７０２９６号に提案されたデジ
タルアナログ変換回路の一実施形態である。これらは、
参照文献に記載された回路構成として本願明細書に組み
込まれたものである。
願２０００−３１５５７３号に提案された負荷駆動回路
の一実施形態である。また図５に示す容量型ＤＡＣ回路
１３は、特願２００１−７０２９６号に提案されたデジ
タルアナログ変換回路の一実施形態である。これらは、
参照文献に記載された回路構成として本願明細書に組み
込まれたものである。
【００３６】また、本発明に係わる表示装置用駆動回路
は、上記実施形態に例示したＤＡＣ変換回路や負荷駆動
回路に限らず、容量素子に保持された電位を制御素子を
介して出力するように構成された回路を備えた駆動回路
全般に適用することができる。
は、上記実施形態に例示したＤＡＣ変換回路や負荷駆動
回路に限らず、容量素子に保持された電位を制御素子を
介して出力するように構成された回路を備えた駆動回路
全般に適用することができる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
カップリング容量の偏りによる電位変動の影響を打ち消
して、高精度な信号出力を得ることができる。したがっ
て、本発明に係わる表示装置用駆動回路により表示装置
を駆動した場合には、表示不良などの不具合を生じるこ
となく、高品位な表示画質を得ることができる。
カップリング容量の偏りによる電位変動の影響を打ち消
して、高精度な信号出力を得ることができる。したがっ
て、本発明に係わる表示装置用駆動回路により表示装置
を駆動した場合には、表示不良などの不具合を生じるこ
となく、高品位な表示画質を得ることができる。
【図１】実施形態の表示装置用駆動回路に含まれる回路
部のレイアウト構成図。
部のレイアウト構成図。
【図２】実施形態に係わる信号線駆動回路の概略構成を
示すブロック図。
示すブロック図。
【図３】実施形態の回路部を適用した負荷駆動回路の回
路図。
路図。
【図４】図３におけるレイアウト構成を示す概略平面
図。
図。
【図５】実施形態の回路部を適用した容量型ＤＡＣ回路
の回路図。
の回路図。
【図６】一般的な信号線駆動回路に含まれる回路部のレ
イアウト構成図。
イアウト構成図。
２００…回路部、２０１，２０２，２０３，２０４…配
線、２１０…容量素子、２２０…制御素子、２２１…Ｐ
型トランジスタ、Ｎ型トランジスタ、ＣＬ１１，ＣＬ１
２…制御線
線、２１０…容量素子、２２０…制御素子、２２１…Ｐ
型トランジスタ、Ｎ型トランジスタ、ＣＬ１１，ＣＬ１
２…制御線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ａ ５Ｊ０２２ 29/786 29/78 ６１２Ｃ Ｈ０３Ｍ 1/06 Ｆターム(参考） 2H093 NC24 NC34 NC35 ND01 ND31 5C094 AA04 AA13 BA03 BA43 CA19 CA20 EA04 EA07 EB05 FB19 5F038 AV06 AV13 CA02 CA06 CD05 DF03 DF12 EZ06 EZ20 5F110 AA30 BB02 GG02 GG13 GG15 5G435 AA01 BB12 CC09 EE35 5J022 AB02 BA01 BA06 CA07 CB07 CE01 CF07 CG01
Claims (5)
- 【請求項１】 少なくとも、一つの容量素子と一つの制
御素子からなる回路部を含む表示装置用駆動回路におい
て、 前記制御素子の導通を制御する２つの制御線が、前記容
量素子の入力と出力を結ぶ基準線に対して線対称に配置
されることを特徴とする表示装置用駆動回路。 - 【請求項２】 前記２つの制御線に供給される制御信号
の信号電位は互いに相補な関係にあることを特徴とする
請求項１に記載の表示装置用駆動回路。 - 【請求項３】 前記制御素子はＰ型の電界制御トランジ
スタとＮ型の電界制御トランジスタで構成され、前記基
準線に対して線対称に配置されることを特徴とする請求
項１又は２に記載の表示装置用駆動回路。 - 【請求項４】 前記容量素子は、前記基準線に対して線
対称となるように配置されることを特徴とする請求項１
乃至３に記載の表示装置用駆動回路。 - 【請求項５】 前記Ｐ型の電界制御トランジスタ及びＮ
型の電界制御トランジスタは、多結晶珪素薄膜又は非晶
質珪素薄膜により形成されることを特徴とする請求項３
に記載の表示装置用駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001129430A JP2002324845A (ja) | 2001-04-26 | 2001-04-26 | 表示装置用駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001129430A JP2002324845A (ja) | 2001-04-26 | 2001-04-26 | 表示装置用駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002324845A true JP2002324845A (ja) | 2002-11-08 |
Family
ID=18977957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001129430A Pending JP2002324845A (ja) | 2001-04-26 | 2001-04-26 | 表示装置用駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002324845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7884788B2 (en) | 2003-08-04 | 2011-02-08 | Semiconductor Energy Laboratory Co., Ltd | Liquid crystal display device and electronic apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094381A (ja) * | 2000-09-14 | 2002-03-29 | Sharp Corp | Ｄ／ａ変換回路およびそれを用いた画像表示装置 |
-
2001
- 2001-04-26 JP JP2001129430A patent/JP2002324845A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094381A (ja) * | 2000-09-14 | 2002-03-29 | Sharp Corp | Ｄ／ａ変換回路およびそれを用いた画像表示装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7884788B2 (en) | 2003-08-04 | 2011-02-08 | Semiconductor Energy Laboratory Co., Ltd | Liquid crystal display device and electronic apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100692289B1 (ko) | 화상표시장치 | |
| US6181314B1 (en) | Liquid crystal display device | |
| US7576674B2 (en) | Digital-to-analog converter circuit, data driver, and display device using the digital-to-analog converter circuit | |
| JP4693306B2 (ja) | マルチフォーマットサンプリングレジスタ、マルチフォーマットデジタル−アナログ変換器、マルチフォーマットデータドライバ、及びマルチフォーマットアクティブマトリクスディスプレイ | |
| US8390609B2 (en) | Differential amplifier and drive circuit of display device using the same | |
| US7903078B2 (en) | Data driver and display device | |
| US20110080214A1 (en) | Output amplifier circuit and data driver of display device using the circuit | |
| US7880651B2 (en) | Sample and hold circuit and digital-to-analog converter circuit | |
| JP3930992B2 (ja) | 液晶表示パネル用駆動回路及び液晶表示装置 | |
| WO2002084862A1 (en) | High duty cycle offset compensation for operational amplifiers | |
| JPH10260664A (ja) | 液晶駆動回路とこれを用いた液晶装置 | |
| JP4179194B2 (ja) | データドライバ、表示装置及びデータドライバの制御方法 | |
| JP5017871B2 (ja) | 差動増幅器及びデジタルアナログ変換器 | |
| US20110007057A1 (en) | Liquid crystal display driver and liquid crystal display device | |
| US6603456B1 (en) | Signal amplifier circuit load drive circuit and liquid crystal display device | |
| CN113178173A (zh) | 输出电路、显示驱动器以及显示装置 | |
| US20050190139A1 (en) | Load capacity driving circuit and liquid crystal driving circuit | |
| JP2004166039A (ja) | 容量素子駆動回路 | |
| JP3922261B2 (ja) | データドライバ及び表示装置 | |
| JP4145988B2 (ja) | アナログバッファおよび表示装置 | |
| US20090167666A1 (en) | LCD Driver IC and Method for Operating the Same | |
| JP3878480B2 (ja) | デジタルアナログ変換回路、デジタルアナログ変換方法および表示装置 | |
| JP2002324845A (ja) | 表示装置用駆動回路 | |
| JP3268075B2 (ja) | 液晶表示装置の駆動回路 | |
| JP4535537B2 (ja) | 負荷駆動回路および液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Effective date: 20070419 Free format text: JAPANESE INTERMEDIATE CODE: A711 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080307 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20110201 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110203 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20110329 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20110719 Free format text: JAPANESE INTERMEDIATE CODE: A02 |