JPH08167720A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08167720A JPH08167720A JP31194194A JP31194194A JPH08167720A JP H08167720 A JPH08167720 A JP H08167720A JP 31194194 A JP31194194 A JP 31194194A JP 31194194 A JP31194194 A JP 31194194A JP H08167720 A JPH08167720 A JP H08167720A
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Abstract
(57)【要約】
【目的】高耐圧化を実現するとともにオン抵抗の増加を
抑える。 【構成】ＬＤＭＯＳＦＥＴにおいて、絶縁膜２の上に形
成された素子形成層３の表面より深さ方向にトレンチ溝
１２を形成する。このトレンチ溝１２の底部と側面部と
に不純物拡散によりドレイン領域６を形成する。高耐圧
化のための最適条件であるリザーフ条件はトレンチ溝１
２の底部から絶縁膜２までの深さ方向の距離Ｌ1 と素子
形成層３の不純物濃度とで決定される。したがって、オ
ン電流の電流経路であるドリフト領域（素子形成層３の
表面からトレンチ溝１２の底部ドレイン領域６までの部
分）の断面積を大きくしてオン抵抗を減少させることが
できる。
抑える。 【構成】ＬＤＭＯＳＦＥＴにおいて、絶縁膜２の上に形
成された素子形成層３の表面より深さ方向にトレンチ溝
１２を形成する。このトレンチ溝１２の底部と側面部と
に不純物拡散によりドレイン領域６を形成する。高耐圧
化のための最適条件であるリザーフ条件はトレンチ溝１
２の底部から絶縁膜２までの深さ方向の距離Ｌ1 と素子
形成層３の不純物濃度とで決定される。したがって、オ
ン電流の電流経路であるドリフト領域（素子形成層３の
表面からトレンチ溝１２の底部ドレイン領域６までの部
分）の断面積を大きくしてオン抵抗を減少させることが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ(Sillicon On I
nsulator) 構造を有するＭＯＳ電界効果トランジスタに
関するものである。
nsulator) 構造を有するＭＯＳ電界効果トランジスタに
関するものである。
【０００２】
【従来の技術】近年、パワーＩＣの高耐圧化に伴い、素
子間を絶縁層によって完全に分離できるＳＯＩ技術を利
用したＳＯＩパワーデバイスの研究が盛んである。この
ようなＳＯＩパワーデバイスとしては、例えば図３に示
すような構造を有する横形２重拡散ＭＯＳ電界効果トラ
ンジスタ、いわゆるＬＤＭＯＳＦＥＴ(Lateral Double-
Diffused MOSFET)がある。
子間を絶縁層によって完全に分離できるＳＯＩ技術を利
用したＳＯＩパワーデバイスの研究が盛んである。この
ようなＳＯＩパワーデバイスとしては、例えば図３に示
すような構造を有する横形２重拡散ＭＯＳ電界効果トラ
ンジスタ、いわゆるＬＤＭＯＳＦＥＴ(Lateral Double-
Diffused MOSFET)がある。
【０００３】このＬＤＭＯＳＦＥＴは、例えばＰ型の単
結晶シリコンから形成された支持基板１の一方の主面に
埋め込み酸化膜から成る絶縁膜２を設け、この絶縁膜２
上に素子形成層３となるＮ型の単結晶シリコン層を形成
してある。素子形成層３は、面方位（１００）であり、
その表面近傍には素子形成層３と反対導電型のＰ型のウ
ェル領域４が形成され、そのウェル領域４内にはソース
領域５となるＮ型の高濃度不純物領域と、ドレイン領域
６となる同じくＮ型の高濃度不純物領域とが形成されて
おり、ソース領域５とドレイン領域６とは素子形成層３
を挟んで対峙している。さらに、両者の間の素子形成層
３の表面には絶縁層となるゲート酸化膜７が形成される
とともに、このゲート酸化膜７を介して素子形成層３及
びソース領域５を跨いで両者の表面にゲート電極８が設
けてあり、ゲート電極８の下方に位置するウェル領域４
がチャネル領域となる。また、ソース領域５及びドレイ
ン領域６の表面にもそれぞれソース電極９及びドレイン
電極１０が設けられ、支持基板１の他方の主面には基板
電極１１が形成されている。
結晶シリコンから形成された支持基板１の一方の主面に
埋め込み酸化膜から成る絶縁膜２を設け、この絶縁膜２
上に素子形成層３となるＮ型の単結晶シリコン層を形成
してある。素子形成層３は、面方位（１００）であり、
その表面近傍には素子形成層３と反対導電型のＰ型のウ
ェル領域４が形成され、そのウェル領域４内にはソース
領域５となるＮ型の高濃度不純物領域と、ドレイン領域
６となる同じくＮ型の高濃度不純物領域とが形成されて
おり、ソース領域５とドレイン領域６とは素子形成層３
を挟んで対峙している。さらに、両者の間の素子形成層
３の表面には絶縁層となるゲート酸化膜７が形成される
とともに、このゲート酸化膜７を介して素子形成層３及
びソース領域５を跨いで両者の表面にゲート電極８が設
けてあり、ゲート電極８の下方に位置するウェル領域４
がチャネル領域となる。また、ソース領域５及びドレイ
ン領域６の表面にもそれぞれソース電極９及びドレイン
電極１０が設けられ、支持基板１の他方の主面には基板
電極１１が形成されている。
【０００４】ところで、ＳＯＩパワーデバイスである上
記ＬＤＭＯＳＦＥＴの耐圧を決定する要因には種々ある
が、主要な決定要因としては、ＳＯＩ基板埋め込み酸化
膜の厚み、活性シリコン層の厚み、及びＬＤＭＯＳＦＥ
Ｔのドリフト領域の不純物濃度が挙げられる。すなわ
ち、ＳＯＩ基板埋め込み酸化膜厚みと活性シリコン層厚
みを厚くするに従って耐圧を向上させることができる
が、活性シリコン層厚みとドリフト領域の不純物濃度と
の間には次式によって決定される、いわゆるリザーフ
（ＲＥＳＵＲＦ）条件と呼ばれる耐圧に関する最適条件
が存在する。
記ＬＤＭＯＳＦＥＴの耐圧を決定する要因には種々ある
が、主要な決定要因としては、ＳＯＩ基板埋め込み酸化
膜の厚み、活性シリコン層の厚み、及びＬＤＭＯＳＦＥ
Ｔのドリフト領域の不純物濃度が挙げられる。すなわ
ち、ＳＯＩ基板埋め込み酸化膜厚みと活性シリコン層厚
みを厚くするに従って耐圧を向上させることができる
が、活性シリコン層厚みとドリフト領域の不純物濃度と
の間には次式によって決定される、いわゆるリザーフ
（ＲＥＳＵＲＦ）条件と呼ばれる耐圧に関する最適条件
が存在する。
【０００５】 活性シリコン層厚み〔cm〕×ドリフト領域の不純物濃度〔atm/cm3 〕 ＝１×１０12〔atm/cm2 〕 …（１） 活性シリコン層の厚みとドリフト領域の不純物濃度が上
記式（１）のリザーフ条件を満たすとき、ＳＯＩ構造の
ＬＤＭＯＳＦＥＴの内部電位の局所集中が緩和されて高
耐圧に最適な分布となる。
記式（１）のリザーフ条件を満たすとき、ＳＯＩ構造の
ＬＤＭＯＳＦＥＴの内部電位の局所集中が緩和されて高
耐圧に最適な分布となる。
【０００６】
【発明が解決しようとする課題】ところが、リザーフ条
件を表す上記式（１）から明らかなように、活性シリコ
ン層の厚みとドレイン領域の不純物濃度とはトレードオ
フの関係にあり、耐圧向上のために活性シリコン層の厚
みを厚くすると、リザーフ条件によりドリフト領域の不
純物濃度を小さくしなければならず、その結果、オン抵
抗が増加してしまうという問題がある。
件を表す上記式（１）から明らかなように、活性シリコ
ン層の厚みとドレイン領域の不純物濃度とはトレードオ
フの関係にあり、耐圧向上のために活性シリコン層の厚
みを厚くすると、リザーフ条件によりドリフト領域の不
純物濃度を小さくしなければならず、その結果、オン抵
抗が増加してしまうという問題がある。
【０００７】本発明は上記問題点の解決を目的とするも
のであり、高耐圧化を実現するとともにオン抵抗の増加
を抑えた半導体装置を提供しようとするものである。
のであり、高耐圧化を実現するとともにオン抵抗の増加
を抑えた半導体装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、絶縁膜上に形成された一導電型
半導体層からなる素子形成層と、この素子形成層の表面
近傍に形成された反対導電型のウェル領域と、このウェ
ル領域内に形成されたウェル領域と反対導電型のソース
領域と、ゲート酸化膜を介して素子形成層及びソース領
域を跨いで両者の表面に形成されたゲートと、素子形成
層の表面から素子形成層内に堀込まれたトレンチ溝の底
面及び側面にウェル領域を挟んでソース領域と対峙して
形成されたドレイン領域とを備えたことを特徴とする。
目的を達成するために、絶縁膜上に形成された一導電型
半導体層からなる素子形成層と、この素子形成層の表面
近傍に形成された反対導電型のウェル領域と、このウェ
ル領域内に形成されたウェル領域と反対導電型のソース
領域と、ゲート酸化膜を介して素子形成層及びソース領
域を跨いで両者の表面に形成されたゲートと、素子形成
層の表面から素子形成層内に堀込まれたトレンチ溝の底
面及び側面にウェル領域を挟んでソース領域と対峙して
形成されたドレイン領域とを備えたことを特徴とする。
【０００９】請求項２の発明は、請求項１の発明におい
て、素子形成層を深さ方向において上下２層に分け、上
層の不純物濃度を下層よりも高くするとともに下層を所
定の条件を満たす不純物濃度としてたことを特徴とす
る。
て、素子形成層を深さ方向において上下２層に分け、上
層の不純物濃度を下層よりも高くするとともに下層を所
定の条件を満たす不純物濃度としてたことを特徴とす
る。
【００１０】
【作用】請求項１の発明の構成では、絶縁膜上に形成さ
れた一導電型半導体層からなる素子形成層と、この素子
形成層の表面近傍に形成された反対導電型のウェル領域
と、このウェル領域内に形成されたウェル領域と反対導
電型のソース領域と、ゲート酸化膜を介して素子形成層
及びソース領域を跨いで両者の表面に形成されたゲート
と、素子形成層の表面から素子形成層内に堀込まれたト
レンチ溝の底面及び側面にウェル領域を挟んでソース領
域と対峙して形成されたドレイン領域とを備えたので、
ソース領域とドレイン領域とに挟まれた素子形成層の電
流経路の部分の深さ方向断面積を広くとることができ、
高耐圧を実現しながらオン抵抗を減少させることができ
る。
れた一導電型半導体層からなる素子形成層と、この素子
形成層の表面近傍に形成された反対導電型のウェル領域
と、このウェル領域内に形成されたウェル領域と反対導
電型のソース領域と、ゲート酸化膜を介して素子形成層
及びソース領域を跨いで両者の表面に形成されたゲート
と、素子形成層の表面から素子形成層内に堀込まれたト
レンチ溝の底面及び側面にウェル領域を挟んでソース領
域と対峙して形成されたドレイン領域とを備えたので、
ソース領域とドレイン領域とに挟まれた素子形成層の電
流経路の部分の深さ方向断面積を広くとることができ、
高耐圧を実現しながらオン抵抗を減少させることができ
る。
【００１１】請求項２の発明の構成では、素子形成層を
深さ方向において上下２層に分け、上層の不純物濃度を
下層よりも高くするとともに下層を所定の条件を満たす
不純物濃度としたので、電流の主経路である素子形成層
の表面付近の不純物濃度が高濃度となり、さらにオン抵
抗を減少させることができる。
深さ方向において上下２層に分け、上層の不純物濃度を
下層よりも高くするとともに下層を所定の条件を満たす
不純物濃度としたので、電流の主経路である素子形成層
の表面付近の不純物濃度が高濃度となり、さらにオン抵
抗を減少させることができる。
【００１２】
（実施例１）図１に本発明の第１の実施例の側面断面図
を示す。図１に示すように、本実施例における半導体装
置は横形２重拡散ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ）で
あって、その基本構造は図３に示した従来例のものと共
通であるから、共通する部分には同一の符号を付して説
明は省略し、本発明の特徴となる部分についてのみ説明
する。
を示す。図１に示すように、本実施例における半導体装
置は横形２重拡散ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ）で
あって、その基本構造は図３に示した従来例のものと共
通であるから、共通する部分には同一の符号を付して説
明は省略し、本発明の特徴となる部分についてのみ説明
する。
【００１３】本実施例のＬＤＭＯＳＦＥＴはドレイン領
域６の構造に特徴を有するものである。すなわち、素子
形成層３の表面からその内部に堀込まれたトレンチ溝１
２を設け、このトレンチ溝１２の底部及び側面部にドレ
イン領域６たるＮ型の高濃度不純物領域を不純物拡散に
よって形成している。さらに、トレンチ溝１２の内部に
ドレイン電極１３を形成して、本実施例ではドレイン領
域６をいわゆるトレンチドレイン構造としているのであ
る。
域６の構造に特徴を有するものである。すなわち、素子
形成層３の表面からその内部に堀込まれたトレンチ溝１
２を設け、このトレンチ溝１２の底部及び側面部にドレ
イン領域６たるＮ型の高濃度不純物領域を不純物拡散に
よって形成している。さらに、トレンチ溝１２の内部に
ドレイン電極１３を形成して、本実施例ではドレイン領
域６をいわゆるトレンチドレイン構造としているのであ
る。
【００１４】ここで、電流経路となるドリフト領域の不
純物濃度、すなわち単結晶シリコン層から成る素子形成
層３の不純物濃度は、上述した式（１）のリザーフ条件
を満たす濃度に設定している。つまり、支持基板１と素
子形成層３を分離する埋め込み絶縁膜２からドレイン領
域６のトレンチ溝１２の底部上面までの深さ方向の距離
をＬ1 〔cm〕として、次式を満たすように素子形成層３
（ドリフト領域）の不純物濃度を決定しているのであ
る。
純物濃度、すなわち単結晶シリコン層から成る素子形成
層３の不純物濃度は、上述した式（１）のリザーフ条件
を満たす濃度に設定している。つまり、支持基板１と素
子形成層３を分離する埋め込み絶縁膜２からドレイン領
域６のトレンチ溝１２の底部上面までの深さ方向の距離
をＬ1 〔cm〕として、次式を満たすように素子形成層３
（ドリフト領域）の不純物濃度を決定しているのであ
る。
【００１５】Ｌ1 〔cm〕×ドリフト領域の不純物濃度
〔atm/cm3 〕＝１×１０12〔atm/cm2 〕 上記構成によれば、埋め込み絶縁膜２からドレイン領域
６のトレンチ溝１２の底部上面までの深さ方向の距離Ｌ
1 と、単結晶シリコン層からなる素子形成層３（ドリフ
ト領域）の不純物濃度とでリザーフ条件が決定されるこ
とから、素子形成層３の表面からトレンチ溝１２の底部
ドレイン領域６までの距離Ｌ2 （図１参照）の大きさは
任意にとることができ、リザーフ条件を満たして高耐圧
化を実現できると同時に、ＬＤＭＯＳＦＥＴのオン電流
の電流経路であるドリフト領域（素子形成層３の表面か
らトレンチ溝１２の底部ドレイン領域６までの部分）の
断面積を大きくしてオン抵抗を減少させることができ
る。
〔atm/cm3 〕＝１×１０12〔atm/cm2 〕 上記構成によれば、埋め込み絶縁膜２からドレイン領域
６のトレンチ溝１２の底部上面までの深さ方向の距離Ｌ
1 と、単結晶シリコン層からなる素子形成層３（ドリフ
ト領域）の不純物濃度とでリザーフ条件が決定されるこ
とから、素子形成層３の表面からトレンチ溝１２の底部
ドレイン領域６までの距離Ｌ2 （図１参照）の大きさは
任意にとることができ、リザーフ条件を満たして高耐圧
化を実現できると同時に、ＬＤＭＯＳＦＥＴのオン電流
の電流経路であるドリフト領域（素子形成層３の表面か
らトレンチ溝１２の底部ドレイン領域６までの部分）の
断面積を大きくしてオン抵抗を減少させることができ
る。
【００１６】（実施例２）図２に本発明の第２の実施例
の側面断面図を示す。なお、本実施例における半導体装
置もＬＤＭＯＳＦＥＴであって、その基本構造は実施例
１のものと共通であるから、共通する部分には同一の符
号を付して説明は省略し、本実施例の特徴となる部分に
ついてのみ説明する。
の側面断面図を示す。なお、本実施例における半導体装
置もＬＤＭＯＳＦＥＴであって、その基本構造は実施例
１のものと共通であるから、共通する部分には同一の符
号を付して説明は省略し、本実施例の特徴となる部分に
ついてのみ説明する。
【００１７】本実施例においては、支持基板１の一方の
主面に埋め込み絶縁膜２を介して単結晶シリコン層から
成る下層３ｂを形成し、さらにこの下層３ｂの上に下層
３ｂよりも高不純物濃度の単結晶シリコン層から成る上
層３ａが形成してある。これら上層３ａ及び下層３ｂは
面方位（１００）であり、上下層３ａ，３ｂによって素
子形成層３が形成してある。
主面に埋め込み絶縁膜２を介して単結晶シリコン層から
成る下層３ｂを形成し、さらにこの下層３ｂの上に下層
３ｂよりも高不純物濃度の単結晶シリコン層から成る上
層３ａが形成してある。これら上層３ａ及び下層３ｂは
面方位（１００）であり、上下層３ａ，３ｂによって素
子形成層３が形成してある。
【００１８】ここで、高耐圧化のためのリザーフ条件は
下層３ｂの厚みＬ1 と下層３ｂの不純物濃度とによって
次式により決定している。 Ｌ1 〔cm〕×下層の不純物濃度〔atm/cm3 〕＝１×１０
12〔atm/cm2 〕 上記構成によれば、ドレイン領域６のトレンチ溝１２の
底部上面から埋め込み絶縁膜２までの下層３ｂの深さ方
向の距離Ｌ1 と下層３ｂの不純物濃度とでリザーフ条件
が決定されることから、素子形成層３の表面からトレン
チ溝１２の底部ドレイン領域６までの上層３ａの深さ方
向の距離Ｌ2 （図２参照）の大きさを任意にとることが
でき、リザーフ条件を満たして高耐圧化を実現できると
同時に、ＬＤＭＯＳＦＥＴのオン電流の電流経路である
ドリフト領域（上層３ａ）の断面積を大きくし、且つ上
層３ａの不純物濃度を下層３ｂの不純物濃度よりも高く
しているから、オン抵抗をさらに減少させることができ
る。
下層３ｂの厚みＬ1 と下層３ｂの不純物濃度とによって
次式により決定している。 Ｌ1 〔cm〕×下層の不純物濃度〔atm/cm3 〕＝１×１０
12〔atm/cm2 〕 上記構成によれば、ドレイン領域６のトレンチ溝１２の
底部上面から埋め込み絶縁膜２までの下層３ｂの深さ方
向の距離Ｌ1 と下層３ｂの不純物濃度とでリザーフ条件
が決定されることから、素子形成層３の表面からトレン
チ溝１２の底部ドレイン領域６までの上層３ａの深さ方
向の距離Ｌ2 （図２参照）の大きさを任意にとることが
でき、リザーフ条件を満たして高耐圧化を実現できると
同時に、ＬＤＭＯＳＦＥＴのオン電流の電流経路である
ドリフト領域（上層３ａ）の断面積を大きくし、且つ上
層３ａの不純物濃度を下層３ｂの不純物濃度よりも高く
しているから、オン抵抗をさらに減少させることができ
る。
【００１９】なお、上記実施例１及び実施例２において
は半導体装置としてＬＤＭＯＳＦＥＴを例示したが、本
発明はこれに限定されるものではなく、他の半導体装置
にも適用可能であることは言うまでもない。
は半導体装置としてＬＤＭＯＳＦＥＴを例示したが、本
発明はこれに限定されるものではなく、他の半導体装置
にも適用可能であることは言うまでもない。
【００２０】
【発明の効果】請求項１の発明は、絶縁膜上に形成され
た一導電型半導体層からなる素子形成層と、この素子形
成層の表面近傍に形成された反対導電型のウェル領域
と、このウェル領域内に形成されたウェル領域と反対導
電型のソース領域と、ゲート酸化膜を介して素子形成層
及びソース領域を跨いで両者の表面に形成されたゲート
と、素子形成層の表面から素子形成層内に堀込まれたト
レンチ溝の底面及び側面にウェル領域を挟んでソース領
域と対峙して形成されたドレイン領域とを備えたので、
ソース領域とドレイン領域とに挟まれた素子形成層の電
流経路の部分の深さ方向断面積を広くとることができ、
高耐圧を実現しながらオン抵抗を減少させることができ
るという効果がある。
た一導電型半導体層からなる素子形成層と、この素子形
成層の表面近傍に形成された反対導電型のウェル領域
と、このウェル領域内に形成されたウェル領域と反対導
電型のソース領域と、ゲート酸化膜を介して素子形成層
及びソース領域を跨いで両者の表面に形成されたゲート
と、素子形成層の表面から素子形成層内に堀込まれたト
レンチ溝の底面及び側面にウェル領域を挟んでソース領
域と対峙して形成されたドレイン領域とを備えたので、
ソース領域とドレイン領域とに挟まれた素子形成層の電
流経路の部分の深さ方向断面積を広くとることができ、
高耐圧を実現しながらオン抵抗を減少させることができ
るという効果がある。
【００２１】請求項２の発明は、素子形成層を深さ方向
において上下２層に分け、上層の不純物濃度を下層より
も高くするとともに下層を所定の条件を満たす不純物濃
度としたので、電流の主経路である素子形成層の表面付
近の不純物濃度が高濃度となり、さらにオン抵抗を減少
させることができるという効果がある。
において上下２層に分け、上層の不純物濃度を下層より
も高くするとともに下層を所定の条件を満たす不純物濃
度としたので、電流の主経路である素子形成層の表面付
近の不純物濃度が高濃度となり、さらにオン抵抗を減少
させることができるという効果がある。
【図面の簡単な説明】
【図１】実施例１を示す側面断面図である。
【図２】実施例２を示す側面断面図である。
【図３】従来例を示す側面断面図である。
２ 絶縁膜 ３ 素子形成層 ４ ウェル領域 ５ ソース領域 ６ ドレイン領域 ８ ゲート電極 １２ トレンチ溝
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村山 ▲頼▼信 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (2)
- 【請求項１】 絶縁膜上に形成された一導電型半導体層
からなる素子形成層と、この素子形成層の表面近傍に形
成された反対導電型のウェル領域と、このウェル領域内
に形成されたウェル領域と反対導電型のソース領域と、
ゲート酸化膜を介して素子形成層及びソース領域を跨い
で両者の表面に形成されたゲートと、素子形成層の表面
から素子形成層内に堀込まれたトレンチ溝の底面及び側
面にウェル領域を挟んでソース領域と対峙して形成され
たドレイン領域とを備えたことを特徴とする半導体装
置。 - 【請求項２】 素子形成層を深さ方向において上下２層
に分け、上層の不純物濃度を下層よりも高くするととも
に下層を所定の条件を満たす不純物濃度としたことを特
徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31194194A JPH08167720A (ja) | 1994-12-15 | 1994-12-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31194194A JPH08167720A (ja) | 1994-12-15 | 1994-12-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167720A true JPH08167720A (ja) | 1996-06-25 |
Family
ID=18023282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31194194A Withdrawn JPH08167720A (ja) | 1994-12-15 | 1994-12-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08167720A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005093696A (ja) * | 2003-09-17 | 2005-04-07 | Matsushita Electric Ind Co Ltd | 横型ｍｏｓトランジスタ |
| JP2006054248A (ja) * | 2004-08-10 | 2006-02-23 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| US7245243B2 (en) | 2005-01-18 | 2007-07-17 | Sharp Kabushiki Kaisha | Lateral double-diffused MOS transistor and manufacturing method therefor |
-
1994
- 1994-12-15 JP JP31194194A patent/JPH08167720A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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