JPH04206661A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04206661A JPH04206661A JP2330618A JP33061890A JPH04206661A JP H04206661 A JPH04206661 A JP H04206661A JP 2330618 A JP2330618 A JP 2330618A JP 33061890 A JP33061890 A JP 33061890A JP H04206661 A JPH04206661 A JP H04206661A
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- JP
- Japan
- Prior art keywords
- thin film
- pmos
- film transistor
- type
- cmos inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000010409 thin film Substances 0.000 claims abstract description 33
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- 239000010408 film Substances 0.000 abstract description 10
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置、特にＣＩＪＯＳインバータに関す
るものである。
るものである。
（従来の技術）
従来のＣＭＯＳインバータは第４図に模式的に示すよう
な構成を有している。例えばｎ型またはｎ型の半導体層
基板にｎ型ウェル２１およびｎ型ウェル２２を適宜な不
純物導入手段により形成し、ｎ型ウェル２１にはｎ＋型
表面不純物導入層２３およびｐ＋型表面不純物導入層２
４を設け、ソース領域およびドレイン領域に対応するｎ
＋型表面不純物導入層２３間の領域上には絶縁層２５を
介してゲート電極２６を設けていわゆるＮＭＯＳを形成
し、同様にして前記ｎ型ウェル２２にもｐ＋型表面不純
物導入層２７およびｎ＋型表面不純物導入層２８を設け
、ソース領域およびドレイン領域に対応するｐ＋型表面
不純物導入層２７間の領域上には絶縁層２９を介してゲ
ート電極３０を設けていわゆるＰＭＯＳを形成し、双方
のＭＯＳが相補の関係にあるようにし、その等何回路を
第３図に示す。
な構成を有している。例えばｎ型またはｎ型の半導体層
基板にｎ型ウェル２１およびｎ型ウェル２２を適宜な不
純物導入手段により形成し、ｎ型ウェル２１にはｎ＋型
表面不純物導入層２３およびｐ＋型表面不純物導入層２
４を設け、ソース領域およびドレイン領域に対応するｎ
＋型表面不純物導入層２３間の領域上には絶縁層２５を
介してゲート電極２６を設けていわゆるＮＭＯＳを形成
し、同様にして前記ｎ型ウェル２２にもｐ＋型表面不純
物導入層２７およびｎ＋型表面不純物導入層２８を設け
、ソース領域およびドレイン領域に対応するｐ＋型表面
不純物導入層２７間の領域上には絶縁層２９を介してゲ
ート電極３０を設けていわゆるＰＭＯＳを形成し、双方
のＭＯＳが相補の関係にあるようにし、その等何回路を
第３図に示す。
かように構成した従来のＣＭＯＳインバータによれば、
ＣＭＯＳ特有のラッチアップの問題が発生する。
ＣＭＯＳ特有のラッチアップの問題が発生する。
この問題を解消すると共に素子面積が従来の１／２にな
ると云う点で、最近第５図に示すようなポリシリコンＴ
ＰＴ （薄膜トランジスタ）を用いた３次元構造のＣ
ＭＯＳインバータが提案されている。
ると云う点で、最近第５図に示すようなポリシリコンＴ
ＰＴ （薄膜トランジスタ）を用いた３次元構造のＣ
ＭＯＳインバータが提案されている。
このポリシリコンＴＰＴは半導体基板に画成したｎ型ウ
ェル３１にソース領域およびドレイン領域に対応するｎ
十型表面不純物導入層３２および３３を設け、その間の
表面領域３４上に絶縁層３５を介してポリシリコンのゲ
ート電極３６を設けるとともに、ｎ＋型表面不純物導入
層３２に接続導体３７を設け、この接続導体３７に接続
し、かつ前記ゲート電極３６上に絶縁層３８を介してｐ
＋型の半導体層３９を設け、この半導体層３９の絶縁層
ゲート電極３６上にｎ−型層を形成してポリシリコンＴ
ＰＴを用いたＣＭＯＳインバータを構成するようにして
いる。この場合の等価回路も第３図に示す通りである。
ェル３１にソース領域およびドレイン領域に対応するｎ
十型表面不純物導入層３２および３３を設け、その間の
表面領域３４上に絶縁層３５を介してポリシリコンのゲ
ート電極３６を設けるとともに、ｎ＋型表面不純物導入
層３２に接続導体３７を設け、この接続導体３７に接続
し、かつ前記ゲート電極３６上に絶縁層３８を介してｐ
＋型の半導体層３９を設け、この半導体層３９の絶縁層
ゲート電極３６上にｎ−型層を形成してポリシリコンＴ
ＰＴを用いたＣＭＯＳインバータを構成するようにして
いる。この場合の等価回路も第３図に示す通りである。
（発明が解決しようとする課題）
しかし、この３次元構造のＣＭＯＳインバータ素子には
以下に示すような問題がある。
以下に示すような問題がある。
即ち、ポリシリコン薄膜トランジスタ（ＴＰＴ ）の電
流駆動能力は通常のＭＯＳＦＥＴに比べて非常に小さい
。従って、インバータとして動作させるために、ＣＭＯ
３としての釣合いを実現するには、ＮＭＯ３のサイズを
保持するためにＰＭＯＳ−ＴＰＴのゲート長を一層微細
化する必要がある。
流駆動能力は通常のＭＯＳＦＥＴに比べて非常に小さい
。従って、インバータとして動作させるために、ＣＭＯ
３としての釣合いを実現するには、ＮＭＯ３のサイズを
保持するためにＰＭＯＳ−ＴＰＴのゲート長を一層微細
化する必要がある。
また、ＣＭＯＳインバータを動作させるためには、チャ
ネル部（４０）の電位を与えなければならず、コンタク
トのための余分な面積が必要となる。
ネル部（４０）の電位を与えなければならず、コンタク
トのための余分な面積が必要となる。
（課題を解決するための手段）
本発明の目的は上記ゲート長の微細化を考慮する必要の
ない半導体装置を提供せんとするにある。
ない半導体装置を提供せんとするにある。
（作用）
本発明半導体装置はＰＭＯＳおよびＮＭＯ３より成る３
次元構造のＣＭＯＳインバータにおいて、前記ｐＭｏｓ
に相当する部分をバンド間トンネリングを利用した薄膜
トランジスタで置換するようにしたことを特徴とする。
次元構造のＣＭＯＳインバータにおいて、前記ｐＭｏｓ
に相当する部分をバンド間トンネリングを利用した薄膜
トランジスタで置換するようにしたことを特徴とする。
（実施例）
図面につき本発明の詳細な説明する。
第１図および第２図に示す本発明半導体装置では、ＰＭ
ＯＳおよびＮＭＯ３よりなる３次元構造のＣＭＯＳイン
バータのＰＭＯＳの部分をバント間トンネリングを利用
した薄膜トランジスタ（ＴＰＴ）によって構成する。
ＯＳおよびＮＭＯ３よりなる３次元構造のＣＭＯＳイン
バータのＰＭＯＳの部分をバント間トンネリングを利用
した薄膜トランジスタ（ＴＰＴ）によって構成する。
即ち、ｐ型半導体基板、例えばｐ型シリコン基板１の表
面領域全体に絶縁層３を設け、その上の前記チャネル領
域を構成する部分上にｎ＋型のポリシリコンゲート電極
４を形成し、次いで全体に第１絶縁膜５を設け、このゲ
ート電極４をマスクとして用いてｎ導電型を呈する不純
物を例えばイオン注入により導入してソース領域および
ドレイン領域に対応するｎ＋型表面不純物導入領域２を
形成し、このゲート電極４上およびｎ＋型表面不純物導
入領域２上に第１絶縁膜５を介して半導体薄膜層６．７
を堆積し、この半導体薄膜層にｎ導電型を呈する不純物
およびｐ型不純物を例えば拡散等により導入してｎ＋型
半導体薄膜層６およびｐ＋型半導体薄膜層７を形成して
その間にＰＮ接合１１を形成し、これらｎ＋型半導体薄
膜層６およびｐ＋型半導体薄膜層７上に第２絶縁膜８を
形成し、この第２絶縁膜８上のポリシリコンゲート電極
４およびｎ十型半導体薄膜層６の上側にアルミニウム配
線９を施してＣＭＯＳインバータを構成する。
面領域全体に絶縁層３を設け、その上の前記チャネル領
域を構成する部分上にｎ＋型のポリシリコンゲート電極
４を形成し、次いで全体に第１絶縁膜５を設け、このゲ
ート電極４をマスクとして用いてｎ導電型を呈する不純
物を例えばイオン注入により導入してソース領域および
ドレイン領域に対応するｎ＋型表面不純物導入領域２を
形成し、このゲート電極４上およびｎ＋型表面不純物導
入領域２上に第１絶縁膜５を介して半導体薄膜層６．７
を堆積し、この半導体薄膜層にｎ導電型を呈する不純物
およびｐ型不純物を例えば拡散等により導入してｎ＋型
半導体薄膜層６およびｐ＋型半導体薄膜層７を形成して
その間にＰＮ接合１１を形成し、これらｎ＋型半導体薄
膜層６およびｐ＋型半導体薄膜層７上に第２絶縁膜８を
形成し、この第２絶縁膜８上のポリシリコンゲート電極
４およびｎ十型半導体薄膜層６の上側にアルミニウム配
線９を施してＣＭＯＳインバータを構成する。
この際、ｐ＋型半導体薄膜層７の下側に位置するｎ＋型
表面不純物導入領域２およびｎ＋型半導体薄膜層６にも
通常の接点形成技術を用いて前記アルミニウム配線９と
同時に接点９′をも設ける。
表面不純物導入領域２およびｎ＋型半導体薄膜層６にも
通常の接点形成技術を用いて前記アルミニウム配線９と
同時に接点９′をも設ける。
かようにして構成した本発明ＣＭＯＳインバータにおい
て、ＣＭＯＳインバータのＰＭＯ５に相当するものは、
２つのゲート電極（４，９）とＰＮ接合を形成する半導
体薄膜（６，７）からなる薄膜トランジスタである。ｐ
＋型半導体薄膜層７およびｎ＋型半導体薄膜層６間のＰ
Ｎ接合１１は逆バイアスされているが、第１ポリシリコ
ンゲート電極４および第２アルミニウムゲート電極９間
に大きな電圧が印加されると、ｐ＋型半導体薄膜層７に
大きなバンド曲がりが生じ、バンド間トンネリンクによ
り少数キャリアである電子が発生し、電流が流れるよう
になる。
て、ＣＭＯＳインバータのＰＭＯ５に相当するものは、
２つのゲート電極（４，９）とＰＮ接合を形成する半導
体薄膜（６，７）からなる薄膜トランジスタである。ｐ
＋型半導体薄膜層７およびｎ＋型半導体薄膜層６間のＰ
Ｎ接合１１は逆バイアスされているが、第１ポリシリコ
ンゲート電極４および第２アルミニウムゲート電極９間
に大きな電圧が印加されると、ｐ＋型半導体薄膜層７に
大きなバンド曲がりが生じ、バンド間トンネリンクによ
り少数キャリアである電子が発生し、電流が流れるよう
になる。
この電流は、次に示すファクタ、即ち、・２つのゲー１
− （４，９）間の印加電圧（Ｖｃｃまたは所望に応じ
Ｖｃｃ’とする） ・ｐ十型半導体薄膜層７の濃度 ・第１絶縁膜５の膜厚 によって決まり、大まかな設計では、横方向の微細加工
はまったく必要がない。より詳細な設計として、ＮＭＯ
３との駆動能力の微妙な釣合いは、第２図の平面図で示
すｎ十型表面不純物導入領域２の幅Ｗ１およびポリノリ
コンゲート電極４の幅Ｗ２を設計時に調整することによ
って行う。
− （４，９）間の印加電圧（Ｖｃｃまたは所望に応じ
Ｖｃｃ’とする） ・ｐ十型半導体薄膜層７の濃度 ・第１絶縁膜５の膜厚 によって決まり、大まかな設計では、横方向の微細加工
はまったく必要がない。より詳細な設計として、ＮＭＯ
３との駆動能力の微妙な釣合いは、第２図の平面図で示
すｎ十型表面不純物導入領域２の幅Ｗ１およびポリノリ
コンゲート電極４の幅Ｗ２を設計時に調整することによ
って行う。
このハンド間トンネリンク゛に起因して薄膜トランジス
タに流れる電流は、上記ファクタを決定した後には、２
つのゲート電極４および９によってはさまれたｐ＋薄膜
層の面積で決まるので、“ゲート長”と云うような微細
加工を必要とする要素はなくなる。
タに流れる電流は、上記ファクタを決定した後には、２
つのゲート電極４および９によってはさまれたｐ＋薄膜
層の面積で決まるので、“ゲート長”と云うような微細
加工を必要とする要素はなくなる。
（発明の効果）
上述した所から明らかなように、本発明によれば、ＰＭ
ＯＳおよびＮＭＯ３より成る３次元構造のＣＭＯＳイン
バータの前記ＰＭＯ８に相当する部分をバンド間トンネ
リングを利用した薄膜トランジスタで置換することによ
って、ＰＭＯＳのゲート長の微細化を全く考慮する必要
のない、３次元構造の微細インバータを得ることかでき
る。
ＯＳおよびＮＭＯ３より成る３次元構造のＣＭＯＳイン
バータの前記ＰＭＯ８に相当する部分をバンド間トンネ
リングを利用した薄膜トランジスタで置換することによ
って、ＰＭＯＳのゲート長の微細化を全く考慮する必要
のない、３次元構造の微細インバータを得ることかでき
る。
第１図は本発明半導体装置であるＣＭＯＳインバータの
構成を示す断面図、 第２図は同じくその平面図、 第３図はＣＭＯＳインバータの等価回路図、第４図は従
来のＣＭＯＳインバータの構成を示す断面図、 第５図はポリシリコン薄膜トランジスタ（ＴＰＴ）の構
成を示す断面図である。 １ ・・・ シリコン基板 ２ ・・・ ｎ＋型表面不純物導入領域３ ・・・ ゲ
ート酸化膜絶縁層 ４ ・・・ ポリシリコンケート電極 ５ ・・・ 第１絶縁膜 ６ ・・・ ｎ＋型半導体薄膜層 ７ ・・・ ｐ＋型半導体薄膜層 ８ ・・・ 第２絶縁膜 ９ ・・・ アルミニウム配線 １１ ・・・ ＰＮ接合 第１図 第２図 第３図 ｓｓ 第４図 第５図
構成を示す断面図、 第２図は同じくその平面図、 第３図はＣＭＯＳインバータの等価回路図、第４図は従
来のＣＭＯＳインバータの構成を示す断面図、 第５図はポリシリコン薄膜トランジスタ（ＴＰＴ）の構
成を示す断面図である。 １ ・・・ シリコン基板 ２ ・・・ ｎ＋型表面不純物導入領域３ ・・・ ゲ
ート酸化膜絶縁層 ４ ・・・ ポリシリコンケート電極 ５ ・・・ 第１絶縁膜 ６ ・・・ ｎ＋型半導体薄膜層 ７ ・・・ ｐ＋型半導体薄膜層 ８ ・・・ 第２絶縁膜 ９ ・・・ アルミニウム配線 １１ ・・・ ＰＮ接合 第１図 第２図 第３図 ｓｓ 第４図 第５図
Claims (1)
- １、ＰＭＯＳおよびＮＭＯＳより成る３次元構造のＣＭ
ＯＳインバータにおいて、前記ＰＭＯＳに相当する部分
をバンド間トンネリングを利用した薄膜トランジスタで
置換するようにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2330618A JPH04206661A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2330618A JPH04206661A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206661A true JPH04206661A (ja) | 1992-07-28 |
Family
ID=18234677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2330618A Pending JPH04206661A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206661A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013008795A (ja) * | 2011-06-23 | 2013-01-10 | Toshiba Corp | Ｓｒａｍ装置 |
-
1990
- 1990-11-30 JP JP2330618A patent/JPH04206661A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013008795A (ja) * | 2011-06-23 | 2013-01-10 | Toshiba Corp | Ｓｒａｍ装置 |
| US8872275B2 (en) | 2011-06-23 | 2014-10-28 | Kabushiki Kaisha Toshiba | SRAM device having four tunneling transistors connected to a flip-flop |
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