CN116469918A - 一种SiC-LDMOS器件 - Google Patents

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Abstract

本申请实施例提供了一种SiC‑LDMOS器件包括：第一掺杂类型的衬底；第一掺杂类型的外延层，形成在所述衬底之上；间隔设置的源区和漏区；栅极，形成在所述外延层的上方且位于所述源区和漏区之间；第二掺杂类型的多层体区，多层体区自所述外延层的上表面向下依次形成，各层体区的掺杂浓度自上而下依次增大；其中，各层体区的一侧边缘位于所述栅极的下方，多层体区至少为两层的体区；漂移区，设置在多层体区和漏区之间。本申请实施例解决了传统的SiC‑LDMOS器件的短沟道容易发生穿通的技术问题。

Description

一种SiC-LDMOS器件
技术领域
本申请涉及半导体功率器件技术领域，具体地，涉及一种SiC-LDMOS器件。
背景技术
SiC半导体器件的沟道表面迁移率很低，这是SiC半导体器件工艺中栅氧化层界面质量不好导致的。这是目前SiC半导体器件难以避免的问题。因此，SiC半导体器件大都尽量缩短沟道的长度来保证导通电阻足够低。但是对于高压的SiC-LDMOS器件来说，过高的漏压会导致短沟道上承受过高的电压，导致沟道发生穿通(punch through)，栅极失控。
在背景技术中公开的上述信息仅用于加强对本申请的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
发明内容
本申请实施例提供了一种SiC-LDMOS器件，以解决传统的SiC-LDMOS器件的短沟道容易发生穿通的技术问题。
本申请实施例的一种SiC-LDMOS器件，包括：
第一掺杂类型的衬底；
第一掺杂类型的外延层，形成在所述衬底之上；
间隔设置的源区和漏区；
栅极，形成在所述外延层的上方且位于所述源区和漏区之间；
第二掺杂类型的多层体区，多层体区自所述外延层的上表面向下依次形成，各层体区的掺杂浓度自上而下依次增大；其中，各层体区的一侧边缘位于所述栅极的下方，多层体区至少为两层的体区；
漂移区，设置在多层体区和漏区之间。
本申请实施例由于采用以上技术方案，具有以下技术效果：
源区和漏区之间且位于栅极之下的位置为沟道的位置。在沟道的位置形成多层体区，而且各层体区的掺杂浓度自上而下依次增大，即上层体区的掺杂浓度较低，下层体区的掺杂浓度较高的方式。上层体区的掺杂浓度较低保证阈值电压Vt在合理范围，且避免沟道掺杂下造成的载流子散射从而迁移率进一步降低，下层体区的掺杂浓度较高使得高压下沟道边缘的pn结(源区、源区和漏区之间结构形成的pn结)的电场强度较低，耗尽区不过分展宽至第二掺杂类型的源区，钳制住耗尽区扩展，避免穿通。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1至图4为本申请实施例的SiC-LDMOS器件的局部示意图；
图5为本申请实施例的SiC-LDMOS器件的示意图；
图6至图9为图5所示SiC-LDMOS器件的制备过程示意图。
附图标记：
栅极20，栅氧化层21，源区22，漏区23，24第一层体区，体区接触区25，漂移区26，漂移缓冲区27，漂移区场板28，第四通孔29，第一金属层，第一通孔211，第二通孔212，第三通孔213，第二层体区214，外延层215，衬底216，背面金属217。
具体实施方式
为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
实施例一
如图1至图5所示，本申请实施例的SiC-LDMOS器件，包括：
第一掺杂类型的衬底216；
第一掺杂类型的外延层215，形成在所述衬底216之上；
间隔设置的第二掺杂类型的源区22和漏区23；
栅极20，形成在所述外延层215的上方且位于所述漏区22和源区23之间；
第二掺杂类型的多层体区，多层体区自所述外延层的上表面向下依次形成，各层体区的掺杂浓度自上而下依次增大；其中，各层体区的一侧边缘位于所述栅极的下方；
漂移区(26)，设置在多层体区和漏区之间。
若体区位于栅极外侧，在栅极开启SiC-LDMOS器件导通时，位于栅极外侧的体区无法形成反省层，会极大增加SiC-LDMOS器件的导通电阻。多层体区至少为两层的体区。
本申请实施例的SiC-LDMOS器件，源区和漏区之间且位于栅极之下的位置为沟道的位置。在沟道的位置形成多层体区，而且各层体区的掺杂浓度自上而下依次增大，即上层体区的掺杂浓度较低，下层体区的掺杂浓度较高的方式。上层体区的掺杂浓度较低，通过调整上层体区的掺杂浓度，能够实现阈值电压Vt在合理范围内。掺杂浓度较低的上层体区避免沟道掺杂下造成的载流子散射导致的迁移率进一步降低，进而使得沟道迁移率有所提升。下层体区的掺杂浓度较高使得高压下沟道边缘的耗尽区不过分展宽至第二掺杂类型的源区，钳制住耗尽区扩展，使得高压时短沟道不至于穿通，提高击穿电压BV。
以第二掺杂类型为P型掺杂为例对原理进行说明：P型掺杂的下层体区与SiC-LDMOS器件的漂移区所形成的PN结P侧掺杂浓度高，高电压下P侧耗尽区展宽较小，下层体区为上层体区分担了部分电场线，使得上层体区承压变得更小，在高漏极电压下，上层体区与漂移区所形成的PN结P侧耗尽区不至于展宽至源区，这样就不会发生穿通效应。
具体的，如图1至图5所示，衬底216为碳化硅(化学式为SiC)的衬底，栅极20为多晶硅的栅极。
具体的，如图1至图5所示，栅氧化层21形成在栅极20之下。栅氧化层21为二氧化硅的栅氧化层21。
实施中，如图5所示，栅极20、源区22和漏区23位于同一平面内。即本申请实施例的SiC-LDMOS器件的为平面结构的SiC-LDMOS器件。尤其适用于高压的平面结构的SiC-LDMOS器件。
实施中，各层体区通过注入的方式形成。
即栅极的下方的各层体区的每层体区采用注入的方式形成。通过注入的方式形成的体区，每一层的掺杂浓度比较均匀。
实施例二
本申请实施例的SiC-LDMOS器件，在实施例一的基础之上还具有如下特点。
根据各层体区的结构形式，可以包括多种。
作为第一种结构形式，如图1和图2所示，各层体区通过同一张掩膜版多次注入形成，使得各层体区在垂向方向层叠设置，且使得各个体区位于栅极下方的边缘平齐；
其中，多层体区为两层体区或者为三层体区。
各层体区通过同一张掩膜版多次注入形成，这样节省掩膜版，工艺简便。
如图1所示，各层体区为两层体区的示意图。两层体区分两次注入形成，掺杂浓度自上而下逐渐增大。
如图2所示，各层体区为三层体区的示意图。三层体区分三次注入形成，掺杂浓度自上而下逐渐增大，相比两层体区，在相同抗穿通效应的能力下，上层体区可以采用更低的掺杂浓度，从而获得更高的沟道载流子迁移率。其中，Ron为Mos晶体管源级和漏级间电压差与漏级电流之比，BV为击穿电压。
作为第二种结构形式，如图3所示，多层体区为两层，第二层体区通过第二掩膜版注入形成，第一层体区通过第一掩膜版注入形成，第一层体区为最上层的体区；
其中，所述第一层体区在SiC-LDMOS器件横向方向中位于栅极下方的边缘被围在所述第二层体区内。其中，横向方向为垂直于纸面的平面方向。
这样，需要采用两张掩膜版，分别为第一掩膜版和第二掩膜版。第一层体区在SiC-LDMOS器件横向方向中位于栅极下方的边缘，对应图3中的第一层体区的右边缘。图3结构的多层体区，SiC-LDMOS器件击穿电压BV较高，而Ron较差。以第二掺杂类型为P型掺杂为例对原理进行说明：因为栅极下方P型浓度增加，使得器件抗穿通能力加强，而更高的P型掺杂浓度也降低栅极沟道载流子迁移率，使得Ron升高。
作为第三种结构形式，如图4所示，多层体区为两层体区，第一层体区通过第一掩膜版注入形成，第二层体区通过第二掩膜版注入形成，第一层体区为最上层的体区；
其中，所述第一层体区在SiC-LDMOS器件横向方向中位于栅极下方的边缘凸出于所述第二层体区。
这样，需要采用两张掩膜版，分别为第一掩膜版和第二掩膜版。第一层体区在SiC-LDMOS器件横向方向中位于栅极下方的边缘，对应图4中的第一层体区的右边缘。图4结构的多层体区，SiC-LDMOS器件Ron较优，击穿电压BV较低。以第二掺杂类型为P型掺杂为例对原理进行说明：因为栅极下方P型浓度减小，使得器件抗穿通能力减弱，而更低的P型掺杂浓度会提升栅极沟道载流子迁移率，使得Ron降低。
实施例二
本申请实施例的SiC-LDMOS器件，在实施例一的基础之上还具有如下特点。以第二掺杂类型为P型掺杂为例对原理进行说明：使用第二层体区214作为上层器件与衬底的隔离。此层采用高P型掺杂浓度，防止高漏压下漏极的耗尽区扩展至衬底。若衬底采用较为便宜和容易获得的低阻衬底，耗尽区扩展至衬底时会产生很大的衬底漏电。
实施中，如图5所示，多层体区为两层体区，自上而下依次为第一层体区24和第二层体区214；
自源区和漏区依次紧邻设置的所述第一层体区24、漂移区26和漂移缓冲区27；
其中，漂移缓冲区27包围所述漏区朝向源区的一侧以及所述漏区的下边缘，所述漂移区包围在所述漂移缓冲区朝向源区的一侧以及所述漂移缓冲区的下边缘。
实施中，如图5所示，SiC-LDMOS器件还包括：
体区接触区25，所述体区接触区25和所述第一层体区24相背设置与所述源区22的两侧，所述体区接触区25与所述第二层体区214相连接；
所述第一层体区24和所述第二层体区214位于栅极下方的边缘平齐。
实施中，如图5所示，SiC-LDMOS器件还包括：
背面金属217，形成在所述衬底216的下表面；
两个第一金属层210，一个位于所述源区的上方，一个位于所述漏区的上方；
第一通孔211和填充在第一通孔内的金属，将所述源区、体区接触区与源区上方的第一金属层连接；
第二通孔212和填充在第二通孔内的金属，将所述漏区和漏区上方的第一金属层连接；
第三通孔213和填充在第三通孔内的金属，将所述背面金属217、衬底216、外延层215、第二层体区214与源区上方的第一金属层连接。
实施中，如图5所示，SiC-LDMOS器件还包括：
漂移区场板28，所述漂移区场板为Z字形；
第四通孔29和填充在第四通孔内的金属，将所述漂移区场板28的上横向臂与所述栅极的上表面间隔设置，所述漂移区场板28的竖向臂与所述栅极间隔设置，所述漂移区场板28的下横向臂与所述漂移区的上表面间隔设置。
图5所示SiC-LDMOS器件的制备过程如下：
如图6所示，在具有外延层215的衬底216上，利用离子注入形成源区22、漏区23、第一层体区24、第二层体区214和漂移区26；
如图7所示，利用栅和相关的光罩层形成栅极20；
如图8所示，淀积栅氧化层21和金属场板并刻蚀，形成漂移区场板28；
如图9所示，形成第一通孔、第二通孔、第三通孔、第四通孔以及在第一通孔211、第二通孔212、第三通孔213、第四通孔214填充金属；最后形成背面金属217。
在本申请及其实施例的描述中，需要理解的是，术语“顶”、“底”、“高度”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请及其实施例中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请及其实施例中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种SiC-LDMOS器件，其特征在于，包括：
第一掺杂类型的衬底(216)；
第一掺杂类型的外延层(215)，形成在所述衬底(216)之上；
间隔设置的源区(22)和漏区(23)；
栅极(20)，形成在所述外延层的上方且位于所述源区和漏区之间；
第二掺杂类型的多层体区，多层体区自所述外延层的上表面向下依次形成，各层体区的掺杂浓度自上而下依次增大；其中，各层体区的一侧边缘位于所述栅极的下方，多层体区至少为两层的体区；
漂移区(26)，设置在多层体区和漏区之间。
2.根据权利要求1所述的SiC-LDMOS器件，其特征在于，各层体区通过注入的方式形成。
3.根据权利要求2所述的SiC-LDMOS器件，其特征在于，各层体区通过同一张掩膜版多次注入形成，使得各层体区在垂向方向层叠设置，且使得各个体区位于栅极下方的边缘平齐；
其中，多层体区为两层体区或者为三层体区。
4.根据权利要求2所述的SiC-LDMOS器件，其特征在于，多层体区为两层，第一层体区通过第一掩膜版注入形成，第二层体区通过第二掩膜版注入形成，第一层体区为最上层的体区；
其中，所述第一层体区在SiC-LDMOS器件横向方向中位于栅极下方的边缘被围在所述第二层体区内。
5.根据权利要求2所述的SiC-LDMOS器件，其特征在于，多层体区为两层体区，第一层体区通过第一掩膜版注入形成，第二层体区通过第二掩膜版注入形成，第一层体区为最上层的体区；
其中，所述第一层体区在SiC-LDMOS器件横向方向中位于栅极下方的边缘凸出于所述第二层体区。
6.根据权利要求2所述的SiC-LDMOS器件，其特征在于，
多层体区为两层体区，自上而下依次为第一层体区(24)和第二层体区(214)；
自源区和漏区依次紧邻设置的所述第一层体区(24)、所述漂移区(26)和漂移缓冲区(27)；
其中，漂移缓冲区(27)包围所述漏区朝向源区的一侧以及所述漏区的下边缘，所述漂移区包围在所述漂移缓冲区朝向源区的一侧以及所述漂移缓冲区的下边缘。
7.根据权利要求6所述的SiC-LDMOS器件，其特征在于，还包括：
体区接触区(25)，所述体区接触区(25)和所述第一层体区(24)相背设置与所述源区(22)的两侧，所述体区接触区(25)与所述第二层体区(214)相连接；
所述第一层体区(24)和所述第二层体区(214)位于栅极下方的边缘平齐。
8.根据权利要求7所述的SiC-LDMOS器件，其特征在于，还包括：
背面金属(217)，形成在所述衬底(216)的下表面；
两个第一金属层(210)，一个位于所述源区的上方，一个位于所述漏区的上方；
第一通孔(211)和填充在第一通孔内的金属，将所述源区、体区接触区与源区上方的第一金属层连接；
第二通孔(212)和填充在第二通孔内的金属，将所述漏区和漏区上方的第一金属层连接；
第三通孔(213)和填充在第三通孔内的金属，将所述背面金属(217)、衬底(216)、外延层(215)、第二层体区(214)与源区上方的第一金属层连接。
9.根据权利要求8所述的SiC-LDMOS器件，其特征在于，还包括：
漂移区场板(28)，所述漂移区场板为Z字形；
第四通孔(29)和填充在第四通孔内的金属，将所述漂移区场板(28)的上横向臂与所述栅极的上表面间隔设置，所述漂移区场板(28)的竖向臂与所述栅极间隔设置，所述漂移区场板(28)的下横向臂与所述漂移区的上表面间隔设置。
10.根据权利要求9所述的SiC-LDMOS器件，其特征在于，栅极(20)、源区(22)和漏区(23)位于同一平面内。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116759464A (zh) * 2023-08-15 2023-09-15 苏州华太电子技术股份有限公司 一种横向SiC-JFET器件及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116759464A (zh) * 2023-08-15 2023-09-15 苏州华太电子技术股份有限公司 一种横向SiC-JFET器件及其制备方法
CN116759464B (zh) * 2023-08-15 2023-11-28 苏州华太电子技术股份有限公司 一种横向SiC-JFET器件及其制备方法

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