JPH05198758A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05198758A JPH05198758A JP4240453A JP24045392A JPH05198758A JP H05198758 A JPH05198758 A JP H05198758A JP 4240453 A JP4240453 A JP 4240453A JP 24045392 A JP24045392 A JP 24045392A JP H05198758 A JPH05198758 A JP H05198758A
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- JP
- Japan
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- insulating layer
- dmos
- mos field
- box
- diffused mos
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 誘導負荷駆動時に誤作動を生じず、かつコン
パクトな形状で充分な出力電流が得られる。 【構成】 半導体基板３内に基板の一面に開放する箱形
に絶縁層４を形成して、該箱形絶縁層に囲まれた半導体
層内に横型二重拡散ＭＯＳ電界効果トランジスタ２Ａ，
２Ｂを形成するとともに、上記箱形絶縁層外の半導体層
内に縦型二重拡散ＭＯＳ電界効果トランジスタ１Ａ，１
Ｂを形成してある。誘導負荷駆動時の逆起電力により出
力１，２端子の電位がアース電位を下回っても、素子分
離を絶縁層によって行っているから寄生トランジスタは
生じておらず、これが導通して誤作動する問題は生じな
い。縦型二重拡散ＭＯＳ電界効果トランジスタはＯＮ抵
抗が小さいから、その形成面積を小さくしても充分な出
力電流が得られる。
パクトな形状で充分な出力電流が得られる。 【構成】 半導体基板３内に基板の一面に開放する箱形
に絶縁層４を形成して、該箱形絶縁層に囲まれた半導体
層内に横型二重拡散ＭＯＳ電界効果トランジスタ２Ａ，
２Ｂを形成するとともに、上記箱形絶縁層外の半導体層
内に縦型二重拡散ＭＯＳ電界効果トランジスタ１Ａ，１
Ｂを形成してある。誘導負荷駆動時の逆起電力により出
力１，２端子の電位がアース電位を下回っても、素子分
離を絶縁層によって行っているから寄生トランジスタは
生じておらず、これが導通して誤作動する問題は生じな
い。縦型二重拡散ＭＯＳ電界効果トランジスタはＯＮ抵
抗が小さいから、その形成面積を小さくしても充分な出
力電流が得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板内に素子分離
をして複数の二重拡散ＭＯＳ電界効果トランジスタを形
成した半導体装置に関する。
をして複数の二重拡散ＭＯＳ電界効果トランジスタを形
成した半導体装置に関する。
【０００２】
【従来の技術】近年、モータを正逆駆動するＨブリッジ
（図２）の二重拡散ＭＯＳ電界効果トランジスタ（ＤＭ
ＯＳ）１Ａ，１Ｂ，２Ａ，２Ｂを、図３に示す如く１チ
ップの半導体基板３上にモノリシック形成することが試
みられており、この場合の素子分離を図に示すＪＩ（Ｊ
ｕｎｃｔｉｏｎ Ｉｓｏｌａｔｉｏｎ）方式により行っ
たものが知られている（日刊工業新聞刊 電子技術 １
９８９−６）。
（図２）の二重拡散ＭＯＳ電界効果トランジスタ（ＤＭ
ＯＳ）１Ａ，１Ｂ，２Ａ，２Ｂを、図３に示す如く１チ
ップの半導体基板３上にモノリシック形成することが試
みられており、この場合の素子分離を図に示すＪＩ（Ｊ
ｕｎｃｔｉｏｎ Ｉｓｏｌａｔｉｏｎ）方式により行っ
たものが知られている（日刊工業新聞刊 電子技術 １
９８９−６）。
【０００３】このＪＩ方式はＳＩ（Ｓｅｌｆ Ｉｓｏｌ
ａｔｉｏｎ）方式等に比して良好な素子分離を実現する
ことができるが、その原理は基本的にＰＮ接合に逆バイ
アス電圧を印加することによって素子間を電気的に分離
するものである。
ａｔｉｏｎ）方式等に比して良好な素子分離を実現する
ことができるが、その原理は基本的にＰＮ接合に逆バイ
アス電圧を印加することによって素子間を電気的に分離
するものである。
【０００４】
【発明が解決しようとする課題】ところで、かかるＪＩ
方式で素子分離をしたＨブリッジ駆動回路でモータを駆
動すると、そのインダクタンスにより生じる逆起電力に
よって、図３の出力１端子がアース電位より低下するこ
とがあり、素子分離のために拡散形成したＰ層とこれを
挟むＮ層により生じる寄生トランジスタＴｒが導通して
誤作動を生じるという問題がある。
方式で素子分離をしたＨブリッジ駆動回路でモータを駆
動すると、そのインダクタンスにより生じる逆起電力に
よって、図３の出力１端子がアース電位より低下するこ
とがあり、素子分離のために拡散形成したＰ層とこれを
挟むＮ層により生じる寄生トランジスタＴｒが導通して
誤作動を生じるという問題がある。
【０００５】また、上記方式により半導体基板内に形成
される電界効果トランジスタ（ＦＥＴ）は横型（Ｌａｔ
ｅｒａｌ）二重拡散ＭＯＳＦＥＴであるため導通抵抗
（ＲON）が比較的高く、所定の出力電流を確保するため
にはチップ面積を大きくする必要がある。
される電界効果トランジスタ（ＦＥＴ）は横型（Ｌａｔ
ｅｒａｌ）二重拡散ＭＯＳＦＥＴであるため導通抵抗
（ＲON）が比較的高く、所定の出力電流を確保するため
にはチップ面積を大きくする必要がある。
【０００６】本発明はかかる課題を解決するもので、寄
生トランジスタが導通して誤作動することがなく、かつ
チップ面積を小さくできる半導体装置を提供することを
目的とする。
生トランジスタが導通して誤作動することがなく、かつ
チップ面積を小さくできる半導体装置を提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板内において基板の一面に開放する箱形の
絶縁層が形成され、該箱形絶縁層に囲まれた半導体層内
に横型二重拡散ＭＯＳ電界効果トランジスタが形成され
るとともに、上記箱形絶縁層外の半導体層内に縦型二重
拡散ＭＯＳ電界効果トランジスタが形成されており、こ
の縦型二重拡散ＭＯＳ電界効果トランジスタにてハイサ
イドスイッチを構成するとともに、上記横型二重拡散Ｍ
ＯＳ電界効果トランジスタにてローサイドスイッチを構
成するものである。
は、半導体基板内において基板の一面に開放する箱形の
絶縁層が形成され、該箱形絶縁層に囲まれた半導体層内
に横型二重拡散ＭＯＳ電界効果トランジスタが形成され
るとともに、上記箱形絶縁層外の半導体層内に縦型二重
拡散ＭＯＳ電界効果トランジスタが形成されており、こ
の縦型二重拡散ＭＯＳ電界効果トランジスタにてハイサ
イドスイッチを構成するとともに、上記横型二重拡散Ｍ
ＯＳ電界効果トランジスタにてローサイドスイッチを構
成するものである。
【０００８】
【作用】上記構成においては、ハイサイドスイッチ，ロ
ーサイドスイッチを各々構成する各トランジスタ素子を
箱形の絶縁層により電気的に分離しているから、寄生ト
ランジスタが生じることはなく、誘導負荷駆動時に上記
トランジスタが導通して誤作動するという問題は生じな
い。
ーサイドスイッチを各々構成する各トランジスタ素子を
箱形の絶縁層により電気的に分離しているから、寄生ト
ランジスタが生じることはなく、誘導負荷駆動時に上記
トランジスタが導通して誤作動するという問題は生じな
い。
【０００９】また、ハイサイドスイッチを構成するトラ
ンジスタ素子をＲONの小さい縦型二重拡散ＭＯＳ電界効
果トランジスタとしているため、特にＨブリッジ駆動回
路のハイサイド側にこれを使用すれば基板面積を小さく
しても充分な出力電流を得ることができる。
ンジスタ素子をＲONの小さい縦型二重拡散ＭＯＳ電界効
果トランジスタとしているため、特にＨブリッジ駆動回
路のハイサイド側にこれを使用すれば基板面積を小さく
しても充分な出力電流を得ることができる。
【００１０】
【実施例】以下本発明を図に示す実施例に従って説明す
る。図１はＨブリッジに適用した本発明一実施例の半導
体装置の断面図である。
る。図１はＨブリッジに適用した本発明一実施例の半導
体装置の断面図である。
【００１１】図１において、半導体基板３内には基板上
面に開放する箱形の絶縁層４が形成され、絶縁層４の縦
壁によって互いに区画された３つの半導体層内には各
々、論理回路あるいはゲート駆動回路等を構成する制御
回路部（図１には一例としてＣ−ＭＯＳ回路を図示して
いる）５，及びその左右位置に各々横型二重拡散ＭＯＳ
ＦＥＴ（Ｌ−ＤＭＯＳ）２Ａ，２Ｂが形成されている。
これらＬ−ＤＭＯＳ２Ａ，２Ｂは不純物拡散により、水
平方向へ離れた位置にソース２１とドレイン２２が形成
されており、各Ｌ−ＤＭＯＳ２Ａ，２Ｂのソース２１は
基板表面からの二重拡散（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓ
ｉｏｎ）で形成されるとともにアースされている。
面に開放する箱形の絶縁層４が形成され、絶縁層４の縦
壁によって互いに区画された３つの半導体層内には各
々、論理回路あるいはゲート駆動回路等を構成する制御
回路部（図１には一例としてＣ−ＭＯＳ回路を図示して
いる）５，及びその左右位置に各々横型二重拡散ＭＯＳ
ＦＥＴ（Ｌ−ＤＭＯＳ）２Ａ，２Ｂが形成されている。
これらＬ−ＤＭＯＳ２Ａ，２Ｂは不純物拡散により、水
平方向へ離れた位置にソース２１とドレイン２２が形成
されており、各Ｌ−ＤＭＯＳ２Ａ，２Ｂのソース２１は
基板表面からの二重拡散（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓ
ｉｏｎ）で形成されるとともにアースされている。
【００１２】上記箱形絶縁層４外には左右位置にそれぞ
れ縦型二重拡散ＭＯＳＦＥＴ（Ｖ−ＤＭＯＳ）１Ａ，１
Ｂが形成されており、これらＶ−ＤＭＯＳ１Ａ，１Ｂは
半導体基板３の上面からの不純物の二重拡散によりソー
ス１１が形成されているとともに、基板３の下面を共通
のドレイン１２として電源（＋Ｂ）に接続されている。
なお、図中１３，２３はゲートである。
れ縦型二重拡散ＭＯＳＦＥＴ（Ｖ−ＤＭＯＳ）１Ａ，１
Ｂが形成されており、これらＶ−ＤＭＯＳ１Ａ，１Ｂは
半導体基板３の上面からの不純物の二重拡散によりソー
ス１１が形成されているとともに、基板３の下面を共通
のドレイン１２として電源（＋Ｂ）に接続されている。
なお、図中１３，２３はゲートである。
【００１３】半導体基板３内の絶縁層４は、例えば特開
平２−９６３５０号公報に示されるように、一方の鏡面
に溝を設けた二枚の半導体基板を互いの鏡面で接着した
後、溝表面に絶縁性酸化膜を形成し、必要な場合にはさ
らに多結晶シリコン等によって溝を埋めて形成する。
平２−９６３５０号公報に示されるように、一方の鏡面
に溝を設けた二枚の半導体基板を互いの鏡面で接着した
後、溝表面に絶縁性酸化膜を形成し、必要な場合にはさ
らに多結晶シリコン等によって溝を埋めて形成する。
【００１４】上記Ｖ−ＤＭＯＳ１Ａのソース１１はＬ−
ＤＭＯＳ２Ｂのドレイン２２に接続され、また、Ｖ−Ｄ
ＭＯＳ１Ｂのソース１１はＬ−ＤＭＯＳ２Ａのドレイン
２２に接続されて図２に示すＨブリッジを構成してお
り、各ソース１１とドレイン２２の接続部が出力１，２
端子となってモータに接続されている。
ＤＭＯＳ２Ｂのドレイン２２に接続され、また、Ｖ−Ｄ
ＭＯＳ１Ｂのソース１１はＬ−ＤＭＯＳ２Ａのドレイン
２２に接続されて図２に示すＨブリッジを構成してお
り、各ソース１１とドレイン２２の接続部が出力１，２
端子となってモータに接続されている。
【００１５】上記構成の半導体装置において、Ｖ−ＤＭ
ＯＳ１Ａ，Ｌ−ＤＭＯＳ２ＡおよびＶ−ＤＭＯＳ１Ｂ，
Ｌ−ＤＭＯＳ２Ｂの各組を選択的に導通させると、モー
タへの出力電流が反転してこれが正逆転する。この正逆
転切替時にモータに生じる逆起電力により、出力１，２
端子の電位がアース電位を下回ることがあるが、素子分
離を絶縁層によりなしているから寄生トランジスタは形
成されておらず、これが導通して誤作動を生じることは
ない。
ＯＳ１Ａ，Ｌ−ＤＭＯＳ２ＡおよびＶ−ＤＭＯＳ１Ｂ，
Ｌ−ＤＭＯＳ２Ｂの各組を選択的に導通させると、モー
タへの出力電流が反転してこれが正逆転する。この正逆
転切替時にモータに生じる逆起電力により、出力１，２
端子の電位がアース電位を下回ることがあるが、素子分
離を絶縁層によりなしているから寄生トランジスタは形
成されておらず、これが導通して誤作動を生じることは
ない。
【００１６】また、Ｈブリッジのハイサイド側のＭＯＳ
ＦＥＴを縦型としたから、導通抵抗ＲONを充分小さくす
ることができ、チップ面積を小さくしても充分な出力電
流を確保できる。
ＦＥＴを縦型としたから、導通抵抗ＲONを充分小さくす
ることができ、チップ面積を小さくしても充分な出力電
流を確保できる。
【００１７】次に、基板上へのハイサイド側Ｖ−ＤＭＯ
Ｓとローサイド側Ｌ−ＤＭＯＳの配分方法について説明
する。図２に示すようなＨブリッジを構成する場合、ハ
イサイド側Ｖ−ＤＭＯＳ１Ａ（１Ｂ）とローサイド側Ｌ
−ＤＭＯＳ２Ａ（２Ｂ）のオン抵抗比を最適化すること
により、１チップ化した際のＶ−ＤＭＯＳ，Ｌ−ＤＭＯ
Ｓ合計面積を最小にすることができる。
Ｓとローサイド側Ｌ−ＤＭＯＳの配分方法について説明
する。図２に示すようなＨブリッジを構成する場合、ハ
イサイド側Ｖ−ＤＭＯＳ１Ａ（１Ｂ）とローサイド側Ｌ
−ＤＭＯＳ２Ａ（２Ｂ）のオン抵抗比を最適化すること
により、１チップ化した際のＶ−ＤＭＯＳ，Ｌ−ＤＭＯ
Ｓ合計面積を最小にすることができる。
【００１８】ブリッジとしての導通抵抗ＲONはＶ−ＤＭ
ＯＳのオン抵抗ＲONとＬ−ＤＭＯＳのオン抵抗ＲONの和
として与えられるため、その目標値をＡ（ｍΩ），Ｖ−
ＤＭＯＳのオン抵抗ＲONをｘ（ｍΩ），Ｌ−ＤＭＯＳの
導通抵抗ＲONをｙ（ｍΩ）とすれば、ブリッジとしての
導通抵抗ＲONは次式であらわされる。
ＯＳのオン抵抗ＲONとＬ−ＤＭＯＳのオン抵抗ＲONの和
として与えられるため、その目標値をＡ（ｍΩ），Ｖ−
ＤＭＯＳのオン抵抗ＲONをｘ（ｍΩ），Ｌ−ＤＭＯＳの
導通抵抗ＲONをｙ（ｍΩ）とすれば、ブリッジとしての
導通抵抗ＲONは次式であらわされる。
【００１９】
【数１】ｘ＋ｙ＝Ａ （一定値） また、Ｖ−ＤＭＯＳ，Ｌ−ＤＭＯＳ合計面積Ｓ（ｍ
ｍ2 ）は、Ｖ−ＤＭＯＳの単位面積当たりのオン抵抗ａ
（ｍΩ・ｍｍ2 ），Ｌ−ＤＭＯＳの単位面積当たりのオ
ン抵抗ｂ（ｍΩ・ｍｍ2 ）を用いて次式であらわされ
る。
ｍ2 ）は、Ｖ−ＤＭＯＳの単位面積当たりのオン抵抗ａ
（ｍΩ・ｍｍ2 ），Ｌ−ＤＭＯＳの単位面積当たりのオ
ン抵抗ｂ（ｍΩ・ｍｍ2 ）を用いて次式であらわされ
る。
【００２０】
【数２】ａ／ｘ＋ｂ／ｙ＝Ｓ 従って、数１の制約条件の下で、数２の面積Ｓが最小と
なるような（ｘ，ｙ）の最適値を求めてＶ−ＤＭＯＳ，
Ｌ−ＤＭＯＳ各々の面積配分を決定するようにしてやれ
ばよい。Ｖ−ＤＭＯＳ，Ｌ−ＤＭＯＳ各々のオン抵抗を
等しく設計するようにしても両トランジスタ素子をＬ−
ＤＭＯＳで構成した場合よりチップ面積の縮小化は図れ
るが、Ｖ−ＤＭＯＳ側のオン抵抗分をＬ−ＤＭＯＳ側の
それより小さく設計し、Ｖ−ＤＭＯＳ，Ｌ−ＤＭＯＳ各
々のオン抵抗を等しく設計した場合よりＶ−ＤＭＯＳの
占有面積を大きくしても、全体としてのチップ面積をさ
らに縮小化させることが可能である。
なるような（ｘ，ｙ）の最適値を求めてＶ−ＤＭＯＳ，
Ｌ−ＤＭＯＳ各々の面積配分を決定するようにしてやれ
ばよい。Ｖ−ＤＭＯＳ，Ｌ−ＤＭＯＳ各々のオン抵抗を
等しく設計するようにしても両トランジスタ素子をＬ−
ＤＭＯＳで構成した場合よりチップ面積の縮小化は図れ
るが、Ｖ−ＤＭＯＳ側のオン抵抗分をＬ−ＤＭＯＳ側の
それより小さく設計し、Ｖ−ＤＭＯＳ，Ｌ−ＤＭＯＳ各
々のオン抵抗を等しく設計した場合よりＶ−ＤＭＯＳの
占有面積を大きくしても、全体としてのチップ面積をさ
らに縮小化させることが可能である。
【００２１】また、チップ内へのＶ−ＤＭＯＳ１Ａ，１
ＢおよびＬ−ＤＭＯＳ２Ａ，２Ｂの配置に関しても、図
４に示すレイアウトのように熱のこもりやすいＬ−ＤＭ
ＯＳ２Ａ，２Ｂをチップ周辺に配置して、より熱を逃が
しやすくするようにするとよい。図４においては、Ｖ−
ＤＭＯＳ１Ａの表面電極（ソース電極）はＬ−ＤＭＯＳ
２Ｂのドレインとチップ表面にて接続されているととも
に、出力１端子となるパッド部Ｐ１を構成している。ま
た、Ｖ−ＤＭＯＳ１Ｂの表面電極（ソース電極）はＬ−
ＤＭＯＳ２Ａのドレインとチップ表面にて接続されてい
るとともに、出力２端子となるパッド部Ｐ２を構成して
いる。そして、Ｌ−ＤＭＯＳ２Ａ，２Ｂのソース電極は
共通とされ、アース電位の設定されるパッド部Ｐ３を構
成している。なお、論理回路，ゲート駆動回路等を構成
する制御回路部５はローサイド側のＬ−ＤＭＯＳ２Ａ，
２Ｂより遠い位置に配置されて、回路への影響が最小限
となるようにされている。また、図４において、Ｌ−Ｄ
ＭＯＳ２Ｂ，２Ａ間にＶ−ＤＭＯＳ１Ａ，１Ｂの一部領
域を延在させるようにレイアウトすることによりＬ−Ｄ
ＭＯＳ２Ｂ，２Ａを離し、さらに熱のこもりにくい構造
としてもよい。
ＢおよびＬ−ＤＭＯＳ２Ａ，２Ｂの配置に関しても、図
４に示すレイアウトのように熱のこもりやすいＬ−ＤＭ
ＯＳ２Ａ，２Ｂをチップ周辺に配置して、より熱を逃が
しやすくするようにするとよい。図４においては、Ｖ−
ＤＭＯＳ１Ａの表面電極（ソース電極）はＬ−ＤＭＯＳ
２Ｂのドレインとチップ表面にて接続されているととも
に、出力１端子となるパッド部Ｐ１を構成している。ま
た、Ｖ−ＤＭＯＳ１Ｂの表面電極（ソース電極）はＬ−
ＤＭＯＳ２Ａのドレインとチップ表面にて接続されてい
るとともに、出力２端子となるパッド部Ｐ２を構成して
いる。そして、Ｌ−ＤＭＯＳ２Ａ，２Ｂのソース電極は
共通とされ、アース電位の設定されるパッド部Ｐ３を構
成している。なお、論理回路，ゲート駆動回路等を構成
する制御回路部５はローサイド側のＬ−ＤＭＯＳ２Ａ，
２Ｂより遠い位置に配置されて、回路への影響が最小限
となるようにされている。また、図４において、Ｌ−Ｄ
ＭＯＳ２Ｂ，２Ａ間にＶ−ＤＭＯＳ１Ａ，１Ｂの一部領
域を延在させるようにレイアウトすることによりＬ−Ｄ
ＭＯＳ２Ｂ，２Ａを離し、さらに熱のこもりにくい構造
としてもよい。
【００２２】なお、本発明は上記Ｈブリッジへの適用に
限られず、ハイサイドマルチチャンネルの如く複数の出
力を有するドライバの１チップ化へも適用できる。すな
わち１チップマルチチャンネルで、ハイサイドとローサ
イドの組み合わせが可能である。また、１チップＨブリ
ッジにおいて、ハイサイド側のＭＯＳＦＥＴのいずれも
縦型とする必要はなく、いずれか一方のみでも効果があ
る。さらにＨブリッジを構成する場合に、絶縁分離され
たＶ−ＤＭＯＳとＬ−ＤＭＯＳを各組にして２チップで
構成しても良い。
限られず、ハイサイドマルチチャンネルの如く複数の出
力を有するドライバの１チップ化へも適用できる。すな
わち１チップマルチチャンネルで、ハイサイドとローサ
イドの組み合わせが可能である。また、１チップＨブリ
ッジにおいて、ハイサイド側のＭＯＳＦＥＴのいずれも
縦型とする必要はなく、いずれか一方のみでも効果があ
る。さらにＨブリッジを構成する場合に、絶縁分離され
たＶ−ＤＭＯＳとＬ−ＤＭＯＳを各組にして２チップで
構成しても良い。
【００２３】
【発明の効果】以上の如く、本発明の半導体装置によれ
ば、誘導負荷を駆動した際に誤作動を生じることはな
く、また、コンパクトな形状で充分な出力電流を供給す
ることができる。
ば、誘導負荷を駆動した際に誤作動を生じることはな
く、また、コンパクトな形状で充分な出力電流を供給す
ることができる。
【図１】半導体装置の断面図である。
【図２】Ｈブリッジの回路図である。
【図３】従来装置の断面図である。
【図４】チップレイアウトを示す図である。
１Ａ，１Ｂ 縦型二重拡散ＭＯＳ電界効果トランジスタ ２Ａ，２Ｂ 横型二重拡散ＭＯＳ電界効果トランジスタ ３ 半導体基板 ４ 絶縁層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9168−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｃ (72)発明者 石原 治 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (1)
- 【請求項１】半導体基板内において基板の一面に開放す
る箱形に絶縁層が形成され、該箱形絶縁層に囲まれた半
導体層内に横型二重拡散ＭＯＳ電界効果トランジスタが
形成されるとともに、上記箱形絶縁層外の半導体層内に
縦型二重拡散ＭＯＳ電界効果トランジスタが形成されて
おり、上記縦型二重拡散ＭＯＳ電界効果トランジスタに
てハイサイドスイッチを構成するとともに、上記横型二
重拡散ＭＯＳ電界効果トランジスタにてローサイドスイ
ッチを構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24045392A JP3257057B2 (ja) | 1991-09-10 | 1992-09-09 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25852491 | 1991-09-10 | ||
| JP3-258524 | 1991-09-10 | ||
| JP24045392A JP3257057B2 (ja) | 1991-09-10 | 1992-09-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198758A true JPH05198758A (ja) | 1993-08-06 |
| JP3257057B2 JP3257057B2 (ja) | 2002-02-18 |
Family
ID=26534737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24045392A Expired - Fee Related JP3257057B2 (ja) | 1991-09-10 | 1992-09-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257057B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940144B2 (en) | 2002-09-19 | 2005-09-06 | Denso Corporation | Semiconductor equipment |
| JP2006128230A (ja) * | 2004-10-27 | 2006-05-18 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2011259529A (ja) * | 2010-06-04 | 2011-12-22 | Denso Corp | 電流検出回路およびそれを有するインバータ回路が備えられる半導体装置 |
-
1992
- 1992-09-09 JP JP24045392A patent/JP3257057B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940144B2 (en) | 2002-09-19 | 2005-09-06 | Denso Corporation | Semiconductor equipment |
| JP2006128230A (ja) * | 2004-10-27 | 2006-05-18 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2011259529A (ja) * | 2010-06-04 | 2011-12-22 | Denso Corp | 電流検出回路およびそれを有するインバータ回路が備えられる半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3257057B2 (ja) | 2002-02-18 |
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| Date | Code | Title | Description |
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