CN100397643C - 具有部分soi结构的半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件包括第一半导体层、第二半导体层和第三半导体层。第一半导体层设置于半导体衬底的第一区域。第二半导体层通过绝缘膜设置在半导体衬底的第二区域上。第三半导体层通过绝缘膜和第二半导体层设置在半导体衬底的第三区域上。第三半导体层的上表面高度比第二区域内的第二半导体层的上表面高度高。

Description

具有部分SOI结构的半导体器件及其制造方法
技术领域
本发明涉及具有部分SOI结构的半导体器件及其制造方法。特别涉及使用SOI(绝缘体上的硅)衬底的系统LSI中所采用的技术。
背景技术
如今，正迎来因计算机、网络发展带来的宽带时代。因此，为了处理网络上大量的数据，必须在LSI上高密度集成各种半导体器件。在追求这种高集成化的LSI上尝试使用SOI。作为绝缘膜上形成硅层结构的SOI，以往已广为人知。在这种SOI上形成的半导体元件(SOI元件)的寄生电容低，可高速操作。因此，期待使用SOI元件，来实现LSI的更高性能化。
例如，已提出一种使用SOI元件的DRAM(动态随机存取存储器)混载型的系统LSI。该方案例如由R.Hannon等在2000 Symposium onVLSI Technology Digest of Technical Papers的2000“0.25μmMerged Bulk DRAM and SOI Logic using patterned SOI”中提出。
但在系统LSI中，SOI元件使用的好坏随系统LSI包含的每一个电路而不同。在DRAM混载型的系统LSI中，至少在DRAM单元中使用SOI元件是不期望的。这是由于SOI元件本来具有的衬底浮置效应(Floating body Effect)。因此，期望DRAM单元由非SOI元件形成，进行其它数字操作的逻辑电路由SOI元件形成。更具体地说，在硅衬底上设置部分SOI区域。将这种结构称为部分SOI结构(patterned SOI structure：构图的SOI结构)。期望在非SOI区域(体区)上形成DRAM单元，在SOI区域上形成周边电路。
用图1A至图1D说明上述部分SOI结构的制造方法。图1A至图1D是按顺序分别表示SOI结构制造工序的剖面图。
首先，如图1A所示，在SOI衬底300上形成氧化硅膜240。SOI衬底300具有硅衬底200、BOX(埋置的氧化物)层210以及SOI层220。在氧化硅膜240上涂敷抗蚀剂250之后，仅在应作为SOI的区域上残存抗蚀剂250。接着，如图1B所示，用抗蚀剂250作为掩模，腐蚀体区的氧化硅膜240、SOI层220以及BOX层210，露出硅衬底200。之后除去抗蚀剂250。接着，如图1C所示，用外延生长法在硅衬底200上选择形成硅层230。此时，由于SOI区上的氧化硅膜240露出，因而硅层230仅在体区的硅衬底200上生长。然后，如图1D所示，除去残存于SOI区域上的氧化硅膜240。
按照上述方法，可实现在硅衬底上部分存在SOI的部分SOI结构。然后，在SOI区的SOI层220上形成例如逻辑电路等。此外，作为其它例子，可在体区的硅层230上形成DRAM单元等。这样，因按照半导体元件特征分开使用SOI元件、非SOI元件，高速和高性能的系统LSI就能够实现。
但是，按照上述制造方法，有在体区上形成的硅层230的厚度测量非常困难的情况。
即使相同地设定例如成膜条件，半导体制造工艺中成膜工序的成膜率也不一定始终相同。当然，通常是，成膜条件相同，成膜率不同。这是由于成膜装置开动时微妙的外部环境(温度、气压、湿度)和内部环境(腔室内部的状态，传感器等的状态)、半导体晶片的表面状态等影响的原因。因此，必须测量成膜时在该成膜条件下的成膜率(膜厚)。必须对于随后成膜时的成膜条件反馈该测量结果，使成膜条件最佳。特别是，在SoC(System on Chip：芯片上的系统)型高性能系统LSI的场合，为了提高平版印刷工艺的精度，膜厚的控制是非常重要的。在例如部分SOI结构的场合，希望体区和SOI区之间的阶差尽可能小。即，必须控制硅层230的生长条件，以使体区硅层230的上表面与SOI区SOI层220的上表面在同一面上。为此有必要测量硅层230的膜厚depi。当然，为了使合格率高，通过非破坏性检查来进行膜厚测量。例如采用利用各层边界的光反射的光学方法。
发明内容
但是，在如图1D所示的部分SOI结构中，应该测量膜厚的硅层230与其下的衬底200为同一材料。即，两者之间的光学系数几乎没有差别。因此，硅层230的膜厚测量非常困难。结果，在该成膜条件下的成膜结果不能在其后的成膜时反映出来，系统LSI的制造合格率低。
本发明第一技术方案提供一种半导体器件，包括：在主面上具有第一区域、设置于与该第一区域不同的区域上的第二区域、和设置于与所述第一区域及第二区域不同的区域上的第三区域的半导体衬底；设置于所述第一区域上的第一半导体层；隔着绝缘膜设置于所述第二区域及第三区域上的第二半导体层；隔着所述绝缘膜和所述第二半导体层设置于所述第三区域上的第三半导体层，其中，所述第三半导体层的上表面高度比所述第二区域内的第二半导体层的上表面高度高。
本发明第二技术方案提供一种制造半导体器件的方法，包括：将第一绝缘膜、第一半导体层和第二绝缘膜顺序形成于在主面上具有第一区域、设置于与该第一区域不同的区域上的第二区域、和设置于与所述第一区域及第二区域不同的区域上的第三区域的半导体衬底的所述第一至第三区域上；除去所述第一区域的所述第一绝缘膜、第一半导体层和第二绝缘膜以及所述第三区域的所述第二绝缘膜；在所述半导体衬底的所述第一区域上及所述第三区域上的所述第一半导体层上，有选择地形成第二半导体层；以及除去所述第二区域上的所述第二绝缘膜。
附图说明
图1A至图1D是顺序展示以往半导体器件制造工序的剖面图；
图2是按照本发明第一实施例的半导体器件的剖面图；
图3A至图3E是顺序展示按照本发明第一实施例的半导体器件制造工序的剖面图；
图4是按照本发明第二实施例的半导体器件的剖面图；
图5A是SOI元件区的平面图、图5B是图5A中沿5B-5B线方向的剖面图；
图6A是SOI元件区的平面图、图6B是图6A中沿6B-6B线方向的剖面图；
图7A是以往半导体器件的剖面图；
图7B是按照本发明第二实施例的半导体器件的剖面图；
图8是按照本发明第三实施例的半导体器件的剖面图；
图9是按照本发明第三实施例的半导体器件制造工序的一部分的剖面图；
图10是按照本发明第四实施例的半导体器件的剖面图；
图11是按照本发明第五实施例的半导体器件的剖面图；
图12A是完全耗尽型MOS晶体管的剖面图、图12B是部分耗尽型MOS晶体管的剖面图；
图12C是完全耗尽型和部分耗尽型MOS晶体管的栅电压漏电流特性图；
图13是按照本发明第一至第五实施例的第一变形例的半导体器件的剖面图；和
图14A至图14B是顺序展示按照本发明第一至第五实施例的第二变形例的半导体器件制造工序的剖面图。
具体实施方式
用图2来说明按照本发明第一实施例的半导体器件及其制造方法。图2是具有部分SOI结构的半导体器件的剖面图。
如图所示，在硅衬底10上的SOI区上设置BOX层11，在BOX层11上设置例如硅等半导体层，即SOI层12。BOX层11是氧化硅等绝缘膜。另一方面，在未设置SOI的体区的硅衬底10上设置硅层13。体区的硅层13被设置成能使其上表面与SOI层12的上表面实质上达到同一平面上。在这样的部分SOI结构中，在SOI区上的SOI层12上也设置硅层13。
按照上述构成的部分SOI结构，(1)可使膜厚测量简单化。更具体地说，能够简单地进行硅层13的膜厚depi的测量。硅层13形成于体区的硅衬底10上，和形成于SOI区的SOI层12上。即，形成于各个区域的硅层13的基底相互不同。但是，由于其材料共同为硅，因而可以认为设置于各区域的硅层13的膜厚基本上相同。因此，测量硅层13的膜厚，可以不像以往那样在体区中进行，而在SOI区中进行即可。在SOI区中，存在具有硅层13的区域和没有硅层13的区域。此外，称没有硅层13的区域为SOI元件区，称具有硅层13的区域为为测量区。由于SOI层12的下层为BOX层11，因而两者的光学系数相差较大。因此，在SOI元件区中，能测量SOI层12的膜厚。此外，还可测量把测量区域中的硅层13与SOI层12合在一起的膜厚。由此，从测量区域的测量结果减去SOI元件区中的测量结果，来计算硅层13的膜厚。
如上所述，按照本实施例的半导体器件，可简单地测量膜厚。这样，通过测量硅层13的膜厚，可使硅层13的成膜条件(成膜气氛、温度等)最佳。结果，可提高半导体器件制造的合格率。
下面用图3A至3E来说明上述部分SOI结构的制造方法。图3A至3E是顺序展示部分SOI结构制造工序的剖面图。
首先如图3A所示，利用热氧化法或LP-CVD(低压化学汽相淀积)法等，在SOI衬底100上形成氧化硅膜14。SOI衬底100具有硅衬底10、硅衬底10上的BOX层11、和BOX层11上的SOI层12。该SOI衬底100也可以由两块硅衬底粘合形成，也可以由SIMOX(注入氧隔离)形成。然后，在氧化硅膜14上涂敷抗蚀剂15。利用平版印刷技术对抗蚀剂15进行构图，仅在SOI区的氧化硅膜14上残存抗蚀剂15。
接着，如图3B所示，用抗蚀剂15作为掩模，除去体区的氧化硅膜14和SOI层12。结果，在体区中露出BOX层11。
然后，如图3C所示，对残存于SOI区的抗蚀剂15进行构图，除去要成为测量区的区域的抗蚀剂15。
然后，如图3D所示，用抗蚀剂15作为掩模进行腐蚀，除去SOI区的一部分氧化硅膜14和体区的BOX层11。结果，在体区中露出硅衬底10。另外，在SOI区中混有氧化硅膜14露出的区域(SOI元件区)和SOI层12露出的区域(测量区)。之后通过抛光(ashing)等除去抗蚀剂15。
然后，如图3E所示，通过外延生长法在体区的硅衬底10上和SOI区的SOI层12上形成硅层13。这时，由于在SOI元件区中存在氧化硅膜14，因而在SOI元件区中没有形成硅层13。硅层13仅在体区的硅衬底10和测量区中的SOI层12上有选择地生长。
之后，除去残存于SOI区中的氧化硅膜14。通过众所周知的方法在体区和SOI区内形成半导体元件，制成了半导体器件。
此外，也可以在测量硅层13的膜厚之后除去测量区中存在的硅层13。不用说，在SOI区内残存硅层13，在硅层13上形成半导体元件也可以。此外，氧化硅膜14用于有选择地生长硅层13。即：对于硅层13的淀积来说氧化硅膜14有作为掩模的功能。因此，采用例如氮化硅膜等其它绝缘膜或导电膜来替代也可以。
下面用图4来说明本发明的第二实施例。图4是采用部分SOI结构的DRAM混载型系统LSI的剖面图。本实施例是在上述第一实施例的体区上形成DRAM单元阵列，在SOI区上形成其它逻辑电路的实施例。首先简单说明在体区上形成的DRAM单元阵列的结构。
如图所示，在p型硅层13及p型硅衬底10中设置沟槽16。在该沟槽16上部以外的内周面上设置电容器绝缘膜17。进一步在该沟槽16上部以外的内周面上且在电容器绝缘膜17的上方设置比电容器绝缘膜17膜厚大的颈圈氧化膜18。此外，在沟槽16内设置存储节点电极19，使其埋入直到沟槽16内的中途部分，在存储节点电极19上再设置导电体层20。在沟槽16内的开口近旁再设置低电阻的导电体层21。然后，在硅衬底10中设置n+型杂质扩散层22，使与电容器绝缘膜17接触。该n+型杂质扩散层22具有板极的功能。如上那样，形成沟槽型单元电容器。
在硅层13上，通过栅绝缘膜23设置栅电极24，和设置绝缘膜34以包围栅电极24。通过在硅层13表面内设置n+型源·漏区25、26来形成单元晶体管。然后，电气连接单元晶体管的源区25和单元电容器的导电体层21。在DRAM单元阵列内设置多个如上那样的包含单元晶体管和单元电容器的DRAM单元。此外，在由元件分隔区STI相互电气分离的元件区内各配置两个DRAM单元，因而共用漏区26。
然后，在硅层13上设置层间绝缘膜27、28，以覆盖上述DRAM单元。在层间绝缘膜27、28内，从层间绝缘膜28的表面到漏区26设置位线接触栓塞29。并且，在与位线接触栓塞接触的漏区26内设置高杂质浓度的n++型接触区30。在层间绝缘膜28上设置与位线接触栓塞29电气连接的位线BL。
下面说明在SOI区上形成的逻辑电路的结构。如图所示，包含于逻辑电路中的MOS晶体管具有与单元晶体管同样的栅绝缘膜23、栅电极24、源区和漏区25、26，并且还具有LDD区31。SOI元件区内的MOS晶体管的栅电极24通过栅绝缘膜23设置于SOI层12上。源·漏区和LDD区25、26、30设置于SOI层12内。此外，源区和漏区25、26被设置成从SOI层12的表面至BOX层11。测量区域内的MOS晶体管的栅电极24通过SOI层12上的硅层13上的栅绝缘膜23来设置。源·漏区和LDD区25、26、31设置在硅层13内，具有抵达BOX层11的深度。具有以上结构的MOS晶体管通过元件分隔区STI相互电气分离。
然后，在SOI层12上设置层间绝缘膜27，覆盖上述MOS晶体管。在层间绝缘膜27和硅层13上设置层间绝缘膜28。在层间绝缘膜27、28中设置与MOS晶体管的源·漏连接的接触栓塞32。在层间绝缘膜27、28上设置与接触栓塞32电气连接的布线层33。
按照上述构成的LSI，除第一实施例中说明的(1)效果之外，还可获得下面的效应。(2)可消除测量区域内的MOS晶体管的衬底浮置效果。(3)提高LSI的集成度。
首先，用图5A、5B和图6A、图6B来说明上述效果(2)。图5A是图4中SOI元件区的平面图，图5B是沿图5A中的5B-5B线方向的剖面图。再有，图4相当于沿图5A中的4-4线的剖面图。此外，图6A是图4中的测量区的平面图，图6B是沿图6A中的6B-6B线方向的剖面图。图4相当于沿图6A中的4’-4’线的剖面图。
首先说明SOI元件区。如图5A所示，在设置MOS晶体管的元件区，其周围被元件分隔区STI包围。此外，源区和漏区25、26被形成为到达了BOX层11。并且，如图4和图5B所示，元件分隔区STI也被形成为到达了BOX层。因此，不能从外部来设定p型SOI区的电位，即MOS晶体管的背栅电位。结果，MOS晶体管的背栅电位成为浮置电位。这就是衬底浮置效应。这样，如果是利用SOI结构的MOS晶体管，由于源区和漏区25、26与BOX层11接触，因而可降低寄生电容。相反，不能固定MOS晶体管的背栅电位。特别是，如果背栅电位成为浮置电位，模拟操作时的栅电压-漏电流特性恶化，这是由于例如栅电压变动的耦合对背栅电位产生影响。因此，形成于SOI区的MOS晶体管限于进行数字操作的MOS晶体管。
下面，说明测量区。如图6A所示，与形成MOS晶体管的元件区相同，用元件分隔区STI来包围其周边。但是，与SOI元件区不同，源区和漏区25、26被形成为不到达BOX层11。因此，如图6B所示，不必形成到达BOX层11的元件分隔区STI。由此，元件分隔区STI的一部分没有到达BOX层11，并且在元件分隔区STI内形成到达SOI层12的硅层13，通过提供给该硅层13的电位，可将背栅电位设定为预定值。提供给硅层1 3的电位通过元件分隔区STI正下方的SOI层12、源区25或漏区26正下方的SOI层12、以及p型层13，提供给MOS晶体管的背栅。
如上所述，按照本实施例的LSI，可固定形成于测量区的MOS晶体管的背栅偏置，消除衬底浮置效应。结果，在SOI区内可形成不仅可进行数字操作还可以进行模拟操作的MOS晶体管。因此，可提高系统LSI的设计自由度。
下面用图7A和图7B来说明上述效果(3)。图7A和图7B是LSI衬底一部分的剖面图，图7A示意性地展示以往的结构，图7B示意性展示本发明实施例的结构。
在以往的结构中，如图7A所示，在硅衬底200中混合有体区和SOI区。在体区1中形成DRAM单元阵列，在体区中形成进行模拟操作的周边电路。在SOI区内形成进行数字操作的逻辑电路等。由元件分隔区STI来电气分隔体区和SOI区。
按以往技术的说明，通过硅衬底200上的选择生长法来形成体区的硅层230。此时，形成硅层230的区域被BOX层210和SOI层220所包围。于是，与BOX层210和SOI层220接触的硅层230，在其生长时受到来自BOX层210和SOI层220的应力，结晶性恶化。因此，体区与SOI区的边界部分实际上不能良好地形成元件。如图7A所示的区域A1是体区与SOI区的边界部分。难以作为形成元件的区域来使用。
然而，体区1是形成例如DRAM单元阵列的区域，因而其面积较大。因此，区域A1相对于体区1的面积之比小。例如，体区1的宽度为1mm，区域A1的面积为10μm，则区域A1所占体区1的比例仅为不超过1％。但是，体区2作为形成周边电路的区域，可用于形成多个MOS晶体管。区域A1相对于体区2的面积之比非常大。例如，体区2的宽度为20μm，区域A1所占体区2的比例变为50％。结果，如果使用SOI元件，则用得越多，无用的区域A1就越增加，从而使面积效率恶化，妨碍LSI的集成度提高。
按照本实施例，在测量区内形成进行模拟操作的周边电路。正如上述第一实施例中的说明，在SOI层12上通过选择生长法来形成测量区的硅层13。此时，形成硅层13的区域被氧化硅膜14所包围。但是，氧化硅膜14仅用于在SOI元件区上防止硅层13生长。为此，氧化硅膜14的厚度较薄。于是，硅层13生长时，硅层13受到的来自氧化硅膜14的应力小。即，因应力引起的结晶性恶化的区域非常狭窄。如图7B所示，体区与SOI区的边界部分的区域A1确实具有与以往结构相同程度的面积。但是，SOI区与测量区之间的区域A1比体区与SOI区的边界部分的区域A1的面积小。此外，没有像以往结构那样的混合有体区与SOI区，因而可将SOI元件及DRAM单元阵列以外的模拟元件集成在SOI区。由此，无用的区域A1与整体的比例可大幅度减小，可明显地提高LSI的集成度。
下面，用图8来说明本发明第三实施例的半导体器件。图8是具有部分SOI结构的半导体器件的剖面图。
如图所示，本实施例的部分SOI结构是使上述第一实施例说明的结构中测量区的硅层13的膜厚depi’小于体区硅层13的膜厚depi的结构。用图9来说明图8结构的制造方法。图9是展示图8的半导体器件制造工艺一部分的剖面图。
首先，按照第一实施例中说明的工艺，形成图3E所示的结构。然后，如图9所示，将SOI元件区中残存的氧化硅膜14用作停止膜，用CMP(化学机械抛光)法，研磨除去测量区的硅层13。然后通过腐蚀除去SOI元件区的氧化硅膜14，获得图8的结构。
按照本实施例的部分SOI结构，在获得图3E所示结构的阶段，测量SOI区的硅层13的膜厚。因此，可获得第一实施例中说明的效果(1)。并且，还可获得(4)提高平版印刷精度的效果。在获得图8的结构之后，在体区和SOI区中形成半导体元件，在硅层13和SOI层12上形成未图示的层间绝缘膜。在层间绝缘膜上形成与半导体元件连接的未图示的金属布线层。通常通过平版印刷工艺进行构图来形成金属布线层。可是，平版印刷工艺的构图精度很大程度上依赖于其基底的平坦性。即，如果作为金属布线层基底的层间绝缘膜表面有大的台阶，那么构图精度恶化，微细加工变得困难。层间绝缘膜表面上产生的台阶受作为其基底的硅层13和SOI层12的台阶的影响。按照本实施例，研磨残存于测量区中的硅层13。因此，体区表面及SOI元件区表面之间的台阶小。从而确保硅层13和SOI层12上设置的层间绝缘膜的平坦性。结果，层间绝缘膜上的金属布线的构图精度提高，可使半导体器件进一步微细化。
下面，用图10来说明本发明第四实施例的半导体器件。图10是DRAM混载型系统LSI的剖面图。
如图所示的本实施例是将第二实施例用于上述第三实施例的情况。即，在上述第三实施例的体区上形成DRAM单元阵列，在SOI区上形成其它逻辑电路。因此，图10是比图4的测量区的硅层13的膜厚小的情况，所以省略其说明。
按照本实施例，可获得第一至第三实施例中说明的效果(1)至(4)。
下面用图11来说明本发明第五实施例的半导体器件。图11是DRAM混载型系统LSI的剖面图。
如图所示，本实施例的LSI是：在上述第二、第四实施例的LSI中，将SOI区的SOI层12的膜厚dSOI’形成得比上述第二、第四实施例的SOI层的膜厚dSOI小，并且使测量区的MOS晶体管的源·漏区25、26达到BOX层11。然后，在SOI元件区中形成完全耗尽型MOS晶体管，在测量区中形成部分耗尽型MOS晶体管。
按照本实施例的LSI，可获得上述第一实施例中说明的效果(1)。此外，可获得第二实施例中说明的效果(3)。并且，测量区的硅层13的膜厚小，因而还可获得第三实施例中说明的效果(4)。除这些效果(1)、(3)、(4)之外，由于分开制备完全耗尽型MOS晶体管和部分耗尽型MOS晶体管，因而可获得(5)使LSI高性能化的效果。以下详细说明该效果。
首先，用图12A和图12B来说明完全耗尽型和部分耗尽型MOS晶体管。图12A是完全耗尽型MOS晶体管的剖面图、图12B是部分耗尽型MOS晶体管的剖面图。如图所示，SOI衬底包含硅衬底50、BOX层51和SOI层52。在SOI层52内从SOI层52的表面至BOX层11设置源·漏区53、54。此外，通过栅绝缘膜55在SOI层52上设置栅电极56，通过栅绝缘膜55在栅电极56的侧壁上设置绝缘膜57。如图12A所示，作为完全耗尽型MOS晶体管，操作时，通过源·漏区53、54与体区(p型SOI层52)的pn结以及栅电极56、栅绝缘膜55和体区的MIS结，整个体区均为耗尽层。即，SOI层52的源·漏区53、54以外的区域被全面耗尽化。在部分耗尽型MOS晶体管的场合，如图12B所示那样，在SOI层52内残存着没有耗尽化的区域。
比较上述完全耗尽型MOS晶体管与部分耗尽型MOS晶体管，完全耗尽型MOS晶体管具有比部分耗尽型MOS晶体管的电流供给能力更好的特点。用图12C可说明这点。图12C是展示完全耗尽型与部分耗尽型MOS晶体管的栅电压-漏电流特性的曲线图。
在亚阈值区域中，相对于栅电压的漏电流增加率(曲线的斜率)用所谓的S因子的值表示。作为S因子，其表示栅电压-漏电流特性的斜率的倒数。S因子越小，曲线的倾斜就越陡，表示MOS晶体管的电流供给能力就越高。用下式表示该S因子Sfac。
Sfac＝(kB·T/q)·ln10·(1+Cdep/Cox)
其中，kB是玻尔兹曼系数，T是温度，q是电子电荷，Cdep是耗尽层电容，Cox是栅绝缘膜电容。与完全耗尽型和部分耗尽型不同的是上式的耗尽层电容Cdep。作为完全耗尽型MOS晶体管，与部分耗尽型相比，其Cdep非常小。因此，由于S因子小，栅电压-漏电流特性的斜率变大。如图12C所示，完全耗尽型一方比部分耗尽型的漏电流更急剧地增加。因而，完全耗尽型MOS晶体管的阈值电压Vth(FD)比部分耗尽型MOS晶体管的阈值电压Vth(PD)低。如果漏电压为VDD，阈值电压为Vth，那么漏电流与(VDD-Vth)2成比例。即，在完全耗尽型MOS晶体管中，S因子小。由于S因子变小，阈值电压Vth降低。通过使阈值电压Vth降低，增大漏电流。结果，MOS晶体管的电流供给能力提高。
在完全耗尽型MOS晶体管具有上述特点的同时，与部分耗尽型相比，它存在制造困难的问题。如上所述，在完全耗尽型中必须使体区全面耗尽化。因此，BOX层上的SOI层必须非常薄地形成。但是，以可引起完全耗尽化程度的膜厚来使SOI层薄膜化，确实在现有的半导体工艺中非常困难。因此，完全耗尽型MOS晶体管难以达到高的制造合格率。
如上所述，完全耗尽型MOS晶体管因其高驱动能力可望广泛应用，但从制造合格率的观点来看处于难以应用的状态。但是，按照本实施例的LSI，在测量区域的SOI层12上进一步设置硅层13。即测量区的MOS晶体管的体区的膜厚比SOI元件区的膜厚大。换言之，在SOI区内可形成多个体膜厚的MOS晶体管。于是，预先以完全耗尽型的程度薄薄地形成SOI层12的膜厚dSOI’，从而能够有选择地仅在SOI元件区形成完全耗尽型MOS晶体管。此外，可在测量区中形成部分耗尽型MOS晶体管。这样，在应由SOI元件构成电路的区域内，仅在不可欠缺的部分形成完全耗尽型MOS晶体管。而在其它部分形成容易制造的部分耗尽型MOS晶体管，因而可同时提高作为LSI的制造合格率和性能。
如上所述，按照本发明的第一至第五实施例，具有部分SOI结构的半导体器件可获得下述效果。(1)可使膜厚测量简单化。(2)可消除SOI衬底上的衬底浮置效应。(3)可提高半导体器件的集成度。(4)可提高平版印刷的精度。(5)使半导体器件高性能化。
再有，本发明的实施例不限于上述第一至第五实施例。在第二、第四实施例中，省略了在SOI元件区中形成MOS晶体管的详细说明，在SOI层12的膜厚大的情况下作为部分耗尽型MOS晶体管动作。但是，如图13的LSI的剖面图所示，通过使SOI层12的膜厚变小来作为完全耗尽型MOS晶体管较好。此外，在上述实施例中，以具有沟槽电容器的DRAM为例进行了说明，不用说，也可以是具有叠层型电容器的DRAM。进一步，作为SRAM(静态RAM)、闪存存储器、再进一步为铁电(Ferroelectric)RAM也可以。不用说，本发明的应用不限于存储器混载型的LSI，一般可广泛用于具有部分SOI结构的半导体器件。
此外，在上述实施例中，以体区的硅层13的底面与SOI区的BOX层11的底面一致的情况为例进行了说明。但是，例如硅层13的底面处于比BOX层11的底面更低的位置也可以。用图14A和图14B说明这种情况。图14A和图14B是顺序表示部分SOI结构的一部分制造工序的剖面图。首先，按第一实施例中所述的工艺获得图3C的结构。然后，如图14A所示，腐蚀体区的BOX层11及硅衬底10的一部分。接着，如图14B所示，在硅衬底10上和SOI层12上形成硅层13。由此，硅层13的底面处于比SOI区的BOX层11的底面更低的位置。
再有，在同一半导体衬底上形成具有多个膜厚的SOI，可适用于SOS(蓝宝石上的硅)的情况。此时，可获得上述效果(2)、(4)和(5)。
本领域的技术人员容易获得其它优点和进行其它改进。因此，在更宽的意义上，本发明不限于说明书中所展示和描述的具体细节和示例性的实施例。因此，可进行各种改进而不会脱离如所附权利要求及其等同物所限定的总的发明构思的精神和范围。

Claims (21)

1.一种半导体器件，包括：
在主面上具有第一区域、设置于与该第一区域不同的区域上的第二区域、和设置于与所述第一区域及第二区域不同的区域上的第三区域的半导体衬底；
设置于所述第一区域上的第一半导体层；
隔着绝缘膜设置于所述第二区域及第三区域上的第二半导体层；
隔着所述绝缘膜和所述第二半导体层设置于所述第三区域上的第三半导体层，
其中，所述第三半导体层的上表面高度比所述第二区域内的第二半导体层的上表面高度高。
2.按照权利要求1的半导体器件，其特征在于：所述第二区域内的第二半导体层的上表面高度与所述第三区域内的第二半导体层的上表面高度相同。
3.按照权利要求1的半导体器件，其特征在于，还包括：设置于所述第三半导体层上的MOS晶体管；
在所述第三区域内的所述第二半导体层上与所述第三半导体层隔离地设置的第四半导体层，所述第四半导体层通过所述第二半导体层与所述第三半导体层电气连接。
4.按照权利要求3的半导体器件，其特征在于，还包括：设置于所述第二区域内的所述第二半导体层上、具有到达所述绝缘膜的源·漏区的MOS晶体管，
在所述第三半导体层上设置的所述MOS晶体管的源·漏区的底部处于所述第二或第三半导体层内；
通过所述源·漏区正下方的所述第二半导体层，从所述第四半导体层将预定的电位提供给所述第三半导体层。
5.按照权利要求4的半导体器件，其特征在于，还包括：设置于所述第三半导体层内、并且其底部存在于所述第二或第三半导体层内的元件分隔区，
设置于所述第三半导体层上的所述MOS晶体管被所述元件分隔区包围，
通过所述源·漏区及所述元件分隔区正下方的所述第二半导体层，从所述第四半导体层将预定的电位提供给所述第三半导体层。
6.按照权利要求1的半导体器件，其特征在于，还包括：设置于所述第二区域内的所述第二半导体层上、具有到达所述绝缘膜的源·漏区的MOS晶体管；
设置于所述第三半导体层上、具有到达所述绝缘膜的源·漏区的MOS晶体管。
7.按照权利要求1的半导体器件，其特征在于，还包括：至少设置于所述第一半导体层上的DRAM单元；
设置于所述第二、第三半导体层上、控制所述DRAM单元的逻辑电路。
8.按照权利要求1的半导体器件，其特征在于：所述第三半导体层的膜厚与所述第一半导体层的膜厚相同。
9.按照权利要求1的半导体器件，其特征在于：所述第三半导体层的膜厚比所述第一半导体层的膜厚小。
10.按照权利要求4的半导体器件，其特征在于：设置于所述第二半导体层上的所述MOS晶体管为部分耗尽型。
11.按照权利要求6的半导体器件，其特征在于：设置于所述第二、第三半导体层上的所述MOS晶体管分别为完全耗尽型和部分耗尽型。
12.一种制造半导体器件的方法，包括：
将第一绝缘膜、第一半导体层和第二绝缘膜顺序形成于在主面上具有第一区域、设置于与该第一区域不同的区域上的第二区域、和设置于与所述第一区域及第二区域不同的区域上的第三区域的半导体衬底的所述第一至第三区域上；
除去所述第一区域的所述第一绝缘膜、第一半导体层和第二绝缘膜以及所述第三区域的所述第二绝缘膜；
在所述半导体衬底的所述第一区域上及所述第三区域上的所述第一半导体层上，有选择地形成第二半导体层；以及
除去所述第二区域上的所述第二绝缘膜。
13.按照权利要求12的方法，其特征在于，还包括：在形成所述第二半导体层之后，测量所述第三区域内的所述第二半导体层的膜厚的工序。
14.按照权利要求12的方法，其特征在于，还包括：在形成所述第二半导体层之后，将所述第二区域内的所述第二绝缘膜用作停止膜，研磨所述第三区域内的所述第二半导体层。
15.按照权利要求12的方法，其特征在于，还包括：在除去所述第二绝缘膜之后，在所述第一半导体层和所述第二半导体层上形成半导体元件。
16.按照权利要求15的方法，其特征在于：形成于所述第一半导体层上的所述半导体元件是完全耗尽型MOS晶体管，形成于所述第三区域内的所述第二半导体层上的所述半导体元件是部分耗尽型MOS晶体管。
17.按照权利要求15的方法，其特征在于：形成于所述第一区域内的第二半导体层上的所述半导体元件的任一个是DRAM单元。
18.按照权利要求13的方法，其特征在于，测量所述膜厚包括：
用光学方法测量所述第二区域内的所述第一半导体层的膜厚；
用光学方法测量所述第三区域内的所述第二半导体层和所述第一半导体层的叠层膜厚；
从所述叠层膜厚减去所述第一半导体层的膜厚，算出所述第二半导体层的膜厚。
19.按照权利要求13的方法，其特征在于，测量所述第二半导体层的膜厚包括：
根据所述第二半导体层的膜厚测量结果，对于形成所述第二半导体层的成膜装置，使随后的成膜工艺的成膜条件最佳化。
20.按照权利要求12的方法，其特征在于：所述第二绝缘膜具有相对于所述第二半导体层的淀积作为掩模材料的功能，由妨碍所述第二半导体层向所述第二绝缘膜上进行淀积的材料形成。
21.按照权利要求20的方法，所述第二绝缘膜由氧化硅膜或氮化硅膜作为材料来形成。
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