JP2003197702A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 膜厚測定を簡易化出来る半導体装置及びその
製造方法を提供すること。 【解決手段】 半導体基板10の第１領域に、設けられた
第１の半導体層13と、半導体基板10の第２領域上に、絶
縁膜11を介在して設けられた第２の半導体層12と、半導
体基板10の第３領域上に、絶縁膜11及び第２の半導体層
12を介在して設けられた第３の半導体層13とを備え、第
３領域内の第３の半導体層13の上面の高さは第２領域内
の第２の半導体層12の上面の高さよりも高いことを特徴
としている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関するもので、特にSOI(SiliconOn Insu
lator)基板を用いたシステムLSIに用いられる技術に関
するものである。
【０００２】
【従来の技術】今日、コンピュータ、ネットワークの発
達によりブロードバンド時代を迎えている。そして、ネ
ットワーク上の大量のデータを処理するために、LSIに
は多様な半導体デバイスを高密度に集積する必要があ
る。このように高集積化が求められるLSIに、SOIを用い
ることが試みられている。SOIは、絶縁膜上にシリコン
層を形成した構造として、従来から広く知られている。
このSOI上に形成された半導体素子（SOI素子）は寄生容
量が低く、高速動作が可能である。従って、SOI素子を
用いることでLSIの更なる高性能化が実現できるものと
期待されている。
【０００３】例えば、SOI素子を用いたDRAM(Dynamic Ra
ndom Access Memory)混載型のシステムLSIが提案されて
いる。本提案は、例えばR.Hannonらによる、2000 Sympo
sium on VLSI Technology Digest of Technical Papers
“0.25μm Merged Bulk DRAM and SOI Logic using Pa
tterned SOI”に為されている。
【０００４】ところで、システムLSIにおいては、SOI素
子の使用の良否は回路毎に異なる。DRAM混載型のシステ
ムLSIでは、少なくともDRAMセルにSOI素子を用いること
は望ましくない。これはSOI素子が本来的に有する基板
浮遊効果の為である。従って、DRAMセルは非SOI素子に
よって形成し、その他のデジタル動作を行うロジック回
路はSOI素子によって形成することが望ましい。より具
体的には、シリコン基板上に部分的にSOI領域を設け
（この構造を以下では部分SOI構造と呼ぶ）、非SOI領域
（バルク領域：bulk）にDRAMセルを、SOI領域に周辺回
路を形成することが望ましい。
【０００５】上記部分SOI構造の製造方法について、図
１８（ａ）乃至（ｄ）を用いて説明する。図１８（ａ）
乃至（ｄ）はそれぞれSOI構造の製造工程を順次示す断
面図である。
【０００６】まず図１８（ａ）に示すように、SOI基板3
00上にシリコン酸化膜240を形成する。SOI基板300は、
シリコン基板200、BOX（Buried Oxide）層210、及びSOI
層220を有している。次に、シリコン酸化膜240上にレジ
スト250を塗布し、SOI領域とすべき領域にのみレジスト
250を残存させる。次に図１８（ｂ）に示すように、レ
ジスト250をマスクに用いて、バルク領域のシリコン酸
化膜240、SOI層220、及びBOX層210をエッチングし、シ
リコン基板200を露出させる。その後レジスト250を除去
する。次に図１８（ｃ）に示すように、シリコン基板20
0上にシリコン層230をエピタキシャル成長法により選択
的に形成する。この際、SOI領域にはシリコン酸化膜240
が露出しているため、シリコン層230はバルク領域のシ
リコン基板200上にのみ成長される。次に図１８（ｄ）
に示すように、SOI領域に残存しているシリコン酸化膜2
40を除去する。
【０００７】上記のような方法によって、シリコン基板
上に部分的にSOIが存在する部分SOI構造が実現できる。
その後は、例えばロジック回路等をSOI領域のSOI層220
上に形成し、その他の例えばDRAMセル等をバルク領域の
シリコン層230上に形成する。このように、半導体素子
の特性によってSOI素子、非SOI素子を使い分けること
で、高速・高性能なシステムLSIが実現できる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ような製造方法であると、バルク領域に形成したシリコ
ン層230の膜厚測定が非常に困難であるという問題があ
った。
【０００９】半導体製造プロセスの成膜工程における成
膜レートは、例え成膜条件を同一に設定したとしても必
ずしも常時同じであるとは限らない。むしろ、成膜装置
稼働時の微妙な外部環境（温度、気圧、湿度）、内部環
境（チャンバー内部の状態、センサー等の状態）、半導
体ウェハの表面状態等の影響により、成膜レートは異な
ってしまうことが通常である。従って、成膜時には当該
成膜条件における成膜レート（膜厚）を測定する必要が
ある。そして、その測定結果を次の成膜時の成膜条件に
フィードバックさせることにより、成膜条件を最適化す
る必要がある。特に、SoC（System on Chip）型の高性
能システムLSIの場合には、リソグラフィ工程の精度を
上げるためにも膜厚制御は非常に重要である。例えば部
分SOI構造の場合には、バルク領域とSOI領域との間の段
差を可能な限り小さくすることが望ましい。すなわち、
バルク領域のシリコン層230上面とSOI領域のSOI層220上
面とが同一面になるように、シリコン層230の成長条件
を制御しなければならない。そのためにはシリコン層23
0の膜厚depiを測定する必要がある。そして膜厚測定
は、歩留まり向上のためにも当然に非破壊検査によって
行われる。例えば各層の境界における光の反射を利用し
た光学的手法が用いられる。
【００１０】しかし、図１８（ｄ）に示す部分SOI構造
では、膜厚を測定すべきシリコン層230が、その下地の
基板200と同一材料である。すなわち、両者の間で光学
定数の差が殆ど無い。そのため、シリコン層230の膜厚
測定が非常に困難であった。その結果、当該成膜条件で
の成膜結果がその後の成膜時に反映させることが出来
ず、システムLSIの製造歩留まりが悪化するという問題
があった。
【００１１】この発明は、上記事情に鑑みてなされたも
ので、膜厚測定を簡易化出来る半導体装置及びその製造
方法を提供することにある。
【００１２】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板の第１領域に、設けられた第１の半導
体層と、前記半導体基板の第２領域上に、絶縁膜を介在
して設けられた第２の半導体層と、前記半導体基板の第
３領域上に、前記絶縁膜及び前記第２の半導体層を介在
して設けられた第３の半導体層とを備え、前記第３領域
内の第３の半導体層の上面の高さは前記第２領域内の第
２の半導体層の上面の高さよりも高いことを特徴として
いる。
【００１３】また、この発明に係る半導体装置の製造方
法は、半導体基板の第１乃至第３領域上に第１絶縁膜、
第１の半導体層、及び第２絶縁膜を順次形成する工程
と、前記第１領域の前記第１絶縁膜、第１の半導体層、
及び第２絶縁膜、並びに前記第３領域の前記第２絶縁膜
を除去する工程と、前記半導体基板の前記第１領域上、
及び前記第３領域内の前記第１の半導体層上に第２の半
導体層を選択的に形成する工程と、前記第２絶縁膜を除
去する工程とを具備することを特徴としている。
【００１４】上記のような半導体装置及びその製造方法
であると、部分SOI構造を有する半導体装置において、S
OI層上の一部にも半導体層を形成している。従って、SO
I領域において半導体層の膜厚を容易に測定することが
出来る。その結果、半導体層の成膜条件を最適化するこ
とが出来、半導体装置の製造歩留まりを向上できる。
【００１５】また、半導体装置の集積度を向上できる。
SOI層上に形成される半導体層は、比較的薄い絶縁膜に
囲まれている。従って、SOI層上の半導体層が成長時に
絶縁膜から受けるストレスは、半導体基板上の半導体層
の受けるストレスよりも小さい。すなわち、SOI層上の
半導体層では、ストレスによって結晶性が悪化する領域
は非常に狭い。これにより、素子としての使用に耐えな
い領域を最小限に抑えることが出来、半導体装置の集積
度を向上できる。
【００１６】更に、完全空乏型MOSトランジスタと部分
空乏型MOSトランジスタを作り分けることで、半導体装
置の高性能化を図れる。すなわち、SOI層は複数の膜厚
を有している。従って、各々の領域に完全空乏型と部分
空乏型のMOSトランジスタを作り分けることが出来る。
このように、製造が比較的困難な完全空乏型MOSトラン
ジスタを必要不可欠な部分にのみ形成することで、半導
体装置の製造歩留まりの向上及び性能向上が両立出来
る。
【００１７】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００１８】この発明の第１の実施形態に係る半導体装
置及びその製造方法について、図１を用いて説明する。
図１は、部分SOI構造を有する半導体装置の断面図であ
る。
【００１９】図示するように、シリコン基板10上のSOI
領域にはBOX層11が設けられ、BOX層11上に例えばシリコ
ン等の半導体層、すなわちSOI層12が設けられている。
他方、SOIを設けないバルク領域のシリコン基板10上に
はシリコン層13が、その上面がSOI層12の上面と略同一
面に達するように設けられている。このような部分SOI
構造において、SOI領域上のSOI層12上にもシリコン層13
が設けられている。
【００２０】上記構成の部分SOI構造によれば、（１）
膜厚測定を簡易化出来る。より具体的には、シリコン層
13の膜厚depiの測定を簡易に行うことが出来る。シリコ
ン層13は、バルク領域においてはシリコン基板10上に形
成され、SOI領域においてはSOI層13上に形成される。す
なわち、各々の領域に形成されるシリコン層13の下地は
互いに異なる。しかし、その材料は共にシリコンである
から、各領域に設けられるシリコン層13の膜厚は基本的
には同一と考えて良い。従って、膜厚測定は、従来のよ
うにバルク領域で行わずに、SOI領域で行うことが可能
である。SOI領域には、シリコン層13の存在する領域と
存在しない領域とが存在する。なお、シリコン層13の存
在しない領域をSOI素子領域、存在する領域を測定領域
と呼ぶことにする。すると、SOI層12の下層はBOX層11で
あるから、両者には光学定数に大きな差が存在する。従
って、SOI素子領域において、SOI層12の膜厚が測定でき
る。また測定領域においてはシリコン層12とSOI層12と
を足し合わせた膜厚が測定できる。よって、測定領域に
おける測定結果からSOI素子領域における測定結果を差
し引くことで、シリコン層13の膜厚が算出出来る。
【００２１】上記のように、本実施形態に係る半導体装
置によれば、膜厚測定を簡易化出来る。このように、シ
リコン層13の膜厚を測定出来ることにより、シリコン層
13の成膜条件（成膜雰囲気、温度等）を最適化すること
が出来、半導体装置の製造歩留まりを向上できる。
【００２２】次に上記部分SOI構造の製造方法につい
て、図２乃至図６を用いて説明する。図２乃至図６は部
分SOI構造の製造工程を順次示す断面図である。
【００２３】まず図２に示すように、熱酸化法またはLP
-CVD（Low Pressure-Chemical Vapor Deposition）法等
により、SOI基板100上にシリコン酸化膜14を形成する。
SOI基板100は、シリコン基板10、シリコン基板10上のBO
X層11、及びBOX層上のSOI層12を有している。このSOI基
板100は、２枚のシリコン基板を張り合わせることによ
って形成しても良いし、SIMOX（Separation by Implant
ed Oxygen）によって形成しても良い。次に、シリコン
酸化膜14上にレジスト15を塗布する。そして、リソグラ
フィ技術によりレジスト15をパターニングして、レジス
ト15をSOI領域のシリコン酸化膜14上にのみ残存させ
る。
【００２４】次に図３に示すように、レジスト15をマス
クに用いたエッチングにより、バルク領域のシリコン酸
化膜14及びSOI層12を除去する。その結果、バルク領域
ではBOX層11が露出する。
【００２５】次に図４に示すように、SOI領域に残存す
るレジスト15をパターニングして、測定領域となるべき
領域のレジスト15を除去する。
【００２６】次に図５に示すように、レジスト15をマス
クに用いたエッチングにより、SOI領域の一部のシリコ
ン酸化膜14、及びバルク領域のBOX層11を除去する。そ
の結果、バルク領域ではシリコン基板10が露出される。
またSOI領域では、シリコン酸化膜14が露出された領域
（測定領域）とSOI層12が露出された領域（SOI素子領
域）とが混在する。その後レジスト15をアッシング等に
より除去する。
【００２７】次に図６に示すように、バルク領域のシリ
コン基板10上及びSOI領域のSOI層12上にシリコン層13を
エピタキシャル成長法により形成する。この際、SOI素
子領域にはシリコン酸化膜14が存在するため、シリコン
層13はバルク領域のシリコン基板10上及び測定領域のSO
I層12上にのみ選択的に成長する。
【００２８】その後はSOI領域に残存するシリコン酸化
膜14を除去する。そして、バルク領域及びSOI領域内に
半導体素子を周知の方法により形成し、半導体装置が完
成する。
【００２９】なお、シリコン層13の膜厚を測定した後
は、測定領域に存在するシリコン層13を除去しても良
い。勿論、SOI領域内にシリコン層13を残しておき、シ
リコン層13上に半導体素子を形成しても構わない。ま
た、シリコン酸化膜14は、シリコン層13を選択的に成長
させるためのものである。すなわち、シリコン酸化膜14
は、シリコン層13の堆積に対してマスク材として機能す
る。従って、例えばシリコン窒化膜等の他の絶縁膜や、
導電膜を代わりに用いても良い。
【００３０】次にこの発明の第２の実施形態に係る半導
体装置について、図７を用いて説明する。図７は、部分
SOI構造を採用したDRAM混載型のシステムLSIの断面図で
ある。本実施形態は、上記第１の実施形態におけるバル
ク領域にDRAMセルアレイを形成し、SOI領域にその他の
ロジック回路を形成したものである。まずバルク領域に
形成されたDRAMセルアレイの構造について簡単に説明す
る。
【００３１】図示するように、p型シリコン層13及びp型
シリコン基板10中にトレンチ16が設けられている。この
トレンチ16の上部を除いた内周面上にはキャパシタ絶縁
膜17が設けられている。更にトレンチ16の上部を除いた
内周面上で、且つキャパシタ絶縁膜17よりも上部には、
キャパシタ絶縁膜17よりも膜厚の大きいカラー酸化膜18
が設けられている。また、トレンチ16内にはストレージ
ノード電極19がトレンチ16内部を途中まで埋め込むよう
にして設けられ、ストレージノード電極19上に更に導電
体層20が設けられている。また、トレンチ16内の開口近
傍に低抵抗の導電体層21が更に設けられている。そし
て、シリコン基板10中にキャパシタ絶縁膜17と接するよ
うにしてn+型不純物拡散層22が設けられている。このn+
型不純物拡散層22はプレート電極として機能するもので
ある。以上のようにして、トレンチ型のセルキャパシタ
が形成されている。
【００３２】シリコン層13上には、ゲート絶縁膜23を介
在してゲート電極24が設けられており、絶縁膜34がゲー
ト電極24を取り囲むようにして設けられている。また、
シリコン層13表面内にn+型ソース・ドレイン領域25、26
が設けられることによりセルトランジスタが形成されて
いる。そして、セルトランジスタのソース領域25とセル
キャパシタの導電体層21とが電気的に接続されている。
以上のようなセルトランジスタとセルキャパシタとを含
むDRAMセルが、DRAMセルアレイ内に複数設けられてい
る。またDRAMセルは、素子分離領域STIによって電気的
に互いに分離された素子領域内に２個づつ配置され、ド
レイン領域26を共有している。
【００３３】そして、上記DRAMセルを被覆するようにし
て、シリコン層13上に層間絶縁膜27、28が設けられてい
る。層間絶縁膜27、28内には、層間絶縁膜28表面からド
レイン領域26に達するビット線コンタクトプラグ29が設
けられている。なお、ビット線コンタクトプラグと接す
るドレイン領域26内には高不純物濃度のn++型コンタク
ト領域30が設けられている。そして層間絶縁膜28上に、
ビット線コンタクトプラグ29と電気的に接続されたビッ
ト線BLが設けられている。
【００３４】次にSOI領域に形成されたロジック回路の
構成について説明する。図示するように、ロジック回路
に含まれるMOSトランジスタは、セルトランジスタと同
様にゲート絶縁膜23、ゲート電極24、ソース、ドレイン
領域25、26を有し、更にLDD領域31を有している。SOI素
子領域内のMOSトランジスタのゲート電極24は、ゲート
絶縁膜23を介在してSOI層12上に設けられている。また
ソース・ドレイン・LDD領域25、26、31はSOI層12内に設
けられている。なお、ソース・ドレイン領域25、26は、
SOI層12の表面からBOX層11に達するようにして設けられ
ている。測定領域内のMOSトランジスタのゲート電極24
は、SOI層12上のシリコン層13上にゲート絶縁膜23を介
在して設けられている。またソース・ドレイン・LDD領
域25、26、31は、BOX層11に達しない深さを有するよう
にしてシリコン層13内に設けられている。以上のような
構成を有するMOSトランジスタは、素子分離領域STIによ
って互いに電気的に分離されている。
【００３５】そして、上記MOSトランジスタを被覆する
ようにして、SOI層12上に層間絶縁膜27が設けられ、層
間絶縁膜27及びシリコン層13上に層間絶縁膜28が設けら
れている。層間絶縁膜27、28中には、MOSトランジスタ
のソース・ドレインに接続されたコンタクトプラグ32が
設けられ、層間絶縁膜27、28上にはコンタクトプラグ32
と電気的に接続された配線層33が設けられている。
【００３６】上記構成のLSIによれば、第１の実施形態
で説明した（１）の効果に加えて、（２）測定領域内の
MOSトランジスタの基板浮遊効果を解消できる、（３）L
SIの集積度を向上できる、という効果が得られる。
【００３７】まず上記（２）の効果について、図８
（ａ）乃至（ｄ）を用いて説明する。図８（ａ）は図７
におけるSOI素子領域の平面図であり、図８（ｂ）は図
８（ａ）におけるX1-X1’線方向に沿った断面図であ
る。なお図７は図８（ａ）におけるX2-X2’線方向に沿
った断面図に相当する。また図８（ｃ）は図７における
測定領域の平面図であり、図８（ｄ）は図８（ｃ）にお
けるX3-X3’線方向に沿った断面図である。図７は図８
（ｃ）におけるX4-X4’線方向に沿った断面図に相当す
る。
【００３８】まずSOI素子領域について説明する。図８
（ａ）に示すように、MOSトランジスタが設けられる素
子領域はその周囲を素子分離領域STIによって取り囲ま
れている。また、ソース・ドレイン領域25、26がBOX層1
1に達するように形成されているため、素子分離領域STI
も、図７及び図８（ｂ）に示すように、BOX層11に達す
るように形成されている。従って、p型SOI領域の電位、
すなわちMOSトランジスタのバックゲート電位を外部か
ら設定することが出来ず、浮遊電位となる。これが基板
浮遊効果である。このように、通常のSOI構造を利用し
たMOSトランジスタであると、ソース・ドレイン領域2
5、26がBOX層11に接することにより寄生容量を低減でき
る。その反面、MOSトランジスタのバックゲート電位を
固定に出来ない。バックゲート電位が浮遊電位である
と、特にアナログ動作時におけるゲート電圧−ドレイン
電流特性が悪化する。これは、例えばゲート電圧の変動
のカップリングがバックゲート電位に影響を与える為で
ある。従って、SOI領域に形成するMOSトランジスタは、
デジタル動作を行うMOSトランジスタに限られる。
【００３９】次に測定領域について説明する。図８
（ｃ）に示すように、MOSトランジスタが形成される素
子領域はSOI素子領域と同様に、その周囲を素子分離領
域STIによって取り囲まれている。しかし、SOI素子領域
と異なりソース・ドレイン領域25、26はBOX層11に達し
ないように形成される。そのため図８（ｄ）に示すよう
に、素子分離領域STIはBOX層11に達するように形成する
必要がない。従って、素子分離領域STIの一部をBOX層11
に達しないように形成し、且つ素子分離領域STI内の一
部領域にSOI層12に達するシリコン層13を形成し、この
シリコン層13に電位を与えることで、バックゲート電位
を所定の値に設定できる。シリコン層13に与えられた電
位は、SOI層12及びp型層13を介して、MOSトランジスタ
のバックゲートに与えられる。
【００４０】以上のように、本実施形態に係るLSIによ
れば、測定領域に形成したMOSトランジスタのバックゲ
ートバイアスを固定に出来、基板浮遊効果を解消でき
る。その結果、SOI領域内部にはデジタル動作のみなら
ずアナログ動作を行うMOSトランジスタを形成すること
が出来る。従って、システムLSIの設計自由度を向上で
きる。
【００４１】次に上記（３）の効果について図９
（ａ）、（ｂ）を用いて説明する。図９（ａ）、（ｂ）
はLSIの基板部分の断面図であり、図９（ａ）は従来構
造、図９（ｂ）は本実施形態に係る構造をモデル的に示
している。
【００４２】従来構造では、図９（ａ）に示すように、
バルク領域とSOI領域とが混在している。バルク領域１
にはDRAMセルアレイが形成され、バルク領域にはアナロ
グ動作を行う周辺回路が形成される。またSOI領域内に
はデジタル動作を行うロジック回路等が形成される。そ
して、バルク領域とSOI領域との間は素子分離領域STIに
よって電気的に分離されている。
【００４３】ところで、従来技術で説明したように、バ
ルク領域のシリコン層230は、シリコン基板200上への選
択成長法によって形成される。この際、シリコン層230
が形成される領域は、BOX層210及びSOI層220に囲まれて
いる。すると、シリコン層230の成長時において、BOX層
210及びSOI層220に接するシリコン層230はBOX層210及び
SOI層220からストレスを受け、結晶性が悪化する。従っ
て、バルク領域とSOI領域との境界部分は実際に素子を
形成することは好ましくない。図９（ａ）に示す領域A1
が、バルク領域とSOI領域との境界部分であり、素子を
形成する領域として使用することが困難な領域である。
【００４４】ところで、バルク領域１は例えばDRAMセル
アレイが形成される領域であるから、その面積は比較的
大きい。従って、バルク領域１に対する領域A1の面積比
率は小さい。例えばバルク領域１の幅が1mm、領域A1の
面積が10μmであるとすれば、領域A1がバルク領域１に
占める割合は僅か1%に過ぎない。しかし、バルク領域２
は周辺回路が形成される領域であって、場合によっては
数個のMOSトランジスタを形成するために用いられる。
従って、バルク領域２に対する領域A1の面積比率は非常
に大きい。例えばバルク領域２の幅が20μmであるとす
れば、領域A1がバルク領域２に占める割合は50%にもな
る。その結果、SOI素子を用いれば用いるほど無駄な領
域A1が増加して面積効率が悪化し、LSIの集積度の向上
が妨げられる。
【００４５】本実施形態によれば、アナログ動作を行う
周辺回路は測定領域内に形成できる。上記第１の実施形
態で説明したように、測定領域のシリコン層13は、SOI
層12上への選択成長法によって形成される。この際、シ
リコン層13が形成される領域はシリコン酸化膜14に囲ま
れている。しかし、シリコン酸化膜14は、単にSOI素子
領域上へのシリコン層13の成長を防止するためのもので
あり、その膜厚は比較的小さい。すると、シリコン層13
の成長時においてシリコン層13がシリコン酸化膜14から
受けるストレスも小さく済む。すなわち、ストレスによ
って結晶性が悪化する領域は非常に狭い。図９（ｂ）に
示すように、確かにバルク領域とSOI領域との境界部分
の領域A1は、従来構造と同程度の面積を有する。しか
し、SOI素子領域と測定領域との間の領域A1は、バルク
領域とSOI領域との境界部分の領域A1の面積に比べはる
かに小さい。また、従来構造のようにバルク領域とSOI
領域とを混在させるのではなく、SOI素子及びDRAMセル
アレイ以外のアナログ素子をSOI領域に集積している。
これにより、無駄な領域A1が全体に占める割合を大幅に
低減でき、LSIの集積度を飛躍的に向上できる。
【００４６】次にこの発明の第３の実施形態に係る半導
体装置について図１０を用いて説明する。図１０は、部
分SOI構造を有する半導体装置の断面図である。
【００４７】図示するように、本実施形態に係る部分SO
I構造は、上記第１の実施形態で説明した構造におい
て、測定領域のシリコン層13の膜厚depi’を、バルク領
域のシリコン層13の膜厚depiよりも小さくしたものであ
る。図１０の構造の製造方法について図１１を用いて説
明する。図１１は図１０の半導体装置の製造工程の一部
を示す断面図である。
【００４８】まず第１の実施形態で説明した工程に従っ
て図６に示す構造を形成する。その後図１１に示すよう
に、SOI素子領域に残存するシリコン酸化膜14をストッ
パーに用いたCMP（Chemical Mechanical Polishing）法
により、測定領域のシリコン層13を研磨・除去する。そ
の後、SOI素子領域のシリコン酸化膜14をエッチングに
より除去して図１０の構造を得る。
【００４９】本実施形態に係る部分SOI構造によれば、
図６に示す構造を得た段階で、SOI領域のシリコン層13
の膜厚を測定でき、第１の実施形態で説明した（１）の
効果が得られる。更に、（４）リソグラフィ精度を向上
できる、という効果を併せて得られる。図１０の構造を
得た後、バルク領域及びSOI領域には半導体素子が形成
され、シリコン層13及びSOI層12上には図示せぬ層間絶
縁膜が形成される。そして層間絶縁膜上には半導体素子
に接続する図示せぬ金属配線層が形成される。金属配線
層は金属層をリソグラフィ工程によってパターニングし
て形成するのが通常である。ところでリソグラフィ工程
によるパターニング精度は、その下地の平坦性に大きく
依存する。すなわち、金属配線層の下地である層間絶縁
膜表面に大きな段差があると、パターニング精度が悪化
し微細加工が困難になる。そして層間絶縁膜表面に発生
する段差は、その下地となるシリコン層13及びSOI層12
の段差に影響を受ける。しかし本実施形態によれば、測
定領域に残存するシリコン層13を研磨することで、バル
ク領域表面及びSOI素子領域表面との間の段差を小さく
している。従って、シリコン層13及びSOI層12上に設け
られる層間絶縁膜の平坦性が確保される。その結果、層
間絶縁膜上の金属配線層のパターニング精度が向上し、
半導体装置の更なる微細化に寄与できる。
【００５０】次にこの発明の第４の実施形態に係る半導
体装置について図１２を用いて説明する。図１２はDRAM
混載型のシステムLSIの断面図である。
【００５１】図示するように本実施形態は、上記第３の
実施形態に第２の実施形態を適用したものである。すな
わち、上記第３の実施形態におけるバルク領域にDRAMセ
ルアレイを形成し、SOI領域にその他のロジック回路を
形成したものである。従って、図１２は図７における測
定領域のシリコン層13の膜厚を小さくしたものであるの
で、説明は省略する。
【００５２】本実施形態によれば、第１乃至第３の実施
形態で説明した（１）乃至（４）の効果を得ることが出
来る。
【００５３】次にこの発明の第５の実施形態に係る半導
体装置について図１３を用いて説明する。図１３はDRAM
混載型のシステムLSIの断面図である。
【００５４】図示するように、本実施形態に係るLSI
は、上記第２、第４の実施形態に係るLSIにおいて、SOI
領域のSOI層12の膜厚dSOI’を、上記第２、第４の実施
形態におけるSOI層の膜厚dSOIよりも小さく形成し、且
つ測定領域のMOSトランジスタのソース・ドレイン領域2
5、26をBOX層11に達するように形成したものである。そ
して、SOI素子領域には完全空乏型MOSトランジスタを、
測定領域には部分空乏型MOSトランジスタを形成したも
のである。
【００５５】本実施形態に係るLSIによれば、上記第１
の実施形態で説明した（１）の効果が得られる。また、
第２の実施形態で説明した（３）の効果が得られる。更
に測定領域のシリコン層13の膜厚を小さくすることで、
第３の実施形態で説明した（４）の効果が得られる。こ
れら（１）、（２）、（４）の効果に加えて、（５）完
全空乏型MOSトランジスタと部分空乏型MOSトランジスタ
を作り分けることで、LSIの高性能化を図れる、という
効果が得られる。本効果について以下詳細に説明する。
【００５６】まず、完全空乏型及び部分空乏型MOSトラ
ンジスタについて図１４（ａ）、（ｂ）を用いて説明す
る。図１４（ａ）は完全空乏型、図１４（ｂ）は部分空
乏型MOSトランジスタの断面図である。図示するよう
に、SOI基板はシリコン基板50、BOX層51、及びSOI層52
を含むとする。そしてSOI層52内にはSOI層52表面からBO
X層11に達するようにしてソース・ドレイン領域53、54
が設けられている。また、SOI層52上にゲート絶縁膜55
を介在してゲート電極56が設けられ、ゲート電極56側壁
には絶縁膜57が設けられている。図１４（ａ）に示すよ
うに、完全空乏型MOSトランジスタは、動作時におい
て、ソース・ドレイン領域53、54とボディ領域（p型SOI
層52）とのpn接合、並びにゲート電極56、ゲート絶縁膜
55及びボディ領域のMIS接合によってボディ領域の全体
が空乏層で満たされる。すなわち、SOI層52におけるソ
ース・ドレイン領域53、54以外の領域は全面空乏化す
る。部分空乏型MOSトランジスタの場合には、図１４
（ｂ）に示すようにSOI層52内に空乏化していない領域
が残存する。
【００５７】上記全面空乏型MOSトランジスタと部分空
乏型MOSトランジスタとを比較すると、完全空乏型MOSト
ランジスタは部分空乏型トランジスタに比して電流供給
能力に優れるという特長を有している。この点について
図１５を用いて説明する。図１５は完全空乏型及び部分
空乏型MOSトランジスタのゲート電圧−ドレイン電流特
性を示すグラフである。
【００５８】サブスレショルド領域における、ゲート電
圧に対するドレイン電流の増加率（グラフの傾き）は、
S-ファクターという値で表現される。S-ファクターと
は、ゲート電圧−ドレイン電流特性の傾きの逆数を示
す。そして、S-ファクターが小さいほどグラフの傾きは
急峻になり、MOSトランジスタの電流供給能力が高いこ
とを示す。このS-ファクターSfacは次式で表される。Sf
ac＝（kB・T／q）・ln10・（1+Cdep／Cox）但しkBはボルツ
マン定数、Tは温度、qは電子電荷、Cdepは空乏層容量、
Coxはゲート絶縁膜容量である。完全空乏型と部分空乏
型との違いは、上式における空乏層容量Cdepである。完
全空乏型MOSトランジスタであると、部分空乏型に比べ
てCdepが非常に小さい。従って、S-ファクターが小さく
なるから、ゲート電圧−ドレイン電流特性の傾きは大き
くなる。図１５にも示すように、完全空乏型の方が部分
空乏型よりもドレイン電流は急峻に増加する。そのた
め、完全空乏型MOSトランジスタの閾値電圧Vth(FD)は、
部分空乏型MOSトランジスタVth(PD)よりも低くなる。ド
レイン電流は、ドレイン電圧をVDD、閾値電圧をVthとす
れば、(VDD−Vth)2に比例する。すなわち、完全空乏型M
OSトランジスタでは、S-ファクターが小さくなることに
より閾値電圧Vthが低減され、閾値電圧Vthが低減される
ことによりドレイン電流が増大する。その為、MOSトラ
ンジスタの電流供給能力が高められる。
【００５９】完全空乏型MOSトランジスタには以上のよ
うな特長がある一方で、部分空乏型に比して製造が困難
であるという問題もある。前述の通り、完全空乏型では
ボディ領域を全面空乏化させる必要がある。従って、BO
X層上のSOI層を極めて薄く形成しなければならない。と
ころが、確実に完全空乏化が起こり得る程度の膜厚にSO
I層を薄膜化することは、現在の半導体プロセスにおい
て非常な困難であり、高い製造歩留まりを達成し難い。
【００６０】上記のように、完全空乏型MOSトランジス
タは、その高駆動能力故に広く用いることが望まれる
が、製造歩留まりの観点からは用いづらいという状況に
あった。しかし本実施形態に係るLSIによれば、測定領
域のSOI層12上に更にシリコン層13を設けている。すな
わち測定領域におけるMOSトランジスタのボディ領域の
膜厚は、SOI素子領域における膜厚よりも大きくなる。
換言すれば、SOI領域内に複数のボディ膜厚のMOSトラン
ジスタを形成することが出来る。すると、予めSOI層12
の膜厚dSOI’を、完全空乏化を満足させる程度に薄く形
成しておくことで、SOI素子領域にのみ完全空乏型MOSト
ランジスタを選択的に形成することが出来る。他方、測
定領域には部分空乏型MOSトランジスタを形成すること
が出来る。このように、SOI素子により回路を構成すべ
き領域内において、必要不可欠な部分にのみ完全空乏型
MOSトランジスタを形成し、その他の領域は製造が容易
な部分空乏型MOSトランジスタを形成することで、LSIと
しての製造歩留まりの向上及び性能向上が両立出来る。
【００６１】上記のように、この発明の第１乃至第５の
実施形態によれば、（１）膜厚測定を簡易化出来る半導
体装置及びその製造方法を提供出来る。更に、部分SOI
構造を有する半導体装置において、（２）SOI基板上の
基板浮遊効果を解消できる、（３）半導体装置の集積度
を向上できる、（４）リソグラフィ精度を向上できる、
及び（５）半導体装置の高性能化を図れる、という効果
が得られる。
【００６２】なお、本発明の実施形態は上記第１乃至第
５の実施形態に限られるものではない。第２、第４の実
施形態において、SOI素子領域に形成するMOSトランジス
タについての詳細な説明は省略したが、SOI層12の膜厚
が大きくい場合には部分空乏型MOSトランジスタとして
動作する。しかし図１６のLSIの断面図に示すように、S
OI層12の膜厚を小さくすることにより完全空乏型MOSト
ランジスタとしても良い。また、上記実施形態ではトレ
ンチキャパシタを有するDRAMを例に挙げて説明したが、
勿論、スタック型のキャパシタを有するDRAMであっても
良く、更にはSRAM（Static RAM）、フラッシュメモリ、
更にはFerroelectric RAMであっても良い。勿論、メモ
リ混載型のLSIに限られず、部分SOI構造を有する半導体
装置一般に広く本発明は適用できる。
【００６３】更に、上記実施形態では、バルク領域のシ
リコン層13底面と、SOI領域のBOX層11底面とが一致する
場合を例に挙げて説明した。しかし、例えばシリコン層
13底面がBOX層11底面よりも低い位置にあっても良い。
この場合について図１７（ａ）、（ｂ）を用いて説明す
る。図１７（ａ）、（ｂ）は部分SOI構造の一部製造工
程を順次示す断面図である。まず第１の実施形態で説明
した工程により図４の構造を得る。その後、図１７
（ａ）に示すように、バルク領域のBOX層11及びシリコ
ン基板10の一部をエッチングする。その後、図１７
（ａ）に示すように、シリコン層13をシリコン基板10上
及びSOI層12上に形成する。これにより、シリコン層13
の底面はSOI領域のBOX層11底面より下に位置することに
なる。
【００６４】また、同一半導体基板上のSOIを複数の膜
厚を有するように形成することは、SOS（Silicon On Sa
pphire）の場合にも適用可能である。この場合には、上
記（２）、（４）、（５）の効果が得られる。
【００６５】なお、本願発明は上記実施形態に限定され
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構
成要件からいくつかの構成要件が削除されても、発明が
解決しようとする課題の欄で述べた課題が解決でき、発
明の効果の欄で述べられている効果が得られる場合に
は、この構成要件が削除された構成が発明として抽出さ
れうる。
【００６６】
【発明の効果】以上説明したように、この発明によれ
ば、膜厚測定を簡易化出来る半導体装置及びその製造方
法を提供出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体装置の
断面図。
【図２】この発明の第１の実施形態に係る半導体装置の
第１の製造工程の断面図。
【図３】この発明の第１の実施形態に係る半導体装置の
第２の製造工程の断面図。
【図４】この発明の第１の実施形態に係る半導体装置の
第３の製造工程の断面図。
【図５】この発明の第１の実施形態に係る半導体装置の
第４の製造工程の断面図。
【図６】この発明の第１の実施形態に係る半導体装置の
第５の製造工程の断面図。
【図７】この発明の第２の実施形態に係る半導体装置の
断面図。
【図８】図７に示す半導体装置の一部を示しており、
（ａ）図はSOI素子領域の平面図、（ｂ）図は（ａ）図
におけるX1-X1’線に沿った断面図、（ｃ）図は測定領
域の平面図、（ｄ）図は（ｃ）図におけるX3-X3’線に
沿った断面図。
【図９】半導体装置の断面図を示しており、（ａ）図は
従来構造、（ｂ）図はこの発明の第２の実施形態に係る
構造の断面図。
【図１０】この発明の第３の実施形態に係る半導体装置
の断面図。
【図１１】この発明の第３の実施形態に係る半導体装置
の製造工程の一部の断面図。
【図１２】この発明の第４の実施形態に係る半導体装置
の断面図。
【図１３】この発明の第５の実施形態に係る半導体装置
の断面図。
【図１４】半導体装置の断面図を示しており、（ａ）図
は完全空乏型、（ｂ）図は部分空乏型MOSトランジスタ
の断面図。
【図１５】MOSトランジスタのゲート電圧−ドレイン電
流特性を示すグラフ。
【図１６】この発明の第１乃至第５の実施形態の第１変
形例に係る半導体装置の断面図。
【図１７】この発明の第１乃至第５の実施形態の第２変
形例に係る半導体装置の製造方法を示しており、
（ａ）、（ｂ）図はそれぞれ第１、第２の製造工程の断
面図。
【図１８】従来の半導体装置の製造工程を順次示す図で
あり、（ａ）乃至（ｄ）はそれぞれ第１乃至第４の製造
工程の断面図。
【符号の説明】
10、50、200…シリコン基板 11、51、210…BOX層 12、52、220…SOI層 13、230…シリコン層 14、240…シリコン酸化膜 15、250…レジスト 16…トレンチ 17…キャパシタ絶縁膜 18…カラー酸化膜 19…ストレージノード電極 20、21…導電膜 22…プレート電極 23、55…ゲート絶縁膜 24、56…ゲート電極 25、53…ソース領域 26、54…ドレイン領域 27、28…層間絶縁膜 29、32…コンタクトプラグ 30…コンタクト領域 31…LDD領域 33…配線層 34、57…絶縁膜 58…空乏層 100、300…SOI基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 21/76 Ｅ 27/10 ４６１ 29/78 ６１３Ｂ 27/108 ６１８Ｅ 27/12 27/10 ６２５Ａ 27/08 １０２Ｈ 29/786 Ｆターム(参考） 4M106 AA01 BA04 CA48 5F032 AA06 AA07 AA35 AA82 BA05 BB01 BB04 CA14 CA17 DA03 DA12 DA33 DA53 DA60 DA71 DA78 5F048 AC03 BA16 BC06 BG01 BG13 DA24 5F083 AD15 AD17 AD21 BS00 EP00 FR00 GA27 HA02 MA06 MA19 PR25 ZA04 ZA11 ZA20 5F110 AA04 AA15 AA24 BB04 BB06 CC02 DD05 DD13 GG02 GG12 GG19 GG42 HM15 NN62 NN74 NN78 QQ17

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の第１領域に、設けられた第
    １の半導体層と、 前記半導体基板の第２領域上に、絶縁膜を介在して設け
    られた第２の半導体層と、 前記半導体基板の第３領域上に、前記絶縁膜及び前記第
    ２の半導体層を介在して設けられた第３の半導体層とを
    備え、前記第３領域内の第３の半導体層の上面の高さは
    前記第２領域内の第２の半導体層の上面の高さよりも高
    いことを特徴とする半導体装置。
  2. 【請求項２】 前記第２領域内の第２の半導体層の上面
    の高さと、前記第３領域内の第２の半導体層の上面の高
    さとは、実質的に同一であることを特徴とする請求項１
    記載の半導体装置。
  3. 【請求項３】 前記第３の半導体層上に設けられたＭＯ
    Ｓトランジスタと、 前記第３領域内の前記第２の半導体層上に前記第３の半
    導体層と離隔するようにして設けられ、前記第２の半導
    体層を介して前記第３の半導体層に電気的に接続された
    第４の半導体層とを更に備えることを特徴とする請求項
    １記載の半導体装置。
  4. 【請求項４】 前記第２領域内の前記第２の半導体層上
    に設けられ、前記絶縁膜に達するソース・ドレイン領域
    を有するＭＯＳトランジスタを更に備え、 前記第３の半導体層上に設けられた前記ＭＯＳトランジ
    スタのソース・ドレイン領域の底部は、前記第２または
    第３の半導体層内に存在し、前記第４半導体層から前記
    ソース・ドレイン領域直下の前記第２の半導体層を介し
    て所定の電位が与えられることを特徴とする請求項３記
    載の半導体装置。
  5. 【請求項５】 前記第３の半導体層内に設けられ、且つ
    前記第２または第３の半導体層内に底部が存する素子分
    離領域を更に備え、 前記第３の半導体層上に設けられた前記ＭＯＳトランジ
    スタは前記素子分離領域によって取り囲まれており、前
    記第４半導体層から前記ソース・ドレイン領域及び前記
    素子分離領域直下の前記第２の半導体層を介して所定の
    電位が与えられることを特徴とする請求項４記載の半導
    体装置。
  6. 【請求項６】 前記第２領域内の前記第２の半導体層上
    に設けられ、前記絶縁膜に達するソース・ドレイン領域
    を有するＭＯＳトランジスタと、 前記第３の半導体層上に設けられ、前記絶縁膜に達する
    ソース・ドレイン領域を有するＭＯＳトランジスタとを
    更に備えることを特徴とする請求項１記載の半導体装
    置。
  7. 【請求項７】 少なくとも前記第１の半導体層上に設け
    られたＤＲＡＭセルと、 前記第２、第３の半導体層上に設けられ、前記ＤＲＡＭ
    セルを制御するロジック回路とを更に備えることを特徴
    とする請求項１記載の半導体装置。
  8. 【請求項８】 前記第３の半導体層の膜厚は、前記第１
    の半導体層と実質的に同一であることを特徴とする請求
    項１記載の半導体装置。
  9. 【請求項９】 前記第３の半導体層の膜厚は、前記第１
    の半導体層よりも小さいことを特徴とする請求項１記載
    の半導体装置。
  10. 【請求項１０】 前記第２の半導体層上に設けられた前
    記ＭＯＳトランジスタは、部分空乏型であることを特徴
    とする請求項４記載の半導体装置。
  11. 【請求項１１】 前記第２、第３の半導体層上に設けら
    れた前記ＭＯＳトランジスタは、それぞれ完全空乏型及
    び部分空乏型であることを特徴とする請求項６記載の半
    導体装置。
  12. 【請求項１２】 半導体基板の第１乃至第３領域上に第
    １絶縁膜、第１の半導体層、及び第２絶縁膜を順次形成
    する工程と、 前記第１領域の前記第１絶縁膜、第１の半導体層、及び
    第２絶縁膜、並びに前記第３領域の前記第２絶縁膜を除
    去する工程と、 前記半導体基板の前記第１領域上、及び前記第３領域内
    の前記第１の半導体層上に第２の半導体層を選択的に形
    成する工程と、 前記第２絶縁膜を除去する工程とを具備することを特徴
    とする半導体装置の製造方法。
  13. 【請求項１３】 前記第２の半導体層を形成する工程の
    後、前記第３領域内の前記第２の半導体層の膜厚を測定
    する工程を更に備えることを特徴とする請求項１２記載
    の半導体装置の製造方法。
  14. 【請求項１４】 前記第２の半導体層を形成する工程の
    後、前記第２領域内の前記第２絶縁膜をストッパーに用
    いて、前記第３領域内の前記第２の半導体層を研磨する
    工程を更に備えることを特徴とする請求項１２記載の半
    導体装置の製造方法。
  15. 【請求項１５】 前記第２絶縁膜を除去する工程の後、
    前記第１の半導体層及び前記第２の半導体層上に半導体
    素子を形成する工程を更に備えることを特徴とする請求
    項１２記載の半導体装置の製造方法。
  16. 【請求項１６】 前記第１の半導体層上に形成される前
    記半導体素子の少なくとも１つは全面空乏型のＭＯＳト
    ランジスタであり、前記第３領域内の前記第２の半導体
    層上に形成される前記半導体素子の少なくとも１つは部
    分空乏型のＭＯＳトランジスタであることを特徴とする
    請求項１５記載の半導体装置の製造方法。
  17. 【請求項１７】 前記第１領域内の第２の半導体層に形
    成される前記半導体素子のいずれかはＤＲＡＭセルであ
    ることを特徴とする請求項１５記載の半導体装置の製造
    方法。
  18. 【請求項１８】 前記膜厚を測定する工程は、光学的手
    法により、前記第２領域内の前記第１の半導体層の膜厚
    を測定する工程と、 光学的手法により、前記第３領域内の前記第２の半導体
    層及び前記第１の半導体層の積層膜厚を測定する工程
    と、 前記積層膜厚から前記第１の半導体層の膜厚を減算する
    ことにより前記第２の半導体層の膜厚を算出する工程と
    を含むことを特徴とする請求項１３記載の半導体装置の
    製造方法。
  19. 【請求項１９】 前記第２の半導体層の膜厚を測定する
    工程は、前記第２の半導体層の膜厚の測定結果に基づい
    て、前記第２の半導体層を形成した成膜装置における次
    の成膜工程の成膜条件を最適化する工程を含むことを特
    徴とする請求項１３記載の半導体装置の製造方法。
  20. 【請求項２０】 前記第２絶縁膜は、前記第２の半導体
    層の堆積に対するマスク材として機能するものであり、
    前記第２半導体層の前記第２絶縁膜上への堆積を妨げる
    材料により形成されることを特徴とする請求項１２記載
    の半導体装置の製造方法。
  21. 【請求項２１】 前記第２絶縁膜は、シリコン酸化膜ま
    たはシリコン窒化膜を材料として形成されることを特徴
    とする請求項２０記載の半導体装置の製造方法。
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