TW578201B - Semiconductor device having patterned silicon on insulator structure and method for manufacturing semiconductor device - Google Patents

Semiconductor device having patterned silicon on insulator structure and method for manufacturing semiconductor device Download PDF

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Description

578201 五、發明說明（l) 〇 發明所屬之技術領娀 本發明是有關於一種具部分矽絕緣體結構之半導體 裝置及其製造方法，且特別是有關於一種用於矽絕緣體 (Silicon On Insulator，SOI)基板的系統大型積體電路 (System Large Scale Integration ， System LSI)中戶斤 使用的技術。本發明之優先權，係為西元2 0 0 1年1 2月2 5 . 曰所提出之日本專利申請第2 0 0 1 - 3 9 2 5 7 1號，且在參照前 述申請案之後，即將全部内容納入本發明中。 ， 先前技術 今曰由於電腦、網路的發達而迎向寬頻（broad b a n d )的時代。因此，為了處理網路上的大量資料，必需 鲁 要在大型積體電路中高密度地積集多種半導體元件。因 此，為了在大型積體電路中尋求高積集化，因而嘗試使 用矽絕緣體。矽絕緣體習知是在絕緣膜上形成矽層的結 構。在此矽絕緣體上所形成之半導體元件（矽絕緣體元 件）’其寄生容量會降低、並可高速動作。因此，使用矽 絕緣體元件之際，可期待實現大型積體電路之更高性能 化。 例如是由R· Hannon 在2000 Symposium on VLSI Technology Digest of Technical Papers n 0. 2 5 //m Merged Bulk DRAM and SOI Logic using Patterned SOI 中所提出的技術，此技術係為使用石夕絕緣體元件之 _ 動悲隨機存取記憶體（Dynamic Random Access Memory， D R A Μ )混載（m e r g e d )型的系統大型積體電路。
10309pif.ptd 第6頁 578201
然而’關於系統大型積體電路，矽絕緣體元件之使 =良善與f 1係隨著系統大型積體電路中所含的電路而 ^ °在動悲隨機存取記憶體混載型的系統大型積體電路 :至少在動態隨機存取記憶體部份，不應使用矽絕緣 f 7L件。其原因是，矽絕緣體元件所具有的浮置基體效 1 〇 a t 1 n g B 0 d y E f f e c t)。因此，較為理想的是，動 怨ik機存取記憶胞，係由非矽絕緣體元件所形成，而其 他用以進行數位（d i g i t a丨）動作的邏輯（丨〇 g丨c )電路，則 由f $緣體元件所形成。具體而言，將矽絕緣體區域設 在部份石夕基板上的結構，係稱為部份矽絕緣體結構 (patterned Silicon On Insulator structure)。而 且:，佳係在非矽絕緣體區域（即表體（bulk)區域）形成 動態隨機存取記憶胞，而且在矽絕緣體區域形成週邊電 路0 關於上述部份矽絕緣體結構的製造方法，可使用第 1 A圖至第1 D圖進行說明。第圖至第1 d圖係依序繪示各 個矽絕緣體結構的製造流程的剖面圖。 首先，如同第1 Α圖所示，在矽絕緣體基板3 〇 〇上形成 氧化秒膜2 4 0。矽絕緣體基板3 〇〇係具有矽基板2〇〇、埋入 式氧化物（Buried Oxide ’BOX)層210及石夕絕緣體層220。 接著，在氧化矽膜2 4 0上塗佈光阻2 5 0後，圖案化光阻 2 5 0 ’而使光阻2 5 0僅殘存於矽絕緣體區域之全部區域 上。之後，如同第1 B圖所示，以光阻2 5 0為罩幕，蚀刻表 體區域之氧化矽膜2 4 0、矽絕緣體層2 2 0及埋入式氧化物
10309pif.ptd 第7頁 578201 五、發明說明（3) 層210，以暴露出矽基板200。之後，移除光阻250。接 著，如同第1C圖所示，藉由蠢晶（epitaxial)成長法，在 矽基板2 0 0上選擇性形成矽層2 3 0。此時，由於暴露於絕 緣體區域上的是氧化矽膜240，因此，矽層230僅成長於 表體區域之矽基板2 0 0上。之後，如同第1 D圖所示，移除 殘存於矽絕緣體區域上之氧化矽膜2 4 0。 藉由上述方法，可實現在部分矽基板上存在有矽絕 緣體的部分矽絕緣體結構。之後，在矽絕緣體區域之矽 絕緣體層220上，形成邏輯電路等。接著，於表體區域之 矽層2 3 0上，形成動態隨機存取記憶胞等。在上述中，視 半導體元件之特性，而將矽絕緣體元件與非矽絕緣體元 件予以分離，以實現高速•高性能的系統大型積體電 路。 然而，使用上述之製造方法，則欲測量形成於表體 區域的矽層230之膜厚，係為非常困難的。 在半導體製造流程之成膜製程中，即使在相同的成 膜條件下，成膜速率也不一定會常保持相同。反倒是， 在相同的成膜條件下，成膜速率通常是不同的。其原因 是，在成膜裝置運作時，受到細微的外部環境（溫度、 氣壓、濕度）變化、或細微的内部環境（反應室 (chamber)内部的狀態、感測器等的狀態）變化、半導體 晶圓之表面狀態等的影響。虽此，有必要在成膜之際， 在其成膜條件下，測量成膜速率（膜厚）。而且，有必 要將此測量結果回饋（feedback)至下次的成膜時之成膜
10309pif.ptd 第8頁 578201 五、發明說明（4) 條侔中，以使成膜條件最佳化。較特別是，在晶片上有 系統（S y s t e m ο n C h i p，S 〇 C )型的高性能系統大型積體電 路之情形下，為了提高微影（Lithography)製程之精確 度，其膜厚的控制是非常重要的。例如是在部分碎絕緣 體結構之情形下，較佳係在可能之限度下，盡量縮小表 體區域與矽絕緣體區域之間的落差。亦即，為了使表體 區域之矽層2 3 0頂面，與矽絕緣體區域之矽絕緣體層2 2 0 頂面在同一平面上，因而，必需控制矽層2 3 0之成長條 件。為此，必需要測量出矽層2 3 0之膜厚d e p i 。而且，為 了提高產率，膜厚之測量必需藉由非破壞性檢查而為 之。例如，使用藉由各層邊界之光反射而進行測量的光 學方法。 然而，在第1 D圖所示之部分矽絕緣體結構中，測量 膜厚時，由於矽層230與其下部之基板2 0 0為同一材料， 亦即，兩者的光學係數幾乎沒有差異。因此，矽層2 3 0之 膜厚測量係為非常困難的。其結果顯示，此成膜條件下 所得的成膜結果，會完全反映於其後之成膜上，因而， 造成系統大型積體電路之產率的惡化。 發明内容 本發明提出一種半導體裝置，係包括第一半導體 層、第二半導體層、第三半導體層。第一半導體層係設 於半導體基板之第一區域。第二半導體層係設於前述半 導體基板之第二區域上，且於第二半導體層與半導體基 板之第二區域之間設有絕緣膜。第三半導體層係設於半
10309pif.ptd 第9頁 578201 五、發明說明（5) 導體基板之第三區域上，且在第三半導體層與半導體基 板之第三區域之間，設有絕緣膜及第二半導體層。第三 半導體層之頂面高度，係比第二區域内之第二半導體層 之頂面高度還高。 本發明再提出一種半導體裝置之製造方法，此方法 包括：在半導體基板之第一至第三區域上依序形成第一 絕緣膜、第一半導體層及第二絕緣膜。接著，去除前述 第一區域之第一絕緣膜、第一半導體層及第二絕緣膜、
以及前述第三區域之前述第二絕緣膜。之後，在前述半 導體基板之前述第一區域上及前述第三區域内之第一半 導體層上，選擇性形成第二半導體層。接著，移除前述 第二絕緣膜。 為讓本發明之上述和其他目的、特徵、和優點能更 明顯易懂，下文特舉一較佳實施例，並配合所附圖式， 作詳細說明如下： 實施方式 接著，使用第2圖，對本發明之第一較佳實施例的半 導體裝置及其製造方法進行說明。第2圖係為具有部分矽 絕緣體結構的半導體裝置的剖面圖。
如圖所示，在矽基板1 0上之矽絕緣體區域上，設置 埋入式氧化物層1 1。而且在埋入式氧化物層1 1上，設置 矽絕緣體層1 2，此矽絕緣體層1 2例如是矽等的半導體 層。埋入式氧化物層1 1例如是氧化矽膜等的絕緣膜。另 一方面，在未設置矽絕緣體之表體區域的矽基板1 0上，
10309pif. ptd 第10頁 578201 五、發明說明（6) 設置矽層1 3。表體區域之矽層1 3之頂面，係設成實質上 與矽絕緣體層1 2之頂面在同一平面上。另外，在此部分 矽絕緣體結構中，也於矽絕緣體區域上之矽絕緣體層1 2 上，設置矽層1 3。 依據上述之部分矽絕緣體結構，可以達到下述效 果。（1 )可使膜厚測量簡易化。具體而言，係可簡單容 易地測量石夕層1 3之膜厚d e p i。石夕層1 3係同時形成於表體 區域之矽基板1 0上以及矽絕緣體區域之矽絕緣體層1 2 上。亦即，在各區域中，所形成的矽層1 3之下層相互之 間並不相同。而且，由於其材料皆為矽，因此，設於各 區域之矽層1 3的膜厚，基本上係為相同的。如此，矽層 1 3之膜厚測量，雖然與習知相同，無法直接在表體區域 中進行測量，然而，本發明也可以在矽絕緣體區域中進 行測量。在矽絕緣體區域中，係存在有存在有矽層1 3之 區域以及未存在有矽層13之區域。就此，可將未存在有 矽層1 3的區域，稱為矽絕緣體元件區域，而存在有矽層 1 3之區域，則稱為測量區域。由於矽絕緣體層1 2之下層 係為埋入式氧化物層1 1 ，而且兩者之光學係數有極大的 差異。因此，也可以同時得到矽絕緣體元件區域之矽絕 緣體層1 2的膜厚。由於在測量區域中，所量得的是矽層 1 3與矽絕緣體層1 2的總膜厚。因此，將測量區域中所得 的測量結果，扣除矽絕緣體元件區域所得的測量結果， 即可算出矽層13之膜厚。 在上述中，藉由本較佳實施例之半導體裝置，即可
10309pi f.ptd 第11頁 578201 五、發明說明（7) 使膜厚測量簡 厚，即可將矽 )最佳化。其 接著，使 結構的製造方 部分矽絕緣體 首先，如 氣相沈積法（L Deposition ， 成氧化矽膜1 4 矽基板1 0上的 物層1 1上的矽 片矽基板相互 (Separation 著，在氧化矽 案化光阻1 5， 石夕膜1 4上。 之後，如 刻，去除位於 其結果顯示， 11 〇 接著，如 域的光阻1 5， 之後，如 易化。如此，利用所測得之矽層1 3的膜 層1 3之成膜條件（如成膜氣氛氣、溫度等 結果顯示，可以提高半導體裝置之產率。 用第3 A圖至第3 E圖，對上述部分矽絕緣體 法進行說明。第3 A圖至第3 E圖係依序繪示 結構的製造流程的剖面圖。 同第3 A圖所示，利用熱氧化法或低壓化學 〇w Pressure-Chemical Vapor L P - C V D )法等，在矽絕緣體基板1 0 0上，形 。矽絕緣體基板1 0 0係具有矽基板1 0、位於 埋入式氧化物層1 1、以及位於埋入式氧化 絕緣體層1 2。此矽絕緣體基板1 0 0可以由2 貼合而形成，也可以由氧離子佈植隔離 by Implanted Oxygen ，SIM0X)所形成。接 膜1 4上塗佈光阻1 5。再藉由微影技術，圖 以使光阻1 5僅殘存於矽絕緣體區域的氧化 同第3 B圖所示，以光阻1 5作為罩幕進行蝕 表體區域之氧化矽膜1 4及矽絕緣體層1 2。 暴露出位於表體區域的埋入式氧化物層 同第3 C圖所示，圖案化殘存於矽絕緣體區 並移除作為測量區域的區域的光阻1 5。 同第3 D圖所示，以光阻1 5作為罩幕，蝕刻
10309pif.ptd 第12頁 578201 五、發明說明（8) 移除位於矽 體區域的埋 表體區域的 存在有暴路 )、以及暴 後，利用灰 接著， 區域之碎基 成矽層1 3。 化矽膜1 4， 内。故，矽 測量區域之 之後， 後，利用習 半導體元件 另夕卜， 在於測量區 有矽層1 3之 件。再者， 亦即，氧化 材料。因此 或導電膜。 接著， 導體裝置及 表於合 於位混 位出， 及露中 以暴域 、，區 14示體 Ml顯緣 矽果絕 化結碎 氧其在 分。， 部1者 - 11 之層再 域物。 區化ο > 1 體氧板 緣式基 絕入碎 之 域。 區 件域 元區 體量 緣測 絕C 矽域 C區 域的 區2 11 的層 4體 11 膜緣 矽絕 化矽 氧出 出露 體形 表， 於上 ，2 I-*· 法層 長體 成緣 晶絕 由之 。藉域 5 ， 區 11 阻示體 光所緣 除圖絕 移3E矽 ，第及 法同10 化如板 氧域 有區 在件 存元 中體 域緣 區絕 件矽 元於 體成 緣形 絕會 矽不 在3 > 11 於層 由碎 時此 此因 之 ο 4 11 膜 化 域 氧 區 的 體 域 表 區 於 體 長。緣 成上絕 性12矽 擇層於 選體存 僅緣殘 13絕除 層矽移 及 ο 1X 板 基 矽 之 成 形 内 域 區 體 緣 絕 碎。 及置 域裝 區體 體導 表半 於成 法完 方而 知， 存留 除殘 移内 以域 可區 也體 ，緣 後絕 量砍 測在 之， 厚然 膜當 3 0 1X 層3 碎層 成矽 完的 在域 元上 體3 11 導層 半 碎 成於 形長 上成 13性 層擇 矽選 在係 以14 可 也矽 ’ 化 下氧 形於 情由 幕膜 罩緣 的絕 積他 堆其 之等 3 膜 層矽 矽化 為氮 作是 係如 ，例 用 改 以 14可 膜也 矽， 能 功 之 圖 明 說 行 進 法 方 第造 用製 使其 半碎 的分 例部 施用 實採 佳為 較係 二圖 第 之 明 發 本 對 第
10309pif. ptd 第13頁 578201 五、發明說明（9) 絕緣體結構的動態隨機存取記憶體混載型的系統大型積 體電路的剖面圖。在本較佳實施例中，係於上述第一較 佳實施例中之表體區域上，形成動態隨機存取記憶胞陣 列，而且於矽絕緣體區域上，形成其他的邏輯電路。首 先，對形成於表體區域之動態隨機存取記憶胞陣列的結 構，進行簡單的說明。 如圖所示，在p型矽層1 3及p型基板1 0中，設置溝渠 16。除了溝渠16之上部外，在溝渠16内周面上，設置電 容絕緣膜1 7。更甚之，除了溝渠1 6之上部外，在溝渠1 6 内周面及電容絕緣膜1 7之頂部，設置膜厚大於電容絕緣 膜1 7的領氧化膜1 8。再者，於溝渠1 6内，埋入儲存電極 1 9，且儲存電極1 9係埋入至溝渠1 6内部的中途為止。而 且於儲存電極19上，更設有導電層20。再者，在溝渠16 内之靠近開口的部位，更設有低電阻導電層2 1 。而且， 在矽基板1 0中，與電容絕緣膜1 7相接觸之部位上，更設 有n+型摻雜擴散層22。此n+型摻雜擴散層22係具有作為 平板電極的功能。如上所述，係構成了溝渠式功能電路 胞電容器（cell capacitor) 〇 在矽層1 3上，設置閘極電極2 4，其中矽層1 3與閘極 電極2 4之間係設有閘極絕緣膜2 3，且在閘極電極2 4之周 圍，係圍繞有絕緣膜3 4。接著，於矽層1 3表面内，設置 η +型源極·〉及極區域25、26 ’以形成功能電路胞電晶 體。而且’功能電路胞電晶體之源極區域2 5 ’係與功能 電路胞電容器之導電層2 1電性連接。在動態隨機存取記
10309pif. ptd 第14頁 578201 五、發明說明（10) ------- 陣列内，係設有多個動態隨機存取記憶胞，且此動 =^機存取記憶胞，係含有上述功能電路ς電晶體與功 路胞電容器。再者，在元件區域内，配置2個動態隨 、子取記憶胞，其中此二動態隨機存取記憶胞係利用元 t隔離區域STI而電性分離，而且其汲極區〜域26係為共 有。 而且’在石夕層1 3上’設有層間絕緣膜2 7、2 8，此層 間絕緣膜2 7、2 8係覆蓋上述動態隨機存取記憶胞。在層 間絕緣膜2 7、2 8内，設有位元線接觸插塞2 9，此位元線 接觸插塞29，係從層間絕緣膜28表面到汲極區域26。而 且’在與位元線接觸插塞2 9相接觸的汲極區域2 6内，設 有高摻雜濃度的η + +型接觸區域3 〇。而且，在此層間絕緣 膜28上設有位元線bl，且位元線BL與位元線接觸插塞2 9 電性連接。 接著，對形成於矽絕緣體區域的邏輯電路的結構進 行說明。如圖所示，含有邏輯電路的金屬氧化半導體電 晶體，不僅具有與功能電路胞電晶體相同的閘極絕緣膜 23、閘極電極24、源極•汲極區域25、26，更具有輕摻 雜汲極（Light ly Doped Drain，LDD)區域31。矽絕緣體 元件區域内之金屬氧化半導體電晶體的閘極電極24 ’係 設於矽絕緣體層1 2上，而且在閘極電極2 4與矽絕緣體層 1 2之間設有閘極絕緣膜2 3。再者，源極•汲極•輕摻雜 汲極區域2 5、2 6、3 1係設於矽絕緣體層1 2内。而且’源 極•汲極區域2 5、2 6，係從矽絕緣體層1 2之表面至埋入
103〇9pif.ptd 第 15 頁 578201 五、發明說明（11) 式氧化物層π 。測量區域内之金屬氧化半導體電晶體之 閘極電極24，係設於矽絕緣體層1 2上之矽層1 3上，且在 閘極電極2 4與矽絕緣體層1 2上之矽層1 3之間設有閘極絕 緣膜2 3。再者，源極•汲極•輕摻雜汲極區域2 5、2 6、 3 1 ，係具有未到達埋入式氧化物層1 1的深度，且皆設置 於矽層13内。具有上述結構的金屬氧化半導體電晶體， 可藉由元件隔離區域STI而相互電性分離。 而且，在矽絕緣體層1 2上設有層間絕緣膜2 7，且此 層間絕緣膜2 7係覆蓋上述金屬氧化半導體電晶體。再於 層間絕緣膜2 7及矽層1 3上設置層間絕緣膜2 8。在層間絕 緣膜27、28中設置接觸插塞32，此接觸插塞32與金屬氧 化半導體電晶體之源極•汲極相接觸。在層間絕緣膜 2 7、2 8上設置導線層3 3，此導線層3 3與接觸插塞3 2電性 連接。 上述所構成之大型積體電路可以得到除了第一較佳 實施例所說明之效果（1 )之外，還附加了下列效果。 (2 )消除測定區域内之金屬氧化半導體電晶體的浮置基 體效應。（3)提高大型積體電路的積集度。 首先，使用第5A圖及第5B圖、以及第6A圖及第6B 圖，對上述效果（2 )進行說明。第5 A圖係為第4圖的矽 絕緣體元件區域的平面圖，第5 B圖係為沿著第5 A圖之 5 B - 5 B線方向的剖面圖。而且，第4圖係相當於沿著第5 A 圖之4-4線方向的剖面圖。第6A圖係為第4圖的測量區域 的平面圖，第6B圖係為沿著第6A圖之6B - 6B線方向的剖面
10309pif.ptd 第16頁 578201 五、發明說明（12) 圖。而且，第4圖係相當於沿著第6 A圖之4 ’ - 4 ’線方向的 剖面圖。 首先，對矽絕緣體元件區域進行說明。如同第5 A圖 所示，設於元件區域的金屬氧化半導體電晶體係被其周 圍的元件隔離區域ST I所圍繞。再者，源極•汲極區域 2 5、2 6係形成到達埋入式氧化物層1 1的狀態。更甚之， 如同第4圖及第5 B圖所示，元件隔離區域ST I也形成到達 埋入式氧化物層1 1的狀態。因此，P型矽絕緣體區域的電 位，亦即，金屬氧化半導體電晶體之背閘極（b a c k g a t e ) 電位，無法由外部進行設定。其結果顯示，金屬氧化半 導體電晶體之背閘極電位係變成浮遊電位。故此時，存 在有浮置基體效應。在上述中，用於矽絕緣體結構的金 屬氧化半導體電晶體，由於其源極•汲極區域2 5、2 6係 與埋入式氧化物層1 1相接觸，因而可以減少寄生容量。 其缺點，則是金屬氧化半導體電晶體之背閘極電位不固 定。背閘極電位為浮遊電位時，尤其是在進行類比 (a n a 1 〇 g )動作之際，閘極電壓-没極電流特性會惡化。此 係例如是閘極電壓的變動偶合（c 〇 u p 1 i n g )，對背閘極電 位造成影響所致。因此，形成於矽絕緣體區域的金屬氧 化半導體電晶體，會受到用以進行類比動作的金屬氧化 半導體電晶體所限。 接著，對測量區域進行說明。如同第6 A圖所示，形 成金屬氧化半導體電晶體的元件區域係與矽絕緣體元件 區域相同，被其周圍的元件隔離區域ST I所圍繞。然而，
10309pif. ptd 第17頁 578201 五、發明說明（13) 與矽絕緣體區域相異的是，源極•汲極區域2 5、2 6係形 成未到達埋入式氧化物層1 1的狀態。為此，如同第6 B圖 所示，元件隔離區域S T I不需要形成到達埋入式氧化物層 1 1的狀態。因而，部份元件隔離區域S T I未到達埋入式氧 化物層1 1 ，且在元件隔離區域ST I内形成到達矽絕緣體層 1 2的矽層1 3 ，即可藉由給予此矽層1 3電位，而將背閘極 電位設定成特定值。給予矽層1 3的電位，係經過位於元 件隔離區域S T I正下方的矽絕緣體層1 2、位於源極及汲極 區域25、26正下方的矽絕緣體層1 2、及p型矽層1 3，而提 供給金屬氧化半導體電晶體之背閘極。 在上述中，本較佳實施例之大型積體電路，由於可 將形成於測量區域的金屬氧化半導體電晶體之背閘極偏 壓（b i a s )固定，因此可以消除浮置基體效應。其結果顯 示，在矽絕緣體區域内部，不僅可以形成用以進行數位 動作的金屬氧化半導體電晶體，也可以形成用以進行類 比動作的金屬氧化半導體電晶體。因而，可以提高系統 大型積體電路的設計自由度。 接著，使用第7A圖及第7B圖，對上述效果（3)進行說 明。第7A圖及第7B圖係繪示大型積體電路的基板部分的 剖面圖。第7A圖係表示習知結構的模型（model )，第7B圖 係表示本較佳實施例的結構模型。 習知結構，如同第7 A圖所示，在矽基板2 0 0中，混合 存在有表體區域及矽絕緣體區域。於第1表體區域中，形 成動態隨機存取記憶胞陣列，在第2表體區域中，形成用
10309pif. ptd 第18頁 578201 五、發明說明（14) 以進行類比動作的週邊電路。再者，在矽絕緣體區域 内，形成用以進行數位動作的邏輯電路。而且，在表體 區域與矽絕緣體區域之間，藉由元件隔離區域ST I而電性 分離。 在習知技術之說明中，表體區域之矽層2 3 0係利用選 擇性成長法形成於矽基板2 0 0上。此時，形成矽層2 3 0之 區域，係被埋入式氧化物層2 1 0及矽絕緣體層2 2 0所圍 繞。於是，與埋入式氧化物層2 1 0及矽絕緣體層2 2 0相接 觸的矽層230，在其成長之際，會受到來自埋入式氧化物 層2 1 0及矽絕緣體層2 2 0的應力的影響，而使其結晶性劣 化。因而，表體區域與矽絕緣體區域間的邊界部分，實 際上不適合形成元件。如第7A圖所示的區域A1 ，係表示 表體區域與矽絕緣體區域間的邊界部分。而且此區域， 係為難以作為形成元件的區域。 由於例如是由動態隨機存取記憶胞陣列的區域所構 成的第1表體區域，其面積比較大。因此，相對於第1表 體區域，區域A 1的面積比率較小。例如，當第1表體區域 的寬度為lmm左右，區域A1之面積為10 /zm左右之際，區 域A1僅佔第1表體區域不超過1%的比率。可是，由於第2 表體區域，係為形成週邊電路的區域，故在此狀況下， 僅形成數個金屬氧化半導體電晶體。因此，相對於第2表 體區域，區域A 1的面積比率非常大。例如，當第2表體區 域的寬度為2 0 // m左右時，區域A 1即佔第2表體區域大約 5 0 %左右的比率。其結果顯示，越是使用矽絕緣體元件，
10309pif.ptd 第19頁 578201 五、發明說明（15) 則越會增加其無用之區域A 1 ，而導致面積效率的惡化， 進而妨礙大型積體電路之積集度的提升。 然而，在本較佳實施例中，可將用以進行類比動作 的週邊電路，形成於測量區域内。在上述第一較佳實施 例之說明中，測量區域之矽層1 3，係藉由選擇性成長法 形成於矽絕緣體層1 2上。此時，形成矽層1 3的區域，雖 然被氧化矽膜1 4所圍繞。然而，此氧化矽膜1 4，僅是用 以防止石夕層1 3在碎絕緣體元件區域上的成長。為此’氧 化矽膜1 4之膜厚比較小。因此，矽層1 3之成長時，矽層 1 3受到來自氧化矽膜1 4的應力的影響非常小。亦即，因 應力而使結晶性劣化的區域非常狹小。如同第7 B圖所 示，雖然，位於表體區域與矽絕緣體區域間的邊界部分 的區域A 1 ，係具有與習知結構相同程度的面積。可是， 位於矽絕緣體元件區域及測量區域間的區域A 1的面積， 則會遠小於位於表體區域及矽絕緣體區域間之邊界部分 的區域A 1的面積。再者，由於不需要如同習知結構般， 具有表體區域與矽絕緣體區域混合存在的情形，因此， 可將矽絕緣體元件及除了動態隨機存取記憶胞陣列之外 的類比元件，積集於矽絕緣體區域中。藉此，無用的區 域A 1佔全體之比率可以大幅降低，而大幅提高大型積體 電路的積集度。 接著，使用第8圖，對本發明之第三較佳實施例之半 導體裝置進行說明。第8圖係繪示具有部分矽絕緣體結構 的半導體裝置的剖面圖。
10309pif.ptd 第20頁 578201 五、發明說明（16) 如圖所示，本較佳實施例之部分矽絕緣體結構，係 在上述第一較佳實施例所說明之結構中，使測量區域之 石夕層13的膜厚depi’小於表體區域之石夕層13的膜厚depi。 再使用第9圖，對第8圖之結構的製造方法進行說明。第9 圖係繪示第8圖之半導體裝置的部分製造流程的剖面圖。 首先，依據第一較佳實施例所說明之製程，形成如同 第3 E圖所示的結構。之後，如同第9圖所示，利用化學機 械研磨（Chemical Mechanical Polishing，CMP)法，並 以殘存於矽絕緣體元件區域的氧化矽膜1 4為停止層，研 磨移除測量區域的矽層1 3。之後，利用蝕刻法移除矽絕 緣體元件區域的氧化矽膜1 4，而得到如同第8圖所示的結 構。 本較佳實施例的部分矽絕緣體結構，係在得到第3 E 圖所示的結構的階段下，測量矽絕緣體區域的矽層1 3的 膜厚。如此，不僅可以得到第一較佳實施例所說明的效 果（1 )。更甚之，也可以得到（4 )提高微影精確度的 效果。在得到第8圖所示之結構後，於表體區域及矽絕緣 體區域上，形成半導體元件。再於矽層1 3及矽絕緣體層 1 2上，形成未圖示的層間絕緣膜。之後，於此層間絕緣 膜上，形成未圖示的金屬導線層，其中此金屬導線層係 與半導體元件相連接。形成金屬導線層的方法，通常是 利用微影製程，對金屬層圖案化而得。然而，微影製程 之圖案化精確度，係與其底層之平坦度有很大的關係。 亦即，當作為金屬導線層底層的層間絕緣膜表面，具有
10309pif. ptd 第21頁 578201 五、發明說明（17) 較大的落差時，其圖案化之精確度會劣化，並使細微的 加工變得困難。而且，發生於層間絕緣膜表面的落差， 會受到作為其底層的矽層1 3及矽絕緣體層1 2的落差而影 響。在本較佳實施例中，係對殘存於測量區域之矽層進 行研磨，以使表體區域表面及矽絕緣體元件區域表面之 間的落差縮小。因而，可以確保設於矽層1 3及矽絕緣體 層1 2上的層間絕緣膜的平坦度。其結果顯示，可以提高 層間絕緣膜上之金屬導線層的圖案化精確度，並可使半 導體裝置變得更細微化。 接著，使用第1 0圖，對本發明之第四較佳實施例之 半導體裝置進行說明。第1 0圖係為動態隨機存取記憶體 混載型的系統大型積體電路的剖面圖。 如圖所示，本較佳實施例，係為將上述第二較佳實 施例適用於上述第三較佳實施例的情形。亦即，在上述 第三較佳實施例之表體區域上，形成動態隨機存取記憶 胞陣列，且在矽絕緣體區域上，形成其他邏輯電路。因 而，第1 0圖僅僅是將第4圖之測量區域之矽層1 3的膜厚縮 小，故省略其說明。 本較佳實施例可以得到第一至第三較佳實施例所說 明的效果（1 )至效果（4 )。 接著，使用第1 1圖，對本發明之第五較佳實施例之 半導體裝置進行說明。第1 1圖係為動態隨機存取記憶體 混載型系統大型積體電路的剖面圖。 如圖所示，本較佳實施例之大型積體電路，與上述
10309pif. ptd 第22頁 578201 五、發明說明（18) 第二、第四較佳實施例之大型積體電路相較之下，所形 成之矽絕緣體區域之矽絕緣體層1 2的膜厚d S 0 Γ ，係比上 述第二、第四較佳實施例之矽絕緣體層的膜厚dSOI還 小，而且測量區域之金屬氧化半導體電晶體的源極•汲 極區域2 5、2 6，係到達埋入式氧化物層1 1。因而，在矽 絕緣體元件區域，形成完全空乏型（Fully-depleted type)金屬氧化半導體電晶體’並在測量區域’形成部分 空乏型（Partially- depleted type)金屬氧化半導體電晶 體。 本較佳實施例之大型積體電路，不僅可以得到上述 第一較佳實施例所說明的效果（1 )的效果。也可以得到 第二較佳實施例所說明的效果（3 )。更甚之，當測量區 域之矽層1 3的膜厚變小時，也可以得到第三較佳實施例 所說明的效果（4 )。除了上述（1 ) 、 （ 2 ) 、 （ 4 )的 效果之外，尚增加有（5)可將完全空乏型金屬氧化半導 體電晶體與部分空乏型電晶體分別形成，而使大型積體 電路之高性能化的效果。接著，對本效果進行詳細的說 明。 首先，使用第12A圖及第12B圖，對完全空乏型金屬 氧化半導體電晶體及部分空乏型金屬氧化半導體電晶體 進行說明。第1 2 A圖係為完全空乏型金屬氧化半導體電晶 體的剖面圖。第1 2 B圖係為部分空乏型金屬氧化半導體電 晶體的剖面圖。如圖所示，矽絕緣體基板係含有矽基板 5 0、埋入式氧化物層5 1、及矽絕緣體層5 2。而且，在矽
10309pif.ptd 第23頁 578201 五、發明說明（19) 絕緣體層5 2内設置源極•汲極區域5 3、5 4，源極•汲極 區域5 3、5 4係從矽絕緣體層5 2表面到達埋入式氧化物層 1 1。再者，在矽絕緣體層5 2上設置閘極電極5 6，其中矽 絕緣體層5 2與閘極電極5 6之間係設有閘極絕緣膜5 5，而 且在閘極電極5 6側壁上設有絕緣膜5 7。如同第1 2 A圖所 示，在完全空乏型金屬氧化半導體電晶體運作之際，利 用pn接合及MIS接合，使基體（body)區域之全部填滿空乏 層，其中ρ η接合係位於源極•汲極區域5 3、5 4與基體區 域（Ρ型矽絕緣體層5 2 )之間，而Μ I S接合係位於閘極電 極5 6、閘極絕緣膜5 5及基體區域之間。亦即，在矽絕緣 體層5 2中，除了源極•汲極區域5 3、5 4之外的區域，被 全面空乏化。然而，在部分空乏型金屬氧化半導體電晶 體之情形下，在如第1 2 Β圖所示之矽絕緣體層5 2内，殘存 有未空乏化的區域。 將上述完全空乏型金屬氧化半導體電晶體與部分空 乏型金屬氧化半導體電晶體相互比較時可以發現，完全 空乏型金屬氧化半導體電晶體具有比部分空乏型電晶體 更佳的電流供應能力。此點可用第1 2 C圖來說明。第1 2 C 圖所示係為完全空乏型金屬氧化半導體電晶體及部分空 乏型金屬氧化半導體電晶體的閘極電壓- >及極電流的特性 圖。 在次起始（sub-threshold)區域内，相對於閘極電壓 的汲極電流的增加率（圖中之傾斜率）係可用S係數 (S - f a c t 〇 r )表示。此S -係數係表示閘極電壓-汲極電流特
10309pif.ptd 第24頁 578201 五、發明說明（20) 性的傾斜率的倒數。而且，S-係數變小時，亦即圖中之 傾斜率變得陡峭，係表示金屬氧化半導體電晶體的電流 供應能力變高。此S-係數Sfac如下式所示。
Sfac 二(k B · T/q) · 1 η 10 · (1+Cdep/Cox) 其中kB係為波茲曼（Boltzmann)常數，T為溫度，q為 電子電荷，Cdep為空乏層容量，Cox為閘極絕緣膜容量。 完全空乏型與部分空乏型之間的差異係為上式中之空乏 層容量Cdep。完全空乏型金屬氧化半導體電晶體的Cdep 係遠小於部分空乏型金屬氧化半導體電晶體的C d e p。因 而，S -係數變小，閘極電壓-汲極電流特性的傾斜率變 大。如同第1 2 C圖所示，完全空乏型側的汲極電流的增加 量，係比部分空乏型的沒極電流的增加量還大。為此， 完全空乏型金屬氧化半導體電晶體的啟始（Threshold)電 壓Vth (FD)，係比部分空乏型金屬氧化半導體電晶體的 啟始電壓Vth (PD)還低。當汲極電壓為VDD，且啟始電壓 為V t h時，汲極電流係與（V DD - V t h )2成比例。亦即，在完 全空乏型金屬氧化半導體電晶體之情形下，S -係數較 小。因為S -係數較小，所以其啟始電壓V t h降低。而且， 因為其啟始電壓降低，所以其汲極電流會增大。此結果 顯示，此金屬氧化半導體電晶體的電流供應能力較高。 完全空乏型金屬氧化半導體電晶體，除了具有上述 特點之外，則有比部分空乏型金屬氧化半導體電晶體還 難製造的問題。由前述可知，完全空乏型電晶體必需要 將基體區域完全空乏化。因此，埋入式氧化物層上的矽
10309pif. ptd 第25頁 578201 化 膜 薄 層 體 緣 絕 矽 將 而 然 〇 薄 常 tr 成 形 需 1)必 2 ^ /IV 層 明 說體 Ϊ緣 L'絕 五 製化 體氧 導屬 半金 的型 在乏 現空 對全 ’完 厚對 膜， 的此 度為 程。 的 化難 乏困 空常 全非 完係 實 ， 確言 可而 成程 。體 度晶 程電 的體 率導 產 *^1-高化 到氧 達屬 以金 難型 ，乏 空 而全 體完 晶之 電述 體上 導 半 剧電 ，體 看積 來型 點大 觀的 之例 率施 產實 從佳 而較 然本 力是 能可 /^〇 驅況 高狀 其的 用用 應使 泛以 廣難 要有 亦的 。域 3區 11 層體 砍基 置的 設體 更晶 上電 12體 層導 體半 緣化 絕氧 碎屬 之金 域的 區域 量區 測量 在測 係在 路即 ，半 說化 話氧 換金 。的 大厚 還膜 厚體 膜基 的種 域多 區成 件形 元係 體， 緣内 絕域 矽區 比體 係緣 ’絕 厚碎 膜在 ，絕體 01矽導 ds在半 厚僅化 膜以氧 的可屬 12此金 層因型 體，乏 緣度空 絕程全 碎的完 之化成 定乏形 預空性 ，全擇 是完選 於生， 。產域 體以區 晶可件 電到元 體薄體 導係緣 型元 乏體 空緣 分絕 部砍 成用 形利 則在 上中 域述 區上 量在 測。 在體 ,晶 面電 方體 一導 另半 。化 體氧 晶屬 電金 的 缺而 欠。 可體 不晶 要電 必體 在導 僅半 以化 可氧 5 内金 域型 區乏 部空 全全 的完 路成 電形 成， 構上 而位 件部 化產 氧的 屬路 ^\a 型體 乏積 空型 分大 部高 的提 造時 製同 易可 容即 成， 形此 上如 位。 部體 他晶 其電 在體 ，導 且半 有 具 之 例 施 實 佳 較 五 第 至 - 第 之 明 發 本 中 。述 能上 性在 及 率 置 裝2) 體C 導。 半化 的易 構簡 結量 體測 緣厚 絕膜 矽使 分可 gfv 效 述 下 有 具 係 上 板 基 體 緣 絕 矽 除 消 以 可
10309pif.ptd 第26頁 578201 五、發明說明（22) 的浮置基體效應。（3)可以提高半導體裝置的積集度。 (4)可以提高微影的精確度。（5)可以使半導體裝置 高性能化。 而且，本發明之實施例並不限於上述第一至第五較 佳實施例。在第二、第四較佳實施例中，在矽絕緣體元 件區域中形成金屬氧化半導體電晶體之際，所省略的詳 細說明，係為在矽絕緣體層1 2之膜厚較大之情形下，部 分空乏型金屬氧化半導體電晶體之運作。然而，如同第 1 3圖之大型積體電路剖面圖所示，由於矽絕緣體層1 2之 膜厚較小，因此，也可以形成完全空乏型電晶體。再 者，上述較佳實施例，雖然以具有溝渠式電容器的動態 隨機存取記憶體為例進行說明，然並不以此為限，也可 以改為具有堆疊（s t a c k )型電容器的動態隨機存取記憶 體。更甚之，也可以改為靜態隨機存取記憶體（S t a t i c Random Access Memory ， SRAM)、快閃記憶體（Flash Memory)、甚至是鐵電隨機存取記憶體（Ferroelectric Random Access Memory 5 SR AM)。另夕卜，本名务明並不限於 記憶體混載型大型積體電路，也可適用廣泛的具有部分 矽絕緣體結構的半導體裝置。
更進一步的說，上述較佳實施例，雖然以表體區域 之矽層1 3底面，係與矽絕緣體區域的埋入式氧化物層1 1 底面一致的情形為例進行說明，然而，也可以適用於例 如是石夕層1 3底面，係比埋入式氧化物層1 1底面還低的情 形。此情形可以使用第1 4 A圖及第1 4 B圖進行說明。第1 4 A
10309pif.ptd 第27頁 578201 五、發明說明（23) 圖及第1 4 B圖，係依序繪示部分矽絕緣體結構的部分製程 的剖面圖。首先，如同第14A圖所示，蝕刻移除表體區域 的埋入式氧化物層1 1及部分矽基板1 0。之後，如同第1 4 B 圖所示，在矽基板1 0上及矽絕緣體層1 2上，形成矽層 1 3。藉此，矽層1 3之底面，係低於矽絕緣體區域的埋入 式氧化物層1 1底面。 再者，同一半導體基板上的矽絕緣體，係形成有多 種膜厚，因而可以適用於藍寶石基底石夕晶片（Silicon On S a p p h i r e，S 0 S )的狀況。在此狀況下，可以得到上述（2 )、（4) 、 （5)的效果。 雖然本發明已以一較佳實施例揭露如上’然其並非 用以限定本發明，任何熟習此技藝者，在不脫離本發明 之精神和範圍内，當可作些許之更動與潤飾，因此本發 明之保護範圍當視後附之申請專利範圍所界定者為準。
10309pif. ptd 第28頁 578201 圖式簡單說明 第1A圖至第ID圖是依序繪示習知半導體裝置的製造 流程的剖面圖。 第2圖是本發明之第一較佳實施例之半導體裝置的剖 面圖 。 第3A圖至第3E圖是依序繪示本發明之第一較佳實施 例之半導體裝置的製造流程的剖面圖。 第4圖是本發明之第二較佳實施例之半導體裝置的剖 面圖。 第5 A圖是矽絕緣體元件區域的平面圖。 第5B圖是沿著第5A圖之5B-5B線方向的剖面圖。 第6 A圖是矽絕緣體元件區域的平面圖。 第6B圖是沿著第5A圖之6B-6B線方向的剖面圖。 第7 A圖是習知半導體裝置的剖面圖。 第7 B圖是本發明之第二較佳實施例之半導體裝置的 剖面圖。 第8圖是本發明之第三較佳實施例之半導體裝置的剖 面圖。 第9圖是本發明之第三較佳實施例之半導體裝置的製 造流程之一部份的剖面圖。 第1 0圖是本發明之第四較佳實施例之半導體裝置的 剖面圖。 第1 1圖是本發明之第五較佳實施例之半導體裝置的 剖面圖。 第12A圖是完全空乏型金屬氧化半導體電晶體的剖面
10309pif. ptd 第29頁 578201 圖式簡單說明 圖。 第1 2 B圖是部分空乏型金屬氧化半導體電晶體的剖面 圖。 第12C圖是完全空乏型金屬氧化半導體電晶體及部分 空乏型金屬氧化半導體電晶體的閘極電壓-汲極電流特性 圖。 第1 3圖是本發明之第一較佳實施例至第五較佳實施 例的第一變形例之半導體裝置的剖面圖。 第14A圖至第14B圖是依序繪示本發明之第一較佳實 施例至第五較佳實施例的第二變形例之半導體裝置的製 造流程的剖面圖。 圖式之標示說明： 1 0 :矽基板 1 1 :埋入式氧化物層 1 2 :矽絕緣體層 1 3 :矽層 1 4 :氧化碎膜 1 5 :光阻 1 6 :溝渠 1 7 :電容絕緣膜 1 8 :領氧化膜 1 9 :儲存電極 20 :導電層 21 :導電層
10309pif.ptd 第30頁 578201 圖式簡單說明 22 23 24 25 26 27 28 29 30 31 32 33 34 50 51 52 53 54 55 56 57 100 200 210 1 +型摻雜擴散層 閘極絕緣膜 閘極電極 源極區域 >及極區域 層間絕緣膜 層間絕緣膜 位元線接觸插塞 1 + +型接觸區域 輕摻雜汲極區域 接觸插塞 導線層 絕緣膜 矽基板 埋入式氧化物層 矽絕緣體層 源極區域 汲極區域 閘極絕緣膜 閘極電極 絕緣膜 ^夕絕緣體基板 矽基板 埋入式氧化物層
10309pif.ptd 第31頁 578201 圖式簡單說明 2 2 0 :矽絕緣體層 2 3 0 :矽層 2 4 0 :氧化矽膜 2 5 0 :光阻 3 0 0 :矽絕緣體基板 A1 :區域 B L :位元線 d e p i :膜厚 d e p i ’ ：膜厚 dSO I :膜厚 dS〇r :膜厚 ST I :元件隔離區域
10309pif. ptd 第32頁

Claims (1)

  1. 578201 六、申請專利範圍 1. 一種半導體裝置，包括： 一第一半導體層，設於一半導體基板之一第一區 域； 第二半導體層，設於該半導體基板之一第二區域 上，且於該第二半導體層與該半導體基板之該第二區域 之間，係設有一絕緣膜；以及 第三半導體層，設於該半導體基板之一第三區域 上，且在該第三半導體層與該半導體基板之該第三區域 之間，係設有該絕緣膜及該第二半導體層，其中該第三 半導體層之頂面高度，係比該第二區域内之該第二半導 體層之頂面高度還高。 2. 如申請專利範圍第1項所述之半導體裝置，其中該 第二區域内之該第二半導體層之頂面高度，係與該第三 區域内的該第二半導體層的的頂面高度實質上相同。 3. 如申請專利範圍第1項所述之半導體裝置，更包 括， 一第一金屬氧化半導體電晶體，設於該第三半導體 層上；以及 一第四半導體層，設於該第三區域内的該第二半導 體層上，而且與該第三半導體層相互隔離，其中，該第 四半導體層係經由該第二半導體層而與該第三半導體層 電性連接。 4. 如申請專利範圍第3項所述之半導體裝置，更包括 一第二金屬氧化半導體電晶體，設於該第二區域内的該
    10309pif. ptd 第33頁 578201 六、申請專利範圍 第二半導體層上，且具有一第一源極•汲極區域，該第 一源極•汲極區域係深達該絕緣膜； 設於該第三半導體層上的該第一金屬氧化半導體電 晶體的一第二源極•汲極區域的底部，係存在於該第二 半導體及該第三半導體内；以及 從該第四半導體層，經由位於該第二源極·汲極區 域正下方的該第二半導體層，提供特定電位給該第三半 導體層。 5 .如申請專利範圍第4項所述之半導體裝置，更包括 一元件隔離區域，設於該第三半導體層内，且該元件隔 離區域之底部，係存在於該第二半導體層及該第三半導 體層内； 設於該第三半導體層上的該第一金屬氧化半導體電 晶體，係被該元件隔離區域所圍繞；以及 從該第四半導體層，經由位於該第二源極·汲極區 域及該元件隔離區域正下方的該第二半導體層，提供特 定電位給該第三半導體層。 6.如申請專利範圍第1項所述之半導體裝置，更包 括， 一第三金屬氧化半導體電晶體，設於該第二區域内 的該第二半導體層上，且具有一第三源極•汲極區域， 該第三源極·汲極區域係深達該絕緣膜；以及 一第四金屬氧化半導體電晶體，設於該三半導體層 上，且具有一第四源極•沒極區域，該第四源極•沒極
    10309pif. ptd 第34頁 578201 六、申請專利範圍 區域係深達該絕緣膜。 7. 如申請專利範圍第1項所述之半導體裝置，更包 括， 一動態隨機存取記憶胞，至少設於該第一半導體層 上；以及 一邏輯電路，設於該第二半導體層及該第三半導體 層上，且用以控制該動態隨機存取記憶胞。 8. 如申請專利範圍第1項所述之半導體裝置，其中該 第三半導體層的膜厚，係與該第一半導體層之膜厚實質 相同。 9. 如申請專利範圍第1項所述之半導體裝置，其中該 第三半導體層的膜厚，係比該第一半導體層之膜厚還 小 〇 1 0 .如申請專利範圍第4項所述之半導體裝置，其中 設於該第二半導體層上的該第二金屬氧化半導體電晶 體，係為部分空乏型金屬氧化半導體電晶體。 1 1 .如申請專利範圍第6項所述之半導體裝置，其中 設於該第二半導體層、第三半導體層上的該第三金屬氧 化半導體電晶體及該第四金屬氧化半導體電晶體，分別 為完全空乏型金屬氧化半導體電晶體及部分空乏型金屬 氧化半導體電晶體。 12. —種半導體裝置之製造方法，包括： 在一半導體基板之一第一區域、一第二區域及一第 三區域上，依序形成一第一絕緣膜、一第一半導體層及
    10309pi f. ptd 第35頁 578201 六、申請專利範圍 一第二絕緣膜； 去除位於該第一區域之該第一絕緣膜、該第一半導 體層、該第二絕緣膜、及位於該第三區域之該第二絕緣 膜； 在該半導體基板之該第一區域上及該第三區域内之 該第一半導體層上，選擇性形成一第二半導體層；以及 去除該第二絕緣膜。 1 3.如申請專利範圍第1 2項所述之半導體裝置之製造 方法，更包括一膜厚測量步驟，係在形成該第二半導體 層後，測量該第三區域内的該第二半導體層的膜厚。 1 4.如申請專利範圍第1 2項所述之半導體裝置之製造 方法，更包括在形成該第二半導體層後，以該第二區域 内之該第二絕緣膜為停止層，研磨移除該第三區域内之 該第二半導體層。 1 5.如申請專利範圍第1 2項所述之半導體裝置之製造 方法，更包括在移除該第二絕緣膜後，於該第一半導體 層及該第二半導體層上，形成複數個半導體元件。 1 6.如申請專利範圍第1 5項所述之半導體裝置之製造 方法，其中形成於該第一半導體層上之該些半導體元件 中至少一個，係為完全空乏型金屬氧化半導體電晶體， 而且形成於該第三區域内之該第二半導體層上之該些半 導體元件中至少一個，係為部分空乏型金屬氧化半導體 電晶體。 1 7.如申請專利範圍第1 5項所述之半導體裝置之製造
    10309pif.ptd 第36頁 578201 半 些 該 之 層 體 導 半二 第 該 的 内 域 區 一 第 該 於 圍成 Jm形 利 專， 帽法 六方 胞 意 己 古口 取 存 機 隨 態 為 係 個 1 任 之 中 件 元 體 導 造 製 之 置 裝 體 導 半 之 述 所 項 3 11 第 圍 範 利 專 請 中 如 體 導 半 I 第 該 的 内 :域 括區 包二 ’第 驟該 步量 量測 測， 厚法 膜方 該學 中光 其用 ，利 法 方 體 導 半二 第 該 之 内 域 區 三 第 該 量 測 法 方 學 •，光 厚用 膜利 的 層 以 厚 膜 的 層 及體 以導 •，半 厚一 膜第 積該 沈去 一減 的厚 層膜 體積 導沈 半該 一將 第由 該藉 及 層 第 該 出 算 如 造 製 之 置 裝 體 導 半 之 述 所 項 〇 3 厚1 /第 ®圍 的々巳 々摩 層J b-L 矛 體專a請 半申 整製 調膜 :，成 括準一 包基次 ，為使 驟果以 步結， 的量置 厚測裝 膜的膜 之厚成 層膜的 體之層 導層體 半體導 二導半 第半二 該二第 量第該 測該成 ，以形 法 以 方 用 最 件 條 膜 成 之 程 專 請 中 如 造 製 之 置 裝 體 導 半 之 述 所 項 2 I < 第 圍 ο 々巳 匕— 4利 佳 沈形緣 之所絕 層料二 體材第 導一該 半由於 二係積 第膜沈 該緣層 為絕體 作二導 有第半 具該二 係且第 ，，該 膜能礙 緣功妨 絕的可 一 一層係 第幕料 該罩材 ，的該 法時， 方積成 Arc ί J第 和 該 成 形 以。 用膜 。1 ，珍 2 石 上 法化 膜 方氮 專 請 中 如 造 製 之 置 裝 體 導 半 之 述 所 項 ο 2 第 圍 或 膜 化 氧 括 包 料 材 亥 =σ 的 膜 緣 絕
    10309pi f. ptd 第37頁
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