TW469545B - Semiconductor device with high- and low-density regions of transistor elements on single semiconductor substrate, and method of manufacturing such semiconductor device - Google Patents

Semiconductor device with high- and low-density regions of transistor elements on single semiconductor substrate, and method of manufacturing such semiconductor device Download PDF

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TW469545B
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Toshiyuki Hirota
Natsuki Sato
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Nippon Electric Co
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Description

469545 五'發明說明ο) 發明背景 發明之領域 本發明係一種半導體裝置，其在單一半導體基板上設 有一包含以高密度陣列配置電晶體元件之高密度區、一包 含以低密度陣列配置電晶體元件之低密度區、以及一製造 此半導體裝置之方法。 相關技術之描诚 迄今為止’我們可見到各種結構之半導體元件，例 如，諸如DRAM(動態隨機存取記憶體）通常具有配置於單一 半導體基板上之一諸如高密度區之單元陣列區域、與一諸 如低密度區之周邊電路區域。 單元陣列區域包含一形成記憶體單元之相同電晶體元 件的一維南密度陣列，而周邊電路區域則包含一電晶體元 件的低密度陣列’該電晶體元件則形成具有一 χγ解碼器之 各種電路’在製造此類半導體裝置時，則同時製造高密度 區之電晶體元件與低密度區之電晶體元件^ 上述傳統半導體裝置舆其製造方法將在下面配合圖1 至7加以描述。 如圖1所示’DRAM 100具有一作為一高密度區之單元 陣列區域102、與一作為一低密度區之周邊電路區域1〇3， 且其皆配置於單一半導體基板丨〇1上《· 單元陣列區域102包含相同電晶體元件11 1所構成之一 高密度陣列*且該相同電晶體元件丨丨1並形成記憶體單元
第6頁 469545 五 '發明說明（2) 110，而周邊區域1 〇 3則包含電晶體元件112所構成之一低 密度陣列，且該電晶體元件112並形成具有一XY解碼器之 各種電路* 電晶體元件1 Π、112各具有源極區域mb、11 2b、與 汲極區域111c、112c ’其係以離子植入法將雜質注入半導 體積板101中而成’介於源極區域111b、112b與汲極區域 111 c、11 2c間之間隙係分別用做閘極區域111 a、11 2a之 用，在單元陣列區域102中，一對鄰接且分享源極區域 111 b之電晶體元件111則構成記憶體單元11 〇，複數個記憶 體單元110係以實質上鋸齒狀之圖案配置（見圖2)，在周邊 電路區域1G3中的電晶體元件112之配置密度，係較單元陣 列單元102中之電晶體單元111為低。 如上所述，複數個記憶體單元110被配置成如圖2所示 之實質上鋸齒狀圖案，記憶體單元110之結構可簡述如 下，在圖2中’在一群記憶體單元110中，只有一記憶體單 元1 1 0中之電晶體元件Π 1與電容11 3被標示以圖號。 如圖1所示，閘極氧化膜115形成在半導體基板之 電晶體元件111的閘極區域Ilia上，且如圖2所示，複數個 垂直延伸之條狀閘極電極11 6則配置於閘極氧化膜丨丨5表面 上特定之隔開間隔處，每一閘極電極11 6皆包含一多晶石夕 層11 7與一矽化鎢層Π 8二層，氧化膜1 1 9則形成於閘極電 極116之表面上。具有氮化膜之側壁120形成於氧化膜丨19 與閘極電極1 1 6之侧面。 中央接觸電極1 2 1配置於電晶體元件111之源極區域
第7頁 469545 五、發明說明（3) 1 11 b上、各侧壁1 2 0之間隙中，外側接觸電極1 2 2則配置於 電晶體元件1 Π之汲極區域丨nc上、各側壁1 20之間隙中。 所以’一對外側接觸電極1 2 2被配置於中央接觸電極1 2 1之 兩側、且係相互隔開配置。外側接觸電極1 2 2係作為電晶 體元件Π 1之一汲極電極，而中央接觸電極1 2 1則作為電晶 體元件11 1之一源極電極，有一中央接觸電極1 2 1則係作為 一對電晶體元件11 1之共通源極電極。 電容11 3被配置再中央接觸電極1 21與外侧接觸電極 I 2 2之上’並從外側接觸電極丨2 2上之位置向外延伸，亦 即’其係從中央接觸電極121上之遠處位置向外延伸。基 本上，電容113係一包含夾隔於一對導體（電極板或其類似 者）間之介電層，明確地說，介電層113b被夾置於導體 II 3a與導電位元線1 23之間’球形體11 3c則係用來增加導 體113a之表面面積。 根據上述之結構，即如圖2之俯視圖所示，一對電晶 體元件ill被配置在中央接觸電極121下方的源極區域111]3 之兩側，而共享該源極區域。該電容1 1 3被配置在對應之 電晶體元件1 11外侧之位置上，如圖3所示之放大尺寸圖， 一對電晶體元件11 1與一對電容i 13所構成之群組可作 記憶體單元。 如圖2所示，複數個記憶體單元11〇被配置成一高密度 區域’、在半導體基板1〇1具有電晶體元件111以外之位置處 則形成有凹部，且ST I (淺溝渠隔離）丨丨4被配置在此對應之 凹郤中以使s己憶體單元〗丨〇彼此隔離，在記憶體單元1 1 〇間
第8頁 469545 五、發明說明（4) 之適當位置處，則藉由圖1所示之氧化絕緣膜132而使電極 絕緣，故可將各記憶體單元110獨立配置在鋸齒狀圖案之 中 〇 複數個條狀位元線1 2 3如圖2所示般水平延伸而配置在 閘極電極11 6上方既定之隔開間隔，来與閘極電極1 1 6直接 接觸。如圖所示，位元線1 2 3具有向下延伸部位1 2 3 a，此 部位部分向下延伸至中央接觸電極121之上，而此中央接 觸電極1 2 1則與向下延伸部位1 23a相接觸，外侧接觸電極 122則連接至配置其上之電容113。 在周邊電路區域103中’電晶體元件112包含閘極區域 112a、源極區域ii2b、以及汲極區域112c，且形成在半導 體基板101之上’其實質上與上述之電晶體元件丨]^相同。 閘極氧化膜1 1 5、由多晶矽層11 7與矽化鎢層η 8所組成之 閘極電極11 β、以及氧化層11 9則連續配置在半導體基板 1〇1表面上之閘極區域112a上，由氮化膜組成之側壁12〇則 形成在氧化膜11 9與閘極電極11 6之侧壁上，位元線丨2,3之 向下延伸部位1 2 3a則被配置在側壁1 2 0之外側，並直接連 接至半導體基板101之汲極區域11 2c而作為一汲極電極， 而非透過接觸電極，源極電極（未顯示）則被連接至半導體 基板10 1之源極區域112b。在此方法中，並設有一通道以 使來自周邊電路區域103之一源極電極（未顯示）的輸出信 號可通過電晶體元件112之源極區域112b、閘極區域 ° 、與汲極區域112c，然後，再通過位元線123盥中央 接觸電極121而進入電晶體元件1U之源極區域mb，接
第9頁 16 95 4 5 五、發明說明（5) "~~' --- 著’再通過其閘極區域111&與汲極區域1Uc而進入接觸電 極 122。 以下將救述半導體裝置之製程，亦即上述DRAM 1 〇 〇之 製程。 少 將^1 114形成於半導體基板101之特定圖案中，然 後’厚度為8,0 nm之閘極氧化膜1〗5則形成於不具有STI 114之區域中的半導體基板101表面上。 接著’厚度為100 nra之多晶矽層in、厚度為MO nm 之秒化鶴層1 18、以及厚度為150 nm之氧化膜11 9則連續形 成於半導體基板101之表面上’接著並對一特定圖案蝕刻 以形成閘極電極11 6位於電晶體元件i丨丨、u 2之閘極區域 Ilia、112a之上的雙層結構。 厚度為50 nm之第一氮化膜131均勻地形成於半導體基 ，1〇1之表面上’且閘極電極116並因此而形成於其上，接 著’將單元陣列區域102遮蔽，而將周邊電路區域1〇3中 之第—氮化膜1 3 1部分蝕刻’故形成側壁1 〇 2並除了閘極電 極11 6部位以外之閘極絕緣膜丨〗5曝光。 將光罩移開之後，即以離子植入方式摻入雜質，例 如’為形成源極區域111b、11 2b與汲極區域111c、112c， 且源極區域111 b、11 2 b與没極區域111 a、112 a間之間隙係 作為閘極區域111a、112a，故形成半導體基板101中之電 晶體元件111、11 2。 然後，厚度為20 rrn之氧化絕緣臈132均勻地形成在單 元陣列區域102與周邊電路區域103之表面上。如圖4所
第10頁 -ο 9 5 4 5 五、發明說明（6) 示’以BPSG(硼磷石夕玻璃）製成、摻有雜質、且厚度為ί ο μιη之層間絕緣膜1 33形成在氧化絕緣膜132之表面上，在 單元陣列區域1 0 2中’因為閘極電極11 6係以高密度配置， 故在層間絕緣膜1 3 3中有可能會形成空洞1 34，為此，則將 層間絕緣膜1 3 3退火而使其在氮氣環境中回流，以便去除 所產生之空洞1 3 4。 然後，利用位在閘極電極U 6侧邊之第一氮化膜1 3 1， 以其作為錄刻阻絕物以使單元陣列區域1 〇 2自行對準，如 此即在層間絕緣膜133中形成直抵半導體基板之接觸 孔洞’然後接觸電極1 21、1 22則形成於接觸孔洞。最後， 將此組件在一諸如氫之組成氣體中進行退火，以便修復— 界面。 根據上述之半導體裝置之製造方法，亦可能同時形成 以尚密度配置於單元陣列區域1 〇 2中之電晶體元件111、以 及以低密度配置在周邊電路區域1〇3中之電晶體元件 112 < 因為單元陣列區域1 〇 2係使用第一氮化膜1 31作為一 蝕刻阻絕物而自行對準，以便在層間絕緣膜丨3 3中形成接 觸孔洞，故接觸電極121、122能可靠地形成在以高密度配 置之電晶體元件1 1 1間的間隙中。 若厚度大、且可用做一蝕刻阻絕物之第一氮化膜i 3 J 仍保留在周邊電路區域103中之電晶體元件i丨一2間-的間隙 中’且其為一大面積，則當此組件因退火而被加熱時，即 會遭受過度的壓力而趨向破壞半導體基板101之晶體結
第11頁 3 9 5 4 5 五、發明說明（7) -- 因為這種厚度大之第一氮化膜131會阻擋用於最終退 曰階段之組成氣體，故其會留在周邊電路區域i 〇3中之電 '體元件U2間的間隙中，故造成界面的無法修復。一 在傳統的半導體裝置製程中，當中之電晶體元件112 係以低密度配置之周邊電路區域丨03則不會有上述各種問 ，，此係因為厚度大之第一氮化膜131會被移除於 之 中。 存在單元陣列區域1 0 2中’因為閘極電極1 1 6係以高密 又配置’空洞1 3 4有可能會在層間絕緣臈丨33中發生，為 I將此空洞134去除’可將層間絕緣膜ι33退火以使其回 二。使用高密度時’位在閘極電極丨丨6之間隙中的層間絕 膜1 33會具有較大的縱橫比。例如，如圖5所示，若未 閑極電極1 16之間隙中的層間絕緣膜ι33具有5〇⑽之寬 2與40 0 nm之深度’則其縱橫比為8。若縱橫比為4或更 高，即無法在層間絕緣臈i 3 3中達成足夠的回流效果，即 便其已在正常製程中經過退火的過程，而且，空洞134常 會如同圖6所示》若退火溫度較高或將退火時間拉長以便 去除單元陣列區域1 〇 2中之空洞丨34，則諸如磷或硼之雜 f即會從層間絕緣膜133擴散至周邊電路區域1〇3中之半 導體基板1 01 ’以致無法控制電晶體元件u 2之特性。 若將氧化絕緣膜1 3 2之厚度增加以便可較可靠地控制 電晶體元件11 2之特性，則位在閘極電極11 6間隙中的層 間絕緣膜1 3 3之縱橫比亦隨之增加，使移除空洞1 3 4更加 困難。
第12頁 5 95 4 5 五、發明說明（8) 若嘗試讓層間絕緣膜1 33之回流能更容易，以便能可 靠地移除空洞1 3 4，則可增加層間絕緣膜1 3 3之雜質濃 度，結果則會造成從層間絕緣膜1 3 3辦散至周邊電路區域 103中之半導體基板101的雜質含量增加。例如’若層間絕 緣膜1 33係在一包含水蒸氣（水蒸氣退火）之大氣中進行退 火，則不需改變退火溫度與時間即可讓層間絕緣膜1 3 3有 較佳的回流效果，然而，如圖7所示，從層間絕緣膜1 33 擴散至周邊電路區域103中之半導體基板101的雜質含量 亦隨之增加，這是因為氧化絕緣膜1 32之阻障能力受到水 蒸氣退火的減弱，可以確定的是，半導體基板1〇1之破亦 在水蒸氣退火中被氧化。 :元件 件。此方 導體基板之一表面 表面上，閘極電極 厚度之第一氮化膜 以高密 電極、 本發明 係在單 ，該高 度區域 列步驟 上，閘 之表面 均勻地 一係提供一半導體裝置與其製 之電晶體元件陣 免除空洞之層間 度配置 以及可 提供有 一半導 密度區 包含以 ，首先 極電極 上則形 形成其 一半導體裝置之 具有一 高密度 置之電 氧化膜 閘極氧 膜，一 其上並 發明概单· 本發 該半導體 行對準形 為達 法，該半 域與一低 明 明目的之 裝置包含 成之接觸 此目標， 導體裝置 密度區域 ，該低密 法包含下 體基板上 域包含以 低密度配 ，一閘極 則形成在 成有氧化 表面上， 造方法， 列、以自 絕緣膜。 製造方 高密度區 配置之電 晶體元 形成在半 化臈之一 具有預定 形成閘極
〇 95 4 5 五、發明說明（9) 電極，以半導 中之第一氮化 極氧化膜。一 一氮化默被蝕 成在第二氮化 包含水蒸氣之 側壁上之第一 間絕緣膜中直 板之接觸電極 成之組件以一 在上述方 氣中退火後去 密度區域中之 質從層間絕緣 板被氧化。— 應力，故不能 氮化臈形成以 區域中之半導 組件退火所用 適當厚度形成 導體基板中。 若形成在 當位在低密度 膜會曝露於閘 體基板 臈進行 具有預 刻之表 瞑之表 環境中 氮化膜 抵半導 則形成 組成氣 法中， 除，因 半導體 膜擴散般而言 大面積 適當的 體基板 之組成 之第二 之高密度區 姓刻，以暴 定厚度之第 面上 〇 摻 面上。將目 退火，高密 作為阻絕物 體基板之接 在此接觸孔 體退火，以 層間絕緣膜 為開極氣化 基板表面上 入半導體基 ，氮化膜會 形成於低密 厚度，即不 。一般而言 氣體擴散入 氮化膜並不 為遮罩* 露閘極電 二氮化膜 有雜質之 前為止所 度區域則 來自行對 觸孔洞。 洞之中。 便能恢復 而只對 極之間 均勻地 層間絕 形成之 以位在 準，以 連接至 低密度區 隙中的閘 形成在第 緣膜則形 組件在一 閘極電極 便形成層 半導體基 將目前為止所形 一界面。 之空洞 膜與第 ，故第 板中， 在被加 度區域 致產生 ，氮化 半導體 能防止 可在此組 二氮化膜 二氮化膜 並可防止 熱亦即退 中，然而 應力而破 膜可防止 基板中， 組成氣體 件在水蒸 係位在低 可防止雜 半導體基 火時產生 ，若第二 壞低密度 最後將此 然而，以 擴散入半 閉極電極上之氣化保護膜、而非氡化膜，則 區域中之第一氮化膜被银刻時，則閘極氧化 極電極之間陈中’且氮化保護膜會曝露於閘
第14頁 五、發明說明（10) 極電極上。當低密度區域中之第一 度區域中之第一氮化媒亦會被蝕刻 膜係形成在閘極電極上，故當高密 被触刻時，並不會曝露出閘極電極。 第一與第二氮化膜可以一化學 另一種方式是’第一氮化膜可 形成’而第二氮化膜則可以一快速 時’因為可以化學氣相沉積製程將 欲厚度，故第一氮化膜可形成至足 對準之蝕刻阻絕物。因為在快速熱 能形成在氧化膜之表面，故其上形 體基板表面上的氧化臈被移除後， 面即以一預定時間被高溫加熱於一 氮化膜。快速熱氮化製程可形成高 所形成之氮化膜較化學氣相沉積製 熱氮化製程可被用來形成第二氮化 止層間絕緣膜之雜質藉由該組件在包 火時而擴散入半導體基板中，且可防 件退火於包含水蒸氣之大氣中時被氧 體擴散入半導體基板中。 第一氮化膜最好被形成以足夠大 行對準咼密度區域時的餘刻阻絕物， 厚度則最好足可防止層間絕緣獏之雜 於包含水蒸氣之大氣中時而擴散入半 4化膜被移除時，高密 然而’因為氮化保護 :區域中之第一氮化膜 ‘相沉積製程形成。 一化學氣相沉積製程 ，氮化製程形成，此 一氮化膜形成至一所 大之厚度以作為自行 化製程中，氮化膜不 有第二氮化膜之半導 導體基板所曝露之表 氣中’以便形成第二 質之氮化膜，雖然其 所形成者為薄，快速 ’該第二氮化膜可防 含水蒸氣之大氣中退 止半導體基板在此組 化’但其可讓組成氣 的厚度以便可作為自 且第二氮化臈之形成 質藉由將此組件退火 導體基板中，且其亦 46 95 4 5 五、發明說明（11) 可防止半導體基板在此組件退火於包含水蒸氣之大氣中時 被氧化’但其可讓組成氣體擴散入半導體基板中。 當第一與第二氮化膜具有對應之適當厚度後，抵達半 導體基板的接觸孔洞即在高密度區域中以自行對準之方式 形成在層間絕緣膜中。 本發明之上述各目的、特徵、與優點在下面配合附圖 與例子可有十分清楚之說明。 較佳實施例之詳細銳.Bfl 根據本發明之第一實施例，一半導體裝置與其製造方 法即如圖8至1 6所示，其中與習知技術相同的部分係以相 同的術語與圖號標示，其内容則簡述如下。 如圖8所示，根據第一實施例之製造方法，與上述習 知的DRAM 100 —樣，一半導體裝置DRAM 200包含作為高密 度區域之單元陣列區域102、與作為低密度區域之周邊電 路區域103，且其配置於單一半導體基板101上。 單元陣列區域1 02包含一由相同電晶體元件11 1組成 之高密度陣列，這些相同之電晶體元件1 11形成記憶體單 元110，而周邊區域電路區域1〇3則包含一由相同電晶體元 件11 2所組成之低密度陣列，這些相同之電晶體元件1 i 2則 形成包含一 XY解碼器之不同電路。單元陣列區域102與周 邊電路區域1 03基本上係一與上述習知結構相同之結構。 第一實施例的半導體裝置與習知半導體裝置不同之處在於 由第二氮化膜202所形成之電極在記憶體單元11〇間之適當
第16頁 469545
五 位置處係不導電者，以便將記憶體單元丨丨〇配置成鋸齒 狀。 具體地說，在單元陣列區域中，每—包含一對電晶體 元件111與一對電容113的記憶體單元110皆配置成一二維 鋸齒狀圖案。 ^ 閘極氧化膜11 5、包含多晶矽層11 7與矽化鎢層11 &之 雙層結構的閘極電極116、以及氧化層117分別配置在半導 體基板11 2的表面上。側壁1 2 0則形成於氧化膜11 9與閘極 電極116之表面上《接觸電極121與122則配置在側壁12〇之 間隙中。 在單元陣列區域i 〇 2中，位元線1 2 3之向下延伸部 123a透過中央接觸電極121而連接至源極區域lllb，而外 部接觸電極1 2 2則連接至汲極區域11 1 c。在周邊電路區域-103中，位元線123之向下延伸部123a則非透過接觸電極而 直接至沒極區域11 2c ’源極電極（未顯示）則連接至源極區 域112b 。 根據第一實施例，以下將簡述DRAM 100的製造方法。、 如圖9A所示，STI U4形成在半導體基板1〇1中之— 指定囷案中’然後，厚度為8. 〇 nm之閘極氧化膜11 5形成 於半導體基板101表面上不具有STI 114之一區域中，接 著，厚度為100 nm之多晶矽層11?、厚度為150 nm之矽化 鶴層11 8、以及厚度為1 5 0 nm之氧化膜11 9則連續形成在閉 極氧化膜115之表面上。如圖9B所示，蝕刻多晶矽層117、 矽化鎢層11 8、以及氧化膜1 1 g以形成閘極電極1 1 6。然
^69545 五、發明說明（13) 後’厚度為50 nm之第一淡化膜1 31則以CVD(化學氣相沉 積）法均勻地形成在半導體基板101表面上。 接著’如圖10A所示，藉由一光阻201將單元陣列區域 102遮蔽’而周邊電路區域ι〇3中之第一淡化膜131則被部 分刻以便只保留周邊電路區域丨〇 3中閘極電極11 6側面 上之部分，如此即可形成侧壁丨2 〇並曝露除了閘極電極丨j 6 之部位外之閘極氧化膜U 5。 然後’如圖1 〇 B所示，將光阻2 0 1移除之後，則以離子 植入法注入雜質。例如，形成源極區域lllb、U2b、與汲 極區域111c、112c，且源極區域lllb、11 2b與汲極區域 111 c、Π 2c之間隙係作為閘極區域！ ！丨a、；[ i 2a，如此即可 在半導體基板1 0 1中形成電晶體元件111、1丨2 ^然後， 厚度為10 nm之第二氮化膜2〇2被均勻地形成在單元陣列區 域102與周邊電路區域ι〇3之表面上。如圖11A所示，以 BPSG製成且含有雜質之層間絕緣膜I”則形成在第二氮化 膜202之表面上。 在單元陣列區域1 〇 2中，因為閘極電極11 6係以高密 度配置’此即如圖;Π A所示，故層間絕緣膜1 33中可能會 形成有空洞1 34，為此’則將層間絕緣膜J 33在包含水蒸 氣之氣體中、且在溫度80〇 〇c下退火10分鐘以使其回流^ 其目的即在移除所產生之空洞丨3 4，此即如圖丨丨b所示。 然後，如圖1 2 A所示，以一 CMP (化學機械研磨）製程將 層間絕緣膜1 3 3之表面平坦化，接著，如圖丨2B所示，將氧 化膜2 0 3形成在層間絕緣膜1 3 3之平坦化表面上。
第18頁 469545 五、發明說明（14) ----- 兩側:==單域二中：閘極電· I/:;:阻在一指…中 =域在VA化膜131將單元陣 Φ Μ·Μ R U 在作為蝕刻阻絕物之閘極 電極1 1 6的侧面上’如此，即可形成接觸 體基板101之層間絕緣膜133中。 、直牴半導 然後，如圖13B所示，以回蝕法形成接觸電極121、 122於接觸孔洞之中。最後，將此組件 氣體中退火以便恢復界面。 含有氫之組成 即如上所述，在此實施例中，與習知卯腿ι〇〇不同的 是，形成在半導體基板1〇1表面上者係厚度為1〇㈣之第 二氮化膜202而非氧化膜132。第一實施例之半導體裝置的 其它結構則基本上與習知半導體裝置相同。 根據士發明之實施例與習知之配置方式，亦可能同時 形成以高密度配置在單元陣列區域1 〇 2中電晶體元件 111、與以低密度配置在周邊電路區域1〇3中之電晶體元 件11 2 °因為單元陣列區域1 〇 2係使用作為蝕刻阻絕物之 第一氣化膜1 3 1以自行對準而在層間絕緣膜1 33中形成接 觸孔洞204 ’故接觸電極121、122能可靠地形成在以高密 度配置之電晶體元件的間隙中。 在本實施例中之半導體元件製造方法中，因為有對層 間絕緣膜1 3 3在一水蒸氣中進行退火以產生回流，故空洞 134可被有效地移除。因為厚度為1〇 之第二氮化膜202 469545 五、發明說明（15) 被夾隔配置在層間絕緣膜133與周邊電路區域1〇3中之半 導體基板1 0 1之間，當層間絕緣膜i 33在水蒸氣中退火之 後，即可防止位在層間絕緣膜i 33中之雜質擴散入半導體 基板101中，且半導體基板1〇1之矽亦不致在水蒸氣退火 中被氧化。 在本實施例中，厚度為10 nm之第二氮化膜202並不會 產生足夠大之應力而破壞半導體基板1〇1之結構，因為在 最後的退火步驟中，當中所用之厚度為ί〇 nfli的第二氮化 膜2 0 2可安然通過組成氣體之影響，故其亦不致破壞界面 之恢復。 本發明之發明者事實上以根據上述方法而製造出不同 的DRAM 200樣品’並經過不同的試驗以驗證其結果。 在半導體基板1G1上所製造之dr AM係具有層間絕緣膜 1 3 3者’且該層間絕緣膜1 3 3係配置在不同厚度之第二氮 化膜20 2上。 這些DRAM係在8〇〇°C下與水蒸氣中進行退火1〇分鐘， 其結果即如圖14所示’若第二氮化膜202之厚度為2.0 nm 或更厚’則可實質上完全防止從層間絕緣膜1 3 3到半導體 基板101之雜質擴散。可確定的是’若第二氮化膜2Q2之 厚度為4.0 nm或更厚，則可穩定地防止雜質的擴散。 雖然未在围中顯示，當DRAM在水蒸氣中與85〇艺下進 行退火30分鐘後，若第二氮化膜202之厚度為3. 0 nm或更 厚，則可實質上完全防止雜質的擴散，且若第二氮化臈 202之厚度為5. 〇 nm或更厚，則可穩定地防止雜質之擴
第20頁 4 6、9 5 4 5 4.,1- 五、發明說明（16) 散。 具有第二氮化膜202之樣品係以不同厚度形成在半導 體基板101表面上’且在水蒸氣中與8〇〇 °C下退火1〇分 鐘。結果，即如圖15所示，若第二氮化膜202之厚度為3.0 nm或更厚，則實質上可完全防止半導體基板1〇1在水蒸氣 退火中被氧化，且若第二氮化膜202之厚度為5. 0 nm或更 厚’則可穩定地防止半導體基板101被氧化。 具有層間絕緣膜1 3 3之DRAM係使用一含氫之組成氣體 在4 0 0 °C下進行退火’且其層間絕緣膜133係配置在不同厚 度之第二氮化膜202上。其結果即如圖16所示，若第二氮 化膜202之厚度為20 nm或更厚，組成氣體即不會擴散入半 導體基板101中，且亦無法恢復不同部分之界面。可確定 的是，若第二氮化膜20 2之厚度為10 nm或更薄，組成氣體 即可擴散入半導體基板101中，且可恢復不同部分之界 面。 雖然圖中未顯示，然可以確定的是，當樣品在上述不 同條件下退火石，若第二氮化膜202之厚度為30 nm或更 薄，則半導體基板101即不致遭受因應力所造成之損壞。 根據本實施例，在D R A Μ 2 0 0中，第一氮化膜1 3 1係以 CVD法形成，其厚度則在30至50 nm之間，此厚度已大到足 以作為一自行對準之蝕刻阻絕物，第二氮化膜2 〇 2亦以C VD 法形成，其厚度則在3 · 0至2 0 nm之間，其較佳厚度範圍則 係5. 0至1 5 nm，如此可防止層間絕緣膜1 33之雜質在水蒸 氣退火時擴散入半導體基板101中，並可防止半導體基板
第21頁 469545 五、發明說明（17) 101在水蒸氣退火時被氡化，但其可讓組成氣體擴散入半 導體基板101中。 源極區域111b、112b、與汲極區域111c、112c可形成 在半導體基板101上以便在較後段而非較前段之步驟中形 成電晶體元件1 11、11 2。 根據第二實施例所提供之一半導體裝置與其製造方法 即如圖17至20A、20B所示，這些與習知半導體裝置相同之 部分係以相同的術語與圖浩表示，其内容則簡述如下。 DR AM 3 0 0係一根據第二實施例所提供之方法所製造之 半導體裝置，其實質上與第一實施例中之DRAM 200具有相 同的結構。與第一實施例不同的是，如圖1 7所示，係氮化 保護膜301而非氧化膜119被形成在每一閘極電極116之表 面上，且每一閘極電極116之表面上並無留有任何第一氮 化膜1 3 1。 根據第二實施例之DRAM 300的製造方法則簡述如下。 閘極氧化膜1 1 5、多晶矽層1 1 7、以及矽化鎢層11 8形 成在其上具有電晶體元件1U、Π2之半導體基板1〇1表面 上’接著形成厚度為150 nm之氮化保護膜301，這些薄膜 與層皆被蝕刻以形成閘極電極11 6，並在一指定圖案中形 成側壁1 2 0。 如圖18A所示，厚度為40 nm之第一氮化膜131係以CVD 法被均勻地形成在半導體基板丨0丨表面上，將整個組件姓 刻以使第一氮化膜只保留在閘極電極丨丨6之側壁上以便形 成側壁120，並暴露閘極氧化膜115與氮化保護膜3〇ι，此 6 95 4 5 五、發明說明（18) 即如圖18B所示。 形成源極區域111b、112b與汲極區域111c、112c，並 以離子植入法將雜質注入半導體基板101中《源極區域 111b、112b之間隙與汲極區域111c、112c係作為對應之閘 極區域111a、112a，如此即在半導體基板101中形成電晶 體元件111、11 2。如圖1 9 A所示，與第一實施例一樣，厚 度為10 nm之第二氮化膜202被均勻地形成在單元陣列區域 102與周邊電路區域103之表面上，如圖19B所示，厚度為 、且以含有雜質之BPSG製成層間絕緣膜133則形成 在第二氮化膜202之表面上。 對層間絕緣膜1 3 3退火1 0分鐘以造成回流，且其退火 係在含水蒸氣之氣體中、8 0 0 °C下進行以便可移除空洞 134，此即如圖20A所示。 然後’將層間絕緣膜1 3 3之表面平坦化，且將氧化膜 2 0 3形成在層間絕緣膜1 3 3之表面上。接觸孔洞2 〇 4則形成 在閘極電極115之兩側上。如圖20B所示，接觸電極121、 1 2 2則形成在接觸孔洞之中。最後，將此组件在—含氫之 組成氣體中退火，以便恢復一界面。 當接觸孔洞20 4係以自行對準方式形成，則以第一氮 化膜1 3 1製成之側壁1 2 〇即會出現在閘極電極11 6之側面 上’且係厚度為1 5 0 ηιπ之氮化保護膜3 0 1、而非被蝕刻盡 淨之第一氮化膜丨31會被曝露在閘極電極116之表面上。藉 由自行對準’使用氮化保護臈3 〇 1與作為勉刻阻絕物之側 壁120、以及直抵半導體基板ι〇1之接觸孔洞2〇4則形成在
第23頁 69545 五、發明說明（丨9) 層間絕緣膜1 3 3之中。 本實施例之DRAM 30 0中，係氮化保護膜3〇1而非氧化 膜119形成在閘極電極116之表面上。因為氮化保護膜 係在接觸孔洞204以自行對準形成時、作為閘極電極u 6表 面之一蝕刻阻絕物，故第一氮化膜丨3 i並無必要保留在閘 極電極116之表面上，所以’當將第一氮化膜13ι從周邊電 路區域101移除時，並不需要將單元陣列區域102作為— 遮罩，且只有當二區域1〇2、1〇3被蝕刻之後，方可將第一 氮化膜1 3 1移除。 本發明並不限制於上述二實施例。例如，第一與第二 氮化膜131、202不需要皆以CVD法形成，而只有第—氮化 膜131係以CVD法形成，而第二氮化膜2〇2則係以一RTN (快 ，熱氮化）製程形成。因為RTN製程可形成品質較為良好之 氣化膜’儘管其所形成之氮化膜厚度較CVI)所形成者為 薄’然RTN可被用來形成厚度介於丨.8至2. 〇 nm之第二氮化 膜40 0，不過，其無法在一氧化膜表面上長出之氮化膜， 所以’如圖10A所示，為了以RTN製程形成如第一實施例所 述之DRAM 20 0的第二氮化膜4〇〇，最好只將單元陣列區域 102遮蔽’以氟移除在周邊電路區域1〇3中之閘極氧化膜 115，並依據RTN製程在一氨氣體中與大約85(Γ(：τ，對半 導體基板101之曝露表面加熱達6〇秒左右，以便形成第二 氮化膜4 0 0，此即如圖2 ^所示。 _為了以RTN製程形成如第二實施例所述之DRAM 300之 第一氣化膜400 ’最好蝕刻在區域102、103中之第一氮化
0 9545 五、發明說明（20) 膜131，以氟移除曝露之閘極氧化膜115，此即如圖18B所 示，並依據RTN製程在半導體基板1〇1之曝露表面上形成 此即如圖2 1所不。 將DRAM 200、300之閘極氧化膜I15移 第二氮化膜400 更進一步，以氟ϋυυ 、〇υυ&ΓΑ愧乳狀丄 除以曝露出半導體基板101後，具有指定厚度之第二氮化 膜401可以CVD法形成，此即如圖23與24所示。 以上所述，係用於方便說明本發明之較佳實施例，而 發明狹義地限制於該較佳施凡 J雙更，皆屬本發明申請專利之範圍。 1又
圖式簡單說明 上述本發明之目的、優點和 詳細說明、並參考圖式當可更加:巴由以下較佳實施例之 圖1係用以顯示—傳統半導其中. 構之剖面前視圖； 置中’ —DRAM多層結 高密度區域中之一單元 圖2係用以顯示圖1中，DRAM之 陣列區域的附視圖； 囷3係用以顯示圖2中，單 圖； 平夕J &域之—部位的放大 圖； 圖4係用以顯示在_值姑制总士 Λ ♦ 项丁隹傅統製程中’ dram的剖面前視 9 圖； .圖5係用以顯示在傳統製程中咖尺寸的剖面前視 ’係為DRAM中缺陷之空 圖6係用以顯示在傳統製程中 洞的剖面前視圖； ‘ 、圖7係用以顯示當習知組件在一氮氣與水蒸氣中進行 退火時，一雜質透過一氧化膜而從一層間絕緣膜擴散入_ 半導體基板中之比率； 圖8係用以顯示本發明之第一實施例中，以其方法所 製造之一DRAM内部結構的剖面前視圖； 圖9A與9B係用以顯示圖8中，DRAM各製程階段的橫剖 面圖； 圖10A與10B係用以顯示圖8中，DRAM其官製程階段的 橫剖面圖； 圖11A與11B係吊¥顯示圖8中，DRAM其它製程階段的
第26頁 圖式簡單說明 橫刹面圖； 圖12A與12B係用以顯示圖8中，DRAM其它製程階段的 橫剖面圖； 圖13A與13B係用以顯示圖8中，DRAM其它製程階段的 橫剖面圖； 圖1 4係用以顯示當當本發明之組件在一氮氣與水蒸氣 中進行退火時，一雜質透過一氧化膜而從一層間絕緣膜擴 散入一半導體基板中之比率； 圖15係用以顯示當不同厚度之第二氮化膜在水蒸氣中 被退火時，其抵抗氧化之能力； 圖1 6係用以顯示第二絕緣膜之厚度與藉由在一組成氣 體中退火以恢復一界面之比率的關係； 圖1 7係用以顯示本發明之第二實施中，以其方法所製 造之一DRAM内部結構的剖面前視圖； 圖18A與18B係用以顯示圖17中，DRAM其它製程階段的 橫剖面圖； 圖19A與19B係用以顯示圖17中，DRAM其它製程階段的 橫剖面圖； 圖20A與2 0B係用以顯示圖17中，DRAM其它製程階段的 橫剖面圖； 圖21係用以顯示第一實施例之修改的橫剖面圖； 圖2 2係用以顯示第二實施例之修改的橫剖面圖； 圖2 3係用以顯示第一實施例之另一修改的剖面前視 圖；
第27頁 3 5 4 5 圖式簡單說明 圖24係用以顯示第二實施例之另一修改的剖面前視 圖。 符號說明 100-DRAM 101〜半導體基板 I 0 2〜單元陣列區域 103〜周邊電路區域 II 0〜記憶體單元 11卜電晶體單元 II la〜閘極區域 III b〜源極區域 111c〜沒極區域 11 2〜電晶體元件 I 12a~閘極區域 112b~源極區域 II 2 c ~汲極區域 113〜電容 113a〜導體 11 3b〜介電層 113c〜球形體
I 14-STI II 5〜閘極氧化膜 11 6〜閘極電極
第28頁 )5 4 5 圖式簡單說明 1 1 7〜多晶矽層 1 1 8〜矽化鎢層 1 1 9〜氧化膜 1 2 0〜侧壁 1 2卜接觸電極 1 2 2〜接觸電極 1 2 3〜位元線 123a~向下延伸部位 1 31〜第一氮化膜 1 3 2〜氧化絕緣膜 1 3 3〜層間絕緣臈 134~空洞
200〜DRAM 2 0 1〜光阻 2 0 2〜第二氮化膜 203〜氧化膜
2 0 4〜接觸孔洞 300〜DRAM 3 01〜氮化保護膜 400〜第二氮化膜 4 0 1〜第二氮化膜
第29頁

Claims (1)

  1. 4 6 9 5 4 5 六、申請專利範圍 1·—種半導體裝置之製造方法，該半導體裝置在單一半 ^體基板上包含一高密度區域與一低密度區域，該高密度 區域係包含以高密度配置之電晶體元件，而該低密度區域 係包含以低密度配置之電晶體元件，該方法包含以下步 驟： 形成—閘極氧化膜於該半導體基板之表面上； 形成閘極電極於該閘極氡化膜之表面上，並形成氧化 膜於該閘極電極上； 均勻地形成一具有預定厚度之第—氮化膜於形成有閘 極電極之表面上； 將該半導體基板之高密度區域遮蔽，而只蝕刻位在該 低密度區域中之該第一氮化膜，以便曝露出位在該閘極電 極間隙中之該閘極氧化膜； 均勻地形成一具有預定厚度之第二氮化膜於蝕刻過該 第一氮化膜之表面上； 形成一層間絕緣膜於該第二氮化膜之表面上，該層間 絕緣膜中並摻有雜質； 在一包含水蒸氣之大氣中對以上所形成之組件進行退 火； 使用該第一氮化膜以自行對準該高密度區域，該第一 氮化膜係位在該閘極電極之娜考上，且係作為一蝕刻阻絕 物以便在該層間絕緣膜中形成直抵該半導體基板之接觸孔 洞； 在該接觸孔洞中形成連接至該半導體基板之接觸電
    第30頁 -6 95 4 5 六、申請專利範圍 極；以及 以一組成氣體對以上所形成之組件施以退火以便恢復 一界面。 2,如申請專利範圍第1項之半導體裝置之製造方法，其 中，該第一氮化膜與該第二氮化膜係以一化學氣相沉積製 程形成。 ， 3，如申請專利範圍第2項之半導體裝置之製造方法，其 所形成之第一氮化磾的厚度介於3〇至5〇 nm之間，而 該第二氮化膜之厚度則介於3.〇至2〇 nm之間。 4. 如申請專利範圍第1項之半導體裝置之製造方法，其 中’所形成之該第一氮化膜的厚度大到足以作為自行對準 該高密度區域之一蝕刻阻絕物，該第二氮化膜的厚度則足 以防止該層間絕緣膜之雜質藉由在包含水蒸氣之大氣中退 火時而擴散入該半導體基板中，且可防止該半導體基板藉 由此組件在包含水蒸氣之大氣中退火時被氧化，但其可讓 該組成氣體擴散入該半導體基板中。 5. 如申請專利範圍第1項之半導體裝置之製造方法，該半 導體裝置在單一半導體基板上包含一高密度區域與一低密 度區域，該高密度區域包含以一高密度配置之電晶體元 件’該低密度區域則包含以低密度配置之電晶體元件，其 中，該第二氮化膜至少形成在該低密度區域中的半導體基 板表面之一部位中。 6. —種半導體裝置之製造方法’該半導體襞置在單一半 導體基板上包含一高密度區域與一低密度區域，該高密度
    第31頁 469545 六、申請專利範圍 區域係包含以高笼r洚肅sg 係包含以低密Ϊ id ί電晶體Μ，而該低密度區域 驟： 之電晶體元件，該方法包含以下步 氧化膜於該半導體基板之表面上； 伴as:極於該閘極氧化膜之表面上，並形成氮化 保護膜於該閘極電極上； 極雷成一具有預定厚度之第一氮化臈於形成有閘 極電極之表面上； ^半導體基板之尚密度區域遮蔽，而只韻刻位在該 栊f區域中之該第一氮化膜，以便曝露出位在該閘極電 極間隙中之該閘極氧化膜； 均勻地形成一具有預定厚度之第二氮化膜於蝕刻過該 第一氮化膜之表面上； 形成一層間絕緣膜於該第二氮化膜之表面上，該層間 絕緣膜中並摻有雜質； 在一包含水蒸氣之大氣中對以上所形成之組件進行退 火； 使用該第一氮化臈以自行對準該高密度區域，該第一 :化膜係位在該閘極電極之側面上，且係作為一蝕刻阻絕 物以便在該層間絕緣膜中形成直抵該半導基板之接觸孔 洞； 在該接觸孔洞中形成連接至該半導體基板之接觸電 極；以及 以組每氣體對以上所形成之組件退火以便恢復一界
    ^69545
    I六、申請範圍 面 7.如中請專利範圍第6 令，該第一氮化膜與該 程所形成。 Β.如申請專利範圍第7項之半 中，所形成之第一氮化膜的厚 該第二氮化膜之厚度則介於3. 9.如申請專利範圍第6項之半 中，所形成之該第一氮化膜的 該高密度區域之一蝕刻阻絕物 以防必該廣間絕緣膜之雜質藉 火時而擴散入該半導體基板中 由此組件在包含水蒸氣之大氣 該組成氣體擴散入該半導體基 項之半導體裝置之製造方法，其 第二氮化膜係以一化學氣相沉積製 導體裝置之製造方法，其 度介於30至50 nm之間，而 〇至2 0 n m之間。 導體裝置之製造方法，其 厚度大到足以作為自行對準 ，該第二氮化膜的厚度則足 由在包含水蒸氣之大氣中退 ，且可防止該半導體基板藉 中退火時被氧化，但其可讓 板中。 10.如申請專利範圍第6項之半導體裝置之製造方法， 中，該半導體裝置在旱一半導體基板上包含一高密度區域 與〆低密度區域，該高密度區域包含以一高密度配置:_ 晶體元件’該低密度區域則包含以低密度配置之電晶體電 件’其中’該第二氮化膜至少形成在該低密度區域；= 體基板表面之—部位中。 導 11. 一種半導體裝置之製造方法，該半導體裝置在單—〃 導髏基板上包含一高密度區域與一低密度區域，該二一半 區威係包含以高密度配置之電晶體元件，而該低=向，度 係包含以低密度配置之電晶體元件，該方法包+ =度區域 3从下步
    第33頁 3 954 5 六、申請專利範圍 驟： 形成一閘極氧化膜於該半導體基板之表面上； 形成閘極電極於該閘極氧化膜之表面上，並形成氧化 膜於該閘極電極上； 均勻地形成一具有預定厚度之第一氮化臈於形成有閘 極電極之表面上； 將該半導體基板之高密度區域遮蔽，而只俄刻位在該 低密度區域中之該第一氮化膜’以便曝露出位在該閘極電 極間隙中之該閘極氧化膜； 蝕刻曝露之閘極氧化膜以便在該低密度區域中，曝露 出閘極電極間隙中之該半導體基板； 均勻地形成一具有預定厚度之第二氮化膜於蚀刻過該 閘極氧化膜之表面上； 形成一層間絕緣膜於該第一氮化膜之表面上，該層間 絕緣膜中並摻有雜質； 在一包含水蒸氣之大氣中對以上所形成之組件進行退 火； 使用該第一氮化膜以自行對準該高密度區域，該第— 氮化膜係位在該閉極電極之側面上’且係作為一触刻阻絕 物以便在該層間絕緣膜中形成直抵該半導體基板之接觸孔 洞； 在該接觸孔洞中形成連接至該半導體基板之接觸電 極；以及 以一組硃氣體對以上所形成之組件退火以便恢復一界
    申請專利範圍
    面。 12’如申請專利範圍第11項之半導體裝置之製造方法，其 中’該第一氮化膜與該第二氮化膜係以一化學氣相沉積製 程所形成。 13.如申請專利範圍第11項之半導體裝置之製造方法，其 ，，所形成之第一氮化膜的厚度介於3〇至5〇 nm之間，而 该第二氣化膜之厚度則介於3, 〇至2〇 nm之間。 14.如申請專利範圍第11項之半導體裝置之製造方法，其 中，該第一氮化膜係以一化學氣相沉積製程所形成，而該 第二氮化膜則係以一快速熱氮化製程所形成。 1 5. 如申 中，所形 間，而該 16. 如申 中，所形 該高密度 以防止該 火時而擴 由此組件 該組成氣 17. 如申 中，該半 與一低密 請專利 成之該 第二氮 請專利 成之該 區域之 層間絕 散入該 在包含 體擴散 請專利 導體裝 度區域 範圍第14 第一氮化 化膜之厚 範圍.第1 1 第一 一姓 緣膜 半導 水蒸 入該 範圍 置在 ，該 氮化 刻阻 之雜 體基 氣之 半導 第1 1 單一 高密 項之半 膜的厚 度則係 瑪之半 膜的厚 絕物， 質藉由 板中， 大氣中 體基板 項之半 半導體 度區域 導體裝置之製造方法，其 度係介於30至5〇 ηιη之 介於1.8至2.0 ηιπ之間。 f體裝置之製造方法，其 度大到足以作為自行對準 該第二氮化臈的厚度則足 在包含水蒸氣之大氣中退 且可防止該半導體基板藉 :火時被氧化，但其可讓 中。 ^裝置之製造方法，其 ^上包含—高密度區域 已含以一高密度配置之 6 95 4 5 六、申請專利範圍 件，其中，該第二氮化膜至少形成在該低密度區域中半導 體基板表面之一部位中。 18. 一種半導體裝置之製造方法，該半導體裝置在單一半 導體基板上包含一高密度區域與一低密度區域，該高密度 區域係包含以高密度配置之電晶體元件’而該低密度區域 係包含以低密度配置之電晶體元件，該方法包含以下步 驟： 形成一閘極氧化膜於該半導體基板之表面上； 形成閘極電極於該閘極氧化膜之表面上，並形点翁仆 保護膜於該雜電極上； 均勻地形成一具有預定厚度之第一氮化膜於形成 極電極之表面上； η 之該閘 t之該 刻過讀 蝕刻該第一氮化膜以曝露在該閘極電極間隙 極氧化膜，並曝露該閘極電極上之該氮化保護膜 车m:2:露之閘極氧化膜以曝露出閘極電極間 千等體基板， 間搞形ί—具有預定厚度之第二氮化膜於 閘極氧化膜之表面上； 形成一層間絕緣骐於該 絕緣膜中並摻有雜質； 在一包含水蒸氣之大氣 火； 第二氮化膜之表面上，該層間 中對以上所形成之組件進行返 使用該第一 氮化膜係位在該 氣化膜以自行對準該高密度區域，該第〜 閘極電極之侧面上，且係作為一蝕刻阻絕
    第36頁
    S9545
    物以便在該層間絕緣膜中形成直抵該半導體基板之接 洞； 』札 在該接觸孔洞中形成連接至該半導體基板之接觸電 極；以及 以一組成氣體對以上所形成之組件退火以便恢復 面。 19. 如申請專利範圍第is項之半導體裝置之製造方法，其 中，該第一氮化膜與該第二氮化膜係以一化學氣相沉務制 程所形成。 20. 如申請專利範圍第1 8項之半導體裝置之製造方法，其 中’所形成之第一氮化膜的厚度介於30至5〇 nm之間，而' 該第二氮化膜之厚度則介於3. 〇至20 nm之間。 21. 如申請專利範圍第1 8 ·項之半導體裝置之製造方法，其 中’該第一氮化膜係以一化學氣相沉積製程所形成，而該 第二氮化膜則係以一快速熱氮化製程所形成。 2 2.如申請專利範圍第2 1項之半導體裝置之製造方法，其 中’所形成之該第一氮化膜的厚度係介於30至50 nm之 、 間，而該第二氮化膜之厚度則係介於1. 8至2 · 0 nm之間。 23.如申請專利範圍第1 8項之半導體裝置之製造方法，其 中’所形成之該第一氮化膜的厚度大到足以作為自行對準 該高密度區域之一蚀刻阻絕物，該第二氮化膜的厚度則足 以防止該層間絕緣膜之雜質藉由在包含水蒸氣之'大氣中退 火時而擴散入該半導體基板中，且可防止該半導體基板藉 由此組件在包含水蒸氣之大氣中退火時被氧化，但其可讓
    469545 六、申請專利範圍 該組成氣體擴散入該半導體基板中。 24,如申請專利範圍第1 8項之半導體裝置之製造方法，其 中，該半導體裝置在單一半導體基板上包含一高密度區域 與一低密度區域，該高密度區域包含以一高密度配置之電 晶體元件，該低密度區域則包含以低密度配置之電晶體元 件，其中，該第二氮化膜至少形成在該低密度區域中半導 體基板表面之一部位中。
    第38頁
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