JP4427259B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、半導体装置に係り、特に、電荷蓄積境界にPNジャンクションが形成される半導体メモリにおいて、ジャンクションリークを防止しながら低配線抵抗を実現した、FBC(Floating−Body Cell)トランジスタを有する、半導体装置に関する。
【0002】
【従来技術】
近年、半導体メモリの分野においては高集積化を実現するために、セル内に電荷蓄積領域を配置した構造のものが研究されている。
【0003】
かかる半導体装置としては、FBCメモリが知られている。このFBCとは、Floating−Body Cellの略であり、ISSCC2002(International Solid―State Circuit Conference 2002年:2002年2月3日から7日にわたりサンフランシスコで開催)における講演で紹介された。その詳細は、講演番号9.1の「FBC Cell」によって明らかにされている。
【0004】
このFBCメモリはSOI(シリコンオンインシュレータ)に形成されたMOSトランジスタからなるセル構造を有し、トランジスタの下に電荷を蓄える電荷蓄積領域を設けている。
【0005】
このようなFBCメモリで、特に電荷蓄積領域境界にPNジャンクションが形成される構造のものにおいては、ジャンクションリークを低減するために、PNジャンクション上のプラグ及び配線としては、ポリシリコンプラグ等を用いることがある。しかしポリシリコンプラグでは、低配線抵抗を実現するのが難しい。
【0006】
図7は、本発明者の知得する半導体装置として例示するFBCメモリの平面図であり、図8は、図7のA−A線断面図である。
【0007】
各図において、UCはMOSトランジスタを構成するユニットセルを示す。図8に示すように、P型シリコンの支持基板1の上に、n型のウェル1aを介して、埋め込み酸化膜(絶縁層)2を配置し、その上にシリコン層3を形成することでSOI構造としている。シリコン層3には、ソース・ドレイン領域(拡散層領域)4,4とそれらに挟まれたチャネル領域5が形成されている。拡散層領域4の上方には、ソース線SLあるいはビット線BLが形成され、チャネル領域5の上には、ゲート絶縁膜7を介してワード線(ゲート)WLが形成されている。
拡散層4(D)(ドレイン)とビット線BLはコンタクトプラグCPで相互に接続される。コンタクトプラグCPとソース線SLはポリシリコンで作られている。ソース線SLはグランドに接続される。図中8は層間絶縁膜(BPSG)である。
【0008】
以上のような構造を持つFBCメモリおいては、拡散層領域4(D)からチャネル領域5を介して拡散層領域(S)(ソース)へ電流が流れると、チャネル領域5内にホットホールが発生する。このホットホールはこのチャネル領域5内に蓄積される。つまり、チャネル領域5を、データ(ホール)を蓄積するための容量、つまり電荷蓄積領域とすることでメモリ動作を行わせている。つまり電荷蓄積領域はMOS型トランジスタであるユニットセルUCにおけるゲート(ワード線WL)の下に配置されることとなる。FBCメモリには、回路面積を大幅に低減でき、高集積化を図ることができるという利点がある。
【0009】
しかしFBCには、データの蓄積時間が従来のDRAMにおけるキャパシタと比較して短い。この蓄積時間を延ばすためには、拡散層領域4部分のジャンクションリークを低減することが考えられる。同時に、電荷蓄積領域においてはホットホールを発生させる必要があるために、グランドに接続されるソース線SLや、ビット線BLを低抵抗にすることも考えられる。このため、ポリシリコンからなるソース線SLと、ビット線BLコンタクトプラグCPと、をサリサイドを介して接続することにより、低配線抵抗としたものの一例が図9、図10に示される。これらの2つの図は1つの半導体装置のそれぞれ異なる部分の断面図である。特に、図9はFBC部分、図10はFBC周辺回路部分を示す。これらの図において示すように、ポリシリコンで構成される電極に対してサリサイドプロセスを適用し、ビット線BL、ワード線WL、ソース線SLにおけるコンタクト部分及び電気的接続部分にサリサイド部11を形成し、配線の低抵抗化を実現している。図中、12,13,14はゲート側壁である。
【0010】
しかし、このような構成によれば、図9からも明らかなように、シリコン(単結晶)層3の表面が直接的にサリサイド化されてしまう。このため、接合部分に界面反応や結晶欠陥部分が発生してしまい、結局ジャンクションリークの多い構造となってしまう。その結果、メモリ動作に重要な電荷の蓄積能力に問題を生じてしまう。
【0011】
【非特許文献】
ISSCC 2002 / SESSION 9 / DRAM AND FERROELECTRIC MEMORIES / 9.1 Memory Design Using One Transistor Gain Cell on SOI / TAKASHI Ohsawa etal.
【0012】
【発明が解決しようとする課題】
本発明者の知得する半導体装置は以上のように構成されていたので、ホットホールを蓄積する電荷蓄積領域における容量を増大するために配線抵抗を下げようとすると、結果としてジャンクションリークが増大し、電荷の蓄積能力を減殺してしまうという問題があった。
【0013】
従って、本発明の目的は、上記のような従来技術の問題点を解消し、配線抵抗の低減と、電荷蓄積能力の向上を同時に達成可能な半導体装置を提供することにある。
【0014】
【課題を解決するための手段】
本願発明の実施形態は、
シリコン基板の表面部分に所定の間隔で形成された一対のソース・ドレイン領域と、 これらのソース・ドレイン領域に挟まれたチャネル領域と、 このチャネル領域の上方に、ゲート絶縁膜を介して形成された、ゲートと、 前記シリコン基板上に形成された一対のシリコンプラグであり、それぞれが前記一対のソース・ドレイン領域と電気的にコンタクトし、且つ、それぞれの上部が第1のサリサイドとされており、一方の前記シリコンプラグは前記第1のサリサイドを介してソース線と接続されている、一対のシリコンプラグと、
を有する、FBCトランジスタ、
を備えることを特徴とする、ものとして構成される。
【0015】
本発明の実施形態は、
シリコン基板に所定の間隔で一対のソース・ドレイン領域を形成し、これらに挟まれたチャネル領域上にゲート絶縁膜を介してゲートを形成し、前記シリコン基板上に、前記一対のソース・ドレイン領域とそれぞれ電気的にコンタクトする一対のシリコンプラグを形成し、これらの一対のシリコンプラグの上部をそれぞれサリサイドとし、一方の前記シリコンプラグを前記サリサイドを介してソース線と接続して、FBCトランジスタを形成する、ことを特徴とする
ものとして構成される。
【0016】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【0017】
実施形態1.
図1、図2は本発明の実施形態1の半導体装置の断面図である。特に、図1はFBCメモリのセル部分の断面図であり、図2はFBCメモリ周辺回路部分の断面図である。つまり、図1、図2は、1つの半導体装置のそれぞれ異なる断面図である。
【0018】
図2は図10と同一の構成のものとして表される。即ち、図2において示すように、FBCメモリ周辺回路部分においては、ゲート(ワード線WL)の上面と、ドレイン・ソース領域としての拡散層領域4(D)(ドレイン),4(S)(ソース)の上面(ビット線BLとソース線SLに接続される部分)は、従来のロジックLSI等の場合と同様に、サリサイド11,11,11とされている。しかし図1は図7とは異なる構造として示される。即ち、図1に示すように、FBCメモリのセル部分においては、ワード線WLの上面はそのままサリサイド11とされているが、拡散層領域4(D),4(S)の上面(ビット線BLコンタクト部とソース線SLコンタクト部)部分はそのままサリサイド化されていない。その代わりに、拡散層領域4(D),4(S)の上にはDRAM等で採用されているポリシリコンプラグ21(D),21(S)を形成し、その上部をサリサイド21(D),21(S)としている。図中、4aは、拡散層領域4のうちの不純物濃度の薄い、いわゆる、LDD部である。
【0019】
以上のような構成により、ワード線WL、ビット線BL、ソース線SLの各配線の低抵抗化を実現すると共に各拡散層領域4(シリコン層3)の表面はサリサイド化していないため、接合部分の界面反応および結晶欠陥部分の発生を未然に防止でき、ジャンクションリークの悪化を防止することができる。
【0020】
以上述べたように、実施形態1の半導体装置によれば、低抵抗配線と安定した電荷蓄積部分とを形成できるので、半導体メモリとしての性能を向上することができる。
【0021】
実施形態2.
図3、図4は本発明の実施形態3の半導体装置の断面図である。図3はFBCメモリのセル部分の断面図であり、図4はFBCメモリ周辺回路部分の断面図である。この実施形態3は、先述の実施形態1にやや対応しており、実施形態1の図1、図2も参照しながら説明する。本実施形態3においては、図3、図4からわかるように、実施形態1の図1、図2とは異なり、ワード線(ゲート)WLの上部は、従来のDRAM等と同様に、サリサイド化することなく、そのままとしている。図3、図4におけるその他の構成は図1、図2と同様である。
【0022】
以上のような構成により、ビット線BL及びソース線SLの各配線の低抵抗化は実現される。これと共に拡散層領域4の表面はサリサイド化されない。このため、接合部分の界面反応および結晶欠陥部分の発生を未然に防止でき、ジャンクションリークの悪化を防止することができる。更に、ゲートの上面がサリサイド化されないため、セル部でのセルフアラインコンタクトが可能となる。
【0023】
以上述べたように、実施形態2の半導体装置によれば、低抵抗配線の実現と、安定した電荷蓄積部分の形成がなされるので、半導体メモリとしての性能を向上することができるだけでなく、セルフアラインコンタクトの実現により生産性が向上する。
【0024】
実施形態3.
図5、図6は本発明の実施形態3の半導体装置の断面図であり、特に、図5はFBCメモリのセル部分の断面図であり、図6はFBCメモリ周辺回路部分の断面図である。この実施形態5の図5、図6は、先述の実施形態1の図1、図2と対応している。本実施形態5は、実施形態1の図1において、ワード線(ゲート)WLの上部をサリサイド化することなく、そのままとしたものである。図5、図6のその他の構成は、図1、図2と同じである。
【0025】
本実施形態において、FBCメモリのセル部分においてはゲートの上面がサリサイド化されないため、セルフアラインコンタクトとなるが、周辺部ではゲートの上面がサイサイド化されるため、工程は複雑化する。なお、実施形態5と3の違いは以下の通りである。即ち、この周辺部のトランジスタのゲート(WL)の上面がサリサイド11とされている。ところが、実施形態2の図4のトランジスタのゲート(WL)はサリサイドとされていない。
【0026】
以上のような構成により、ビット線BL、ソース線SLの各配線の低抵抗化を実現できる。これと共に拡散層領域4の表面はサリサイド化されないため、接合部分の界面反応および結晶欠陥部分の発生を未然に防止でき、ジャンクションリークの悪化を防止することができる。
【0027】
以上述べたように、実施形態3の半導体装置によれば、低抵抗配線と安定した電荷蓄積部分を形成できるので、半導体メモリとしての性能を向上することができる。なお、本実施形態では、FBCメモリセル部ではゲート上面をサリサイド化せずセルフアラインコンタクトとし、図6からわかるように、周辺部では上述のようにゲート上面をサリサイド化したため、周辺部では、工程が複雑化するという問題点はあるが、FBCメモリの当面の応用が混載型の集積回路とされているため、DRAMトランジスタと周辺トランジスタとして従来型のものが使用できるので、合わせ込みが容易になるというメリットがある。
【0028】
【発明の効果】
以上述べたように、本発明の半導体装置の実施形態によれば、トランジスタのチャネル領域が電荷蓄積領域とされるトランジスタにおいて、ソース・ドレイン領域に対する配線抵抗とすることにより、電荷蓄積領域におけるホットホールの増大と、ジャンクション部分におけるリークを防止して、電荷保持能力を向上させることができる。
【図面の簡単な説明】
【図1】 本発明の実施形態1の半導体装置のセル部の断面図である。
【図2】 本発明の実施形態1の半導体装置のセル周辺部の断面図である。
【図3】 本発明の実施形態2の半導体装置のセル部の断面図である。
【図4】 本発明の実施形態2の半導体装置のセル周辺部の断面図である。
【図5】 本発明の実施形態3の半導体装置のセル部の断面図である。
【図6】 本発明の実施形態3の半導体装置のセル周辺部の断面図である。
【図7】 本発明者の知得する半導体装置の一例における平面図である。
【図8】 図11のA−A線断面図である。
【図9】 本発明者の知得する他の例におけるセル部の断面図である。
【図10】 本発明者の知得する他の例におけるセル周辺部の断面図である。
【符号の説明】
1 支持基板
1a ウェル
2 埋め込み酸化膜
3 シリコン層
4 拡散層領域
5 チャネル領域
7 ゲート絶縁膜
8 層間絶縁膜
11 サリサイド部
12,13,14 ゲート側壁
21 ポリシリコンプラグ
23 N型領域
UC ユニットセル
WL ワード線
SL ソース線
BL ビット線
CP コンタクトプラグ
Claims (8)
- シリコン基板の表面部分に所定の間隔で形成された一対のソース・ドレイン領域と、
これらのソース・ドレイン領域に挟まれたチャネル領域と、
このチャネル領域の上方に、ゲート絶縁膜を介して形成された、ゲートと、
前記シリコン基板上に形成された一対のシリコンプラグであり、それぞれが前記一対のソース・ドレイン領域と電気的にコンタクトし、且つ、それぞれの上部が第1のサリサイドとされており、一方の前記シリコンプラグは前記第1のサリサイドを介してソース線と接続されている、一対のシリコンプラグと、
を有する、FBC(Floating−Body Cell)トランジスタ、
を備えることを特徴とする、半導体装置。 - 前記半導体装置は、複数の第1のトランジスタを有するメモリセル部と、これらの第1のトランジスタを動作させるための第2のトランジスタを有する周辺回路部と、を備え、
前記第1のトランジスタを前記FBCトランジスタとした、
ことを特徴とする、請求項1に記載の半導体装置。 - 前記周辺回路部における前記第2のトランジスタのソース・ドレイン領域の表面部分としての前記シリコン基板の表面を第2のシリサイドとなし、この第2のサリサイドと前記第1のサリサイドの高さが互いに異なっている、請求項2に記載の半導体装置。
- 前記第1のサリサイドのうちの所定のものに配線がコンタクトされている、請求項1乃至3のいずれかに記載の半導体装置。
- 前記シリコン基板はSOI基板であることを特徴とする請求項1乃至4のいずれかに記載の半導体装置。
- 前記第1及び第2のトランジスタのうちの少なくとも一方におけるゲートの上部をサリサイドとしたことを特徴とする、請求項2乃至5のいずれかに記載の半導体装置。
- 前記第1のトランジスタのゲートの上部はサリサイドとせず、前記第2のトランジスタのゲートの上部をサリサイドとしたことを特徴とする請求項6に記載の半導体装置。
- シリコン基板に所定の間隔で一対のソース・ドレイン領域を形成し、これらに挟まれたチャネル領域上にゲート絶縁膜を介してゲートを形成し、前記シリコン基板上に、前記一対のソース・ドレイン領域とそれぞれ電気的にコンタクトする一対のシリコンプラグを形成し、これらの一対のシリコンプラグの上部をそれぞれサリサイドとし、一方の前記シリコンプラグを前記サリサイドを介してソース線と接続して、FBC(Floating−Body Cell)トランジスタを形成する、ことを特徴とする、半導体装置の製造方法。
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